KR102430501B1 - 반도체 단결정구조, 반도체 디바이스 및 그 제조방법 - Google Patents

반도체 단결정구조, 반도체 디바이스 및 그 제조방법 Download PDF

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Abstract

본 발명의 일 실시형태는, 기판과, 상기 기판 상에 배치된 결함 트랩 적층체와, 상기 결함 트랩 적층체 상에 배치되며 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 포함하며, 상기 결함 트랩 적층체는, 상기 기판 상에 배치되며, 적어도 하나의 제1 개구를 구비한 제1 유전체층과, 상기 제1 유전체층 상에 배치되며, 상기 제1 개구 상에 위치하고 상기 제1 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제2 개구를 구비한 제2 유전체층과, 상기 제2 유전체층 상에 배치되며, 상기 제2 개구 상에 위치하고 상기 제2 개구의 폭보다 큰 폭을 갖는 적어도 하나의 제3 개구를 구비한 제3 유전체층과, 상기 제3 유전체층 상에 배치되며, 상기 제3 개구 상에 위치하면서 상기 제2 개구와는 중첩되지 않고 상기 제3 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제4 개구를 구비한 제4 유전체층을 포함하며, 상기 반도체 단결정은 상기 제1 내지 제4 개구를 통해서 상기 기판 중 상기 제1 개구에 정의된 영역까지 연장된 반도체 단결정 구조를 제공할 수 있다.

Description

반도체 단결정구조, 반도체 디바이스 및 그 제조방법{SEMICONDUCTOR SINGLE CRYSTAL STURUCTURE, SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 단결정에 관한 것으로, 특히 헤테로 반도체 단결정 및 이를 구비한 반도체 디바이스에 관한 것이다.
최근에 기존의 실리콘(Si)을 대체하여 이동도(mobility)가 빠른 SiGe이나 Ⅲ-Ⅴ족 화합물 반도체를 이용하여 고속, 고전류 CMOS와 같은 반도체 디바이스를 제조하는 연구가 활발히 진행되고 있다. 다만, 이러한 화합물 반도체의 단결정 기판 가격은 Si와 비교하여 높기 때문에, 이 자체를 성장 기판으로 이용한 헤테로 반도체 단결정 성장은 경제적인 측면에서 불리하다.
하지만, 이러한 헤테로 반도체 단결정의 성장은 기판과의 격자 부정합으로 인하여 많은 결함이 발생되고 고품질 결정을 얻기 어렵다. 이러한 결함으로 인해, 헤테로 반도체 단결정은 반도체 디바이스의 채널층과 같은 활성영역으로 사용될 경우에 누설전류나 열화문제의 큰 원인이 되고 있다.
당 기술 분야에서는 Si와 같은 기판을 이용하여 고품질 헤테로 반도체 단결정을 성장시킬 수 있는 방안이 요구되고 있다. 나아가, 이를 활용한 다양한 형태의 반도체 디바이스 기술이 요구되고 있다.
본 발명의 일 실시형태는, 기판과, 상기 기판 상에 배치된 결함 트랩 적층체와, 상기 결함 트랩 적층체 상에 배치되며 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 포함하며, 상기 결함 트랩 적층체는, 상기 기판 상에 배치되며, 적어도 하나의 제1 개구를 구비한 제1 유전체층과, 상기 제1 유전체층 상에 배치되며, 상기 제1 개구 상에 위치하고 상기 제1 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제2 개구를 구비한 제2 유전체층과, 상기 제2 유전체층 상에 배치되며, 상기 제2 개구 상에 위치하고 상기 제2 개구의 폭보다 큰 폭을 갖는 적어도 하나의 제3 개구를 구비한 제3 유전체층과, 상기 제3 유전체층 상에 배치되며, 상기 제3 개구 상에 위치하면서 상기 제2 개구와는 중첩되지 않고 상기 제3 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제4 개구를 구비한 제4 유전체층을 포함하며, 상기 반도체 단결정은 상기 제1 내지 제4 개구를 통해서 상기 기판 중 상기 제1 개구에 정의된 영역까지 연장된 반도체 단결정 구조를 제공할 수 있다.
일 예에서, 상기 제2 개구는 약 2:1 이상인 종횡비를 가질 수 있다. 예를 들어, 상기 제2 개구의 폭은 5∼500㎚ 범위이며, 상기 제2 개구의 높이는 10㎚∼2.5㎛ 범위일 수 있다.
일 예에서, 상기 제2 및 제4 개구의 수평방향의 간격은 상기 제3 개구의 높이의 40% 이상일 수 있다. 예를 들어, 상기 제2 및 제4 개구의 수평방향의 간격은 10㎚∼1㎛ 범위일 수 있다.
일 예에서, 상기 제4 개구도 2:1 이상인 종횡비를 가질 수 있다.
일 예에서, 상기 제1 및 제3 유전체층은 제1 물질로 이루어지며, 상기 제2 및 제4 유전체층은 제1 물질과 다른 제2 물질로 이루어질 수 있다.
일 예에서, 상기 제2 개구는 상기 제1 개구의 거의 중앙에 위치할 수 있다. 상기 제4 개구도 상기 제2 개구의 거의 중앙에 위치할 수 있다.
일 예에서, 상기 제3 개구의 크기는 상기 제1 개구의 크기보다 클 수 있다.
일 예에서, 상기 제3 개구의 일부는 상기 반도체 단결정에 의해 채워지지 않은 공간(void)을 가질 수 있다.
일 예에서, 하나의 제2 개구에 연결된 제1 및 제3 개구 중 적어도 하나는 복수개일 수 있다. 또한, 하나의 제4 개구에 연결된 제3 개구는 복수개일 수 있다.
일 예에서, 상기 결함 트랩 적층체는 상기 제4 유전체층 상에 배치되며, 상기 제4 개구 상에 위치하고 상기 제4 개구의 폭보다 큰 폭을 갖는 적어도 하나의 제5 개구를 구비한 제5 유전체층과, 상기 제5 유전체층 상에 배치되며, 상기 제5 개구 상에 위치하면서 상기 제4 개구와는 중첩되지 않고 상기 제5 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제6 개구를 구비한 제6 유전체층을 더 포함할 수 있다. 이 경우에, 상기 반도체 단결정은 상기 제6 유전체층 상면에 배치되며, 상기 제1 내지 제6 개구를 통해서 연장될 수 있다.
일 예에서, 상기 적어도 하나의 제1 내지 제4 개구는 각각 해당 유전체층에서 반복적인 패턴으로 배열된 복수개일 수 있다.
본 발명의 일 실시형태는, 기판과, 상기 기판 상에 배치되며, 적어도 하나의 제1 개구를 구비한 제1 유전체층과, 상기 제1 유전체층 상에 배치되며, 상기 제1 개구 상에 위치하고 상기 제1 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제2 개구를 구비한 제2 유전체층과, 상기 제2 유전체층 상에 배치되며, 상기 제2 개구 상에 위치하고 상기 제2 개구의 폭보다 큰 폭을 갖는 적어도 하나의 제3 개구를 구비한 제3 유전체층과, 상기 제3 유전체층 상에 배치되며, 상기 제3 개구 상에 위치하면서 상기 제2 개구와는 중첩되지 않고 상기 제3 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제4 개구를 구비한 제4 유전체층과, 상기 제4 유전체층 상면에 배치되며, 상기 제1 내지 제4 개구를 통해서 상기 기판 중 상기 제1 개구에 정의된 영역까지 연장되고, 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 포함하는 반도체 디바이스를 제공할 수 있다.
일 예에서, 상기 반도체 디바이스는 MOSFET 소자이며, 상기 반도체 단결정은 적어도 상기 MOSFET 소자의 채널영역을 제공할 수 있다.
일 예에서, 상기 기판은 실리콘을 포함하며, 상기 반도체 단결정은 SiGe 화합물 반도체 또는 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
본 발명의 일 실시형태는, 기판과, 상기 기판 상에 배치되며, 적어도 하나의 제1 트랩 개구를 구비한 제1 유전체층과, 상기 제1 유전체층 상에 배치되며, 상기 제1 트랩 개구 상에 위치하고 상기 제1 트랩 개구의 폭보다 큰 폭을 갖는 적어도 하나의 연결 개구를 구비한 제2 유전체층과, 상기 제2 유전체층 상에 배치되며, 상기 연결 개구 상에 위치하면서 상기 제1 트랩 개구와는 중첩되지 않고 상기 연결 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제2 트랩 개구를 구비한 제3 유전체층과, 상기 기판 중 상기 제1 트랩 개구에 정의된 영역으로부터 상기 제1 트랩 개구, 상기 연결 개구 및 상기 제2 트랩 개구를 통해 상기 제3 유전체층 상면까지 연장되도록 배치되며, 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 포함하는 반도체 디바이스를 제공할 수 있다.
본 발명의 일 실시형태는, 기판 상에 제1 유전체층 및 제2 유전체층을 순차적으로 형성하는 단계와, 상기 제2 유전체층에 상기 제1 유전체층이 노출되도록 적어도 하나의 제1 트랩 개구를 형성하는 단계와, 상기 제2 유전체층 상에 상기 제1 트랩 개구가 매립되도록 제3 유전체층을 형성하는 단계와, 상기 제3 유전체층 상에 제4 유전체층을 형성하는 단계와, 상기 제4 유전체층에 상기 제1 트랩 개구와는 중첩되지 않도록 적어도 하나의 제2 트랩 개구를 형성하는 단계와, 상기 제2 트랩 개구를 통해 상기 제3 유전체층의 일부와 상기 제1 유전체층의 일부를 선택적으로 에칭하는 단계 - 이로써, 상기 제3 유전체층에 상기 제1 트랩 개구에 이르는 연결 개구가 형성되고 상기 제1 트랩 개구가 개방되면서 상기 제1 유전체층 상에 상기 기판이 노출하는 성장 개구가 형성됨 - 와, 상기 기판 중 상기 성장 개구에 정의된 영역으로부터 상기 성장 개구, 상기 제1 트랩 개구, 상기 연결개구 및 상기 제2 트랩 개구를 통해 상기 제4 유전체층 상면까지 연장되도록 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 성장하는 단계를 포함하는 반도체 단결정 제조방법을 제공할 수 있다.
일 예에서, 상기 제2 및 제4 유전체층은 상기 제1 및 제3 유전체층의 물질에 대해 높은 에칭 선택비를 갖는 물질로 이루어질 수 있다. 예를 들어, 상기 제1 및 제3 유전체층은 제1 물질로 이루어지며, 상기 제2 및 제4 유전체층은 제1 물질과 다른 제2 물질로 이루어질 수 있다.
일 예에서, 상기 제3 유전체층과 상기 제1 유전체층이 선택적으로 에칭하는 단계는, 등방성 에칭에 의해 수행될 수 있다.
일 예에서, 상기 반도체 단결정을 성장하는 단계 후에, 상기 제4 유전체층 상에 위치한 반도체 단결정의 상면을 평탄화하는 단계를 더 포함할 수 있다.
일 예에서, 상기 반도체 단결정을 성장하는 단계 후에, 상기 제4 유전체층 상에 위치한 반도체 단결정으로부터 상기 제1 내지 제4 유전체층을 제거하는 단계를 더 포함할 수 있다.
적층된 복수의 유전체층에 제공되는 개구 패턴을 이용하여 헤테로 반도체 단결정의 결정 결함을 크게 감소시킬 수 있다. 고품질 헤테로 반도체 단결정으로 신뢰성이 우수한 반도체 디바이스를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도2은 도1에 채용된 결함 트랩 적층체를 나타내는 개략 평면도이다.
도3 내지 도6은 반도체 단결정 성장과정을 설명하기 위한 모식도이다.
도7 및 도8은 도1에 채용가능한 다른 결함 트랩 적층체를 나타내는 개략 평면도이다.
도9 내지 도14는 결합 트랩 적층체의 제조공정을 설명하기 위한 공정별 단면도이다.
도15는 본 발명의 일 실시예에 따른 반도체 디바이스를 개략적으로 나타내는 단면도이다.
도16은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도17은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도18은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도19는 도18에 채용된 결함 트랩 적층체의 개구 패턴을 나타내는 개략도이다.
도20은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도1을 참조하면, 반도체 단결정 구조는 헤테로 구조체로서, 기판(11)과 상기 기판(11) 상에 배치된 결함 트랩 적층체(DT)와, 상기 결함 트랩 적층체(DT) 상에 배치된 반도체 단결정(20)을 포함한다.
상기 반도체 단결정(20)은 상기 기판(11)의 결정과 격자 부정합(lattice mismatch)을 갖는다. 상기 기판(11)은 실리콘(Si), 저마늄(Ge), 사파이어(Al2O3)를 포함할 수 있다. 상기 반도체 단결정(20)은 화합물 반도체일 수 있다. 예를 들어, 상기 반도체 단결정(20)은 SiGe과 같은 화합물 반도체, 또는 GaAs, InGaAs, InAs, InSb 및 GaN과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
본 실시예에 채용된 결함 트랩 적층체는, 상기 기판(11) 상에 순차적으로 배치된 제1 내지 제4 유전체층(12,13,14,15)을 포함할 수 있다. 상기 제1 내지 제4 유전체층(12,13,14,15)은 각각 제1 내지 제4 개구(H1,H2,H3,H4)를 포함할 수 있다.
도2은 도1에 채용된 결함 트랩 적층체(DT)의 일 예를 나타내는 개략 평면도로서, 상기 결함 트랩 적층체(DT)의 개구 패턴을 나타낸다(제1 및 제2 개구(H1,H2)는 점선, 제3 및 제4 개구(H3,H4)는 실선). 상기 제1 내지 제4 개구(H1,H2,H3,H4)는 각각 거의 원형을 갖는 것으로 예시되어 있으나 이에 한정되지는 않는다(도7 및 도8 참조).
도2와 함께 도1을 참조하면, 상기 제1 유전체층(12)의 제1 개구(H1)는 상기 기판(11)의 상면에서 상기 반도체 단결정(20)이 성장될 영역을 정의할 수 있다. 상기 제2 유전체층(13)의 제2 개구(H2)는 상기 제1 개구(H1)에 배치되어 상기 제1 개구(H1)와 연결될 수 있다. 이에 한정되지는 않으나, 도2에 도시된 바와 같이, 상기 제2 개구(H2)는 상기 제1 개구(H1)의 거의 중앙에 위치할 수 있다.
상기 제2 개구(H2)의 폭(w2)은 상기 제1 개구(H1)의 폭(w1)보다 작다. 상기 제2 개구(H2)는 결정 결함을 트래핑(trapping)하도록 제공될 수 있다. 구체적으로, 상기 제2 개구(H2)의 종횡비(aspect ratio)를 적절히 설계하여 단결정(20)의 성장방향(특히, 기판 상면에 대해 경사진 방향)에 따라 전파되는 전위 결함을 그 내부 측벽으로 차단할 수 있다. 이러한 결함 트랩 효과를 향상시키기 위해서 상기 제2 개구(H2)는 폭 대비 높이(height to width)로 표현되는 종횡비로 약 2.0 이상일 수 있다. 이에 대해서는 도3 및 도4에서 상세히 설명하기로 한다.
상기 제3 유전체층(14)의 제3 개구(H3)는 상기 제2 개구(H2) 상에 위치하여 상기 제2 개구(H2)와 연결될 수 있다. 이와 유사하게, 상기 제4 유전체층(15)의 제4 개구(H4)는 상기 제3 개구(H3) 상에 위치하여 상기 제3 개구(H3)에 연결될 수 있다. 이에 한정되지는 않으나, 도2에 도시된 바와 같이, 상기 제4 개구(H4)는 상기 제3 개구(H3)의 거의 중앙에 위치할 수 있다. 상기 제3 개구(H3)의 폭(w3)은 상기 제2 및 제4 개구(H2,H4)의 폭(w2,w4)보다 작다.
상기 제3 개구(H3)는 상기 제2 및 제4 개구(H2,H4)를 연결하는 공간을 제공할 수 있다. 상기 제2 개구(H2)로부터 성장된 단결정은 상기 제3 개구(H3) 내에서 측방향으로 성장되다가 상기 제4 개구(H4)의 내부에서 성장될 수 있다.
상기 제4 개구(H4)의 폭(w4)은 상기 제3 개구(H3)의 폭(w3)보다 작으며, 상기 제2 개구(H2)와 중첩되지 않도록 위치한다. 이와 같이, 중첩되지 않은 개구 배열에 의해 거의 수직 방향으로 전파되던 결함까지 효과적으로 차단될 수 있다. 여기서 사용되는 "중첩되지 않는다(not overlapping)"는 도2에 도시된 바와 같이 수평방향으로 볼 때에 일정한 간격(d)으로 서로 이격된 상태뿐만 아니라, 각 개구(H2,H4)의 중심선이 일치하지 않는다는 의미를 포함한다.
예를 들어, 상기 제1 내지 제4 유전체층(12,13,14,15)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 또는 알루미늄 산화물(Al2O3)일 수 있다. 상기 제1 및 제3 유전체층(12,14)은 제1 물질로 이루어질 수 있다. 상기 제2 및 제4 유전체층(13,15)은 제1 물질과 다른 제2 물질로 이루어질 수 있다. 상기 제2 물질은 특정한 에칭 공정 조건에서 상기 제1 물질에 대해 높은 에칭 선택비(etching selectivity)를 갖는 물질일 수 있다. 이에 한정되지는 않으며, 예를 들어, 각 유전체층이 모두 서로 다른 물질로 이루어질 수 있다.
도1 및 도2에 도시된 바와 같이, 상기 제3 개구(H3)의 크기(또는 부피)는 상기 제1 개구(H1)의 크기보다 클 수 있다. 예를 들어, 제2 및 제4 유전체층(13,15)의 두께와 구성 물질이 동일하거나 유사할 경우에, 상기 제3 개구(H3)의 폭(w3)이 상기 제1 개구(H1)의 폭(w1)보다 클 수 있다.
본 실시예에 채용된 제1 내지 제4 개구(H1,H2,H3,H4)는 각각 복수개이며, 도2에 도시된 바와 같이, 해당 유전체층(12,13,14,15)에서 반복적인 패턴으로 배열될 수 있다. 이 경우에 각 패턴은 일정한 간격으로 배열될 수 있다. 이에 한정되지 않으며, 필요에 따라 각 개구는 하나 이상으로 채용될 수 있다.
이하, 본 실시예에서 채용된 결함 트랩 적층체(DT)에 의한 작용과 효과를 도3 내지 도6을 참조하여 더욱 자세하게 설명한다. 도3 내지 도6은 도1에서 "A" 영역을 확대한 도면으로서, 반도체 단결정 성장과정을 개략적으로 도시한다.
도3에 도시된 바와 같이, 상기 결함 트랩 적층체(DT)는 상기 기판(11) 상에 순차적으로 적층된 제1 내지 제4 유전체층(12-15)을 포함할 수 있다. 상기 각 유전체층(12-15)에 구비된 제1 내지 제4 개구(H1-H4)는 앞서 설명한 바와 같이 서로 연결될 수 있다.
공정 챔버 내에서, 소스 가스(SG)는 상기 제4 개구(H)를 통해 주입되고, 상기 제3 및 제2 개구(H3,H2)를 통해 상기 기판(11)에서 상기 제1 개구(H1)에 노출된 영역으로부터 결정 성장이 시작되어 상기 제1 개구(H1)에서 상기 제2 개구(H2)로 반도체 단결정이 성장될 수 있다. 상기 반도체 단결정(20a)은 상기 기판(11)과 격자 부정합을 가지므로, 성장과정에서 많은 결정 결함(D)이 발생되어 성장방향에 따라 전파될 수 있다. 결정 결함(D)의 일부는 상기 제2 개구(H2)를 향해 진행될 수 있다.
도4에 도시된 바와 같이, 소스 가스(SG)가 계속 공급되고 상기 반도체 단결정(20a)은 상기 제2 개구(H2)를 따라 계속 성장될 수 있다. 이러한 성장과정에서 상기 제2 개구(H2)에서의 종횡비 트랩(aspect ratio trapping: ART)에 의해, 경사진 방향에 따라 전파되던 많은 전위 결함(D1)은 상기 제2 개구(H2)의 내부 측벽에서 차단될 수 있다. 상기 제2 개구(H2)는 폭 대비 높이로 표현되는 종횡비로 약 2.0 이상일 수 있다. 이에 한정되지는 않으나, 상기 제2 개구(H2)의 폭(w2)은 5∼500㎚ 범위이며, 상기 제2 개구(H2)의 높이(h2)는 10㎚∼2.5㎛ 범위일 수 있다. 상기 제2 개구(H2)의 높이(h2)는 제2 유전체층(13)의 두께에 의해 선택될 수 있다.
상기 제2 개구(H2)는 통상의 ART를 위한 조건보다도 작게 설계하여 잉곳(ingot)의 시드 결정(seed crystal)과 같이 고품질의 시드 결정을 제공할 수 있다. 예를 들어, 상기 제2 개구(H2)의 폭(w2)은 5∼50㎚ 범위이며, 상기 제2 개구(H2)의 높이(h2)는 10㎚∼500㎚ 범위일 수 있다. 이러한 종횡비 트랩 과정에서도, 수직 방향 또는 수직 방향과 가깝게 전파되는 일부 결함(D2)은 상기 제2 개구(H2)를 지나 성장되는 결정을 따라 진행될 수 있다.
도5에 도시된 바와 같이, 상기 제1 및 제2 개구(H1,H2)로부터 성장된 결정(20a)은 상기 제3 개구(H3) 내에서 측방향으로(laterally) 성장될 수 있다. 이렇게 성장된 결정(20b)은 상기 제4 개구(H4)로 진행될 수 있다.
이러한 성장과정에서, 상기 제4 개구(H4)는 상기 제2 개구(H2)와 중첩되지 않도록 위치하므로, 거의 수직 방향으로 전파되던 결함(D2)은 제4 개구(H4)까지 전파되지 못하고 상기 제4 유전체층(15)에 의해 차단될 수 있다.
본 실시예와 같이, 상기 제2 및 제4 개구(H2,H4)를 수평방향으로 볼 때에 일정한 간격(d)으로 이격되도록 배치할 수 있다. 상기 제2 및 제4 개구(H2,H4)의 수평방향의 간격(d)은 상기 제3 개구(H3)에서 차단하고자 하는 결함의 전파방향(예, 각도)를 고려하여 상기 제3 개구(H3)의 높이(h3)(예, 상기 제3 유전체층 두께)의 40% 이상이 되도록 설계할 수 있다. 예를 들어, 상기 제2 및 제4 개구(H2,H4)의 수평방향의 간격(d)은 10㎚∼1㎛ 범위일 수 있다.
본 과정에서 성장되는 결정(20b)은 상기 제3 개구(H3)를 부분적으로 충전하지 못할 수 있다. 도5에 도시된 바와 같이, 상기 제2 개구(H2)가 상기 제3 개구(H3)의 일측에 위치하므로, 상기 제2 개구(H2)로부터 먼 상기 제3 개구의 일부 영역은 공극(v)으로 남을 수 있다. 후속 결정의 품질은 제4 개구(H4)를 통해 성장되는 단결정에 의해 결정되므로 상기 제3 개구(H3) 내의 공극(v)이 존재하더라도 결정 품질에 불이익한 영향을 미치지 않는다.
도6에 도시된 바와 같이, 상기 제3 개구(H3)의 결정(20b)은 제4 개구(H4)를 통해 상기 제4 유전체층(15) 상면까지 성장될 수 있다. 상기 제4 유전체층(15) 상면에서 성장되는 결정(20c)은 상기 제3 개구(H3)에서의 성장과 유사하게 에피택셜 측방향 과성장(epitaxial lateral overgrowth: ELO) 조건으로 진행될 수 있다. 초기과정에서는, 측방향 성장모드(g1)가 수직방향 성장모드(g2)보다 강한 조건으로 성장되어 인접한 다른 제4 개구(H1)로부터 성장되는 다른 결정과 머징(merging)되어 평탄한 층을 제공할 수 있다.
상기 제4 유전체층(15) 상면에서의 성장 전에, 제4 개구(H4)에 의해 추가적인 종횡비 트랩(ART) 효과도 기대할 수 있다. 이를 통해서 상기 제3 개구(H3) 내에서 발생될 수 있는 결함을 차단할 수 있다. 상기 제4 개구(H4)는 상기 제2 개구(H2)와 유사하게 2:1 이상인 종횡비를 갖도록 형성될 수 있다.
상기 반도체 단결정(20)을 성장한 후 그리고 상기 반도체 단결정(20)을 이용하여 디바이스를 제조하기 전에, 필요에 따라 추가적인 공정을 도입할 수 있다. 예를 들어, 상기 제4 유전체층 상에 배치된 반도체 단결정(20)의 상면을 평탄화하는 공정을 더 포함할 수 있다. 인접한 반도체 단결정(20a)이 서로 머징된 후에, 단결정의 상면이 높은 평탄화도를 가질 수 있도록 추가적인 폴리싱 공정을 적용할 수 있다.
다른 예에서는, 상기 반도체 단결정(20)을 성장하는 단계 후에, 상기 제4 유전체층(15) 상에 위치한 반도체 단결정(20)으로부터 상기 제1 내지 제4 유전체층(12-15) 전부 또는 일부를 제거할 수 있다. 예를 들어, 상기 반도체 단결정인 웨이퍼를 얻기 위해서, 상기 제4 유전체층(15) 상에 배치된 단결정(20)을 충분한 두께로 성장된 후에 결함 트랩 구조(DT)를 단결정(20)으로부터 제거할 수 있다.
상기한 실시예에서 상기 제1 내지 제4 개구(H1-H4)는 도2에 도시된 바와 같이, 거의 원형상을 갖는 것으로 예시되어 있으나, 이에 한정되지는 않는다. 상기 결함 트랩 적층체(DT)에 채용가능한 개구는 도7 및 도8에 예시된 바와 같이 다양한 다른 형상을 변경될 수 있다.
도7 및 도8은 도1에 채용가능한 다른 결함 트랩 적층체의 개구 패턴을 나타낸다. 도7 및 도8에 도시된 개구 패턴은 도1에 도시된 측단면도와 유사한 형태를 갖는 것으로 이해할 수 있다.
도7을 참조하면, 제1 및 제2 개구(H1',H2')는 점선으로, 제3 및 제4 개구(H3',H4')는 실선으로 도시하였다. 본 실시예에 채용된 제1 내지 제4 개구(H1',H2',H3',H4')는 각각 스트라이프 형상을 갖는다. 상기 제2 및 제4 개구(H2',H4')는 각각 폭방향으로 상기 제1 및 제3 개구(H1',H3')의 거의 중심에 배치될 수 있다. 상기 제4 개구(H4')는 앞선 실시예와 유사하게 상기 제1 개구(H1')와 중첩되지 않고 소정의 간격(d)으로 이격되도록 배치될 수 있다.
도8을 참조하면, 제1 및 제2 개구(H1",H2")는 점선으로, 제3 및 제4 개구(H3",H4")는 실선으로 도시하였다. 상기 제1 내지 제4 개구(H1",H2",H3",H4")는 각각 사각형상을 갖는다. 상기 제2 및 제4 개구(H2",H4")는 각각 상기 제1 및 제3 개구(H1",H3")의 거의 중심에 배치될 수 있다. 상기 제4 개구(H4")는 앞선 실시예와 유사하게 상기 제1 개구(H1")와 중첩되지 않고 소정의 간격(d)으로 이격되도록 배치될 수 있다.
본 실시예에 채용되는 결함 트랩 적층체는 다양한 공정에 의해 형성될 수 있다. 결합 트랩 적층체의 제조공정의 일 예로서 도9 내지 도14에는 주요 공정별 단면도가 도시되어 있다. 본 실시예에서는 설명의 편의를 위해서, 앞선 실시예에서 설명된 제2 및 제4 개구(H2,H4)는 각각 제1 및 제2 트랩 개구(trapping opening)로, 제1 개구 및 제3 개구(H1,H3)는 성장 개구(growing opening) 및 연결 개구(connecting opening)로 용어가 변경되어 사용된다.
도9에 도시된 바와 같이, 기판(11) 상에 제1 유전체층(12) 및 제2 유전체층(13)을 순차적으로 형성할 수 있다.
상기 기판(11)은 실리콘(Si), 저마늄(Ge), 사파이어(Al2O3)를 포함할 수 있다. 예를 들어, 상기 기판(11)이 실리콘인 경우에, (100)면을 결정성장면으로 이용될 수 있다. 상기 제1 및 제2 유전체층(12,13)은 특정한 에칭 공정 조건에서 에칭 선택비가 서로 다른 물질일 수 있다. 이에 한정되지는 않으며, 상기 제1 및 제2 유전체층(12,13)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 또는 알루미늄 산화물(Al2O3)일 수 있다. 예를 들어, 상기 제1 유전체층(12)은 SiO2 또는 Si3N4이고, 상기 제2 유전체층(13)은 SiO2 또는 Si3N4일 수 있다.
상기 제1 및 제2 유전체층(12,13)의 두께는 후속 공정에서 형성될 개구(H1,H2)의 높이(h1,h2)를 고려하여 설계될 수 있다. 예를 들어, 상기 제2 유전체층(13)의 두께는 10㎚∼2.5㎛ 범위이거나, 나아가 10∼500㎚ 이하 범위일 수 있다. 상기 제1 유전체층(12)의 두께도 유사하게 10㎚∼2.5㎛ 범위일 수 있다.
도10에 도시된 바와 같이, 상기 제2 유전체층(13)에 상기 제1 유전체층(12)이 노출되도록 제1 트랩 개구(H2)를 형성할 수 있다.
상기 제2 유전체층(13) 상에 제1 포토 마스크(PR1)를 형성하고 제1 트랩 개구(H2)에 대응되는 위치에 개구를 갖도록 패터닝할 수 있다. 제1 포토 마스크(PR1)의 개구에 노출된 제2 유전체층(13) 부분을 선택적으로 제거하여 제1 트랩 개구(H2)를 형성할 수 있다. 본 에칭 조건은 제2 유전체층(13)의 물질에 높은 선택비를 갖는 공정을 사용할 수 있으나, 상기 제1 트랩 개구(H2)는 반응성 이온 에칭(RIE)과 같은 이방성 식각 공정을 이용하여 에칭 깊이를 조절함으로써 형성될 수 있다. 이러한 에칭 과정에서, 상기 제1 유전체층(12)이 부분적을 제거될 수 있다.
상기 제2 개구(H2)의 폭은 앞서 설명된 종횡비 트랩(ART) 효과를 향상시키기 위해서 종횡비가 약 2.0 이상이 되도록 설정될 수 있다. 예를 들어, 상기 제2 개구(H2)는 5∼500㎚ 범위의 폭, 나아가 5∼50㎚ 범위의 폭을 갖도록 형성될 수 있다.
도11에 도시된 바와 같이, 상기 제2 유전체층(13) 상에 제3 유전체층(14)을 형성할 수 있다.
상기 제3 유전체층(14)을 증착하는 과정에서, 상기 제2 유전체층(13)의 제1 트랩 개구(H2)도 매립될 수 있다. 상기 제3 유전체층(14)의 물질은 상기 제1 유전체층(12)의 물질과 유사하게, 상기 제2 유전체층(13)의 물질에 대해 높은 선택비를 갖는 물질이 사용될 수 있다. 예를 들어, 상기 제3 유전체층(14)은 상기 제1 유전체층(12)과 동일한 물질로 형성될 수 있다. 상기 제1 트랩 개구(H2)에 매립된 물질은 상기 제1 유전체층(12)의 물질과 동일하거나 유사하므로, 상기 제1 및/또는 제3 유전체층(12,14)의 선택적 제거시에 함께 제거될 수 있다.
도12에 도시된 바와 같이, 상기 제3 유전체층(14) 상에 제4 유전체층(15)을 형성하고, 상기 제4 유전체층(15)에 상기 제1 트랩 개구(H2)와는 중첩되지 않도록 제2 트랩 개구(H4)를 형성할 수 있다.
상기 제4 유전체층(15)의 물질은 상기 제2 유전체층(13)의 물질과 유사하게, 상기 제3 유전체층(14)의 물질에 대해 높은 선택비를 갖는 물질이 사용될 수 있다. 예를 들어, 상기 제4 유전체층(15)은 상기 제2 유전체층(13)과 동일한 물질로 형성될 수 있다. 상기 제4 유전체층(15) 상에 제2 포토 마스크(PR2)를 형성하고 제2 트랩 개구(H4)에 대응되는 위치에 개구를 갖도록 패터닝할 수 있다. 제2 포토 마스크(PR2)의 개구에 노출된 제4 유전체층(15) 부분을 선택적으로 제거하여 제2 트랩 개구(H4)를 형성할 수 있다. 본 에칭 공정은 도10에 설명된 공정과 유사하게 높은 선택비를 갖는 에칭 공정은 물론, 반응성 이온 에칭(RIE)과 같은 이방성 식각 공정을 이용할 수 있다.
상기 제2 트랩 개구(H2)의 위치는 상기 제1 트랩 개구(H)와 수직 방향으로 볼 때에 중첩되지 않도록 형성될 수 있다. 이러한 중첩되지 않는 배치를 이용하여 거의 수직 방향으로 전파되는 결함을 효과적으로 차단할 수 있다. 상기 제1 트랩 개구와 제2 트랩 개구(H2,H4)를 수평방향으로 볼 때에 일정한 간격으로 이격되도록 배치할 수 있다. 예를 들어, 상기 제1 및 제2 트랩 개구(H2,H4)의 수평방향의 간격은 10㎚∼1㎛ 범위일 수 있다. 상기 제2 트랩 개구(H4)도 자체 결함 트랩효과를 위해서 상기 제1 트랩 개구(H2)와 유사하게 2:1 이상인 종횡비를 갖도록 형성될 수 있다.
도13에 도시된 바와 같이, 상기 제2 트랩 개구(H4)를 통해 상기 제3 유전체층(14)과 상기 제1 유전체층(12)이 선택적으로 에칭할 수 있다.
본 에칭은 상기 제2 및 제4 유전체층(13,15)에 비해 상기 제1 및 제3 유전체층(12,14)에 대한 높은 선택비를 만족하는 조건으로 수행될 수 있다. 상기 제1 및 제3 유전체층(12,14)의 선택적 에칭과정에서 상기 제2 및 제4 유전체층(13,15)은 거의 에칭 스토퍼로서 작용할 수 있다. 앞서 설명한 바와 같이, 선택적 에칭공정을 위해서, 상기 제1 및 제3 유전체층(12,14)은 제1 물질(SiO2 또는 Si3N4)로 이루어질 수 있다. 상기 제2 및 제4 유전체층(13,15)은 특정한 에칭 공정 조건에서 상기 제1 물질에 대해 높은 에칭 선택비를 갖는 제2 물질(Si3N4 또는 SiO2)로 이루어질 수 있다.
도14에 도시된 바와 같이, 에천트는 제2 트랩 개구(H4)로 계속 주입되어 상기 제3 유전체층(14)에 상기 제1 트랩 개구(H2)에 이르는 연결 개구(H3)가 형성되고, 이어 상기 제1 트랩 개구(H2)가 개방되면서 상기 제1 유전체층(12) 상에 상기 기판(11)이 노출하는 성장 개구(H1)가 형성될 수 있다.
본 실시예에서, 상기 제1 및 2 트랩 개구(H2,H4)는 각각 성장 개구(H1)와 연결 개구(H3)를 형성하기 위한 에칭 가스 주입구로 사용될 수 있다. 따라서, 등방성 에칭에 적용될 경우에, 상기 제1 및 2 트랩 개구(H2,H4)는 각각 성장 개구(H1)와 연결 개구(H3)의 거의 중심에 배치될 수 있다. 상기 연결 개구(H3)가 형성되는 과정에서 상기 제1 트랩 개구(H1)에 매립된 물질에 제거된 후에 상기 성장 개구(H1)가 형성되기 시작하므로, 상기 성장 개구(H1)를 형성하기 위한 에칭 과정에서 상기 연결 개구(H3)도 계속 에칭될 수 있다. 그 결과, 제1 및 제3 유전체층(12,14)이 동일하거나 유사한 물질을 사용할 경우에, 상기 연결 개구(H3)의 크기(또는 부피)는 상기 성장 개구(H1)의 크기(부피)보다 클 수 있다.
이어, 이러한 결함 트랩 적층체(DT)가 마련된 기판(10) 상에 도3 내지 도6에서 설명된 바와 같이, 상기 기판(11)의 결정과 격자 부정합을 갖는 반도체 단결정(20)을 성장시킬 수 있다. 이 과정에서, 도1에 도시된 바와 같이, 상기 반도체 단결정(20)은 상기 기판(11) 중 상기 성장 개구(H1)에 정의된 영역으로부터 성장 개구(H1), 제1 트랩 개구(H2), 연결 개구(H3) 및 제2 트랩 개구(H4)를 통해 상기 제4 유전체층(15) 상면까지 연장될 수 있다.
상기 반도체 단결정(20)은 반도체 디바이스를 제조하는데 사용될 수 있다. 특히, 상기 반도체 단결정(20)은 결정 결함을 감소시킨 고품질 화합물 반도체 단결정을 제공할 수 있으므로, 화합물 반도체 단결정을 채널영역과 같은 활성영역으로 사용하는 반도체 디바이스(예, MOSFET)에 유익하게 사용될 수 있다.
도15는 본 발명의 일 실시예에 따른 반도체 디바이스의 예로서 MOSFET 소자를 나타내는 단면도이다.
도15를 참조하면, 본 실시예에 따른 MOSFET 소자(30)는 기판(11)과, 상기 기판(11) 상에 제공된 결함 트랩 적층체(DT)와, 반도체 단결정(20)을 포함한다.
상기 반도체 단결정(20)에는 소정 깊이로 활성영역(A)을 정의하는 소자 분리영역(ISO)이 형성될 수 있다. 상기 반도체 단결정(20)의 활성영역(A)에는 n-MOSFET을 위한 경우에는 인(P) 또는 아세닉(As)과 같은 불순물로 n형 웰이 형성되고, p-MOSFET을 위한 경우에는 보론(B)과 같은 불순물로 p형 웰이 형성될 수 있다. 상보형 MOSFET인 경우에, 본 공정에서 서로 다른 도전형인 제1 및 제2 웰을 형성하고 소자 분리영역으로 2개의 MOSFET 영역을 분리할 수 있다.
상기 MOSFET 소자(30)는 상기 활성영역(A) 상에 배치된 게이트 구조물(G)을 포함하며, 상기 게이트 구조물(G)은 게이트 절연막(34)과 상기 게이트 전극(35)을 포함할 수 있다. 상기 게이트 구조물(G) 측벽 상에 측벽 스페이서(37)이 배치될 수 있다. 상기 측벽 스페이서(37)의 아래에는 얕은 저농도 도프영역(32)이 마련되고, 그 바깥쪽에는 추가적인 도핑에 의해 고농도 도프 영역(33)이 제공될 수 있다.
예를 들어, 상기 기판(11)은 실리콘 기판이며, 상기 반도체 단결정(20)은 SiGe일 수 있다. 본 실시예에 따르면, 상기 반도체 단결정(20)은 헤테로 성장임에도 불구하고 상기 결정 트랩 적층체(DT)에 의해 결정 결함이 크게 감소되어 고품질 결정으로 제공될 수 있다. 그 결과, 활성 영역(A)에서의 누설 전류 등과 같은 신뢰성 문제를 획기적으로 개선할 수 있다.
결함 트랩 적층체는 다양한 형태로 변경되어 실시될 수 있다. 도16 내지 도18 및 도20에는 다른 형태의 결함 트랩 적층체를 채용한 반도체 단결정 구조가 도시되어 있다.
도16은 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도16을 참조하면, 반도체 단결정 구조는 기판(61)과 상기 기판(61) 상에 배치된 결함 트랩 적층체(DT)와, 상기 결함 트랩 적층체(DT) 상에 배치된 반도체 단결정(70)을 포함한다.
상기 반도체 단결정(70)은 상기 기판(61)의 결정과 격자 부정합을 갖는다. 예를 들어, 상기 기판(61)은 실리콘(Si), 저마늄(Ge), 사파이어(Al2O3)를 포함할 수 있다. 상기 반도체 단결정(70)은 SiGe과 같은 화합물 반도체, 또는 GaAs, InGaAs, InAs, InSb 및 GaN과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
본 실시예에 채용된 결함 트랩 적층체(DT)는, 상기 기판(61) 상에 순차적으로 배치된 제1 내지 제3 유전체층(62,63,64)을 포함할 수 있다. 상기 제1, 제2 및 제3 유전체층(62,63,64)은 각각 반복적으로 패터닝된 제1 트랩 개구(H1), 연결 개구(H2) 및 제2 트랩 개구(H3)를 포함할 수 있다. 도16에 도시된 결함 트랩 적층체(DT)는 도1에 도시된 결함 트랩 적층체(DT)와 비교하여 성장 개구를 구비하지 않고 제1 트랩 개구(H1)가 직접 기판(61) 상에 배치된 점에서 주요한 차이가 있다.
본 실시예에서는, 종횡비 트랩(ART)를 위해 채용된 제1 트랩 개구(H1)가 상기 기판(61) 상에 배치되어 상기 기판(61) 상면에서 상기 반도체 단결정(70)이 성장될 영역을 정의할 수 있다. 상기 제1 트랩 개구(H1)는 단결정(70)의 성장방향(특히, 기판 상면에 대해 경사진 방향)에 따라 전파되는 전위 결함을 그 내부 측벽에 의해 효과적으로 차단되도록 약 2.0 이상의 종횡비를 가질 수 있다.
상기 제2 유전체층(63)의 연결 개구(H2)는 상기 제1 트랩 개구(H1) 상에 위치할 수 있으며, 상기 제1 트랩 개구(H1)의 폭보다 큰 폭을 가질 수 있다. 상기 제3 유전체층(64)의 제2 트랩 개구(H3)는 상기 연결 개구(H2) 상에 위치할 수 있다. 도6에 도시된 바와 같이, 상기 제2 트랩 개구(H3)는 상기 연결 개구(H2)의 거의 중앙에 위치할 수 있다.
본 실시예에서, 상기 제2 유전체층(63)은 특정한 에칭 공정 조건에서 상기 제1 및 제3 유전체층(62,64)의 물질에 대해 높은 에칭 선택비(etching selectivity)를 갖는 물질일 수 있다.
상기 연결 개구(H2)는 상기 제1 및 제2 트랩 개구(H1,H3)를 연결하는 공간을 제공할 수 있다. 상기 제1 트랩 개구(H1)로부터 성장된 단결정은 상기 연결 개구(H2) 내에서 측방향으로 성장되다가 상기 제2 트랩 개구(H3)의 내부에서 성장될 수 있다.
상기 제2 트랩 개구(H3)는 상기 연결 개구(H2)의 폭보다 작고, 상기 연결 개구(H2)와 중첩되지 않도록 위치한다. 이와 같이, 중첩되지 않은 개구 배열에 의해 거의 수직 방향으로 전파되던 결함까지 효과적으로 차단될 수 있다.
이와 같이, 본 실시예에서는 제1 및 제2 트랩 개구(H1,H3)에 의한 ART 효과와 함께, 두 트랩 개구(H1,H3)의 중첩되지 않은 배치를 통해 거의 수직방향으로 전파되는 결함까지 효과적으로 감소시켜 반도체 단결정(70)의 결정성을 크게 향상시킬 수 있다.
도17은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도17에 도시된 반도체 단결정 구조는 도1에 도시된 실시예와 달리, 6개의 유전체층을 갖는 결함 트랩 적층체(DT)를 포함한다.
본 실시예에 채용된 결함 트랩 적층체(DT)는, 도1에 도시된 실시예와 대비하여 상기 제4 유전체층(15) 상에 배치되며, 제5 개구(H5)를 갖는 제5 유전체층(16)과, 상기 제5 유전체층(16) 상에 배치되며, 제6 개구(H6)를 갖는 제6 유전체층(17)을 더 포함한다.
상기 제5 개구(H5)는 상기 제4 개구(H4) 상에 위치하며 상기 제4 개구(H)의 폭보다 큰 폭을 가질 수 있다. 상기 제6 개구(H6)는 상기 제5 개구(H5) 상에 위치하며 상기 제5 개구(H5)의 폭보다 작은 폭을 가질 수 있다. 상기 제6 개구(H6)는 상기 제2 및 제4 개구(H2,H4)와 유사하게 트랩 개구(trapping opening)로 제공될 수 있으며, 상기 제4 개구(H4)와는 중첩되지 않으므로, 수직방향으로 전파되는 결함을 추가적으로 차단될 수 있다.
도18은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도18에 도시된 반도체 단결정 구조는 기판(101)과 상기 기판(101) 상에 배치된 결함 트랩 적층체(DT)와, 상기 결함 트랩 적층체(DT) 상에 배치된 반도체 단결정(110)을 포함한다. 상기 반도체 단결정(110)은 상기 기판(101)의 결정과 격자 부정합을 갖는다.
상기 결함 트랩 적층체(DT)는, 상기 기판(101) 상에 순차적으로 배치된 제1 내지 제4 유전체층(102,103,104,105)을 포함할 수 있다. 상기 제1 내지 제4 유전체층(102,103,104,105)은 각각 제1 내지 제4 개구(H1,H2,H3,H4)를 포함할 수 있다.
본 실시예에서는, 하나의 제3 개구(H3)에 연결된 제2 및 제4 개구(H2,H4)는 각각 복수개로 제공될 수 있다. 즉, 도19에 도시된 바와 같이, 하나의 제2 개구(H2)는 2개의 제2 개구(H2)와 3개의 제4 개구(H4)가 연결될 수 있다. 또한, 하나의 제1 개구(H1)에 연결된 제2 개구(H2)도 복수개로 제공될 수 있다. 즉, 하나의 제1 개구(H1)는 2개의 제2 개구(H2)가 연결될 수 있다.
도19는 도18에 채용된 결함 트랩 적층체(DT)의 일 예를 나타내는 개략 평면도로서, 상기 결함 트랩 적층체(DT)의 개구 패턴을 나타낸다(제1 및 제2 개구(H1,H2)는 점선, 제3 및 제4 개구(H3,H4)는 실선).
도19와 함께 도18를 참조하면, 상기 제1 유전체층(102)의 제1 개구(H1)는 상기 기판(101)의 상면에서 상기 반도체 단결정(110)이 성장될 영역을 정의할 수 있다. 상기 제2 유전체층(103)의 제2 개구(H2)는 상기 제1 개구(H1)에 배치되어 상기 제1 개구(H1)와 연결될 수 있다. 도20에 도시된 바와 같이 상기 4개의 제2 개구(H2)는 상기 제1 개구(H1)에서 가로/세로 방향으로 일정한 간격을 갖도록 배열될 수 있다. 상기 제2 개구(H2)는 상기 제1 개구(H1)의 폭보다 작은 폭을 가질 수 있다. 상기 제2 개구(H2)는 종횡비 트랩(ART) 효과를 위해서 약 2.0 이상의 종횡비를 가질 수 있다.
상기 제3 유전체층(104)의 제3 개구(H3)는 상기 제2 개구(H2) 상에 위치하여 상기 제2 개구(H2)와 연결될 수 있다. 이와 유사하게, 상기 제4 유전체층(105)의 제4 개구(H4)는 상기 제3 개구(H3) 상에 위치하여 상기 제3 개구(H3)에 연결될 수 있다. 상기 제3 개구(H3)은 상기 제2 및 제4 개구(H2,H4)의 폭보다 큰 폭을 갖는다. 도19에 도시된 바와 같이, 상기 5개의 제4 개구(H4)는 상기 제1 개구(H3)에서 가로/세로방향으로 일정한 간격을 갖도록 배열될 수 있다.
본 실시예에서도, 상기 제4 개구(H4)는 상기 제2 개구(H2)와 중첩되지 않도록 위치한다. 이와 같이, 중첩되지 않은 개구 배열에 의해 거의 수직 방향으로 전파되던 결함까지 효과적으로 차단되므로, 고품질 반도체 단결정(110)을 얻을 수 있다.
도20은 본 발명의 일 실시예에 따른 반도체 단결정 구조를 개략적으로 나타내는 단면도이다.
도20을 참조하면, 반도체 단결정 구조는 기판(121)과 상기 기판(121) 상에 배치된 결함 트랩 적층체(DT)와, 상기 결함 트랩 적층체(DT) 상에 배치된 반도체 단결정(130)을 포함한다. 상기 반도체 단결정(130)은 상기 기판(101)의 결정과 격자 부정합을 갖는다.
상기 결함 트랩 적층체(DT)는, 상기 기판(101) 상에 순차적으로 배치된 제1 및 제2 유전체층(122,123)을 포함할 수 있다. 상기 제1 및 제2 유전체층(122,123)은 각각 제1 및 제2 개구(H1,H2)를 포함할 수 있다. 상기 제1 개구(H1)는 성장 개구로서 기판(121)에서 성장영역을 정의한다. 상기 제2 개구(H2)는 상기 제1 개구(H1)의 폭보다 작은 폭을 가지며, 트랩 개구로서, 단결정(130)의 성장방향(특히, 기판 상면에 대해 경사진 방향)에 따라 전파되는 전위 결함을 그 내부 측벽에 의해 효과적으로 차단되도록 약 2.0 이상의 종횡비를 가질 수 있다. 이에 한정되지는 않으나, 상기 제2 개구(H2)는 5∼500㎚ 범위의 폭을 가지며, 상기 제2 개구(H2)는 10㎚∼2.5㎛의 높이를 가질 수 있다.
특히, 본 실시예에서는 상기 제2 개구(H2)는 통상의 ART를 위한 조건보다도 작게 설계하여 고품질의 시드 결정을 성장시킬 수 있다. 예를 들어, 상기 제2 개구(H2)은 5∼50㎚ 범위의 폭을 가지며, 상기 제2 개구(H2)는 10㎚∼500㎚ 범위의 폭을 갖는다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 결함 트랩 적층체; 및
    상기 결함 트랩 적층체 상에 배치되며 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 포함하며,
    상기 결함 트랩 적층체는,
    상기 기판 상에 배치되며, 적어도 하나의 제1 개구를 구비한 제1 유전체층과,
    상기 제1 유전체층 상에 배치되며, 상기 제1 개구 상에 위치하고 상기 제1 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제2 개구를 구비한 제2 유전체층과,
    상기 제2 유전체층 상에 배치되며, 상기 제2 개구 상에 위치하고 상기 제2 개구의 폭보다 큰 폭을 갖는 적어도 하나의 제3 개구를 구비한 제3 유전체층과,
    상기 제3 유전체층 상에 배치되며, 상기 제3 개구 상에 위치하면서 상기 제2 개구와는 중첩되지 않고 상기 제3 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제4 개구를 구비한 제4 유전체층을 포함하며,
    상기 반도체 단결정은 상기 제1 내지 제4 개구를 통해서 상기 기판 중 상기 제1 개구에 정의된 영역까지 연장된 반도체 단결정 구조.
  2. 제1항에 있어서,
    상기 제2 및 제4 개구 중 적어도 하나는 2:1 이상인 종횡비를 갖는 것을 특징으로 하는 반도체 단결정 구조.
  3. 제2항에 있어서,
    상기 제2 개구의 폭은 5∼500㎚ 범위이며, 상기 제2 개구의 높이는 10㎚∼2.5㎛ 범위인 것을 특징으로 하는 반도체 단결정 구조.
  4. 제2항에 있어서,
    상기 제2 및 제4 개구의 수평방향의 간격은 상기 제3 개구 높이의 40% 이상인 것을 특징으로 하는 반도체 단결정 구조.
  5. 제2항에 있어서,
    상기 제2 및 제4 개구의 수평방향의 간격은 10㎚∼1㎛ 범위인 것을 특징으로 하는 반도체 단결정 구조.
  6. 제1항에 있어서,
    상기 제1 및 제3 유전체층은 제1 물질로 이루어지며, 상기 제2 및 제4 유전체층은 제1 물질과 다른 제2 물질로 이루어진 것을 특징으로 하는 반도체 단결정 구조.
  7. 제1항에 있어서,
    상기 제2 및 제4 개구는 각각 상기 제1 및 제3 개구의 거의 중앙에 위치하는 것을 특징으로 하는 반도체 단결정 구조.
  8. 제1항에 있어서,
    상기 제3 개구의 크기는 상기 제1 개구의 크기보다 큰 것을 특징으로 하는 반도체 단결정 구조.
  9. 제1항에 있어서,
    상기 제3 개구의 일부는 상기 반도체 단결정에 의해 채워지지 않은 공간을 갖는 것을 특징으로 하는 반도체 단결정 구조.
  10. 제1항에 있어서,
    하나의 제3 개구에 연결된 제2 및 제4 개구 중 적어도 하나는 복수개인 것을 특징으로 하는 반도체 단결정 구조.
  11. 제1항에 있어서,
    하나의 제1 개구에 연결된 제2 개구는 복수개인 것을 특징으로 하는 반도체 단결정 구조.
  12. 제1항에 있어서,
    상기 결함 트랩 적층체는, 상기 제4 유전체층 상에 배치되며, 상기 제4 개구 상에 위치하고 상기 제4 개구의 폭보다 큰 폭을 갖는 적어도 하나의 제5 개구를 구비한 제5 유전체층과, 상기 제5 유전체층 상에 배치되며, 상기 제5 개구 상에 위치하면서 상기 제4 개구와는 중첩되지 않고 상기 제5 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제6 개구를 구비한 제6 유전체층을 더 포함하며,
    상기 반도체 단결정은 상기 제6 유전체층 상면에 배치되며, 상기 제1 내지 제6 개구를 통해서 연장되는 것을 특징으로 하는 반도체 단결정 구조.
  13. 제1항에 있어서,
    상기 적어도 하나의 제1 내지 제4 개구는 각각 해당 유전체층에서 반복적인 패턴으로 배열된 복수개인 것을 특징으로 하는 반도체 단결정 구조.
  14. 기판;
    상기 기판 상에 배치되며, 적어도 하나의 제1 개구를 구비한 제1 유전체층;
    상기 제1 유전체층 상에 배치되며, 상기 제1 개구 상에 위치하고 상기 제1 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제2 개구를 구비한 제2 유전체층;
    상기 제2 유전체층 상에 배치되며, 상기 제2 개구 상에 위치하고 상기 제2 개구의 폭보다 큰 폭을 갖는 적어도 하나의 제3 개구를 구비한 제3 유전체층;
    상기 제3 유전체층 상에 배치되며, 상기 제3 개구 상에 위치하면서 상기 제2 개구와는 중첩되지 않고 상기 제3 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제4 개구를 구비한 제4 유전체층; 및
    상기 제4 유전체층 상면에 배치되며, 상기 제1 내지 제4 개구를 통해서 상기 기판 중 상기 제1 개구에 정의된 영역까지 연장되고, 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 포함하고,
    상기 제1 유전체층, 상기 제2 유전체층, 상기 제3 유전체층 및 상기 제4 유전체층은 상기 반도체 단결정을 위한 결함 트랩 적층체로 제공되는 반도체 디바이스.
  15. 제14항에 있어서,
    상기 반도체 디바이스는 MOSFET 소자이며, 상기 반도체 단결정은 적어도 상기 MOSFET 소자의 채널영역을 제공하는 것을 특징으로 하는 반도체 디바이스.
  16. 제14항에 있어서,
    상기 기판은 실리콘을 포함하며, 상기 반도체 단결정은 SiGe 화합물 반도체 또는 Ⅲ-Ⅴ족 화합물 반도체를 포함한 것을 특징으로 하는 반도체 디바이스.
  17. 기판;
    상기 기판 상에 배치되며, 적어도 하나의 제1 트랩 개구를 구비한 제1 유전체층;
    상기 제1 유전체층 상에 배치되며, 상기 제1 트랩 개구 상에 위치하고 상기 제1 트랩 개구의 폭보다 큰 폭을 갖는 적어도 하나의 연결 개구를 구비한 제2 유전체층;
    상기 제2 유전체층 상에 배치되며, 상기 연결 개구 상에 위치하면서 상기 제1 트랩 개구와는 중첩되지 않고 상기 연결 개구의 폭보다 작은 폭을 갖는 적어도 하나의 제2 트랩 개구를 구비한 제3 유전체층; 및
    상기 기판 중 상기 제1 트랩 개구에 정의된 영역으로부터 상기 제1 트랩 개구, 상기 연결 개구 및 상기 제2 트랩 개구를 통해 상기 제3 유전체층 상면까지 연장되도록 배치되며, 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 포함하고,
    상기 제1 및 제3 유전체층으로부터 상기 제2 유전체층이 선택적으로 식각될 수 있도록 상기 제2 유전체층은 상기 제1 및 제3 유전체층의 물질과 다른 물질을 포함하는 반도체 디바이스.
  18. 기판 상에 제1 유전체층 및 제2 유전체층을 순차적으로 형성하는 단계;
    상기 제2 유전체층에 상기 제1 유전체층이 노출되도록 적어도 하나의 제1 트랩 개구를 형성하는 단계;
    상기 제2 유전체층 상에 상기 제1 트랩 개구가 매립되도록 제3 유전체층을 형성하는 단계;
    상기 제3 유전체층 상에 제4 유전체층을 형성하는 단계;
    상기 제4 유전체층에 상기 제1 트랩 개구와는 중첩되지 않도록 적어도 하나의 제2 트랩 개구를 형성하는 단계;
    상기 제2 트랩 개구를 통해 상기 제3 유전체층과 상기 제1 유전체층이 선택적으로 에칭하는 단계 - 이로써, 상기 제3 유전체층에 상기 제1 트랩 개구에 이르는 연결 개구가 형성되고 상기 제1 트랩 개구가 개방되면서 상기 제1 유전체층 상에 상기 기판이 노출하는 성장 개구가 형성됨 - ; 및
    상기 기판 중 상기 성장 개구에 정의된 영역으로부터 상기 성장 개구, 상기 제1 트랩 개구, 상기 연결개구 및 상기 제2 트랩 개구를 통해 상기 제4 유전체층 상면까지 연장되도록 상기 기판의 결정과 격자 부정합을 갖는 반도체 단결정을 성장하는 단계를 포함하는 반도체 단결정 제조방법.
  19. 제18항에 있어서,
    상기 제2 및 제4 유전체층은 상기 제1 및 제3 유전체층의 물질에 대해 높은 에칭 선택비를 갖는 물질로 이루어진 것을 특징으로 하는 반도체 단결정 제조방법.
  20. 제19항에 있어서,
    상기 제1 및 제3 유전체층은 제1 물질로 이루어지며, 상기 제2 및 제4 유전체층은 제1 물질과 다른 제2 물질로 이루어진 것을 특징으로 하는 반도체 단결정 제조방법.
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