CN102790006B - 半导体结构及其制作方法 - Google Patents
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Abstract
本申请公开了一种半导体结构及其制作方法。该方法包括：提供第一半导体层；在第一半导体层上设置电介质材料层，并在该电介质材料层中限定开口；在第一半导体层上，经由开口，外延生长第二半导体层，第二半导体层填充开口且覆盖电介质材料层，其中第二半导体层的材料与第一半导体层的材料不同；以及在第二半导体层中形成隔离区，以限定至少一个选择性SOI区，选择性SOI区包括SOI部分以及体接触部分，体接触部分夹于SOI部分之间，SOI部分位于电介质材料层上，体接触部分位于第一半导体层上。根据本发明，提供了一种异质选择性SOI结构，既能够减小异质外延时的生长缺陷，又能够提供选择性SOI配置的优点。
Description
技术领域
本发明涉及半导体领域，具体地，涉及一种包括选择性绝缘体上半导体(SOI)配置的异质半导体结构及其制作方法。
背景技术
一般而言，异质外延是指在一种晶体材料上外延生长另一种晶体材料，例如在硅(Si)衬底上外延生长锗(Ge)、III-V族化合物半导体等。随着半导体技术的不断发展，异质外延技术变得越来越重要。例如，在Si衬底上淀积具有高载流子迁移率的Ge用作沟道区材料，可以形成高性能Ge沟道金属氧化物半导体场效应晶体管(MOSFET)。此外，在Si衬底上淀积例如III-V族化合物半导体等材料有助于将光电子器件与Si互补金属氧化物半导体(CMOS)工艺相集成。
但是，通常这两种晶体材料的晶格并不匹配，从而在生长过程中会有缺陷如位错等出现。例如，当在Si上直接外延生长超过数个纳米(nm)的Ge时，由于两者之间具有4.2％的晶格失配，从而导致出现108-109/cm2密度的位错。这种缺陷对于生长的晶体并因此对于最终得到的器件有着不利的影响。
当前，已经提出了各种方法来减少异质外延时出现的这种缺陷，如渐变缓冲层、生长后高温退火和深宽比捕获(Aspect Ratio Trapping，ART)等技术。图1中示出了通过ART来减少缺陷的示意图。如图1所示，在Si衬底100上设有电介质材料(如氧化硅)110，电介质材料110在彼此之间限定了具有较大深宽比(AR)的开口。随后，在Si衬底100上外延生长例如Ge层120。已经注意到，生长过程中出现的缺陷如位错等近似正交于生长表面。由于电介质材料110所限定的开口尺寸相对较小，从而通常所生长的Ge材料在该开口中为中间高、两侧低的外貌，即，生长表面并非平行于衬底表面，因此出现的缺陷130如图1中所示沿倾斜方向向上延伸。最后，这些缺陷终止于非晶的电介质材料110，防止了缺陷继续向上延伸。
也就是说，在外延生长过程中，大部分缺陷被限制在了开口的底部，从而大大减少了所形成的Ge层120中的缺陷。
另一方面，当相邻开口中分别外延的半导体材料在电介质材料110上方汇聚时，还会出现聚结位错(coalescence dislocation)140。
此外，已经知道绝缘体上半导体(SOI)结构在很多应用中有利于改善器件性能。但是当器件变得越来越小时，SOI结构会遭受到器件本体内积累的电荷的影响，这种电荷能够引起一系列不希望的效应，例如包括浮体(floating body)效应。已经提出了选择性SOI结构，通过使其中的绝缘体层不连续，从而能够在该结构中选择性地形成体接触，以便消除积累电荷的影响。
但是，目前尚不存在有效的工艺来在异质半导体结构中结合选择性SOI技术。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，以便提供一种异质选择性SOI配置。
根据本发明的一个方面，提供了一种制作半导体结构的方法，包括：提供第一半导体层；在所述第一半导体层上设置电介质材料层，并在该电介质材料层中限定开口；在所述第一半导体层上，经由所述开口，外延生长第二半导体层，所述第二半导体层填充所述开口且覆盖所述电介质材料层，其中所述第二半导体层的材料与所述第一半导体层的材料不同；以及在所述第二半导体层中形成隔离区，以限定至少一个选择性SOI区，所述选择性SOI区包括SOI部分以及体接触部分，所述体接触部分夹于所述SOI部分之间，所述SOI部分位于所述电介质材料层上，所述体接触部分位于所述第一半导体层上。
根据本发明，将ART技术与选择性SOI技术相结合，从而一方面可以通过ART技术来实现异质外延时缺陷的减少，另一方面通过形成选择性SOI区来提供选择性SOI配置的优点，并因此改善了最终形成的器件的性能。
优选地，在形成隔离区后，该方法还可以包括：在所述选择性SOI区上形成晶体管器件。进一步优选地，可以在所述SOI部分形成晶体管器件的源/漏区，可以在所述体接触部分形成晶体管器件的沟道区。因此，通过在选择性SOI区上形成器件如晶体管器件，提供了选择性SOI器件。
优选地，在所述开口的数目为至少两个时，所述隔离区可以形成于相邻开口之间的中部位置处。这样，可以有利地进一步去除外延生长时导致的聚结位错。
优选地，所述第一半导体层的材料可以包括Si，所述第二半导体层的材料可以包括Ge或III-V族化合物半导体。
优选地，所述开口的深宽比可以大于或等于1。因此，可以增强ART的效果。
根据本发明的另一方面，提供了一种半导体结构，包括：第一半导体层；电介质材料层，所述电介质材料层形成于所述第一半导体层上；第二半导体层，所述第二半导体层覆盖所述电介质材料层，所述第二半导体层的材料与所述第一半导体层的材料不同；隔离区，所述隔离区嵌于所述第二半导体层中从而在所述第二半导体层中限定至少一个选择性SOI区，所述选择性SOI区包括SOI部分以及体接触部分，所述体接触部分夹于所述SOI部分之间，所述SOI部分位于所述电介质材料层上，所述体接触部分嵌于所述电介质材料层中且位于所述第一半导体层上。
优选地，该半导体结构还可以包括：晶体管器件，所述晶体管器件利用所述选择性SOI区形成。进一步优选地，所述晶体管器件包括源/漏区和沟道区，所述源/漏区可以利用所述SOI部分形成，所述沟道区可以利用所述体接触部分形成。
优选地，所述第一半导体层的材料可以包括Si，所述第二半导体层的材料可以包括Ge或III-V族化合物半导体。
优选地，嵌于所述电介质材料层中的所述体接触部分的深宽比可以大于或等于1。
根据本发明的半导体结构同样可以提供以上参照本发明的方法所述的优点。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的异质外延生长方法得到的结构的示意截面图；以及
图2～5示出了根据本发明实施例制作半导体结构流程中各阶段得到的结构的示意截面图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
如图2所示，首先进行异质外延。具体地，例如，首先提供第一半导体层200，例如可以包括Si(本实施例)或Ge衬底等。在其他实施例中，第一半导体层200还可以是形成于半导体衬底(如Si或Ge)上的任意半导体材料层，如SiGe或SiC等，还可以是形成于其他基板(如玻璃)上的任意半导体材料层(如Si、Ge、SiGe或SiC等)，甚至可以是III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。
在第一半导体层200上形成电介质材料层210(例如，氧化硅或氮化硅等业界惯用的绝缘材料)，并对电介质材料层210进行构图以在其中限定开口。这些开口优选地具有较大的深宽比(Aspect Ratio，AR)，如，深宽比可大于或等于1，以便在随后的外延生长过程中充分地将生长缺陷限制在开口底部。另外，可以选择开口的宽度(沿图中水平方向)，例如在形成晶体管器件的情况下基本上对应于将要形成的栅堆叠的宽度。
随后，在第一半导体层200上(具体地，通过电介质材料层210中所限定的开口)外延生长材料与第一半导体层不同的第二半导体层220如Ge层。生长的第二半导体层220填充开口，并覆盖电介质材料层210。当然，第二半导体层的材料也不限于Ge，也可以是IV族化合物半导体(如SiGe、SiC等)，III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。一般而言，第二半导体层的材料与第一半导体层的材料之间存在晶格失配。
第二半导体层可以通过各种方式来外延生长，例如金属有机物化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、分子束外延(MBE)、原子层沉积(ALD)等。外延生长的工艺本身是已知的，在此不再赘述。如上所述，外延生长可能导致各种缺陷，如被限制在开口底部的位错230(在此，仅以简单的斜线表示)以及相邻开口之间的聚结位错240等。由于位错230被电介质材料层210的侧壁限制从而基本上位于开口底部，因此基本上不会对第二半导体层220上形成的器件性能造成影响。
在图2中示出了电介质材料层210中限定了两个开口。但是需要指出的是，可以在电介质材料层210中形成更多开口，或者仅形成单个开口。
接下来，优选地如图3所示，可以对外延生长的第二半导体层200进行平坦化，例如通过化学机械抛光(CMP)，以使得第二半导体200的表面更为平坦，且可以适当减薄第二半导体层200的厚度，以使得随后更为适合在其上制作器件。
接着，如图4所示，在第二半导体层200中形成隔离区250。这种隔离区250例如可以利用浅沟槽隔离(STI)技术来形成，当然也可以通过其他隔离区形成工艺离开形成。优选地，当电介质材料层210中的开口数为至少两个时，可以将隔离区250形成于与聚结位错240相对应的位置处。一般而言，聚结位错的位置处于电介质材料层210中相邻开口的中部位置处(例如，以相邻开口之间的中点为中心而形成的对称区域，所述区域的尺寸根据工艺而定)。因而，一般地可以在第二半导体层220中在电介质材料层210中的相邻开口之间的中部位置处形成隔离区250。隔离区250例如通过在所述中部位置处刻蚀第二半导体层以形成沟槽，然后在沟槽中填充与电介质材料相同或不同的绝缘材料来形成。本领域技术人员熟知多种形成隔离区的工艺，在此不再一一赘述。
从图4可以看出，由于隔离区250的形成，外延生长过程中出现的聚结位错240大部分被去除。
图4所示的结构构成了一种异质选择性SOI衬底。在由隔离区250所限定的单个选择性SOI区A中，包括SOI部分B和体接触部分C。SOI部分B位于电介质材料层210上，从而从上至下由SOI部分B、电介质材料层210、第一半导体层200构成了SOI结构。在体接触部分C中，体接触部分C位于第一半导体层200上，从而体接触部分C与第一半导体层200形成体接触。
因此，得到了根据本发明的半导体结构(具体地，异质选择性SOI衬底配置)。该半导体结构包括：第一半导体层200；电介质材料层210，该电介质材料层210形成于第一半导体层200上；第二半导体层220，覆盖电介质材料层210，第二半导体层220的材料与第一半导体层200的材料不同；隔离区250，嵌于第二半导体层220中从而在第二半导体层中限定至少一个选择性SOI区A，选择性SOI区A包括SOI部分B以及体接触部分C，体接触部分C夹于SOI部分B之间，SOI部分B位于电介质材料层210上，体接触部分C嵌于电介质材料层210中(从而电介质材料层210不是连续的)且位于第一半导体层200上。
随后，优选地，可以如图5所示，在所得到的异质选择性SOI衬底上制造选择性SOI器件如晶体管器件。在以下的描述中，以晶体管器件为例进行描述。但是，选择性SOI器件可以包括集成电路中的各种有源器件，而不限于晶体管器件。
如图5所示，例如，可以在SOI部分B形成晶体管器件的源/漏区270，在体接触部分C形成晶体管器件的沟道区。栅堆叠260位于体接触部分C之上。从而，对于该选择性SOI器件而言，通过电介质材料层210中的开口部分中所形成的第二半导体层部分，形成了与第一半导体层200的体接触，以便有效地消除该SOI器件本体内积累的电荷所带来的影响。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (11)
1.一种制作半导体结构的方法，包括：
提供第一半导体层；
在所述第一半导体层上设置电介质材料层，并在该电介质材料层中限定开口；
在所述第一半导体层上，经由所述开口，外延生长第二半导体层，所述第二半导体层从所述开口生长到所述电介质材料层的顶面上，且从相邻开口生长出的第二半导体层在所述相邻开口之间的电介质材料层的顶面上相聚结，其中所述第二半导体层的材料与所述第一半导体层的材料不同；以及
在各相邻开口之间的实质上中部在所述第二半导体层中形成绝缘隔离区，以限定至少一个选择性SOI区，所述选择性SOI区包括SOI部分以及体接触部分，所述体接触部分夹于所述SOI部分之间，所述SOI部分位于所述电介质材料层上，所述体接触部分位于所述第一半导体层上。
2.如权利要求1所述的方法，在形成隔离区后，还包括：在所述选择性SOI区上形成晶体管器件。
3.如权利要求2所述的方法，其中，在所述SOI部分形成晶体管器件的源/漏区，在所述体接触部分形成晶体管器件的沟道区。
4.如权利要求1所述的方法，其中，在所述开口的数目为至少两个时，所述隔离区形成于相邻开口之间的中部位置处。
5.如权利要求1所述的方法，其中，所述第一半导体层的材料包括Si，所述第二半导体层的材料包括Ge或III-V族化合物半导体。
6.如权利要求1所述的方法，其中，所述开口的深宽比大于或等于1。
7.一种半导体结构，包括：
第一半导体层；
电介质材料层，所述电介质材料层形成于所述第一半导体层上，所述电介质材料层中形成有贯通槽；
第二半导体层，所述第二半导体层填充所述槽且覆盖所述电介质材料层，所述第二半导体层的材料与所述第一半导体层的材料不同；
在各相邻槽之间的实质上中部在电介质材料层上形成的绝缘隔离区，所述隔离区嵌于所述第二半导体层中从而在所述第二半导体层中限定至少一个选择性SOI区，所述选择性SOI区包括SOI部分以及体接触部分，所述体接触部分夹于所述SOI部分之间，所述SOI部分位于所述电介质材料层上，所述体接触部分填充所述贯通槽。
8.如权利要求7所述的半导体结构，还包括：晶体管器件，所述晶体管器件利用所述选择性SOI区形成。
9.如权利要求8所述的半导体结构，其中，所述晶体管器件包括源/漏区和沟道区，所述源/漏区利用所述SOI部分形成，所述沟道区利用所述体接触部分形成。
10.如权利要求7所述的半导体结构，其中，所述第一半导体层的材料包括Si，所述第二半导体层的材料包括Ge或III-V族化合物半导体。
11.如权利要求7所述的半导体结构，其中，所述贯通槽的深宽比大于或等于1。
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| WO2010033813A2 (en) * | 2008-09-19 | 2010-03-25 | Amberwave System Corporation | Formation of devices by epitaxial layer overgrowth |
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