CN102543746B - 半导体器件及其制作方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其制作方法。该方法包括：提供第一半导体层，并在该第一半导体层中形成第一STI；在第一半导体层上确定选定区域，使该选定区域内第一半导体层下凹；在所述选定区域中，在第一半导体层上外延生长第二半导体层，其中第二半导体层的材料与第一半导体层的材料不同。根据本发明，可以以简单的工艺形成第一半导体层中嵌入局域化第二半导体层的结构，并且可以进一步减少外延生长过程中的缺陷。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体领域，具体地，涉及一种包括异质外延结构的半导体器件及其制作方法。
背景技术
一般而言，异质外延是指在一种晶体材料上外延生长另一种晶体材料，例如在硅(Si)衬底上外延生长锗(Ge)、III-V族化合物半导体等。随着半导体技术的不断发展，异质外延技术变得越来越重要。例如，在Si衬底上淀积具有高载流子迁移率的Ge用作沟道区材料，可以形成高性能Ge沟道金属氧化物半导体场效应晶体管(MOSFET)。此外，在Si衬底上淀积例如III-V族化合物半导体等材料有助于将光电子器件与Si互补金属氧化物半导体(CMOS)工艺相集成。
但是，通常这两种晶体材料的晶格并不匹配，从而在生长过程中会有缺陷如位错等出现。例如，当在Si上直接外延生长超过数个纳米(nm)的Ge时，由于两者之间具有4.2％的晶格失配，从而导致出现108-109/cm2密度的位错。这种缺陷对于生长的晶体并因此对于最终得到的器件有着不利的影响。
当前，已经提出了各种方法来减少异质外延时出现的这种缺陷，如渐变缓冲层、生长后高温退火和高宽比捕获(Aspect Ratio Trapping，ART)等技术。图1中示出了通过ART来减少缺陷的示意图。如图1所示，在Si衬底100上设有介质材料(如SiO2)110，介质材料110在彼此之间限定了具有较大高宽比(AR)的开口。随后，在Si衬底100上外延生长例如Ge层120。已经注意到，生长过程中出现的缺陷如位错等近似正交于生长表面。由于介质材料110所限定的开口尺寸相对较小，从而通常所生长的Ge材料在该开口中为中间高、两侧低的外貌，即，生长表面并非平行于衬底表面，因此出现的缺陷130如图1中所示沿倾斜方向向上延伸。最后，这些缺陷终止于非晶的介质材料110，防止了缺陷继续向上延伸。此外，当相邻开口中分别外延的半导体材料在介质材料110上方汇聚时，还会出现聚结位错(coalescence dislocation)140。
另外，当需要在Si衬底100上局部形成Ge材料(局部形成的Ge材料周围例如仍由Si材料围绕)时，需要进行两次外延。首先，如上所述，在Si衬底100上形成介质材料110，并外延Ge层120。然后，对Ge层120进行局域化，然后再在重新露出的Si衬底100上进一步外延Si材料。从而形成在Si层中嵌入局域化Ge层的结构。
有鉴于此，有必要提供一种新的半导体结构和方法来有利于形成局域化的外延层，并进一步减少通过外延生长得到的材料中的缺陷。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，以便更为有效地减少异质外延时导致的缺陷，并且特别有利于形成局域化的外延层。
根据本发明的一个方面，提供了一种制作半导体器件的方法，包括：提供第一半导体层，并在该第一半导体层中形成第一浅沟槽隔离(STI)；在第一半导体层上确定选定区域，使该选定区域内第一半导体层下凹；在所述选定区域中，在第一半导体层上外延生长第二半导体层，其中第二半导体层的材料与第一半导体层的材料不同。
根据本发明的实施例，通过一次外延，就可以形成第一半导体层中嵌入局域化第二半导体层的结构，从而大大简化了工艺。
优选地，在形成所述第二半导体层后，还包括：在第二半导体层中，形成第二STI，使得第一STI和第二STI相连，且在所述第一STI和所述第二STI的交界面上，所述第一STI和所述第二STI重合。
有利地，通过在外延的第二半导体层中形成第二STI，进一步减少了外延过程中形成的聚结位错。
优选地，在第一半导体层上确定选定区域，使该选定区域内第一半导体层下凹的步骤包括：在第一半导体层上形成掩膜层；对掩膜层进行构图，使得暴露出选定区域；以及将所述选定区域内暴露出的第一半导体层去除一定高度。
根据本发明的实施例，在选定区域中，由于第一半导体层下凹，从而第一半导体层中形成的STI在外延生长过程中可以有效地对生长缺陷进行ART。
优选地，在靠近所述第一半导体层的所述第二半导体层中存在位错时，各所述位错均终止于去除所述一定高度的第一半导体层后剩余的第一STI上。利于消除在所述第二半导体层中远离所述第一半导体层的区域内的所述位错。
优选地，在外延生长第二半导体层之后、形成第二STI之前，或者在形成第二STI之后，该方法还包括：进行平坦化，以使所述第一半导体层和所述第二半导体层形成连续平面。
优选地，第一半导体层的材料包括Si，第二半导体层的材料包括Ge或III-V族化合物半导体。
根据本发明的另一方面，提供了一种半导体器件，包括：第一半导体层；在第一半导体层中形成的第一浅沟槽隔离(STI)，其中，在选定区域内，第一半导体层下凹；在选定区域中，在第一半导体层上的第二半导体层，其中第二半导体层的材料与第一半导体层的材料不同。
优选地，所述半导体器件还包括：第二STI，所述第二STI和所述第一STI相连，且在所述第一STI和所述第二STI的交界面上，所述第一STI和所述第二STI重合。利于消除所述第二半导体层中的聚结位错。
优选地，在靠近所述第一半导体层的所述第二半导体层中存在位错，至少一个所述位错终止于所述第一STI侧壁上。利于减少在所述第二半导体层中远离所述第一半导体层的区域内的所述位错。
优选地，所述第一半导体层和所述第二半导体层形成连续平面。
优选地，第一半导体层的材料包括Si，第二半导体层的材料包括Ge或III-V族化合物半导体。
根据本发明的半导体器件同样可以实现上述根据本发明的方法所能实现的特征和优点。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1出了根据现有技术的异质外延生长方法的示意图；以及
图2～7示出了根据本发明实施例制作半导体结构流程中各阶段得到的结构的示意截面图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
如图2所示，首先，提供半导体衬底200，该半导体衬底200可包括第一半导体材料如Si或Ge等。以下以Si衬底为例来对本发明进行描述，但是并不意味着本发明仅限于此。在半导体衬底200中，形成有预构图的浅沟槽隔离(STI)210。例如，STI 210包括氧化硅。本领域技术人员可以想到多种方式来形成这种STI，在此不再赘述。在其他实施例中，第一半导体材料(第一半导体层)还可以为绝缘体上硅(SOI)或绝缘体上硅锗，也可以是形成于半导体衬底200上的任意半导体材料，如SiC等，还可以是形成于其他基板(如玻璃)上的任意半导体材料，甚至可以是III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。
然后，如图3所示，在半导体衬底200上限定局域化的外延生长区域。具体地，例如可以在半导体衬底200上形成掩膜层220(例如，氮化硅)并对其构图，使得该掩膜层220露出要进行外延生长的半导体衬底区域，而覆盖不需要进行外延生长的半导体衬底区域。本领域技术人员可以设想多种方式来限定外延生长区域，而不限于上述掩膜层的方式。
接下来，如图4所示，在外延生长的区域，使半导体衬底200下凹。例如，通过对半导体衬底200(例如，Si)与STI 210(例如，氧化硅)具有选择性的刻蚀剂，或者通过反应离子刻蚀(RIE)等方式，来使半导体衬底200去除一定的高度，从而下凹。在图4中，还示出了STI 210由于刻蚀的作用也被去除了一部分(很小，或者可以忽略)。因此，STI 210相对于半导体衬底200凸出。即，STI 210限定了一系列开口230，以便在随后的外延生长过程中如ART技术那样捕获缺陷(参见附图1)。
随后，如图5所示，在外延生长区域中，在露出的半导体衬底200的表面上，外延生长与第一半导体材料不同的第二半导体材料240(第二半导体层)，如Ge。当然，第二半导体材料也不限于Ge，也可以是IV族化合物半导体(如SiGe、SiC等)，III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。一般而言，第二半导体材料与第一半导体材料之间存在晶格失配(如形成位错)，各所述位错均终止于去除所述一定高度的第一半导体材料后剩余的第一STI上，以利于利用预构图的STI(即第一STI)捕获外延生长时的缺陷(如位错)，进而，利于消除在所述第二半导体层中远离所述第一半导体层的区域内的所述位错。所述位错的具体位置可以通过制程检测获知；也可以根据现有技术的教导，使半导体衬底下凹得够深，如使获得的开口230(仅限于夹于剩余的第一STI之间的开口)的深宽比大于或等于1。
第二半导体材料可以通过各种方式来外延生长，例如金属有机物化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、分子束外延(MBE)、原子层沉积(ALD)等。外延生长的工艺本身是已知的，在此不再赘述。
如上所述，外延生长导致各种缺陷，如被限制在开口底部的位错250以及相邻开口之间的聚结位错260等。聚结位错260在所生长的第二半导体材料240的主体部分中向上延伸，对最终形成的器件的性能会造成一定的影响。由于聚结位错260是相邻开口中分别外延的半导体材料互相汇聚时产生的，因此其基本上位于相邻开口之间的STI210上方。
接下来，如图6所示，例如通过平坦化，如化学机械抛光(CMP)，以使所述第一半导体层和所述第二半导体层形成连续平面(本文件中，术语“连续平面”意指该平面内任意两点的高度差均在工艺误差允许的范围内)。在所述平坦化过程中，所述掩膜层220也被去除。这样，就得到了在半导体衬底200上的所需位置(例如，如上所述，通过掩膜层220来限定)外延生长有局域化第二半导体材料240的结构。
然后，可选地，如图7所示，进行第二次STI处理。具体地，在外延生长区域中，在所生长的第二半导体材料240中，例如在与预构图STI 210相对应的位置处(如在第一STI 210和第二STI 270的交界面上，第一STI 210和第二STI 270重合；本文件内，术语“重合”意指二者的边界之间的距离在工艺误差允许范围内)，进行STI处理，以形成STI 270，使得STI 270和STI 210相连。可以看出，STI 270的形成不仅实现了隔离目的，同时也去除了外延生长时导致的聚结位错260。
在此，需要指出的是，尽管在以上描述中，先进行平坦化操作(图6)，然后再形成STI 270(图7，此时，经历上述操作后，所述第一半导体层和所述第二半导体层之间间隔有所述第一STI 210)。但是，本领域技术人员应当理解，也可以先不进行图6所示的平坦化操作，而是在形成STI 270之后，再进行这种平坦化操作，经历上述操作后，所述第一半导体层和所述第二半导体层之间间隔有所述第二STI270，或者，所述第一半导体层和所述第二半导体层之间间隔有所述第一STI 210和所述第二STI 270。另外，如果掩膜层220包括氮化物等，则也可以不去除掩膜层220。此外，在其他实施例中，所述第二STI 270也可以根据工艺需要进行不同于所述第一STI 210的构图，所述第二STI 270甚至可以不与所述第一STI 210相接。
这样，就得到了根据本发明实施例的半导体结构。如图7所示，该半导体结构包括：第一半导层200；在第一半导体层200中形成的第一STI(210)，其中，在选定的外延生长区域中，第一半导体层下凹；在选定的外延生长区域中，在第一半导体层上外延生长的第二半导体层240。
可选地，该半导体结构还包括：第二STI 270，所述第二STI 270和所述第一STI 210相连，且在所述第一STI 210和所述第二STI 270的交界面上，所述第一STI 210和所述第二STI 270重合。利于消除所述第二半导体层240中的聚结位错。可选地，所述第一半导体层和所述第二半导体层形成连续平面。
可以看出，外延生长过程中的缺陷250(如位错)留在第二半导体层240材料的底部。即，在靠近第一半导体层的第二半导体层中存在位错，至少一个所述位错终止于第一STI侧壁上；利于减少在第二半导体层中远离第一半导体层的区域内的位错；通过STI工艺，去除了要向上延伸的聚结位错。此外，根据本发明的方法可以与STI的形成很好地结合，从而避免使工艺变得复杂。
另外，根据本发明的实施例，通过一次外延生长步骤，就形成了在第一半导体层(半导体衬底200)中嵌入局域化外延层(240)的结构。而根据现有技术的方法，要形成图7所示的结构，需要两次外延生长步骤。
其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构形成的方法实施例中描述的相同，不在赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (9)

1.一种制作半导体器件的方法，包括：
提供第一半导体层，并在该第一半导体层中形成多个第一STI；
在第一半导体层上确定选定区域，使该选定区域内第一半导体层下凹，其中所述多个第一STI中处于该选定区域中的第一STI也下凹，但是相对于第一半导体层的下凹部分突出；
在所述选定区域中，在第一半导体层上外延生长第二半导体层，使得第二半导体层在下凹的第一STI上方聚结，其中第二半导体层的材料与第一半导体层的材料不同；以及
在第二半导体层中，在下凹的第一STI上方形成第二STI，使得将第二半导体层分成不同的区域，其中下凹的第一STI和第二STI相连，且在所述下凹的第一STI和所述第二STI的交界面上，所述下凹的第一STI和所述第二STI重合。
2.如权利要求1所述的方法，其中，在第一半导体层上确定选定区域，使该选定区域内第一半导体层下凹的步骤包括：
在第一半导体层上形成掩膜层；
对掩膜层进行构图，使得暴露出选定区域；以及
将所述选定区域内暴露出的第一半导体层去除一定高度。
3.如权利要求2所述的方法，其中，在靠近所述第一半导体层的所述第二半导体层中存在位错时，各所述位错均终止于下凹的第一STI上。
4.如权利要求2所述的方法，其中，在外延生长第二半导体层之后、形成第二STI之前，或者在形成第二STI之后，该方法还包括：
进行平坦化，以使所述第一半导体层和所述第二半导体层形成连续平面。
5.如权利要求1所述的方法，其中，第一半导体层的材料包括Si，第二半导体层的材料包括Ge或III-V族化合物半导体。
6.一种半导体器件，包括：
第一半导体层；
在第一半导体层中形成的多个第一STI，其中，在选定区域内，第一半导体层下凹，且所述多个第一STI中处于该选定区域中的第一STI也下凹，但是相对于第一半导体层的下凹部分突出；
在选定区域中，在第一半导体层上的第二半导体层，其中第二半导体层的材料与第一半导体层的材料不同；以及
在下凹的第一STI上方形成的第二STI，将第二半导体层分成不同的区域，所述第二STI和所述下凹的第一STI相连，且在所述下凹的第一STI和所述第二STI的交界面上，所述下凹的第一STI和所述第二STI重合。
7.如权利要求6所述的半导体器件，其中，在靠近所述第一半导体层的所述第二半导体层中存在位错，至少一个所述位错终止于所述下凹的第一STI侧壁上。
8.如权利要求6所述的半导体器件，其中，所述第一半导体层和所述第二半导体层形成连续平面。
9.如权利要求6所述的半导体器件，其中，第一半导体层的材料包括Si，第二半导体层的材料包括Ge或III-V族化合物半导体。
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