CN102593037B - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

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Abstract

本申请公开了一种半导体结构及其制作方法。该方法包括：提供第一半导体层；在第一半导体层上设置第一电介质材料层，并在该第一电介质材料层中限定开口；在第一半导体层上，经由第一电介质材料层中限定的开口，外延生长第二半导体层，其中第二半导体层的材料与第一半导体层的材料不同；以及在第二半导体层中，在与第一电介质材料层中之前限定的开口以及相邻开口之间中部位置处，形成第二电介质材料栓塞。根据本发明，可以提供一种半导体结构，而不存在或者仅存在很少的外延缺陷。

Description

半导体结构及其制作方法
技术领域
本发明涉及半导体领域，具体地，涉及一种包括异质外延结构的半导体结构及其制作方法。
背景技术
一般而言，异质外延是指在一种晶体材料上外延生长另一种晶体材料，例如在硅(Si)衬底上外延生长锗(Ge)、III-V族化合物半导体等。随着半导体技术的不断发展，异质外延技术变得越来越重要。例如，在Si衬底上淀积具有高载流子迁移率的Ge用作沟道区材料，可以形成高性能Ge沟道金属氧化物半导体场效应晶体管(MOSFET)。此外，在Si衬底上淀积例如III-V族化合物半导体等材料有助于将光电子器件与Si互补金属氧化物半导体(CMOS)工艺相集成。
但是，通常这两种晶体材料的晶格并不匹配，从而在生长过程中会有缺陷如位错等出现。例如，当在Si上直接外延生长超过数个纳米(nm)的Ge时，由于两者之间具有4.2％的晶格失配，从而导致出现108-109/cm2密度的位错。这种缺陷对于生长的晶体并因此对于最终得到的器件有着不利的影响。
当前，已经提出了各种方法来减少异质外延时出现的这种缺陷，如渐变缓冲层、生长后高温退火和高宽比捕获(Aspect Ratio Trapping，ART)等技术。图1中示出了通过ART来减少缺陷的示意图。如图1所示，在Si衬底100上设有介质材料(如SiO2)110，介质材料110在彼此之间限定了具有较大高宽比(AR)的开口。随后，在Si衬底100上外延生长例如Ge层120。已经注意到，生长过程中出现的缺陷如位错等近似正交于生长表面。由于介质材料110所限定的开口尺寸相对较小，从而通常所生长的Ge材料在该开口中为中间高、两侧低的外貌，即，生长表面并非平行于衬底表面，因此出现的缺陷130如图1中所示沿倾斜方向向上延伸。最后，这些缺陷终止于非晶的介质材料110，防止了缺陷继续向上延伸。
也就是说，在外延生长过程中，尽管缺陷大部分被限制在开口的底部，但是这种缺陷仍然存在。此外，当相邻开口中分别外延的半导体材料在介质材料110上方汇聚时，还会出现聚结位错(coalescencedislocation)140。
此外，已经知道SOI(绝缘体上硅)结构在很多应用中有利于改善器件性能。常规的SOI结构例如是半导体材料(如，Si)-绝缘体(如，氧化硅)-半导体材料(如，Si)的结构。这种结构通常可以通过在两个分离的Si晶片表面分别进行氧化，并按照氧化面相对的方式来使两个Si晶面结合来形成。但是，尚不存在有效的工艺来在异质半导体结构(包括两层不同的半导体材料)中结合SOI技术。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，以便提供一种包括第一半导体层-绝缘体-第二半导体层的半导体结构，并可以减少外延生长过程中导致的缺陷。
根据本发明的一个方面，提供了一种制作半导体结构的方法，包括：提供第一半导体层；在第一半导体层上设置第一电介质材料层，并在该第一电介质材料层中限定开口；在第一半导体层上，经由第一电介质材料层中限定的开口，外延生长第二半导体层，其中第二半导体层的材料与第一半导体层的材料不同；以及在第二半导体层中，在与第一电介质材料层中之前限定的开口以及相邻开口之间中部位置处，形成第二电介质材料栓塞。
根据本发明的实施例，可以有效地提供一种半导体结构——即，第一半导体层-绝缘体-第二半导体层的结构。因为经由第一电介质材料层中限定的开口进行外延生长，从而对于外延生成过程中的缺陷如位错等可以通过第一电介质材料层而得以ART。另外，最终形成的第二电介质材料栓塞，可以进一步去除位于第一电介质材料层中开口底部的缺陷以及第一电介质材料层上方在各相邻开口之间形成的聚结位错，从而使得第二半导体层中基本上无缺陷或者缺陷很少。
优选地，第二电介质材料栓塞构成浅沟槽隔离(STI)。这样，本发明的方法与STI工艺兼容。
优选地，第一半导体层的材料包括Si，第二半导体层的材料包括Ge或III-V族化合物半导体。
优选地，开口的深宽比大于或等于1。
优选地，在靠近第一半导体层的第二半导体层中存在位错时，各位错均终止于形成所述开口后暴露的第一电介质材料层的侧壁上。
根据本发明的另一方面，提供了一种半导体结构，包括：第一半导体层；在第一半导体层上设置的第一电介质材料层，该第一电介质材料层中限定了开口；在第一半导体层上且填充开口的第二半导体层，第二半导体层的材料与第一半导体层的材料不同；以及在第二半导体层中，在与第一电介质材料层中限定的开口以及相邻开口之间中部位置处形成的第二电介质材料栓塞。
优选地，第二电介质材料栓塞构成浅沟槽隔离。
优选地，第一半导体层的材料包括Si，第二半导体层的材料包括Ge或III-V族化合物半导体。
优选地，开口的深宽比大于或等于1。
优选地，在靠近第一半导体层的所述第二半导体层中存在位错时，各位错均终止于形成所述开口后暴露的第一电介质材料层的侧壁上。
根据本发明的半导体器件同样可以实现上述根据本发明的方法所能实现的特征和优点。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1出了根据现有技术的异质外延生长方法的示意图；以及
图2～4示出了根据本发明实施例制作半导体结构流程中各阶段得到的结构的示意截面图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
如图2所示，首先进行异质外延。具体地，例如，首先提供第一半导体层，所述第一半导体层材料可以是半导体衬底200，该半导体衬底可以包括Si或Ge等。在其他实施例中，第一半导体层材料还可以是形成于半导体衬底200上的任意半导体材料，如SiC等，还可以是形成于其他基板(如玻璃)上的任意半导体材料，甚至可以是III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。
以下以Si衬底为例来对本发明进行描述，但是并不意味着本发明仅限于此。
在半导体衬底200上形成第一电介质材料层210(例如，氧化硅或氮化硅等业界惯用的绝缘材料)，并对第一电介质材料层210进行构图以在其中限定开口。这些开口优选地具有较大的高宽比(AspectRatio，AR)，如，深宽比可大于1，以便在随后的外延生长过程中充分地将生长缺陷限制在开口底部。另外，开口的宽度(沿图中水平方向)可以选择得相对较小，例如对应于常规工艺中浅沟槽隔离(STI)的宽度。
随后，在半导体衬底200上(具体地，通过第一电介质材料层210所限定的开口)外延生长与第一半导体材料不同的第二半导体材料220如Ge。当然，第二半导体材料也不限于Ge，也可以是IV族化合物半导体(如SiGe、SiC等)，III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。一般而言，第二半导体材料与第一半导体材料之间存在晶格失配。
第二半导体材料可以通过各种方式来外延生长，例如金属有机物化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、分子束外延(MBE)、原子层沉积(ALD)等。外延生长的工艺本身是已知的，在此不再赘述。
如上所述，外延生长导致各种缺陷，如被限制在开口底部的位错230以及相邻开口之间的聚结位错240等。这些缺陷对最终形成的器件的性能还是会造成一定的影响。
接下来，如图3所示，在外延生长的第二半导体材料220(如第二半导体层)中，与第一电介质材料层210所限定的开口以及相邻开口之间的聚结位错相对应的位置处，例如通过刻蚀等方式，形成沟槽250。一般而言，聚结位错的位置处于第一电介质材料层210中相邻开口的中部位置处(例如，以相邻开口之间的中点为中心而形成的对称区域，所述区域的尺寸可以根据工艺要求确定，如，可在第二半导体层上形成半导体器件时对应于隔离各所述半导体器件的浅沟槽隔离的位置)。因而，一般地可以在第二半导体材料220中与第一电介质材料层210中的开口以及相邻开口之间的中部位置处形成沟槽250。从图3可以看出，由于沟槽250的形成，外延生长过程中出现的缺陷(如图2所示的230和240)大部分被去除。需说明的是，在靠近所述第一半导体层的所述第二半导体层中存在缺陷(如位错)时，各所述位错均终止于形成所述开口后暴露的第一电介质材料层的侧壁上。利于利用所述第一电介质材料层210捕获缺陷，使得在形成沟槽250后，被所述第一电介质材料层210捕获的缺陷将被完全去除。
接着，如图4所示，可以在沟槽250中填充第二电介质材料260。第二电介质材料260与第一电介质材料层220的材料可以相同，也可以不同。这种填充例如可以通过淀积介质材料然后对其进行平坦化(如CMP)或回蚀来完成。所述第二电介质材料260可以为氧化硅或氮化硅等业界惯用的绝缘材料。
这样，就得到了根据本发明实施例的半导体结构。如图4所示，该半导体结构包括：第一半导体层200；在第一半导体层200上设置的第一电介质材料层210，在该第一电介质材料层210中限定了开口；在第一半导体层上填充所述开口的第二半导体层220；以及在第二半导体层220中，与第一电介质材料层210中限定的开口以及相邻开口之间的中部位置处形成的第二电介质材料栓塞260。
优选地，第二电介质材料栓塞260可以用作浅沟槽隔离(STI)。常规工艺中用来形成STI的方法，均可以用来形成栓塞260。优选地，所述第一半导体层的材料包括Si，所述第二半导体层的材料包括Ge或III-V族化合物半导体。优选地，所述开口的深宽比大于或等于1。优选地，在靠近所述第一半导体层的所述第二半导体层中存在位错时，各所述位错均终止于形成所述开口后暴露的第一电介质材料层的侧壁上。
此外，在图4所示的半导体结构中，第二半导体层220位于第一电介质材料层210之上，且被栓塞260(STI)所隔离。因此，该半导体结构形成了类似于SOI的半导体结构，只是，所述半导体结构为第一半导体层(如硅)-电介质材料层(如氧化硅或氮化硅等绝缘材料)-材料异于第一半导体层的第二半导体层(如锗)。因此，根据本发明的半导体结构进一步具有SOI结构的各种优点。
其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构形成的方法实施例中描述的相同，不在赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种制作半导体结构的方法，包括：
提供第一半导体层；
在所述第一半导体层的表面上设置第一电介质材料层，并在该第一电介质材料层中限定开口，以露出所述第一半导体层的表面的一部分；
在所述第一半导体层的露出表面上，经由所述第一电介质材料层中限定的开口，外延生长第二半导体层，使得从相邻的开口生长的第二半导体层在第一电介质材料层的顶面上彼此汇聚，其中所述第二半导体层的材料与所述第一半导体层的材料不同；以及
在所述第二半导体层中，在所述第一电介质材料层中之前限定的开口以及相邻的开口之间中部位置处，形成第二电介质材料栓塞，其中第二电介质材料栓塞贯穿所述第二半导体层，到达所述第一半导体层的表面或者所述第一电介质材料层的顶面。
2.如权利要求1所述的方法，其中，所述第二电介质材料栓塞构成浅沟槽隔离。
3.如权利要求1所述的方法，其中，所述第一半导体层的材料包括Si，所述第二半导体层的材料包括Ge或III-V族化合物半导体。
4.如权利要求1所述的方法，其中，所述开口的深宽比大于或等于1。
5.如权利要求1所述的方法，其中，在靠近所述第一半导体层的所述第二半导体层中存在位错时，各所述位错均终止于形成所述开口后暴露的第一电介质材料层的侧壁上。
6.一种半导体结构，包括：
第一半导体层；
在所述第一半导体层上设置的第一电介质材料层，该第一电介质材料层中限定了开口；
在所述第一半导体层上且填充所述开口的第二半导体层，所述第二半导体层在第一电介质材料层的顶面上延伸，所述第二半导体层的材料与所述第一半导体层的材料不同；以及
在所述第二半导体层中，在与所述第一电介质材料层中限定的开口以及相邻开口之间中部位置处形成的第二电介质材料栓塞，其中第二电介质材料栓塞贯穿所述第二半导体层，到达所述第一半导体层的表面或者所述第一电介质材料层的顶面。
7.如权利要求6所述的半导体结构，其中，所述第二电介质材料栓塞构成浅沟槽隔离。
8.如权利要求6所述的半导体结构，其中，所述第一半导体层的材料包括Si，所述第二半导体层的材料包括Ge或III-V族化合物半导体。
9.如权利要求6所述的半导体结构，其中，所述开口的深宽比大于或等于1。
10.如权利要求6所述的半导体结构，其中，在靠近所述第一半导体层的所述第二半导体层中存在位错时，各所述位错均终止于形成所述开口后暴露的第一电介质材料层的侧壁上。
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