DE112016007366T5 - Halbleitervorrichtung, die finnenendspannungsinduzierende merkmale aufweist - Google Patents

Halbleitervorrichtung, die finnenendspannungsinduzierende merkmale aufweist Download PDF

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Jeanne L. Luce
Ebony L. Mays
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Abstract

Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen, und Verfahren zur Herstellung von Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen, sind beschrieben. In einem Beispiel enthält eine Halbleiterstruktur eine Halbleiterfinne, die durch eine Grabenisolierungsregion über einem Substrat vorspringt. Die Halbleiterfinne weist eine obere Fläche, ein erstes Ende, ein zweites Ende und ein Paar Seitenwände zwischen dem ersten Ende und dem zweiten Ende auf. Eine Gate-Elektrode befindet sich über einer Region der oberen Fläche und lateral angrenzend an eine Region des Paars Seitenwände der Halbleiterfinne. Die Gate-Elektrode befindet sich zwischen dem ersten Ende und dem zweiten Ende der Halbleiterfinne. Ein erster dielektrischer Stopfen befindet sich an dem ersten Ende der Halbleiterfinne. Ein zweiter dielektrischer Stopfen befindet sich an dem zweiten Ende der Halbleiterfinne.

Description

  • TECHNISCHER BEREICH
  • Ausführungsformen der Erfindung liegen im Gebiet der Halbleitervorrichtungen und der Verarbeitung, und insbesondere Halbleitervorrichtungen mit finnenendspannungsinduzierenden Merkmalen und Verfahren zur Herstellung von Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen.
  • ALLGEMEINER STAND DER TECHNIK
  • In den letzten Jahrzehnten war die Skalierung der Merkmale in integrierten Schaltungen eine treibende Kraft hinter einer immer stärker wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten funktionaler Einheiten auf den begrenzten Immobilien auf Halbleiterchips. Beispielsweise erlaubt ein kleinerer Transformator den Einbau einer höheren Anzahl von Speicher- oder Logikvorrichtungen auf einem Chip, was zur Herstellung von Produkten mit höherer Kapazität führt. Der Weg hin zu immer höherer Kapazität ist jedoch nicht ohne Probleme. Die Notwendigkeit der Optimierung der Leistung jeder Vorrichtung wird immer wichtiger.
  • In der Herstellung integrierter Schaltvorrichtungen wurden Multigate-Transistoren, wie etwa Trigate-Transistoren, immer häufiger, während die Abmessungen der Vorrichtung immer weiter schrumpfen. In konventionellen Prozessen sind Trigate-Transistoren allgemein auf Bulk-Siliziumsubtraten oder Silizium-auf-Isolatorsubstraten hergestellt. In einigen Fällen sind Bulk-Siliziumsubstrate bevorzugt, da sie weniger teuer sind und einen weniger komplizierte Trigate-Herstellungsprozess erlauben.
  • Die Skalierung von Multigate Transistoren ist jedoch nicht ohne Folgen. Je weiter die Abmessungen dieser fundamentalen Bausteine mikroelektronischer Schaltungen verringert werden, desto mehr stellt der Erhalt der Mobilitätsverbesserung und Kurzkanalkontrolle eine Herausforderung bei der Vorrichtungsherstellung dar, während die Abmessungen der Vorrichtungen auf unter 10 Nanometer (10 nm) für einen Knoten fallen.
  • Viele verschiedene Techniken wurden versucht, um die Mobilität von Transistoren zu verbessern. Es sind jedoch weiterhin wesentliche Verbesserungen im Bereich der Elektronen und/oder Lochmobilitätsverbesserung für Halbleitervorrichtungen notwendig.
  • Figurenliste
    • 1 illustriert eine Querschnittsansicht einer Halbleiterstruktur nach dem Stand der Technik, die Finnenend-Merkmale mit Nähten oder Hohlräumen aufweist.
    • 2 illustriert eine Querschnittsansicht einer Halbleiterstruktur, die finnenendspannungsinduzierende Merkmale aufweist, nach einer Ausführungsform der vorliegenden Erfindung.
    • 3A bis 3F illustrieren Querschnittsansichten, die verschiedene Funktionen in einem Verfahren zur Herstellung einer Halbleiterstruktur darstellen, die finnenendspannungsinduzierenden Merkmale aufweist, nach einer Ausführungsform der vorliegenden Erfindung.
    • 4A und 4B illustrieren jeweils eine Querschnittsansicht und eine Plananasicht (entlang der Achse a-a' der Querschnittsansicht) einer nichtplanaren Halbleitervorrichtung, die finnenendspannungsinduzierende Merkmale aufweist, nach einer Ausführungsform der vorliegenden Erfindung.
    • 5 illustriert eine Querschnittsansicht einer weiterem Halbleiterstruktur, die finnenendspannungsinduzierende Merkmale aufweist, nach einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 6 illustriert eine Querschnittsansicht einer weiterem Halbleiterstruktur, die finnenendspannungsinduzierende Merkmale aufweist, nach einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 7 illustriert eine Winkelansicht einer Finne, die eine uniaxiale Zugspannung aufweist, nach einer Ausführungsform der vorliegenden Erfindung.
    • 8 illustriert eine Winkelansicht einer Finne, die eine uniaxiale Druckspannung aufweist, nach einer Ausführungsform der vorliegenden Erfindung.
    • 9A enthält einen Plot, der eine Durchschnittskanalspannung entlang der Ebene [110] über obere 40 Nanometer der Finne aufweist, ohne die dielektrischen Stopfen nach den herein beschriebenen Ausführungsformen zu enthalten.
    • 9B enthält einen Plot, der eine Durchschnittskanalspannung entlang der Ebene [110] über obere 40 Nanometer der Finne aufweist, die die dielektrischen Stopfen nach den herein beschriebenen Ausführungsformen enthält.
    • 10 illustriert eine Rechnervorrichtung nach einer Umsetzung einer Ausführungsform der vorliegenden Erfindung.
    • 11 illustriert einen Interposer, der eine oder mehr Ausführungsformen der vorliegenden Erfindung enthält.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen, und Verfahren zur Herstellung von Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen, sind beschrieben. In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, wie etwa spezifische Integration und Materialpläne, um ein ausführliches Verständnis der Ausführungsformen der vorliegenden Erfindung bereitzustellen. Es ist für einen Fachmann offensichtlich Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details praktiziert werden können. In anderen Fällen sind bekannte Merkmale, wie etwa integrierte Schaltungsdesignlayouts, nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Erfindung um nicht unnötig zu verschleiern. Weiter ist beachten, dass die verschiedenen Ausführungsformen, die in den Figuren dargestellt sind, Repräsentation sind und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Bestimmte Terminologie kann in den folgenden Beschreibungen auch rein zu Referenzzwecken verwendet werden, und ist daher nicht einschränkend vorgesehen. Beispielsweise beziehen sich Begriffe wie „oberer“, „unterer“, „über“ und „unter“ auf die Richtungen in den Zeichnungen, auf die verwiesen wird. Begriffe wie „vorne“, „hinten“ „Rückseite“ und „Seite“ beschreiben die Ausrichtung und/oder Platzierung von Abschnitten der Komponente ohne einen konsistenten, sondern mit einem beliebigen Referenzzahlen, der durch Verweis auf den Text und die beiliegenden Zeichnungen klar gemacht wird, die die besprochene Komponente beschreiben. Diese Begriffe können die speziell oben genannten Wörter enthalten, Anleitungen davon oder Wörter ähnlicher Bedeutung.
  • Eine oder mehr Ausführungsformen sind auf die Herstellung finnenbasierter Halbleitervorrichtungen gerichtet. Eine Leistungsverbesserung für solche Vorrichtungen kann über Kanalspannung erfolgen, die durch einen Polystopfenfüllprozess induziert wird. Ausführungsformen können die Ausnutzung von Materialeigenschaften in einem Polystopfenfüllprozess enthalten, um mechanische Spannung in einem Metalloxidhalbleiter-Feldeffekttransistor- (MOSFET) Kanal zu induzieren. Aufgrund dessen kann eine induzierte Spannung die Mobilität und den Antriebsstrom des Transistors verbessern. Weiterhin kann ein hierin beschriebenes Verfahren einer Stopfenfüllung die Eliminierung einer Naht oder einer Hohlraumbildung bei der Abscheidung erlauben.
  • Um einen Zusammenhang bereitzustellen, kann die Manipulation einzigartiger Materialeigenschaften einer Stopfenfüllung, die an Finnen anstößt, eine Spannung in dem Kanal induzieren. Nach einer oder mehr Ausführungsformen wird durch Anpassung der Zusammensetzungs-, Abscheidungs- und Nachbehandlungsbedingungen des Stopfenfüllungsmaterials die Spannung in dem Kanal moduliert, um NMOS- und PMOS-Transistoren gleichermaßen zu nutzen. Weiterhin können solche Stopfen tiefe in dem Finnensubstrat liegen, als andere übliche Spannungstechniken, wie etwa epitaktische Source/Drains. Die Art der Stopfenfüllung zur Erreichung dieser Wirkung beseitigt auch Nähte oder Hohlräume bei der Abscheidung und mindert bestimmte Fehlermodi während des Prozesses.
  • Um weiteren Kontext bereitzustellen, gibt es aktuell keine absichtliche Spannungsentwicklung für Polystopfen. Der Spannungsverbesserung von traditionellen Spannern wie epitaktischen Source/Drains, Dummypolygate-Entfernung, Spannungsauskleidungen usw. neigt leider dazu, abzunehmen, wenn die Vorrichtungsabstände verringert werden. Zur Behandlung eines oder mehr der obigen Probleme nach einer oder mehr Ausführungsformen der vorliegenden Erfindung wird eine weitere Spannungsquelle in die Transistorstruktur eingebaut. Ein weiterer zusätzlicher Vorteil bei einem solchen Prozess kann die Eliminierung von Nähten oder Hohlräumen innerhalb des Stopfens sein, die bei konventionelleren chemischen Dampfabscheidungsverfahren der Fall sein können.
  • Im Vergleich einer Struktur, die Stopfenfüllungsmerkmale mit spannungsverringernden Nähten oder Hohlräumen aufweist, mit einer Struktur, die Stopfenfüllungsmerkmale ohne spannungsverringernde Nähte oder Hohlräume aufweist, illustriert 1 eine Querschnittsansicht einer Halbleiterstruktur auf dem Stand der Technik, die Finnenend-Merkmale mit Nähten oder Hohlräumen aufweist. 2 eine Querschnittsansicht einer Halbleiterstruktur illustriert, die finnenendspannungsinduzierende Merkmale nach einer Ausführungsform der vorliegenden Erfindung aufweist.
  • Mit Verweis auf 1 enthält eine Halbleiterstruktur 100 eine Halbleiterfinne 102 über einem Substrat 104. Die Halbleiterfinne 102 weist eine obere Fläche 102A, ein erstes Ende 102B, ein zweites Ende 102C und ein Paar Seitenwände (eines ist als 102D dargestellt) zwischen dem ersten Ende 102B und dem zweiten Ende 102C auf. Eine Gate-Elektrode 106 befindet sich über einer Region der oberen Fläche 102A und lateral angrenzend an eine Region des Paars Seitenwände 102D der Halbleiterfinne 102. Die Gate-Elektrode 106 befindet sich zwischen dem ersten Ende 102B und dem zweiten Ende 102C der Halbleiterfinne 102. Ein erster dielektrischer Stopfen 108A befindet sich an dem ersten Ende 102B der Halbleiterfinne 102. Ein zweiter dielektrischer Stopfen 108B befindet sich an dem zweiten Ende 102C der Halbleiterfinne 102. Der erste und zweite dielektrische Stopfen 108A und 108B können je eine Naht 109 enthalten.
  • Im Gegensatz dazu enthält mit Verweis auf 2 eine Halbleiterstruktur 200 eine Halbleiterfinne 202 über einem Substrat 204. Die Halbleiterfinne 202 weist eine obere Fläche 202A, ein erstes Ende 202B, ein zweites Ende 202C und ein Paar Seitenwände (eines ist als 202D dargestellt) zwischen dem ersten Ende 202B und dem zweiten Ende 202C auf. Eine Gate-Elektrode 206 befindet sich über einer Region der oberen Fläche 202A und lateral angrenzend an eine Region des Paars Seitenwände 202D der Halbleiterfinne 202. Die Gate-Elektrode 206 befindet sich zwischen dem ersten Ende 202B und dem zweiten Ende 202C der Halbleiterfinne 202. Ein erster dielektrischer Stopfen 208A befindet sich an dem ersten Ende 202B der Halbleiterfinne 202. Ein zweiter dielektrischer Stopfen 208B befindet sich an dem zweiten Ende 202C der Halbleiterfinne 202.
  • Es ist zu beachten, dass die Ansicht aus 2 sich leicht vor der Finne 202 befindet, um die Gate-Elektrode 206 an Seitenwänden 202D der Finne 202 zu zeigen. Es ist auch zu beachten, dass die Finne 202 durch eine Grabenisolierungsregion über dem Substrat 204 vorspringen kann. Eine solche Grabenisolierungsregion wird jedoch aus der Perspektive von 2 nicht betrachtet und eine beispielhafte Grabenisolierungsregion wird in 4A dargestellt und nachfolgend beschrieben. Es würde auch in der Ansicht aus 2 gleich aussehen, aber wie in 3B zu sehen ist, ist in einer Ausführungsform der erste dielektrische Stopfen 208A über einem Abschnitt des ersten Endes 202B der Halbleiterfinne 202 geformt und der zweite dielektrische Stopfen 208B ist über einem Abschnitt des zweiten Endes 202C der Halbleiterfinne 202 geformt. In einer anderen Ausführungsform ist der erste dielektrische Stopfen 208A an aber nicht über dem ersten Ende 202B der Halbleiterfinne 202 geformt, und der zweite dielektrische Stopfen 208B ist an aber nicht über dem zweiten Ende 202C der Halbleiterfinne 202 geformt. Weiterhin ist zu beachten, dass mehr als eine Gate-Elektrode 206 zwischen dem ersten dielektrischen Stopfen 208A und dem zweiten dielektrischen Stopfen 208B entlang der Halbleiterfinne 202 enthalten sein kann.
  • Erneut mit Verweis auf 2, enthalten der erste dielektrische Stopfen 208A und der zweite dielektrische Stopfen 208B keinen Hohlraum und keine Naht. Eine solche Anordnung kann als einen hohlraumfreien ersten dielektrischen Stopfen 208A und zweiten dielektrischen Stopfen 208B aufweisend bezeichnet werden, oder einen ersten dielektrischen Stopfen 208A und einen zweitem dielektrischen Stopfen 208B, die frei von Hohlräumen sind.
  • Wie ebenfalls in 2 gezeigt ist, sind in einer Ausführungsform, einer oder beide des ersten dielektrischen Stopfens 208A und des zweiten dielektrischen Stopfens 208B tiefer in dem Substrat 204 als die Halbleiterfinne 202, z. B. um eine Menge 299. Eine solche Anordnung kann durch einen Dummygate-Austauschprozess erfolgen, in dem Gate-Gräben über die Dummygate-Entfernung und vor die Gate-Grabenfüllung erstreckt werden, die auch als Polystopfenfüllung bezeichnet wird.
  • In einer Ausführungsform sind der erste und zweite dielektrische Stopfen 208A und 208B jeweils in einem entsprechenden Graben 210A bzw. 210B angeordnet, angeordnet in einer Zwischenlagendielektrikumslage 212, wie in 2 dargestellt. In einer solchen Ausführungsform enthalten die Gräben 210A und 210B je einen dielektrischen Seitenwandabstandhalter 214. Ebenso enthält in einer Ausführungsform ein Graben 210C, in dem die Gate-Elektrode 206 angeordnet ist, dielektrische Seitenwandabstandhalter 216, wie in 2 dargestellt.
  • In einer Ausführungsform, wie nachfolgend genauer in Zusammenhang mit 3A bis 3F beschrieben, und mit Verweis auf 3F, enthalten der erste und zweite dielektrische Stopfen 208A und 208B je ein erstes Dielektrikum 304 lateral um und unter einem zweiten Dielektrikum 308, das sich von dem ersten Dielektrikum 304 unterscheidet. In einer solchen Ausführungsform ist das erste Dielektrikum 304 Siliziumnitrid und das zweite Halbleitermaterial 308 ist Siliziumoxid. In einer spezifischen solchen Ausführungsform befindet sich das erste Dielektrikum ferner über dem zweiten Dielektrikum 308, z. B. als ein weiterer Abschnitt 310. In einer anderen spezifischen Ausführungsform enthalten jedoch der erste und zweite dielektrische Stopfen 208A und 208B je ein drittes Dielektrikum über dem zweiten Dielektrikum 308 und zwischen Abschnitten des ersten Halbleitermaterials 304, wobei sich das dritte Dielektrikum von dem ersten und zweiten Dielektrikum unterscheidet, z. B. in einem Fall, in dem 310 ein anderes Dielektrikum ist.
  • Erneut mit Verweis auf 2 enthält die Halbleiterstruktur 200 ferner eine erste Source/Drain-Region 218A zwischen der Gate-Elektrode 206 und dem ersten dielektrischen Stopfen 208A an dem ersten Ende 202B der Halbleiterfinne 202. Eine zweite Source/Drain-Region 218B befindet sich zwischen der Gate-Elektrode 206 und dem zweiten dielektrischen Stopfen 208B an dem zweiten Ende 202C der Halbleiterfinne 202. In einer Ausführungsform sind die erste und zweite Source/Drain-Region 218A und 218B eingebettete Source/Drain-Regionen. Die erste und zweite Source/Drain-Region 218A und 218B sind „Embedded Epi“-Source- und Drain-Regionen, da sie geformt werden, indem zuerst Abschnitte der Finne 202 entfernt werden und dann die ersten und zweiten Source/Drain-Regionen 218A und 218B epitaktisch aufgebaut werden. Die Verwendung von ersten und zweiten Embedded-Epi-Source/Drain-Regionen 218A und 218B kann die Leistung der Vorrichtung durch induzieren von Spannung verbessert. In einer Ausführungsform sind die Source/Drain-Regionen 218A und 218B eingebettete Source/Drain-Regionen, die aus einem Halbleitermaterial bestehen, das sich von dem Halbleitermaterial der Halbleiterfinne 202 unterscheidet.
  • In einer Ausführungsform definieren die Region der oberen Fläche 202A und die Region des Paars Seitenwände 202D der Halbleiterfinne 202, das mit der Gate-Elektrode 206 assoziiert ist, eine Kanalregion einer Halbleitervorrichtung vom Typ N. In einer solchen Ausführungsform induzieren der erste dielektrische Stopfen 208A und der zweite dielektrische Stopfen 208B eine uniaxiale Zugspannung auf die Kanalregion. In einer anderen Ausführungsform definieren die Region der oberen Fläche 202A und die Region des Paars Seitenwände 202D der Halbleiterfinne 202, das mit der Gate-Elektrode 206 assoziiert ist, eine Kanalregion einer Halbleitervorrichtung vom Typ P. In einer solchen Ausführungsform induzieren der erste dielektrische Stopfen 208A und der zweite dielektrische Stopfen 208B eine uniaxiale Druckspannung auf die Kanalregion.
  • In einem beispielhaften Bearbeitungsschema illustrieren 3A bis 3F Querschnittsansichten, die verschiedene Funktionen in einem Verfahren zur Herstellung einer Halbleiterstruktur darstellen, die finnenendspannungsinduzierenden Merkmale aufweist, nach einer Ausführungsform der vorliegenden Erfindung.
  • Mit Verweis auf 3A beginnt ein Verfahren zur Herstellung einer Halbleiterstruktur mit dem Formen einer Anfangsstruktur 300. Eine Halbleiterfinne 202 ist als durch eine Grabenisolierungsregion über einem Substrat 204 vorspringend geformt (die Grabenisolierungsregion ist in 4A dargestellt). Die Halbleiterfinne 202 weist eine obere Fläche 202A, ein erstes Ende 202B, ein zweites Ende 202C und ein Paar Seitenwände 202D zwischen dem ersten Ende 202B und dem zweiten Ende 202C auf. Mehrere Dummygate-Strukturen 302 sind über der Halbleiterfinne 202 und voneinander durch eine Zwischenlagendielektrikums (ILD)- Lage 212 getrennt geformt. Eine erste der mehreren Dummygate-Strukturen 302 (links in 302) befindet sich an dem ersten Ende 202B der Halbleiterfinne 202. Eine zweite der mehreren Dummygate-Strukturen 302 (mittig in 302) befindet sich über einer Region der oberen Fläche 202A und lateral angrenzend an eine Region des Paars Seitenwände 202D der Halbleiterfinne 202. Eine dritte der mehreren Dummygate-Strukturen 302 (rechts in 302) befindet sich an dem zweiten Ende 202C der Halbleiterfinne 202.
  • In einer Ausführungsform enthielt die Formung der Anfangsstruktur 300 ferner die Formung eingebetteter Source- und Drain-Regionen 218A und 218B, wie dargestellt. In einer Ausführungsform weist jede der mehreren Dummygate-Strukturen 302 assoziierte dielektrische Seitenwändeabstandhalter 214 oder 216 auf, wie ebenfalls abgebildet. Es ist zu beachten, dass die dielektrischen Seitenwändeabstandhalter 214 oder 216 in diesem Stadium im Wesentlichen gleich sein können, aber am Ende ein Seitenwandabstandhalter für einen dielektrischen Stopfen (Seitenwandabstandhalter 214) oder eine Gate-Elektrode (Seitenwände 216) sein werden. Außerdem ist zu beachten, dass mehr als eine Dummygate-Struktur 302 zwischen den beiden Enddummygate-Strukturen 302 enthalten sein können.
  • In einer Ausführungsform formen die Dummygate-Strukturen 302 je eine Linie aus mehreren parallelen Gate-Linien, die eine Gitterstruktur wie etwa eine Gitterstruktur mit schmalem Abstand bilden. In einer solchen Ausführungsform ist der schmale Abstand nicht direkt durch konventionelle Lithografie erreichbar. Beispielsweise kann eine Struktur basierend auf einer konventionellen Lithografie zuerst geformt werden, aber der Abstand kann durch Verwendung einer Abstandhaltermaskenstrukturierung, wie sie auf dem Stand der Technik bekannt ist, halbiert werden. Noch weiter kann der originale Abstand durch eine zweite Runde Abstandhaltermaskenstrukturierung geviertelt werden. Dementsprechend können gitterähnliche Gate-Strukturen Linien 302 aufweisen, die in einem konstanten Abstand platziert sind, und eine konstante Breite aufweisen. Die Struktur kann mit einer Abstandhalbierung oder Abstandviertelung oder einem anderen Abstandunterteilungsansatz hergestellt werden. Es ist zu beachten, dass die Ansicht aus 3A sich leicht vor der Finne 202 befindet, um die Dummygate-Strukturen vor der Finne 202 zu zeigen.
  • Mit Verweis auf 3B sind die Dummygate-Strukturen 302 an den Enden (z. B. die ersten und dritten Strukturen) der Finne 202 entfernt, während die Dummygate-Struktur(en) 302 zwischen den Dummygate-Strukturen 302 an den Enden der Finne 202 erhalten bleiben (z. B. die Mitte 302 bleibt erhalten). In einer Ausführungsform hinterlässt das Entfernen der Dummygate-Strukturen 302 an den Enden der Finne 202 Gräben 210A bzw. 210B, mit dielektrischen Seitenwändeabstandhaltern 214. In einer bestimmten Ausführungsform legt die Entfernung der Dummygate-Strukturen 302 an den Enden der Finne 202 Endabschnitte 202B und 202C und obere Flächen- 202A Abschnitte der Halbleiterfinne 202 frei, wie in 3B dargestellt. Diese Anordnung wird geformt, indem äußere Dummygate-Strukturen über einem Abschnitt der Enden und der oberen Fläche der Halbleiterfinne geformt sind, und stellt schlussendlich dielektrische Stopfen über einem Abschnitt der Enden und der oberen Fläche der Halbleiterfinne bereit. In einer anderen Ausführungsform (nicht dargestellt) legt die Entfernung der Dummygate-Strukturen 302 an den Enden der Finne 202 Endabschnitte 202B und 202C und obere Flächen- 202A Abschnitte der Halbleiterfinne 202 frei. Diese Anordnung wird geformt, indem äußere Dummygate-Strukturen nur an den Enden der Halbleiterfinne geformt sind, und stellt schlussendlich dielektrische Stopfen nur an den Enden der Halbleiterfinne bereit.
  • Mit Verweis auf 3C bis 3F ist in einer Ausführungsform ein erster dielektrischer Stopfen (wie etwa der dielektrische Stopfen 208A aus 2) in dem ersten Graben 210A geformt. Ein zweiter dielektrischer Stopfen (wie etwa der dielektrische Stopfen 208B aus 2) ist in dem ersten Graben 210B geformt. Eine bestimmte beispielhafte dielektrische Stopfenstruktur und deren Formung sind in Verbindung mit 3C bis 3F illustriert. Es ist zu beachten, dass die Ansicht aus 3C bis 3F sich leicht vor der Finne 202 befindet, um die dielektrische Auskleidung 304 vor der Finne 202 zu zeigen.
  • Mit Verweis auf 3C ist eine dielektrische Auskleidung 304 konformal mit der Struktur von 3B geformt. In einer Ausführungsform ist die dielektrische Auskleidung 304 entlang der Seitenwände der Gräben 210A und 210B geformt, ohne abzureißen oder eine Naht zu formen oder einen abgeschlossenen Hohlraum zu formen, die alle andernfalls zu einer Verringerung der Spannungsübertragung von einem dielektrischen Stopfen führen können, der daraus schlussendlich geformt wird. In einer spezifischen Ausführungsform ist die dielektrische Auskleidung 304 ein Siliziumnitridfilm, der z. B. unter Verwendung von chemischer Dampfphasenabscheidung (CVD) gebildet wurde. So beginnt in einer Ausführungsform die Formung des dielektrischen Stopfens mit der Formung eines ersten Dielektrikums 304 entlang der Seitenwände und Böden der ersten und zweiten Gräben 210A und 210B.
  • Mit Verweis auf 3D und 3E ist ein zweites Dielektrikum 308 zwischen dem ersten Dielektrikum 304 entlang der Seitenwände der ersten und zweiten Gräben 210A und 210B und an der ersten dielektrischen Lage 304 an den Böden der ersten und zweiten Gräben 210A und 210B geformt. In einer Ausführungsform unterscheidet sich das zweite Dielektrikum 308 von dem ersten Dielektrikum.
  • In einer Ausführungsform ist das zweite Dielektrikum 308 durch erste Formung eines Siliziumoxidmaterials 306 entlang der Seitenwände der ersten und zweiten Gräben und an der ersten dielektrischen Lage an den Böden der ersten und zweiten Gräben geformt, wie in 3D dargestellt. In einer bestimmten Ausführungsform ist das Siliziumoxidmaterial 306 ein fließfähiges Material, das eingeströmt wird, um die Gräben 210A und 21B vollständig ohne Hohlräume oder Nähte zu füllen. Das Siliziumoxidmaterial kann nach der Abscheidung vor oder nach der endgültigen Querverbindung planarisiert werden. Das Siliziumoxidmaterial 306 wird dann gehärtet. In einer bestimmten Ausführungsform schrumpft das Siliziumoxidmaterial 306 im Volumen bei der Härtung zum Bereitstellen des zweiten Dielektrikums 308, wie in 3E dargestellt ist. In einer solchen Ausführungsform ist der Härtungsprozess ein Dampfhärtungsprozess. In einer Ausführungsform zieht beim Schrumpfen des Volumens das entstehende zweite Dielektrikum 308 an dem Ende 202B oder 202C der Finne 202, was eine Zugspannung induziert.
  • Mit Verweis auf 3F wird dann ein drittes Dielektrikum 310 auf dem zweiten Dielektrikum 308 geformt. In einer Ausführungsform ist das dritte Dielektrikum 310 ein zweites Siliziumnitridmaterial, das dem Siliziumnitridmaterial von Lage 304 ähnelt, und kann als ein selbes Dielektrikum wie Lage 304 bezeichnet werden. In einer solchen Ausführungsform ist eine solche Siliziumnitridabdecklage enthalten, um Ätzen der Oxidlage 308 in nachfolgenden Ätzungen wie etwa bei Kontaktöffnenden Ätzungen enthalten. In einer anderen Ausführungsform ist jedoch das dritte Dielektrikum 310 nicht ähnlich wie Lage 304.
  • In einer Ausführungsform enthält die weitere Bearbeitung der Struktur von 3F die Planarisierung zum begrenzen der Materiallagen 304, 308 und 310 auf die Gräben 210A und 210B, z. B. zum Formen dielektrischer Stopfen 208A bzw. 208B„ wie in Verbindung mit 2 beschrieben. In einer Ausführungsform enthält eine noch weitere Verarbeitung der Struktur aus 3F nach der Formung des ersten und zweiten dielektrischen Stopfens 208A und 208B die Entfernung der zweiten der mehreren Dummygate-Strukturen (mittig in 302) zur Formung eines dritten Grabens 210C zwischen dem ersten Ende und dem zweiten Ende der Halbleiterfinne 202. Eine permanente Gate-Elektrode wird dann in dem dritten Graben 210C geformt. Die permanente Gate-Elektrode ist über der Region der oberen Fläche 202A und lateral angrenzend an die Region des Paars Seitenwände 202D der Halbleiterfinne 202 geformt, z. B. zur Definition einer Kanalregion der Halbleiterfinne 202.
  • Es versteht sich, dass die Strukturen, die aus den obigen beispielhaften Verarbeitungsplänen entstehen, z. B. die Strukturen aus 3F, in derselben oder einer ähnlichen Form für nachfolgende Verarbeitungsoperationen verwendet werden können, um die Vorrichtungsherstellung abzuschließen, wie etwa die PMOS- und NMOS-Vorrichtungsherstellung. Als ein Beispiel einer abgeschlossenen Vorrichtung illustrieren 4A und 4B eine Querschnittsansicht bzw. eine Planansicht (entlang der Achse a-a' der Querschnittsansicht) einer nichtplanaren Halbleitervorrichtung, die finnenendspannungsinduzierenden Merkmale aufweist, nach einer Ausführungsform der vorliegenden Erfindung.
  • Mit Verweis auf 4A enthält eine Halbleiterstruktur oder Vorrichtung 400 eine nichtplanare aktive Region (z. B. eine Finnenstruktur, die einen vorspringenden Finnenabschnitt 404 und eine Unterfinnenregion 405 enthält, die Finnen 202 darstellt), die aus einem Substrat 204 und innerhalb der Isolierungsregion 406 geformt ist. Eine Gate-Struktur 206 ist über den vorspringenden Abschnitten 404 der nichtplanaren aktiven Region sowie über einem Abschnitt der Isolierungsregion 406 angeordnet. Wie dargestellt, enthält die Gate-Struktur 206 eine Gate-Elektrode 450 und eine Gate-Dielektrikumslage 452. In einer Ausführungsform enthält die Gate-Struktur 206 auch eine dielektrischen Abdecklage 454, wie dargestellt. Eine Zwischenlagendielektrikumslage 212 kann die Gate-Struktur 206 umgeben und ist immer darge stellt.
  • In einer Ausführungsform sind die Finnenstrukturen 202 mehrere Finnenlinien, die eine Gitterstruktur wie etwa eine Gitterstruktur mit schmalem Abstand bilden. In einer solchen Ausführungsform ist der schmale Abstand nicht direkt durch konventionelle Lithografie erreichbar. Beispielsweise kann eine Struktur basierend auf einer konventionellen Lithografie zuerst geformt werden, aber der Abstand kann durch Verwendung einer Abstandhaltermaskenstrukturierung, wie sie auf dem Stand der Technik bekannt ist, halbiert werden. Noch weiter kann der originale Abstand durch eine zweite Runde Abstandhaltermaskenstrukturierung geviertelt werden. Dementsprechend können gitterähnliche Finnenstrukturen Linien aufweisen, die in einem konstanten Abstand angeordnet sind und eine konstante Breite aufweisen können. Die Struktur kann mit einer Abstandhalbierung oder Abstandviertelung oder einem anderen Abstandunterteilungsansatz hergestellt werden.
  • Erneut mit Verweis auf 4A sind auch ein Gate-Kontakt 414, und eine darüberliegende Gate-Kontaktdurchkontaktierung 416 aus dieser Perspektive zu sehen, zusammen mit einer darüberliegenden Metallverbindung 460, die alle in Zwischenlagendielektrikumsstapeln oder Lage(n) 470 angeordnet sind. Ebenfalls aus der Perspektive von 4A gesehen, ist der Gate-Kontakt 414 in einer Ausführungsform über der Isolierungsregion 306 aber nicht über den nichtplanaren aktiven Regionen 404 der Finnen 202 angeordnet. Wie ebenfalls in 4A dargestellt ist, existiert eine Schnittstelle 480 zwischen dem Dotierungsprofil des vorspringenden Finnenabschnitts 404 und der Unterfinnenregion 405 jeder der Finnen 202. Die Schnittstelle 480 kann eine Übergangsregion sein, die relativ abrupt ist.
  • Mit Verweis auf 4B ist die Gate-Struktur 206 als über den vorspringenden Finnenabschnitten 404 angeordnet dargestellt. Wie ebenfalls in 4B zu sehen, befinden sich die dielektrischen Stopfen 208A und 208B auf beiden Seiten und parallel zu der Gate-Struktur 206. Die dielektrischen Stopfen 208A und 208B befinden sich an den Enden der vorspringenden Abschnitte 404 der Halbleiterfinnen 202. Es ist zu beachten, dass in der Ansicht von 4B die dielektrische Lage 212 ausgelassen wird, wie durch die Isolierungslage/Substratbeschriftung 406/204 angegeben.
  • Erneut mit Verweis auf 4B, sind Source- und Drain-Regionen 404A und 404B der vorspringenden Finnenabschnitte 404 aus dieser Perspektive zu sehen. In einer Ausführungsform sind die Source- und Drain-Regionen 404A und 404B dotierte Abschnitte des Originalmaterials der vorspringenden Finnenabschnitte 404. In einer anderen Ausführungsform wird das Material der vorspringenden Finnenabschnitte 404 entfernt und mit einem anderen Halbleitermaterial ersetzt, z. B. durch epitaktische Abscheidung zur Bildung eingebetteter Source- und Drain-Regionen. In jedem Fall können sich die Source- und Drain-Regionen 404A und 404B unter die Höhe der dielektrischen Lage 406 erstrecken, d. h. in die Unterfinnenregion 405. Nach einer Ausführungsform der vorliegenden Erfindung hemmt die stärker dotierten Unterfinnenregionen, d. h. die dotierten Abschnitte der Finnen unter Schnittstelle 480, Sourcezu-Drein-Lecks durch diesen Abschnitt der Bulk-Halbleiterfinnen.
  • In einer Ausführungsform ist die Halbleiterstruktur oder Vorrichtung 400 eine nichtplanare Vorrichtung wie etwa, aber nicht beschränkt auf, einen Finnen-FET oder eine Trigate-Vorrichtung. In einer solchen Ausführungsform ist eine entsprechende Halbleiterkanalregion aus einem dreidimensionalen Körper zusammengesetzt oder geformt. In einer solchen Ausführungsform umgeben die Gate-Strukturen 206 mindestens eine obere Fläche und ein Paar Seitenwände des dreidimensionalen Körpers.
  • Das Substrat 204 kann aus einem Halbleitermaterial zusammengesetzt sein, das einem Herstellungsprozess widerstehen kann, und in das die Ladung migrieren kann. In einer Ausführungsform ist das Substrat 204 ein Bulk-Substrat, das aus einer kristallinen Silizium-, Silizium/Germanium- oder Germaniumlage besteht, die mit einem Ladungsträger dotiert ist, wie etwa, aber nicht beschränkt auf, Phosphor, Arsen, Bor oder einer Kombination daraus, um die aktive Region 404 zu bilden. In einer Ausführungsform ist die Konzentration von Siliziumatomen in Bulk-Substrat 204 höher als 97%. In einer anderen Ausführungsform besteht das Bulk-Substrat 204 aus einer epitaktischen Lage, die auf einem speziellen kristallinen Substrat aufgebaut ist, z. B. einer epitaktischen Siliziumlage, die auf eine, bordotierten monokristallinen Bulk-Siliziumsubstrat aufgebaut ist. Bulk-Substrat 204 kann alternativ aus einem Gruppe-III-V-Material bestehen. In einer Ausführungsform besteht Bulk-Substrat 204 aus einem III-V-Material wie etwa, aber nicht beschränkt auf, Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination daraus. In einer Ausführungsform besteht Bulk-Substrat 204 aus einem III-V-Material und die Ladungsträgerdotiermittelverunreinigungsatome sind solche wie etwa, aber nicht beschränkt auf, Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellurium. Alternativ kann die Struktur 400 aus einem Halbleiter-auf-Isolator- (SOI) Substrat hergestellt sein. Ein SOI-Substrat enthält ein unteres Bulk-Substrat, eine mittlere Isolatorlage und eine obere monokristalline Lage. In einer Ausführungsform ist das SOI-Substrat durch Waferübertragung gebildet. In einer Ausführungsform sind Finnen 202 aus der oberen monokristallinen Lage eines SOI-Substrats gebildet.
  • Die Materialien der dielektrischen Stopfen 208A und 208B können oben beschrieben sein. Die Isolierungsregion 406 kann aus einem Material bestehen, das sich dazu eignet, schlussendlich Abschnitte einer permanenten Gate-Struktur von einem darunterliegenden Bulk-Substrat elektrisch zu isolieren oder zu deren Isolierung beizutragen, oder aktive Regionen zu isolieren, die innerhalb eines darunterliegenden Bulk-Substrats, geformt sind, wie etwa aktive Regionen mit isolierender Finne. Beispielsweise besteht in einer Ausführungsform die Isolierungsregion 406 aus einem Dielektrikum wie etwa, aber nicht beschränkt auf, Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid oder kohlenstoffdotiertes Siliziumnitrid.
  • Die Gate-Struktur 206 kann ein Gate-Elektrodenstapel sein, der eine Gate-Dielektrikumslage 452 und eine Gate-Elektrode 450 enthält. In einer Ausführungsform besteht die Gate-Elektrode 450 aus dem Gate-Elektrodenstapel aus einem Metallgate und die Gate-Dielektrikumslage 452 besteht aus einem Material mit hohem K-Wert. Beispielsweise besteht in einer Ausführungsform die aus einem Material wie etwa, aber nicht beschränkt auf, Hafniumoxid, Hafniumoxinitrid, Hafniumsilikat, Lanthanoxid, Zirconiumoxid, Zirconiumsilikat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination daraus. Ferner kann ein Abschnitt einer Gate-Dielektrikumslage eine Lage natives Oxid enthalten, das aus den obersten Lagen des Substrats 204 geformt ist. In einer Ausführungsform besteht die Gate-Dielektrikumslage 452 aus einem oberen Abschnitt mit hohem k-Wert und einem unteren Abschnitt, der aus einem Oxid eines Halbleitermaterials besteht. In einer Ausführungsform besteht die Gate-Dielektrikumslage 452 aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliziumdioxid oder Siliziumoxinitrid. In einer Ausführungsform besteht der obere Abschnitt mit hohem k-Wert aus einer „U“-förmigen Struktur, die einen unteren Abschnitt enthält, der im Wesentlichen parallel zu der Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen rechtwinklig zu der oberen Fläche des Substrats sind.
  • In einer Ausführungsform besteht die Gate-Elektrode 450 aus einer Metalllage wie etwa, aber nicht beschränkt auf, Metallnitride, Metallkarbid, Metallsilizide, Metallaluminide, Hafnium, Zirconium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähigen Metalloxiden. In einer spezifischen Ausführungsform besteht die Gate-Elektrode 450 aus einem nicht arbeitsfunktionsbestimmenden Füllermaterial, das über einer arbeitsfunktionsbestimmenden Metalllage geformt ist. In einigen Umsetzungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt aufweist, der im Wesentlichen parallel zu der Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen rechtwinklig zu der oberen Fläche des Substrats sind. In einer weiteren Umsetzung kann mindestens eine weitere der Metalllagen, die die Gate-Elektrode formen, einfach eine planare Lage sein, die im Wesentlichen parallel zu der oberen Fläche des Substrats ist, und keine Seitenwandabschnitte enthält, die im Wesentlichen rechtwinklig zu der oberen Fläche des Substrats sind. In weiteren Umsetzungen der Erfindung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und planaren, nicht-U-förmigen Strukturen bestehen. Beispielsweise kann die Gate-Elektrode aus einer oder mehr U-förmigen Metalllagenbestehen, die auf einer oder mehr planaren, nicht-U-förmigen Lagen gebildet sind.
  • Abstandhalter, die mit den Gate-Strukturen 206 und/oder mit den dielektrischen Stopfen 208A und 208B assoziiert sind, können aus einem Material bestehen, das sich dafür eignet, schlussendlich eine permanente Gate-Struktur von angrenzenden leitfähigen Kontakten, wie etwa selbstausgerichteten Kontakten, elektrisch zu isolieren oder zu deren Isolierung beizutragen. Beispielsweise bestehen in einer Ausführungsform die Abstandhalter aus einem Dielektrikum wie etwa, aber nicht beschränkt auf, Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid oder kohlestoffdotiertem Siliziumnitrid.
  • Gate-Kontakt 414 und die darüberliegende Gate-Kontaktdurchkontaktierung 416 und Verbindung 460 können aus einem leitfähigen Material bestehen. In einer Ausführungsform bestehen einer oder mehr der Kontakte oder der Durchkontaktierungen aus einer Metallspezies. Die Metallspezies kann ein reines Metall sein, wie etwa Wolfram, Nickel oder Kobalt, oder eine Legierung wie etwa eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z. B. wie etwa ein Silizidmaterial). Ein häufiges Beispiel ist die Verwendung von Wolfram oder Kupferstrukturen, die Barrierelagen (wie etwa Ta oder TaN-Lagen) zwischen dem Wolfram oder Kupfer und dem umgebenden ILD-Material enthalten können. Wie hierin verwendet, enthält der Begriff Metall Legierungen, Stapel und andere Kombinationen mehrerer Metalle. Beispielsweise können die Metallverbindungslinien Barrierelagen, Stapel verschiedener Metalle oder Legierungen usw. enthalten.
  • In einer Ausführungsform (wenn auch nicht dargestellt), umfasst die Bereitstellung der Struktur 400 die Formung einer Kontaktstruktur, die im Wesentlichen perfekt an einer bestehenden Gate-Struktur ausgerichtet ist, wobei die Verwendung eines lithographischen Schritts eliminiert wird, da das Registrierungsbudget immer knapper wird. In einer solchen Ausführungsform ermöglicht dieser Ansatz die Verwendung von intrinsisch hoch selektivem Nassätzen (z. B. statt konventionell umgesetztem Trocken- oder Plasmaätzen) zur Erzeugung der Kontaktöffnungen. In einer Ausführungsform ist eine Kontaktstruktur durch Verwendung einer bestehenden Gate-Struktur in Kombination mit einer Kontaktstopfenlithographieoperation gebildet. In einer solchen Ausführungsform ermöglicht der Ansatz die Eliminierung der Notwendigkeit einer anderweitig kritischen Lithographieoperation zur Erzeugung einer Kontaktstruktur, wie sie in konventionellen Ansätzen verwendet wird. In einer Ausführungsform ist ein Grabenkontaktgitter nicht getrennt strukturiert, sondern zwischen Poly- (Gate-) Linien geformt. Beispielsweise ist in einer solchen Ausführungsform ein Grabenkontaktgitter nach der Gate-Gitterstrukturierung aber vor den Gate-Gitterschnitten geformt.
  • Weiter kann, wie oben beschrieben, die Gate-Struktur 206 durch einen Austauschgateprozess hergestellt sein. In einem solchen Schema dann ein Dummygate-Material wie etwa Polysilizium oder Siliziumnitrid-Säulenmaterial, entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. In einer solchen Ausführungsform ist auch eine permanente Gate-Dielektrikumslage in diesem Prozess geformt, statt aus vorheriger Verarbeitung übertragen zu werden. In einer Ausführungsform werden Dummygates durch einen Trockenätz- oder Nassätzprozess entfernt. In einer Ausführungsform sind Dummygates aus polykristallinem Silizium oder amorphem Silizium angeordnet und werden mit einem Trockenätzprozess entfernt, der die Verwendung von SF6 enthält. In einer anderen Ausführungsform bestehen Dummygates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, der die Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid enthält. In einer Ausführungsform bestehen Dummygates aus Siliziumnitrid und werden mit einem Nassätzen entfernt, das wässrige Phosphorsäure enthält.
  • In einer Ausführungsform betrachten ein oder mehr Ansätze, die hierin beschrieben sind, im Wesentlichen einen Dummy- und Austauschgateprozess in Kombination mit einem Dummy- und Austauschkontaktprozess, der zu Struktur 400 führt. In einer solchen Ausführungsform erfolgt der Austauschkontaktprozess nach dem Austauschgateprozess, um ein Glühen bei hoher Temperatur von mindestens einem Abschnitt des permanenten Gate-Stapels zu erlauben. Beispielsweise wird in einer spezifischen solchen Ausführungsform ein Glühen von mindestens einem Abschnitt der permanenten Gate-Strukturen, z. B. nach Formen einer Gate-Dielektrikumslage, mit einer Temperatur von über etwa 600 Grad Celsius durchgeführt. Das Glühen erfolgt vor der Formung der permanenten Kontakte.
  • Erneut mit Verweis auf 4A, platziert die Anordnung der Halbleiterstruktur oder Vorrichtung 400 den Gate-Kontakt über Isolierungsregionen, z. B. über Region 406. Eine solche Anordnung kann in einigen Fällen als ineffiziente Verwendung des Layoutplatzes betrachtet werden. In einer anderen Ausführungsform weist jedoch eine Halbleitervorrichtung Kontaktstrukturen auf, die mit Abschnitten einer Gate-Elektrode in Kontakt sind, die über einer aktiven Region geformt sind. Allgemein enthalten vor (z. B. zusätzlich zu) der Formung einer Gate-Kontaktstruktur (wie etwa einer Durchkontaktierung) über einem aktiven Abschnitt eines Gates und in einer selben Lage wie einer Grabenkontaktdurchkontaktierung eine oder mehr Ausführungsformen der vorliegenden Erfindung zuerst die Verwendung eines gateausgerichteten Grabenkontaktprozesses. Ein solcher Prozess kann umgesetzt sein, um Grabenkontaktstrukturen für die Halbleiterstrukturherstellung zu bilden, z. B. für integrierte Schaltkreisherstellung. In einer Ausführungsform ist eine Grabenkontaktstruktur als an einer bestehenden Gate-Struktur ausgerichtet geformt. Im Gegensatz dazu enthalten konventionelle Ansätze üblicherweise einen weiteren Lithographieprozess mit enger Registrierung einer lithographischen Kontaktstruktur mit einer bestehenden Gate-Struktur in Kombination mit selektiven Kontaktätzungen. Beispielsweise kann ein konventioneller Prozess die Strukturierung eines Poly- (Gate-) Gitters mit separater Strukturierung der Kontaktmerkmale enthalten.
  • In einem anderen Aspekt kann die Tiefe einzelner dielektrischer Stopfen innerhalb einer Halbleiterstruktur oder innerhalb einer Architektur, die auf einem gemeinsamen Substrat geformt ist, variiert werden. Als ein Beispiel illustriert 5 eine Querschnittsansicht einer weiterem Halbleiterstruktur, die finnenendspannungsinduzierende Merkmale aufweist, nach einer weiteren Ausführungsform der vorliegenden Erfindung. Mit Verweis auf 5 ist ein flacher dielektrischer Stopfen 208C zusammen mit einem Paar tiefer dielektrischer Stopfen 208D/208E enthalten. In einer solchen Ausführungsform befindet sich der flache dielektrische Stopfen 208C in einer Tiefe, die etwa der Tiefe der Halbleiterfinne 202 innerhalb des Substrats 204 entspricht, während das Paar tiefer dielektrischer Stopfen 208D/208E sich in einer Tiefe unter der Tiefe der Halbleiterfinne 202 in dem Substrat 204 befindet.
  • Mit erneutem Verweis auf 5, kann eine solche Anordnung die Spannungsverstärkung an Finnen-Trim-Isolierungs- (FTI) Vorrichtungen in einem Graben ermöglichen, die tiefer in das Substrat 204 ätzen, um eine Isolierung zwischen angrenzenden Finnen 202 bereitzustellen. Ein solcher Ansatz kann umgesetzt werden, um die Dichte der Transistoren auf einem Chip zu erhöhen. In einer Ausführungsform wird der Spannungseffekt, der von der Stopfenfüllung auf Transistoren induziert wird, in FTI-Transistoren verstärkt, da die Spannungsübertragung in der Finne und in einem Substrat/einer Vertiefung unter dem Transistor gleichermaßen erfolgt.
  • In einem anderen Aspekt kann die Breite oder Menge der zugspannungsinduzierenden Oxidlage 308, die in einem dielektrischen Stopfen enthalten ist, innerhalb einer Halbleiterstruktur oder innerhalb einer Architektur, die auf einem gemeinsamen Substrat gebildet ist, z. B. abhängig davon, ob die Vorrichtung eine PMOS-Vorrichtung oder eine NMOS-Vorrichtung ist, variiert werden. Als ein Beispiel illustriert 6 eine Querschnittsansicht einer weiterem Halbleiterstruktur, die finnenendspannungsinduzierende Merkmale aufweist, nach einer weiteren Ausführungsform der vorliegenden Erfindung. Mit Verweis auf 6 enthalten NMOS Vorrichtungen in einer bestimmten Ausführungsform relativ mehr der zugspannungsinduzierenden Oxidlage 308 als entsprechende PMOS-Vorrichtungen.
  • Mit erneutem Verweis auf 6 ist in einer Ausführungsform eine abweichende Stopfenfüllung umgesetzt, um eine angemessene Spannung in NMOS und PMOS zu induzieren. Die Stopfenfüllung kann strukturiert sein, um eine unterschiedliche Spannung in NMOS- und PMOS-Vorrichtungen zu induzieren. Beispielsweise kann eine lithographische Strukturierung verwendet werden, um PMOS-Vorrichtungen zu öffnen (z. B. die dielektrischen Stopfengräben für PMOS-Vorrichtungen aufzuweiten), an welcher Stelle verschiedene Fülloptionen durchgeführt werden können, um die Stopfenfüllung in N/PMOS-Vorrichtungen zu differenzieren. In einer beispielhaften Ausführungsform kann die Verringerung des Volumens von fließfähigem Oxid in dem Stopfen auf PMOS Vorrichtungen die induzierte Zugspannung verringern. In einer solchen Ausführungsform kann die Druckspannung dominieren, z. B. durch Druckspannungen auf Source- und Drain-Regionen. In anderen Ausführungsformen stellt die Verwendung verschiedener Stopfenauskleidungen oder verschiedener Füllmaterialien eine anpassbare Spannungskontrolle bereit.
  • Wie oben beschrieben, versteht es sich, dass Polystopfenspannungswirkungen sowohl NMOS-Transistoren (z. B. Zugkanalspannung) und PMOS-Transistoren (z. B. Druckkanalspannung) nutzen können. Nach einer Ausführungsform der vorliegenden Erfindung ist eine Halbleiterfinne 202 der Halbleiterstruktur 200 oder 400 eine uniaxial belastete Halbleiterfinne. Die uniaxial belastete Halbleiterfinne kann uniaxial mit Zugspannung oder mit Druckspannung belastet sein. Beispielsweise illustriert 7 eine Winkelansicht, die eine uniaxiale Zugspannung aufweist, während 8 eine Winkelansicht einer Finne zeigt, die eine uniaxiale Druckspannung nach einer oder mehr Ausführungsformen der vorliegenden Erfindung aufweist.
  • Mit Verweis auf 7 ist in einer Halbleiterfinne 700 eine diskrete Kanalregion (C) angeordnet. Eine Source-Region (S) und eine Drain-Region (D) sind in der Halbleiterfinne 700 auf beiden Seiten der Kanalregion (C) angeordnet. Die diskrete Kanalregion der Halbleiterfinne 700 weist eine Stromflussrichtung entlang der Richtung einer uniaxialen Zugspannung (Pfeile, die voneinander weg zeigen), von der Source-Region (S) zur Drain-Region (D) auf.
  • Mit Verweis auf 8 ist in einer Halbleiterfinne 800 eine diskrete Kanalregion (C) angeordnet. Eine Source-Region (S) und eine Drain-Region (D) sind in der Halbleiterfinne 800 auf beiden Seiten der Kanalregion (C) angeordnet. Die diskrete Kanalregion der Halbleiterfinne 800 weist eine Stromflussrichtung entlang der Richtung einer uniaxialen Druckspannung (Pfeile, die zueinander hin zeigen), von der Source-Region (S) zur Drain-Region (D) auf.
  • Dementsprechend können die hierin beschriebenen Ausführungsformen umgesetzt werden, um die Transistormobilität und den Antriebsstrom zu verbessern, was eine schnellere Durchführung von Schaltungen und Chips erlaubt. Spannungsmessungen aus Transmissionselektronenmikrograph- (TEM) Proben zeigen eine Modulierung der Kanalspannung mit dem oben beschriebene dielektrischen Stopfenprozess.
  • Beispielsweise enthält 9A einen Plot 900. der eine durchschnittliche Kanalspannung entlang der Ebene [110] über oberen 40 Nanometern der Finne zeigt, ohne die dielektrischen Stecker nach Ausführungsformen zu enthalten, die hierin beschrieben sind, während 9B einen Plot 950 enthält, der eine durchschnittliche Kanalspannung entlang der Ebene [110] über oberen 40 Nanometer einer Finne zeigt die dielektrische Stopfen nach den hierin beschriebenen Ausführungsformen enthält. Der Plot 900 zeigt eine Durchschnittspannungsverlust von etwa 0,1%, während der Plot 950 einen Durchschnittsspannungszuwachs von etwa 0,3% zeigt.
  • Es versteht sich, dass die Lagen und Materialien, die hierin beschrieben sind und in der gesamten vorliegenden Offenbarung verwendet werden, auf oder über einem darunterliegenden Halbleitersubstrat oder einer -struktur geformt sind. In einer Ausführungsform stellt ein darunterliegendes Halbleitersubstrat ein allgemeines Werkstückobjekt dar, das zur Herstellung integrierter Schaltungen verwendet wird. Das Halbleitersubstrat enthält oft einen Wafer oder ein anderes Stück Silizium oder ein anderes Halbleitermaterial. Geeignete Halbleitersubstrate enthalten, sind aber nicht beschränkt auf Einzelkristallsilizium, polykristallines Silizium und Silizium auf Isolator (SOI), sowie ähnliche Substrate, die aus anderen Halbleitermaterialien geformt sind, wie etwa germaniumbasierte Materialien oder Materialien der Gruppe 111-V. Das Substrat kann auch Halbleitermaterialien, Metalle, Dielektrika, Dotiermittel und andere Materialen enthalten, die üblicherweise in Halbleitersubstraten vorgefunden werden.
  • In einer Ausführungsform, die während der vorliegenden Beschreibung verwendet wird, besteht ein Zwischenlagendielektrikums- (ILD) Material, wie etwa das Material der ILD-Lagen 212 und/oder 470, aus einer oder enthält eine Lage eines dielektrischen oder isolierenden Materials. Beispiele geeigneter Dielektrika enthalten, sind aber nicht beschränkt auf Oxide von Silizium (z. B. Siliziumdioxid (SiO2)), dotierte Oxide von Silizium, fluoridierte Oxide von Silizium, kohlenstoffdotierte Oxide von Silizium, verschiedene Dielektrika mit geringem k-Wert, die in der Technik bekannt sind, und Kombinationen daraus. Das Zwischenlagendielektrikum kann durch konventionelle Techniken geformt sein, wie etwa beispielsweise chemische Dampfphasenabscheidung (CVD), physische Dampfphasenabscheidung (PVD) oder andere Abscheidungsverfahren.
  • In einer Ausführungsform, die auch in der vorliegenden Beschreibung verwendet wird, besteht das Metalllinien- oder Verbindungslinienmaterial (und Durchkontaktierungsmaterial) aus einer oder mehr Metall- oder anderen leitfähigen Strukturen. Ein häufiges Beispiel ist die Verwendung von Kupferlinien und -strukturen, die Barrierelagen zwischen dem Kupfer und dem umgebenden ILD-Material enthalten können. Wie hierin verwendet, enthält der Begriff Metall Legierungen, Stapel und andere Kombinationen mehrerer Metalle. Beispielsweise können die Metallverbindungslinien Barrierelagen (z. B. Lagen, die eines oder mehr aus Ta, TaN, Ti oder TiN enthalten), Stapel verschiedener Metalle oder Legierungen usw. enthalten. So können die Verbindungslinien eine Einzelmateriallage sein oder aus verschiedenen Lagen geformt werden, einschließlich leitfähiger Auskleidungslagen und Fülllagen. Jeder geeignete Abscheidungsprozess, wie etwa Elektroplattierung, chemische Dampfphasenabscheidung oder physische Dampfphasenabscheidung, kann verwendet werden, um Verbindungslinien zu bilden. In einer Ausführungsform bestehen die Verbindungslinien aus einem leitfähigen Material wie etwa, aber nicht beschränkt auf, Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder den Legierungen. Die Verbindungslinien werden in der Technik auch manchmal als Spuren, Drähte, Leitungen, Metall oder einfach als Verbindung bezeichnet.
  • In einer Ausführungsform, wie ebenfalls in der vorliegenden Beschreibung durchgehend verwendet, bestehen Hartmaskenmaterialien, Abdecklagen oder Stopfen aus Dielektrika, die sich von dem Zwischenlagendielektrikum unterscheiden. In einer Ausführungsform können verschiedene Hartmasken-, Abdeckungs- oder Stopfenmaterialien in verschiedene Regionen verwendet werden, um verschiedene Wachstums- oder Ätzselektivität zueinander und zu den zugrundeliegenden dielektrischen und Metalllagen bereitstellen. In einigen Ausführungsformen enthält eine Hartmaskenlage, Abdeck- oder Stopfenlage eine Lage eines Nitrids von Silizium (z. B. Siliziumnitrid) oder eine Lage eines Oxids von Silizium, oder beides, oder eine Kombination daraus. Andere geeignete Materialien können kohlenstoffbasierte Materialien enthalten. Andere Hartmasken-, Abdeckungs- oder Stopfenlagen, die in der Technik bekannt sind, können abhängig von der speziellen Umsetzung verwendet werden. Die Hartmasken-, Abdeck- oder Stopfenlagen können durch CVD, PVD oder andere Abscheidungsverfahren verwendet werden.
  • In einer Ausführungsform, wie ebenfalls während der gesamten vorliegenden Beschreibung verwendet, werden lithographische Operationen unter Verwendung von 193 nm-Immersionslitho (i193), EUV und/oder EBDW-Lithografie oder dergleichen durchgeführt. Ein Positive-Tone- oder Negative-Tone-Resist kann verwendet werden. In einer Ausführungsform ist eine lithographische Maske eine dreilagige Maske, die aus einem topografischen Maskierungsabschnitt, einer Antireflexionsbeschichtungs- (ARC) Lage, und einer Photoresistlage besteht. In einer bestimmten solchen Ausführungsform ist der topographische Maskierungsabschnitt eine Kohlenstoffhartmasken- (CHM) Lage und die Antireflexionsbeschichtungslage ist eine Silizium-ARC-Lage.
  • Ausführungsformen, die hierin offenbart sind, können verwendet werden, um eine große Vielzahl verschiedener Arten integrierte Schaltungen und/oder mikroelektronischer Vorrichtungen herzustellen. Beispiele solcher integrierten Schaltungen enthalten, sind aber nicht beschränkt auf Prozessoren, Chipsetkomponenten, Grafikprozessoren, digitale Signalprozessoren, Microcontroller und dergleichen. In anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Weiterhin können die integrierten Schaltungen oder anderen mikroelektronischen Vorrichtungen in einer großen Vielzahl elektronischer Vorrichtungen verwendet werden, die in der Technik bekannt sind. Beispielsweise in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, persönlichen Elektronikgeräten usw. Die integrierten Schaltungen können mit einem Bus und anderen Komponente in dem System gekoppelt werden. Beispielsweise kann ein Prozessor über einen oder mehr Busse mit einem Speicher, einem Chipset usw. gekoppelt werden. Jeder der Prozessor, des Speichers und des Chipsets kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 10 illustriert eine Rechnervorrichtung 1000 nach einer Umsetzung einer Ausführungsform der vorliegenden Erfindung. Die Rechnervorrichtung 1000 enthält eine Platine 1002. Die Platine 1002 kann eine Anzahl von Komponenten enthalten, einschließlich, aber nicht beschränkt auf, einen Prozessor 1004 und mindestens einen Kommunikationschip 1006. Der Prozessor 1004 ist physisch und elektrisch mit der Platine 1002 gekoppelt. In einigen Umsetzungen ist der mindestens eine Kommunikationschip 1006 ebenfalls physisch und elektrisch mit der Platine 1002 gekoppelt. In weiteren Umsetzungen ist der Kommunikationschip 1006 ein Teil des Prozessors 1004.
  • Abhängig von den Anwendungen kann die Rechnervorrichtung 1000 andere Komponenten enthalten, die physisch und elektrisch mit der Platine 1002 gekoppelt sein können, aber nicht müssen. Diese anderen Komponenten enthalten, sind aber nicht beschränkt auf flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flashspeicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, ein Chipset, eine Antenne, eine Anzeige, eine Touchscreenanzeige, einen Touchscreencontroller, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärkter, eine Global-Positioning-System- (GPS) Vorrichtung, einen Kompass, einen Beschleunigungsmesser, en Gyroskop, einen Lautsprecher, eine Kamera und eine Massespeichervorrichtung (wie etwa eine Festplatte, Compact Disk (CD), Digital Versatile Disk (DVD) und so weiter).
  • Der Kommunikationschip 1006 ermöglicht die drahtlose Kommunikation für die Übertragung von Daten an und von der Rechnervorrichtung 1000. Der Begriff „drahtlose“ und seine Ableitungen kann verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium zu kommunizieren. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Kabel enthalten, auch, wenn sie dies in einigen Ausführungsformen möglicherweise nicht tun. Der Kommunikationschip 1006 kann jeden aus einer Reihe von Drahtlosstandards oder -protokollen umsetzen, einschließlich, aber nicht beschränkt auf Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie viele andern Drahtlosprotokolle, die als 3G, 4G, 5G, und darüber hinaus bezeichnet sind. Die Rechnervorrichtung 1000 kann mehrere Kommunikationschips 1006 enthalten. Beispielsweise kann ein erster Kommunikationschip 1006 für Drahtloskommunikationen mit kürzerer Reichweite vorgesehen sein, wie etwa Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann für Drahtloskommunikationen wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere vorgesehen sein.
  • Der Prozessor 1004 der Rechnervorrichtung 1000 enthält ein integriertes Schaltungsdie, das in dem Prozessor 1004 gepackt ist. Das integrierte Schaltungsdie des Prozessors 1004 kann eine oder mehr Strukturen enthalten, wie etwa die Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen, die nach Umsetzungen von Ausführungsformen der vorliegenden Erfindung aufgebaut sind. Der Begriff „Verarbeitungsvorrichtung“ oder „Prozessor“ kann sich auf jede Vorrichtung oder jeden Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 1006 enthält auch ein integriertes Schaltungsdie, das in den Kommunikationschip 1006 gepackt ist. Das integrierte Schaltungsdie des Kommunikationschips 1006 kann eine oder mehr Strukturen enthalten, wie etwa die Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen, die nach Umsetzungen von Ausführungsformen der vorliegenden Erfindung aufgebaut sind.
  • In weiteren Umsetzungen kann eine andere Komponente, die in der Rechnervorrichtung 1000 aufgenommen ist, ein integriertes Schaltungsdie enthalten, das eine oder Strukturen enthält, wie etwa Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen, die nach Umsetzungen von Ausführungsformen der vorliegenden Erfindung aufgebaut sind.
  • In verschiedenen Umsetzungen kann die Rechnervorrichtung 1000 ein Laptop, ein Netbook, eine Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settopbox, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikplayer oder ein digitaler Videorecorder sein. In weiteren ausführungsformen kann die Rechnervorrichtung 1000 jede andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 11 illustriert einen Interposer 1100, der eine oder mehr Ausführungsformen der vorliegenden Erfindung enthält. Der Interposer 1100 ist ein eingreifendes Substrat, das verwendet wird, ein erstes Substrat 1102 zu einem zweiten Substrat 1104 zu überbrücken. Das erste Substrat 1102 kann beispielsweise ein integriertes Schaltungsdie sein. Das zweite Substrat 1104 kann beispielsweise ein Speichermodul, ein Computer-Motherboard oder ein anderes integriertes Schaltungsdie sein. Allgemein ist der Zweck eines Interposers 1100 die Verbreitung einer Verbindung auf einen größeren Abstand verteilen oder die Umleitung einer Verbindung auf eine andere Verbindung. Beispielsweise kann ein Interposer 1100 das integrierte Schaltungsdie mit einem Ball-Grid-Array (BGA) 1106 koppeln, das nachfolgend mit dem zweiten Substrat 1104 gekoppelt werden kann. In einigen Ausführungsformen sind das erste und zweite Substrat 1102/1104 mit gegenüberliegenden Seiten des Interposers 1100 verbunden. In anderen Ausführungsformen sind das erste und zweite Substrat 1102/1104 mit derselben Seite des Interposers 1100 verbunden. Und in weiteren Ausführungsformen sind drei oder mehr Substrate mittels des Interposers 1100 miteinander verbunden.
  • Der Interposer 1100 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem keramischen Material oder einem Polymermaterial wie etwa Polyimid gebildet sein. In weiteren Umsetzungen kann der Interposer aus anderen steifen oder flexiblen Materialien gebildet sein, die dieselben Materialien enthalten können, die oben für die Verwendung in einem Halbleitersubstrat beschrieben sind, wie etwa Silizium, Germanium und andere Materialien der Gruppe III-V und Gruppe IV.
  • Der Interposer kann Metallverbindungen 1108 und Durchkontaktierungen 1110 enthalten, einschließlich, aber nicht beschränkt auf Durch-Silizium Durchkontaktierungen (TSVs) 1112. Der Interposer 1100 kann ferner eingebettete Vorrichtungen 1114 enthalten, einschließlich passiver und aktiver Vorrichtungen. Solche Vorrichtungen enthalten, sind aber nicht beschränkt auf Kondensatoren, Entkoppelungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren, und elektrostatische Ableitungs- (ESD) Vorrichtungen. Komplexere Vorrichtungen wie Funkfrequenz- (RF) Vorrichtungen, Leistungsverstärker, Leistungsmanagementvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen können ebenfalls an dem Interposer 1100 gebildet sein. Nach Ausführungsformen der Erfindung können hierin offenbarte Vorrichtungen oder Prozesse zur Herstellung des Interposers 1100 oder zur Herstellung von Komponenten verwendet werden, die in dem Interposer 1100 enthalten sind.
  • Daher enthalten Ausführungsformen der vorliegenden Erfindung Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen, und Verfahren zur Herstellung von Halbleitervorrichtungen, die finnenendspannungsinduzierende Merkmale aufweisen.
  • Beispielhafte Ausführungsform 1: Eine Halbleiterstruktur enthält eine Halbleiterfinne, die durch eine Grabenisolierungsregion über einem Substrat vorspringt. Die Halbleiterfinne weist eine obere Fläche, ein erstes Ende, ein zweites Ende und ein Paar Seitenwände zwischen dem ersten Ende und dem zweiten Ende auf. Eine Gate-Elektrode befindet sich über einer Region der oberen Fläche und lateral angrenzend an eine Region des Paars Seitenwände der Halbleiterfinne. Die Gate-Elektrode befindet sich zwischen dem ersten Ende und dem zweiten Ende der Halbleiterfinne. Ein erster dielektrischer Stopfen befindet sich an dem ersten Ende der Halbleiterfinne. Ein zweiter dielektrischer Stopfen befindet sich an dem zweiten Ende der Halbleiterfinne. Der erste und zweite dielektrische Stopfen enthalten je ein erstes Dielektrikum lateral um und unter einem zweiten Dielektrikum, das sich von dem ersten Dielektrikum unterscheidet.
  • Beispielhafte Ausführungsform 2: Die Halbleiterstruktur der beispielhaften Ausführungsform 1, wobei das erste Dielektrikum Siliziumnitrid ist und das zweite Halbleitermaterial Siliziumoxid ist.
  • Beispielhafte Ausführungsform 3: Die Halbleiterstruktur der beispielhaften Ausführungsform 1 oder 2, wobei das erste Dielektrikum ferner über dem zweiten Dielektrikum ist.
  • Beispielhafte Ausführungsform 4: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 1 oder 2, wobei der erste und zweite dielektrische Stopfen je ferner ein drittes Dielektrikum über dem zweiten Dielektrikum und zwischen Abschnitten des ersten Halbleitermaterials enthalten, und sich das dritte Dielektrikum von dem ersten und zweiten Dielektrikum unterscheidet.
  • Beispielhafte Ausführungsform 5: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 1, 2, 3 oder 4, wobei der erste und zweite dielektrische Stopfen je in einem entsprechenden Graben angeordnet sind, der in einer Zwischenlagendielektrikumslage angeordnet ist.
  • Beispielhafte Ausführungsform 6: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 5, wobei jeder entsprechende Graben einen dielektrischen Seitenwandabstandhalter enthält.
  • Beispielhafte Ausführungsform 7: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 1, 2, 3, 4, 5 oder 6, ferner enthaltend eine erste Source/Drain-Region zwischen der Gate-Elektrode und dem ersten dielektrischen Stopfen an dem ersten Ende der Halbleiterfinne, und eine zweite Source/Drain-Region zwischen der Gate-Elektrode und dem zweiten dielektrischen Stopfen an dem zweiten Ende der Halbleiterfinne.
  • Beispielhafte Ausführungsform 8: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 7, wobei die ersten und zweiten Source/Drain-Regionen eingebettete Source/Drain-Regionen sind, die ein Halbleitermaterial enthalten, das sich von der Halbleiterfinne unterscheidet.
  • Beispielhafte Ausführungsform 9: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7 oder 8, wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen beide frei von Hohlräumen sind.
  • Beispielhafte Ausführungsform 10: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8 oder 9, wobei einer oder beide des erste dielektrischen Stopfen und des zweiten dielektrischen Stopfen tiefer in dem Substrat liegt, als die Halbleiterfinne.
  • Beispielhafte Ausführungsform 11: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die Region der oberen Fläche und die Region des Paars Seitenwände der Halbleiterfinne eine Kanalregion einer Halbleitervorrichtung vom Typ N definieren, und wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen eine uniaxiale Zugspannung auf die Kanalregion induzieren.
  • Beispielhafte Ausführungsform 12: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die Region der oberen Fläche und die Region des Paars Seitenwände der Halbleiterfinne eine Kanalregion einer Halbleitervorrichtung vom Typ P definieren, und wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen eine uniaxiale Druckspannung auf die Kanalregion induzieren.
  • Beispielhafte Ausführungsform 13: Eine Halbleiterstruktur enthält eine Halbleiterfinne, die durch eine Grabenisolierungsregion über einem Substrat vorspringt. Die Halbleiterfinne weist eine obere Fläche, ein erstes Ende, ein zweites Ende und ein Paar Seitenwände zwischen dem ersten Ende und dem zweiten Ende auf. Eine Gate-Elektrode befindet sich über einer Region der oberen Fläche und lateral angrenzend an eine Region des Paars Seitenwände der Halbleiterfinne. Die Gate-Elektrode befindet sich zwischen dem ersten Ende und dem zweiten Ende der Halbleiterfinne. Ein erster dielektrischer Stopfen befindet sich an dem ersten Ende der Halbleiterfinne. Ein zweiter dielektrischer Stopfen befindet sich an dem zweiten Ende der Halbleiterfinne. Der erste dielektrische Stopfen und der zweite dielektrische Stopfen sind beide frei von Hohlräumen.
  • Beispielhafte Ausführungsform 14: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 13, wobei der erste und zweite dielektrische Stopfen je in einem entsprechenden Graben angeordnet sind, der in einer Zwischenlagendielektrikumslage angeordnet ist.
  • Beispielhafte Ausführungsform 15: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 14, wobei jeder entsprechende Graben einen dielektrischen Seitenwandabstandhalter enthält.
  • Beispielhafte Ausführungsform 16: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 13, 14 oder 15, ferner enthaltend eine erste Source/Drain-Region zwischen der Gate-Elektrode und dem ersten dielektrischen Stopfen an dem ersten Ende der Halbleiterfinne, und eine zweite Source/Drain-Region zwischen der Gate-Elektrode und dem zweiten dielektrischen Stopfen an dem zweiten Ende der Halbleiterfinne.
  • Beispielhafte Ausführungsform 17: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 16, wobei die ersten und zweiten Source/Drain-Regionen eingebettete Source/Drain-Regionen sind, die ein Halbleitermaterial enthalten, das sich von der Halbleiterfinne unterscheidet.
  • Beispielhafte Ausführungsform 18: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 13, 14, 15, 16 oder 17, wobei einer oder beide des erste dielektrischen Stopfen und des zweiten dielektrischen Stopfen tiefer in dem Substrat liegt, als die Halbleiterfinne.
  • Beispielhafte Ausführungsform 19: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 13, 14, 15, 16, 17 oder 18, wobei die Region der oberen Fläche und die Region des Paars Seitenwände der Halbleiterfinne eine Kanalregion einer Halbleitervorrichtung vom Typ N definieren, und wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen eine uniaxiale Zugspannung auf die Kanalregion induzieren.
  • Beispielhafte Ausführungsform 20: Die Halbleiterstruktur aus der beispielhaften Ausführungsform 13, 14, 15, 16, 17 oder 18, wobei die Region der oberen Fläche und die Region des Paars Seitenwände der Halbleiterfinne eine Kanalregion einer Halbleitervorrichtung vom Typ P definieren, und wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen eine uniaxiale Druckspannung auf die Kanalregion induzieren.
  • Beispielhafte Ausführungsform 21: Ein Verfahren zur Herstellung einer Halbleiterstruktur enthält die Formung einer Halbleiterfinne, die durch eine Grabenisolierungsregion über einem Substrat vorspringt. Wobei die Halbleiterfinne eine obere Fläche, ein erstes Ende, ein zweites Ende und ein Paar Seitenwände zwischen dem ersten Ende und dem zweiten Ende aufweist. Mehrere Dummygate-Strukturen sind über der Halbleiterfinne geformt und voneinander durch eine Zwischenlagendielektrikums (ILD)- Lage getrennt. Eine erste der mehreren Dummygate-Strukturen befindet sich an dem ersten Ende der Halbleiterfinne. Eine zweite der mehreren Dummygate-Strukturen über einer Region der oberen Fläche und lateral angrenzend an eine Region des Paars Seitenwände der Halbleiterfinne. Eine dritte der mehreren Dummygate-Strukturen an dem zweiten Ende der Halbleiterfinne. Eine erste und die dritte der mehreren Dummygate-Strukturen werden entfernt, nicht aber die zweite der mehreren Dummygate-Strukturen. Die Entfernung der dritten der mehreren Dummygate-Strukturen formt einen ersten Graben in der ILD-Lage an dem ersten Ende der Halbleiterfinne und formt einen zweiten Graben in der ILD- Lage an dem zweiten Ende der Halbleiterfinne. Ein erster dielektrischer Stopfen wird in dem ersten Graben und ein zweiter dielektrischer Stopfen wird in dem zweiten Graben geformt. Die Formung des ersten und zweiten dielektrischen Stopfens enthält die Formung eines ersten Dielektrikums entlang von Seitenwänden und Böden der ersten und zweiten Gräben, und die Formung eines zweiten Dielektrikums zwischen dem ersten Dielektrikum entlang der Seitenwände der ersten und zweiten Gräben und an der ersten dielektrischen Lage an den Böden der ersten und zweiten Gräben. Das zweite Dielektrikum unterscheidet sich von dem ersten Dielektrikum.
  • Beispielhafte Ausführungsform 22: Das Verfahren aus der beispielhaften Ausführungsform 21, wobei die erste der mehreren Dummygate-Strukturen über einem Abschnitt des ersten Endes und einem ersten Abschnitt der oberen Fläche der Halbleiterfinne geformt ist, und die dritte der mehreren Dummygate-Strukturen über einem Abschnitt des zweiten Endes und einem zweiten Abschnitt der oberen Fläche der Halbleiterfinne geformt ist.
  • Beispielhafte Ausführungsform 23: Das Verfahren nach der beispielhaften Ausführungsform 21 oder 22, ferner enthaltend, nach der Formung des ersten und zweiten dielektrischen Stopfens, die Entfernung der zweiten oder mehr Dummygate-Strukturen zur Formung eines dritten Grabens zwischen dem ersten Ende und dem zweiten Ende der Halbleiterfinne, und die Formung einer permanenten Gate-Elektrode in dem dritten Graben, wobei die permanente Gate-Elektrode über der Region der oberen Fläche und lateral angrenzend an die Region des Paars Seitenwände der Halbleiterfinne liegt.
  • Beispielhafte Ausführungsform 24: Das Verfahren der beispielhafte Ausführungsform 21, 22 oder 23, wobei die Formung des zweiten Dielektrikums des ersten und zweiten dielektrischen Stopfens die Ablagerung eines fließfähigen Siliziumdioxidvorläufers in den ersten und zweiten Gräben und an der ersten dielektrischen Lage an den Böden der ersten und zweiten Gräben, die Umwandlung des Vorläufers in Siliziumdioxid und die Härtung des Siliziumoxidmaterials zum Verringern eines Volumens des Siliziumoxidmaterials enthält.
  • Beispielhafte Ausführungsform 25: Das Verfahren der beispielhaften Ausführungsform 21, 22, 23 oder 24, wobei die Formung des ersten und zweiten dielektrischen Stopfens ferner die Formung eines dritten Dielektrikums an dem zweiten Dielektrikum enthält.

Claims (25)

  1. Halbleiterstruktur, umfassend: eine Halbleiterfinne, die durch eine Grabenisolierungsregion über einem Substrat vorspringt, wobei die Halbleiterfinne eine obere Fläche, ein erstes Ende, ein zweites Ende und ein Paar Seitenwände zwischen dem ersten Ende und dem zweiten Ende aufweist; eine Gate-Elektrode über einer Region der oberen Fläche und lateral angrenzend an eine Region des Paars Seitenwände der Halbleiterfinne, die Gate-Elektrode zwischen dem ersten Ende und dem zweiten Ende der Halbleiterfinne; einen ersten dielektrischen Stopfen an dem ersten Ende der Halbleiterfinne; und einen zweiten dielektrischen Stopfen an dem zweiten Ende der Halbleiterfinne, wobei der erste und zweite dielektrische Stopfen je ein erstes Dielektrikum lateral um und unter einem zweiten Dielektrikum umfassen, das sich von dem ersten Dielektrikum unterscheidet.
  2. Halbleiterstruktur nach Anspruch 1, wobei das erste Dielektrikum Siliziumnitrid ist und das zweite Halbleitermaterial Siliziumoxid ist.
  3. Halbleiterstruktur nach Anspruch 1, wobei das erste Dielektrikum ferner über dem zweiten Dielektrikum sich befindet.
  4. Halbleiterstruktur nach Anspruch 1, wobei der erste und zweite dielektrische Stopfen je ferner ein drittes Dielektrikum über dem zweiten Dielektrikum und zwischen Abschnitten des ersten Halbleitermaterials umfassen, und sich das dritte Dielektrikum von dem ersten und zweiten Dielektrikum unterscheidet.
  5. Halbleiterstruktur nach Anspruch 1, wobei der erste und zweite dielektrische Stopfen je in einem entsprechenden Graben angeordnet sind, der in einer Zwischenlagendielektrikumslage angeordnet ist.
  6. Halbleiterstruktur nach Anspruch 5, wobei jeder entsprechende Graben einen dielektrischen Seitenwandabstandhalter umfasst.
  7. Halbleiterstruktur nach Anspruch 1, ferner umfassend: eine erste Source/Drain-Region zwischen der Gate-Elektrode und dem ersten dielektrischen Stopfen an dem ersten Ende der Halbleiterfinne; und eine zweite Source/Drain-Region zwischen der Gate-Elektrode und dem zweiten dielektrischen Stopfen an dem zweiten Ende der Halbleiterfinne.
  8. Halbleiterstruktur nach Anspruch 7, wobei die ersten und zweiten Source/Drain-Regionen eingebettete Source/Drain-Regionen sind, die ein Halbleitermaterial umfassen, das sich von der Halbleiterfinne unterscheidet.
  9. Halbleiterstruktur nach Anspruch 1, wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen beide frei von Hohlräumen sind.
  10. Halbleiterstruktur nach Anspruch 1, wobei einer oder beide des ersten dielektrischen Stopfens und des zweiten dielektrischen Stopfens tiefer in dem Substrat liegt, als die Halbleiterfinne.
  11. Halbleiter nach Anspruch 1, wobei die Region der oberen Fläche und die Region des Paars Seitenwände der Halbleiterfinne eine Kanalregion einer Halbleitervorrichtung vom Typ N definieren, und wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen eine uniaxiale Zugspannung auf die Kanalregion induzieren.
  12. Halbleiter nach Anspruch 1, wobei die Region der oberen Fläche und die Region des Paars Seitenwände der Halbleiterfinne eine Kanalregion einer Halbleitervorrichtung vom Typ P definieren, und wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen eine uniaxiale Druckspannung auf die Kanalregion induzieren.
  13. Halbleiterstruktur, umfassend: eine Halbleiterfinne, die durch eine Grabenisolierungsregion über einem Substrat vorspringt, wobei die Halbleiterfinne eine obere Fläche, ein erstes Ende, ein zweites Ende und ein Paar Seitenwände zwischen dem ersten Ende und dem zweiten Ende aufweist; eine Gate-Elektrode über einer Region der oberen Fläche und lateral angrenzend an eine Region des Paars Seitenwände der Halbleiterfinne, die Gate-Elektrode zwischen dem ersten Ende und dem zweiten Ende der Halbleiterfinne ; einen ersten dielektrischer Stopfen an dem ersten Ende der Halbleiterfinne; und einen zweiten dielektrischen Stopfen an dem zweiten Ende der Halbleiterfinne, wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen beide frei von Hohlräumen sind.
  14. Halbleiterstruktur nach Anspruch 13, wobei der erste und zweite dielektrische Stopfen je in einem entsprechenden Graben angeordnet sind, der in einer Zwischenlagendielektrikumslage angeordnet ist.
  15. Halbleiterstruktur nach Anspruch 14, wobei jeder entsprechende Graben einen dielektrischen Seitenwandabstandhalter umfasst.
  16. Halbleiterstruktur nach Anspruch 13, ferner umfassend: eine erste Source/Drain-Region zwischen der Gate-Elektrode und dem ersten dielektrischen Stopfen an dem ersten Ende der Halbleiterfinne; und eine zweite Source/Drain-Region zwischen der Gate-Elektrode und dem zweiten dielektrischen Stopfen an dem zweiten Ende der Halbleiterfinne.
  17. Halbleiterstruktur nach Anspruch 16, wobei die ersten und zweiten Source/Drain-Regionen eingebettete Source/Drain-Regionen sind, die ein Halbleitermaterial umfassen, das sich von der Halbleiterfinne unterscheidet.
  18. Halbleiterstruktur nach Anspruch 13, wobei einer oder beide des ersten dielektrischen Stopfens und des zweiten dielektrischen Stopfens tiefer in dem Substrat liegt, als die Halbleiterfinne.
  19. Halbleiter nach Anspruch 13, wobei die Region der oberen Fläche und die Region des Paars Seitenwände der Halbleiterfinne eine Kanalregion einer Halbleitervorrichtung vom Typ N definieren, und wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen eine uniaxiale Zugspannung auf die Kanalregion induzieren.
  20. Halbleiter nach Anspruch 13, wobei die Region der oberen Fläche und die Region des Paars Seitenwände der Halbleiterfinne eine Kanalregion einer Halbleitervorrichtung vom Typ P definieren, und wobei der erste dielektrische Stopfen und der zweite dielektrische Stopfen eine uniaxiale Druckspannung auf die Kanalregion induzieren.
  21. Verfahren zur Herstellung einer Halbleiterstruktur, das Verfahren umfassend: Formung einer Halbleiterfinne, die durch eine Grabenisolierungsregion über einem Substrat vorspringt, wobei die Halbleiterfinne eine obere Fläche, ein erstes Ende, ein zweites Ende und ein Paar Seitenwände zwischen dem ersten Ende und dem zweiten Ende aufweist; Formung mehrerer Dummygate-Strukturen über der Halbleiterfinne und durch eine Zwischenlagendielektrikums (ILD)- Lage, eine erste der mehreren Dummygate-Strukturen an dem ersten Ende der Halbleiterfinne, eine zweite der mehreren Dummygate-Strukturen über einer Region der oberen Fläche und lateral angrenzend an eine Region des Paars Seitenwände der Halbleiterfinne, und eine dritte der mehreren Dummygate-Strukturen an dem zweiten Ende der Halbleiterfinne voneinander getrennt; Entfernen der ersten und dritten der mehreren Dummygate-Strukturen, aber nicht der zweiten der mehreren Dummygate-Strukturen, wobei das Entfernen einen ersten Graben in der ILD-Lage an dem ersten Ende der Halbleiterfinne formt und einen zweiten Graben in der ILD- Lage an dem zweiten Ende der Halbleiterfinne formt; und Formen eines ersten dielektrischen Stopfens in dem ersten Graben und eines zweiten dielektrischen Stopfens in dem zweiten Graben, wobei die Formung des ersten und zweiten dielektrischen Stopfens umfasst: Formung eines ersten Dielektrikums entlang von Seitenwänden und Böden der ersten und zweiten Gräben; und Formung eines zweiten Dielektrikums zwischen dem ersten Dielektrikum entlang der Seitenwände der ersten und zweiten Gräben und an der ersten dielektrischen Lage an den Böden der ersten und zweiten Gräben, wobei sich das zweite Dielektrikum von dem ersten Dielektrikum unterscheidet.
  22. Verfahren nach Anspruch 21, wobei die erste der mehreren Dummygate-Strukturen über einem Abschnitt des ersten Endes und einem ersten Abschnitt der oberen Fläche der Halbleiterfinne geformt ist, und die dritte der mehreren Dummygate-Strukturen über einem Abschnitt des zweiten Endes und einem zweiten Abschnitt der oberen Fläche der Halbleiterfinne geformt ist.
  23. Verfahren nach Anspruch 21, ferner umfassend: nach der Formung der ersten und zweiten dielektrischen Stopfen, Entfernen der zweiten der mehreren Dummygate-Strukturen zur Formung eines dritten Grabens zwischen dem ersten Ende und dem zweiten Ende der Halbleiterfinne; und Formung einer permanenten Gate-Elektrode in dem dritten Graben, wobei sich die permanente Gate-Elektrode über der Region der oberen Fläche und lateral angrenzend an die Region des Paars Seitenwände der Halbleiterfinne befindet.
  24. Verfahren nach Anspruch 21, wobei die Formung des zweiten Dielektrikums der ersten und zweiten dielektrischen Stopfen umfasst: Ablagerung eines fließfähigen Siliziumdioxidvorläufers in den ersten und zweiten Gräben und an der ersten dielektrischen Lage an den Böden der ersten und zweiten Gräben; Umwandlung des fließfähigen Siliziumdioxidvorläufers in Siliziumdioxid; und Härtung des Siliziumoxidmaterials zum Verringern eines Volumens des Siliziumoxidmaterials.
  25. Verfahren nach Anspruch 21, wobei die Formung der ersten und zweiten dielektrischen Stopfen ferner umfasst: Formung eines dritten Dielektrikums auf dem zweiten Dielektrikum.
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