JP6849199B2 - フィン端部応力誘起フィーチャを有する半導体デバイス - Google Patents

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Description

本発明の実施形態は、半導体デバイスおよび半導体加工、特に、フィン端部応力誘起フィーチャを有する半導体デバイスおよびフィン端部応力誘起フィーチャを有する半導体デバイスの製造方法の分野におけるものである。
過去数十年にわたり、集積回路内のフィーチャのスケーリングは、成長を続ける半導体産業を後押しする原動力となってきた。よりいっそう微細なフィーチャにスケーリングすることにより、半導体チップの限られた面積における機能ユニットの密度を大きくすることが可能となる。例えば、トランジスタのサイズを縮小することで、より多数のメモリまたはロジックデバイスをチップ上に組み込むことが可能となり、製造される製品の収容能力が大きくなる。しかしながら、これまで以上に大きな収容能力に推し進めるには、課題が無いわけではない。各デバイスの性能を最適化する必要性がますます重要となる。
集積回路デバイスの製造において、デバイス寸法がスケールダウンを続けるに伴い、トライゲートトランジスタなどのマルチゲートトランジスタがより広く普及するようになった。従来のプロセスでは、トライゲートトランジスタは一般に、バルクシリコン基板またはシリコン・オン・インシュレータ基板のいずれかの基板上に製造される。場合によっては、より低コストであり、またより複雑性の低いトライゲート製造プロセスが可能になるという理由から、バルクシリコン基板が好まれる。
しかしながら、マルチゲートトランジスタのスケーリングには、考慮すべき事項がないわけではない。マイクロ電子回路のこれらの基本構築ブロックの寸法が低減されるに伴い、デバイス寸法が１０ナノメートル（１０ｎｍ）ノード未満にスケーリングする中で移動度の向上および短チャネル制御を維持することが、デバイス製造における課題となる。
トランジスタの移動度を向上させるべく、多数の様々な技法が試みられてきた。しかしながら、半導体デバイスにおける電子および／または正孔の移動度の面では、以前として顕著な向上が必要とされている。
継ぎ目または空隙を伴うフィン端部フィーチャを有する従来技術の半導体構造の断面図を例示する。
本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の断面図を例示する。
本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の製造方法における様々な工程を表す断面図を例示する。 本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の製造方法における様々な工程を表す断面図を例示する。 本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の製造方法における様々な工程を表す断面図を例示する。 本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の製造方法における様々な工程を表す断面図を例示する。 本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の製造方法における様々な工程を表す断面図を例示する。 本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の製造方法における様々な工程を表す断面図を例示する。
本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する非プレーナ型半導体デバイスの断面図を例示する。 本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する非プレーナ型半導体デバイスの（断面図のａ−ａ'軸に沿って切った）平面図を例示する。
本発明の別の実施形態に係るフィン端部応力誘起フィーチャを有する別の半導体構造の断面図を例示する。
本発明の別の実施形態に係るフィン端部応力誘起フィーチャを有する別の半導体構造の断面図を例示する。
本発明の一実施形態に係る引張単軸応力を有するフィンの斜視図を例示する。
本発明の一実施形態に係る圧縮単軸応力を有するフィンの斜視図を例示する。
本明細書に記載の実施形態に係る誘電体プラグを含まないフィンの上部４０ナノメートルにわたる［１１０］面に沿った平均チャネル応力を示すプロットを含む。
本明細書に記載の実施形態に係る誘電体プラグを含むフィンの上部４０ナノメートルにわたる［１１０］面に沿った平均チャネル応力を示すプロットを含む。
本発明の一実施形態の１つの実装例に係るコンピューティングデバイスを例示する。
本発明の１または複数の実施形態を含むインターポーザを例示する。
フィン端部応力誘起フィーチャを有する半導体デバイス、およびフィン端部応力誘起フィーチャを有する半導体デバイスの製造方法を説明する。以下の説明では、本発明の実施形態の完全な理解を提供するべく、具体的なインテグレーションおよび材料の様態などの多数の具体的な詳細を記載する。これらの具体的な詳細がなくとも本発明の実施形態が実施され得ることは、当業者には明らかであろう。他方、本発明の実施形態を不必要に不明瞭にしないよう、集積回路設計レイアウトなどの広く知られた特徴は詳細に説明しない場合もある。さらに、図に示す様々な実施形態は、例示的な図示であって必ずしも原寸通りに作図したものではないことを理解されたい。
以下の説明においては特定の術語を単に参考としての目的で用いる場合もあり、よってそれらに限定の意図はない。例えば、「上」、「下」、「上方」、および「下方」などの用語は、参照されている図面における方向を指す。「前」、「後」、「裏」、および「側」などの用語は、議論の対象とする構成要素について説明する記載および関連の図面を参照することによって明らかとなる、一貫した任意の基準フレーム内における構成要素の各部分の向きおよび／または位置を説明するものである。そのような術語には、上記で具体的に言及した文言、それらの派生語、および類似の趣旨の文言が含まれてよい。
１または複数の実施形態は、フィン型半導体デバイスの製造を対象とする。そのようなデバイスの性能向上は、ポリプラグ充填プロセスによって誘起されるチャネル応力を用いてなされる場合がある。実施形態は、ポリプラグ充填プロセスにおける材料特性を利用して、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）チャネルに機械的応力を誘起することを含んでよい。その結果、誘起された応力により、トランジスタの移動度および駆動電流を上昇させることができる。加えて、本明細書に記載のプラグ充填方法により、堆積の間に何らかの継ぎ目または空隙が形成されないようにすることが可能となる場合がある。
背景を説明すると、フィンに当接するプラグ充填物の固有の材料特性を操作することにより、チャネル内に応力を誘起することができる。１または複数の実施形態によれば、プラグ充填材料の組成、堆積、および後処理の条件を調整することにより、チャネル内の応力が調節されることで、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方で利点がもたらされる。加えて、そのようなプラグは、エピタキシャルソース／ドレインなどの他の一般的な応力印加技法と比較して、フィン基板内のより深くに位置することができる。そのような効果を実現するプラグ充填物の性質はまた、堆積の間における継ぎ目または空隙をなくし、プロセスの間における特定の欠陥モードを軽減する。
さらに背景を説明すると、現在のところポリプラグの意図的な応力エンジニアリング法は存在しない。エピタキシャルソース／ドレイン、ダミーポリゲート除去、応力ライナー等のような従来の応力印加法による応力の向上は、残念ながら、デバイスピッチが縮小するにつれて先細りになる傾向がある。上記のうち１または複数の課題に対処するものとして、本発明の１または複数の実施形態によれば、さらなる応力源がトランジスタ構造に組み込まれる。そのようなプロセスによる別のさらなる利点としては、より従来的な化学気相成長法でよく見られるプラグ内の継ぎ目または空隙をなくすことがあり得る。
応力を低下させる継ぎ目または空隙を伴うプラグ充填フィーチャを有する構造と、応力を低下させる継ぎ目または空隙を伴わないプラグ充填フィーチャを有する構造との比較として、図１は、継ぎ目または空隙を伴うフィン端部フィーチャを有する従来技術の半導体構造の断面図を例示し、一方で図２は、本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の断面図を例示する。
図１を参照すると、半導体構造１００は、基板１０４の上方の半導体フィン１０２を含む。半導体フィン１０２は、上面１０２Ａ、第１端部１０２Ｂ、第２端部１０２Ｃ、および第１端部１０２Ｂと第２端部１０２Ｃとの間の側壁対（１つを１０２Ｄとして示す）を有する。ゲート電極１０６は、半導体フィン１０２の、上面１０２Ａの一領域の上にあり、かつ側壁対１０２Ｄの一領域に横方向に隣接する。ゲート電極１０６は、半導体フィン１０２の第１端部１０２Ｂと第２端部１０２Ｃとの間にある。第１誘電体プラグ１０８Ａは、半導体フィン１０２の第１端部１０２Ｂにある。第２誘電体プラグ１０８Ｂは、半導体フィン１０２の第２端部１０２Ｃにある。第１誘電体プラグ１０８Ａおよび第２誘電体プラグ１０８Ｂは、各々、継ぎ目１０９を含む場合がある。
対照的に、図２を参照すると、半導体構造２００は、基板２０４の上方の半導体フィン２０２を含む。半導体フィン２０２は、上面２０２Ａ、第１端部２０２Ｂ、第２端部２０２Ｃ、および第１端部２０２Ｂと第２端部２０２Ｃとの間の側壁対（１つを２０２Ｄとして示す）を有する。ゲート電極２０６は、半導体フィン２０２の、上面２０２Ａの一領域の上にあり、かつ側壁対２０２Ｄの一領域に横方向に隣接する。ゲート電極２０６は、半導体フィン２０２の第１端部２０２Ｂと第２端部２０２Ｃとの間にある。第１誘電体プラグ２０８Ａは、半導体フィン２０２の第１端部２０２Ｂにある。第２誘電体プラグ２０８Ｂは、半導体フィン２０２の第２端部２０２Ｃにある。
図２に示す図は、フィン２０２の側壁２０２Ｄに接するゲート電極２０６を示すよう、フィン２０２のわずかに前方にあることを理解されたい。フィン２０２は、基板２０４の上方においてトレンチ分離領域を貫通して突出してよいことも理解されたい。図２の透視図ではそのようなトレンチ分離領域が見られないが、下記で説明する図４Ａに例示的なトレンチ分離領域を図示する。また、図２の図でも同じように見えるであろうが、図３Ｂに見られるように、１つの実施形態において、第１誘電体プラグ２０８Ａは、半導体フィン２０２の第１端部２０２Ｂの一部分の上に形成され、第２誘電体プラグ２０８Ｂは、半導体フィン２０２の第２端部２０２Ｃの一部分の上に形成される。しかしながら、別の実施形態において、第１誘電体プラグ２０８Ａは、半導体フィン２０２の第１端部２０２Ｂに形成されるがその上には形成されず、第２誘電体プラグ２０８Ｂは、半導体フィン２０２の第２端部２０２Ｃに形成されるがその上には形成されない。加えて、１つよりも多くのゲート電極２０６が、半導体フィン２０２に沿って第１誘電体プラグ２０８Ａと第２誘電体プラグ２０８Ｂとの間に含まれてよいことを理解されたい。
改めて図２を参照すると、第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂは、空隙または継ぎ目を含まない。そのような構成は、空隙無しの第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂ、または空隙の無い第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂを有する、として表現することができる。
これも図２に図示するように、一実施形態において、第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂの一方または両方が、半導体フィン２０２よりも、例えば量２９９だけ、基板２０４内のより深くにある。そのような構成は、ダミーゲート除去後にゲートトレンチを延設する置換ダミーゲートプロセスにおいて、ポリプラグ充填とも称されるゲートトレンチ充填の前に実現されてよい。
一実施形態において、図２に図示するように、第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂは各々、層間誘電体層２１２に配される対応するトレンチ２１０Ａおよび２１０Ｂ内にそれぞれ配される。１つのそのような実施形態において、トレンチ２１０Ａおよび２１０Ｂは各々、誘電体側壁スペーサ２１４を含む。同様に、一実施形態において、図２に図示するように、ゲート電極２０６が配されるトレンチ２１０Ｃは、誘電体側壁スペーサ２１６を含む。
一実施形態において、図３Ａ〜図３Ｆに関連してより詳細に下記で説明するように、また図３Ｆを参照して、第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂは各々、第１誘電体材料３０４とは異なる第２誘電体材料３０８の横方向の周囲および下方にある第１誘電体材料３０４を含む。１つのそのような実施形態において、第１誘電体材料３０４は窒化シリコンであり、第２誘電体材料３０８は酸化シリコンである。そのような具体的実施形態において、第１誘電体材料はさらに、例えば追加部分３１０として、第２誘電体材料３０８の上にある。しかしながら、別の具体的実施形態において、第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂは各々、第２誘電体材料３０８の上、および第１誘電体材料３０４の複数の部分の間にある第３誘電体材料をさらに含み、例えば３１０が異なる誘電体材料である場合のように、第３誘電体材料は第１誘電体材料および第２誘電体材料とは異なる。
改めて図２を参照すると、半導体構造２００は、半導体フィン２０２の第１端部２０２Ｂにおいてゲート電極２０６と第１誘電体プラグ２０８Ａとの間に第１ソース／ドレイン領域２１８Ａをさらに含む。第２ソース／ドレイン領域２１８Ｂは、半導体フィン２０２の第２端部２０２Ｃにおいてゲート電極２０６と第２誘電体プラグ２０８Ｂとの間にある。一実施形態において、第１ソース／ドレイン領域２１８Ａおよび第２ソース／ドレイン領域２１８Ｂは、埋め込みソース／ドレイン領域である。第１ソース／ドレイン領域２１８Ａおよび第２ソース／ドレイン領域２１８Ｂは、まずフィン２０２を部分的に除去し、次いで第１ソース／ドレイン領域２１８Ａおよび第２ソース／ドレイン領域２１８Ｂをエピタキシャル成長させることによって形成されることから、「埋め込みエピ」ソース・ドレイン領域と呼ばれる。埋め込みエピの第１ソース／ドレイン領域２１８Ａおよび第２ソース／ドレイン領域２１８Ｂを用いることで、応力を誘起することにより、デバイス性能が向上する場合がある。１つの実施形態において、ソース／ドレイン領域２１８Ａおよび２１８Ｂは、半導体フィン２０２の半導体材料とは異なる半導体材料から構成される埋め込みソース／ドレイン領域である。
一実施形態において、ゲート電極２０６に連設される半導体フィン２０２の上面２０２Ａの一領域および側壁対２０２Ｄの一領域は、Ｎ型半導体デバイスのチャネル領域を画定する。１つのそのような実施形態において、第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂは、チャネル領域に単軸引張応力を誘起する。別の実施形態において、ゲート電極２０６に連設される半導体フィン２０２の上面２０２Ａの一領域および側壁対２０２Ｄの一領域は、Ｐ型半導体デバイスのチャネル領域を画定する。１つのそのような実施形態において、第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂは、チャネル領域に単軸圧縮応力を誘起する。
例示的な加工スキームにおいて、図３Ａ〜図３Ｆは、本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する半導体構造の製造方法における様々な工程を表す断面図を例示する。
図３Ａを参照すると、半導体構造の製造方法は、開始構造３００の形成から始まる。半導体フィン２０２が、基板２０４の上方においてトレンチ分離領域を貫通して突出するよう形成される（トレンチ分離領域は図４Ａに図示する）。半導体フィン２０２は、上面２０２Ａ、第１端部２０２Ｂ、第２端部２０２Ｃ、および第１端部２０２Ｂと第２端部２０２Ｃとの間の側壁対２０２Ｄを有する。複数のダミーゲート構造３０２が、半導体フィン２０２の上方に形成され、層間誘電体（ＩＬＤ）層２１２によって互いに隔てられる。複数のダミーゲート構造３０２のうちの第１ダミーゲート構造（左側の３０２）は、半導体フィン２０２の第１端部２０２Ｂにある。複数のダミーゲート構造３０２のうちの第２ダミーゲート構造（中間の３０２）は、半導体フィン２０２の、上面２０２Ａの一領域の上にあり、かつ側壁対２０２Ｄの一領域に横方向に隣接する。複数のダミーゲート構造３０２のうちの第３ダミーゲート構造（右側の３０２）は、半導体フィン２０２の第２端部２０２Ｃにある。
一実施形態において、図示のように、開始構造３００の形成は、埋め込みソース・ドレイン領域２１８Ａおよび２１８Ｂの形成をさらに含む。一実施形態において、これも図示のように、複数のダミーゲート構造３０２の各々は、連設される誘電体側壁スペーサ２１４または２１６を有する。誘電体側壁スペーサ２１４または２１６は、この段階では本質的に同じものであってよいが、最終的には誘電体プラグの側壁スペーサ（側壁スペーサ２１４）またはゲート電極の側壁スペーサ（側壁２１６）となることを理解されたい。また、２つの端部ダミーゲート構造３０２の間には、１つよりも多くのダミーゲート構造３０２が含まれてよいことを理解されたい。
一実施形態において、ダミーゲート構造３０２は各々、タイトピッチ格子構造などの格子構造を形成する複数の平行ゲートラインのうちの１つのラインを形成する。１つのそのような実施形態において、従来のリソグラフィではタイトピッチを直接に実現することができない。例えば、従来のリソグラフィに基づくパターンがまず形成されてよいが、当技術分野において既知のように、スペーサマスクパターニングを用いてピッチが二分割されてよい。またさらに、２回目のスペーサマスクパターニングによって元のピッチが四分割されてよい。従って、格子状ゲートパターンは、一定のピッチで離隔され一定の幅を有する複数のライン３０２を有してよい。このパターンは、ピッチ二分割もしくはピッチ四分割、または他のピッチ分割のアプローチによって製造されてよい。図３Ａに示す図は、フィン２０２の前方のダミーゲート構造を示すよう、フィン２０２のわずかに前方にあることを理解されたい。
図３Ｂを参照すると、フィン２０２の端部のダミーゲート構造３０２（例えば第１および第３の構造）が除去され、一方でフィン２０２の端部のダミーゲート構造３０２の間の（１または複数の）ダミーゲート構造３０２は保持される（例えば、中間の３０２が保持される）。一実施形態において、フィン２０２の端部のダミーゲート構造３０２を除去することで、それぞれトレンチ２１０Ａおよび２１０Ｂが誘電体側壁スペーサ２１４と共に残る。特定の実施形態において、図３Ｂに図示するように、フィン２０２の端部のダミーゲート構造３０２を除去することで、半導体フィン２０２の端部部分２０２Ｂおよび２０２Ｃおよび上面２０２Ａの部分が露出する。この構成は、最も外側のダミーゲート構造が半導体フィンの端部および上面の一部分の上に形成されるようにすることによって形成され、最終的には半導体フィンの端部および上面の一部分の上に誘電体プラグを設ける。別の実施形態（不図示）においては、フィン２０２の端部におけるダミーゲート構造３０２を除去することで、半導体フィン２０２の端部部分２０２Ｂおよび２０２Ｃのみが露出し、上面２０２Ａの部分は露出しない。この構成は、最も外側のダミーゲート構造が半導体フィンの端部のみに形成されるようにすることによって形成され、最終的には半導体フィンの端部のみに誘電体プラグを設ける。
図３Ｃ〜図３Ｆを参照すると、一実施形態において、第１誘電体プラグ（図２の誘電体プラグ２０８Ａなど）が第１トレンチ２１０Ａ内に形成される。第２誘電体プラグ（図２の誘電体プラグ２０８Ｂなど）が第２トレンチ２１０Ｂ内に形成される。特定の例示的な誘電体プラグの構造およびその形成を、図３Ｃ〜図３Ｆに関連して例示する。図３Ｃ〜図３Ｆに示す図は、フィン２０２の前方の誘電体ライナー３０４を示すよう、フィン２０２のわずかに前方にあることを理解されたい。
図３Ｃを参照すると、誘電体ライナー３０４が、図３Ｂの構造と共形（ｃｏｎｆｏｒｍａｌ）に形成される。一実施形態において、誘電体ライナー３０４は、くびれ切れることなく、または継ぎ目を形成することなく、または閉鎖された空隙を形成することなく、トレンチ２１０Ａおよび２１０Ｂの側壁に沿って形成される。さもなければ、そのいずれによっても、最終的にそこから形成される誘電体プラグからの応力伝達が低減するおそれがある。具体的実施形態において、誘電体ライナー３０４は、例えば化学気相成長（ＣＶＤ）を用いて形成される、窒化シリコン膜である。よって、一実施形態において、誘電体プラグの形成は、第１トレンチ２１０Ａおよび第２トレンチ２１０Ｂの側壁および底部に沿って第１誘電体材料３０４を形成することから始まる。
図３Ｄおよび３Ｅを参照すると、第２誘電体材料３０８が、第１トレンチ２１０Ａおよび第２トレンチ２１０Ｂの側壁に沿った第１誘電体材料３０４の間に、および第１トレンチ２１０Ａおよび第２トレンチ２１０Ｂの底部上の第１誘電体層３０４上に形成される。一実施形態において、第２誘電体材料３０８は、第１誘電体材料とは異なる。
１つの実施形態において、図３Ｄに図示するように、第２誘電体材料３０８は、まず第１トレンチおよび第２トレンチの側壁に沿って、および第１トレンチおよび第２トレンチの底部上の第１誘電体層上に酸化シリコン材料３０６を形成することによって形成される。特定の実施形態において、酸化シリコン材料３０６は、トレンチ２１０Ａおよび２１０Ｂを空隙または継ぎ目なく完全に充填するよう流される流動性材料である。酸化シリコン材料は、最終的な架橋の前か後かに関わらず、堆積後に平坦化されてよい。次いで、酸化シリコン材料３０６を硬化させる。特定の実施形態において、図３Ｅに図示するように、酸化シリコン材料３０６は、硬化中に体積が縮小して第２誘電体材料３０８となる。１つのそのような実施形態において、硬化処理は蒸気硬化処理である。一実施形態において、得られた第２誘電体材料３０８は、体積が縮小すると、フィン２０２の端部２０２Ｂまたは２０２Ｃを引き付け、引張応力を誘起する。
図３Ｆを参照すると、次いで第３誘電体材料３１０が第２誘電体材料３０８上に形成される。一実施形態において、第３誘電体材料３１０は、層３０４の窒化シリコン材料に類似する第２の窒化シリコン材料であり、これは層３０４と同じ誘電体材料として参照されてもよい。１つのそのような実施形態において、そのような窒化シリコンキャッピング層が含まれることで、コンタクト開口エッチングなど後段のエッチングにおいて酸化物層３０８がエッチングされることを防ぐ。しかしながら、別の実施形態においては、第３誘電体材料３１０は層３０４に類似しない。
一実施形態において、図３Ｆの構造のさらなる加工には、例えば図２に関連して説明したような誘電体プラグ２０８Ａおよび２０８Ｂを形成するべく、それぞれトレンチ２１０Ａおよび２１０Ｂに材料層３０４、３０８および３１０を閉じ込めるための平坦化が含まれる。一実施形態において、図３Ｆの構造のまたさらなる加工には、第１誘電体プラグ２０８Ａおよび第２誘電体プラグ２０８Ｂを形成した後に、複数のダミーゲート構造のうちの第２ダミーゲート構造（中間の３０２）を除去して、半導体フィン２０２の第１端部と第２端部との間に第３トレンチ２１０Ｃを形成することが含まれる。次いで、第３トレンチ２１０Ｃ内にパーマネントゲート電極が形成される。パーマネントゲート電極は、例えば半導体フィン２０２のチャネル領域を画定するように、半導体フィン２０２の上面２０２Ａの一領域の上にかつ側壁対２０２Ｄの一領域に横方向に隣接して形成される。
上記の例示的加工スキームにより得られる構造、例えば図３Ｆの構造は、ＰＭＯＳおよびＮＭＯＳのデバイス製造などのデバイス製造を完遂するための後続する加工工程においても、同じまたは類似の形態で用いられてよいことを理解されたい。デバイス完成品の一例として、図４Ａおよび図４Ｂはそれぞれ、本発明の一実施形態に係るフィン端部応力誘起フィーチャを有する非プレーナ型半導体デバイスの断面図および（断面図のａ−ａ'軸に沿って切った）平面図を例示する。
図４Ａを参照すると、半導体構造またはデバイス４００は、基板２０４から形成され、分離領域４０６内にある非平面形活性領域（例えば、フィン２０２を構成する突出フィン部分４０４およびフィン下部領域４０５を含むフィン構造）を含む。ゲート構造２０６は、非平面形活性領域の突出部分４０４の上に、また分離領域４０６の一部分の上に配される。図示のように、ゲート構造２０６は、ゲート電極４５０およびゲート誘電体層４５２を含む。１つの実施形態において、図示のように、ゲート構造２０６はまた誘電体キャップ層４５４を含む。これも図示のように、層間誘電体層２１２がゲート構造２０６を包囲してよい。
一実施形態において、フィン構造２０２は、タイトピッチ格子構造などの格子構造を形成する複数のフィンラインである。１つのそのような実施形態において、従来のリソグラフィではタイトピッチを直接に実現することができない。例えば、従来のリソグラフィに基づくパターンがまず形成されてよいが、当技術分野において既知のように、スペーサマスクパターニングを用いてピッチが二分割されてよい。またさらに、２回目のスペーサマスクパターニングによって元のピッチが四分割されてよい。従って、格子状フィンパターンは、一定のピッチで離隔され一定の幅を有する複数のラインを有してよい。このパターンは、ピッチ二分割もしくはピッチ四分割、または他のピッチ分割のアプローチによって製造されてよい。
改めて図４Ａを参照すると、この透視図から、ゲートコンタクト４１４、および上層のゲートコンタクトビア４１６が、上層の金属配線４６０と共に見られ、これらは全て層間誘電体のスタックまたは（１または複数の）層４７０内に配される。これも図４Ａの透視図から見られるが、１つの実施形態において、ゲートコンタクト４１４は分離領域３０６の上に配されるが、フィン２０２の非平面形活性領域４０４の上には配されない。これも図４Ａに図示するように、フィン２０２の各々の突出フィン部分４０４およびフィン下部領域４０５のドーピングプロファイルの間には、界面４８０が存在する。界面４８０は、比較的急峻な遷移領域であり得る。
図４Ｂを参照すると、ゲート構造２０６は、突出フィン部分４０４の上に配されるものとして示されている。これも図４Ｂにおいて見られるが、誘電体プラグ２０８Ａおよび２０８Ｂは、ゲート構造２０６の各側にあり、かつこれと平行である。誘電体プラグ２０８Ａおよび２０８Ｂは、半導体フィン２０２の突出部分４０４の端部にある。図４Ｂの図中では、誘電体層２１２が省略されており、分離層／基板の符号４０６／２０４で示されていることを理解されたい。
改めて図４Ｂを参照すると、この透視図から、突出フィン部分４０４のソース・ドレイン領域４０４Ａおよび４０４Ｂを見ることができる。１つの実施形態において、ソース・ドレイン領域４０４Ａおよび４０４Ｂは、突出フィン部分４０４の元の材料をドーピングした部分である。別の実施形態においては、突出フィン部分４０４の材料が除去され、例えばエピタキシャル堆積により別の半導体材料と置き換えられて、埋め込みソース・ドレイン領域が形成される。いずれの場合であっても、ソース・ドレイン領域４０４Ａおよび４０４Ｂは、誘電体層４０６の高さよりも下方に、すなわちフィン下部領域４０５内まで延びていてよい。本発明の一実施形態によれば、より大量にドーピングされるフィン下部領域、すなわち界面４８０の下方にあるフィンのドーピング部分によって、バルク半導体フィンのこの部分を通してのソースからドレインへのリークが抑制される。
一実施形態において、半導体構造またはデバイス４００は、限定されるものではないがフィンＦＥＴまたはトライゲートデバイスなどの非プレーナ型デバイスである。そのような実施形態において、対応する半導電性チャネル領域は、三次元体から構成される、またはその内部に形成される。１つのそのような実施形態において、ゲート構造２０６は、少なくとも当該三次元体の上面および側壁対を包囲する。
基板２０４は、製造プロセスに耐え得る、かつ内部で電荷が移動することのできる半導体材料から構成されてよい。一実施形態において、基板２０４は、活性領域４０４を形成するべく、限定されるものではないがリン、ヒ素、ホウ素またはそれらの組み合わせなどの電荷キャリアがドーピングされた、結晶性シリコン、シリコン／ゲルマニウムまたはゲルマニウムの層から構成されるバルク基板である。１つの実施形態において、バルク基板２０４中のシリコン原子の濃度は、９７％よりも大きい。別の実施形態において、バルク基板２０４は、別個の結晶性基板の上に成長させたエピタキシャル層、例えばホウ素をドーピングしたバルクシリコン単結晶基板の上に成長させたシリコンエピタキシャル層から構成される。バルク基板２０４は、代替的に、ＩＩＩ−Ｖ族材料から構成されてもよい。一実施形態において、バルク基板２０４は、限定されるものではないが窒化ガリウム、リン化ガリウム、ヒ化ガリウム、リン化インジウム、アンチモン化インジウム、ヒ化インジウムガリウム、ヒ化アルミニウムガリウム、リン化インジウムガリウム、またはそれらの組み合わせなどのＩＩＩ−Ｖ材料から構成される。１つの実施形態において、バルク基板２０４はＩＩＩ−Ｖ材料から構成され、電荷キャリアドーパント不純物原子は、限定されるものではないが炭素、シリコン、ゲルマニウム、酸素、硫黄、セレンまたはテルルなどである。代替的に、構造４００は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板から製造されてもよい。ＳＯＩ基板は、下部バルク基板、中間部絶縁体層、および上部単結晶層を含む。一実施形態において、ＳＯＩ基板は、ウェハ転写により形成される。一実施形態において、フィン２０２は、ＳＯＩ基板の上部単結晶層から形成される。
誘電体プラグ２０８Ａおよび２０８Ｂの材料は、上述のとおりであってよい。分離領域４０６は、最終的にパーマネントゲート構造を部分的に下層バルク基板から電気的に分離するもしくはその分離に寄与する、またはフィン活性領域を分離するなど下層バルク基板内に形成される活性領域を分離するのに好適な材料から構成されてよい。例えば、１つの実施形態において、分離領域４０６は、限定されるものではないが二酸化シリコン、酸窒化シリコン、窒化シリコン、炭素をドーピングした窒化シリコンなどの誘電体材料から構成される。
ゲート構造２０６は、ゲート誘電体層４５２およびゲート電極４５０を含むゲート電極スタックであってよい。一実施形態において、ゲート電極スタックのゲート電極４５０は金属ゲートから構成され、ゲート誘電体層４５２はｈｉｇｈ−Ｋ材料から構成される。例えば、１つの実施形態において、ゲート誘電体層は、限定されるものではないが酸化ハフニウム、酸窒化ハフニウム、ケイ酸ハフニウム、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、ニオブ酸鉛亜鉛、またはそれらの組み合わせなどの材料から構成される。さらに、ゲート誘電体層の一部分は、基板２０４の上部数層から形成された自然酸化物の層を含んでよい。一実施形態において、ゲート誘電体層４５２は、上部ｈｉｇｈ−ｋ部分と半導体材料の酸化物から構成された下部部分とから構成される。１つの実施形態において、ゲート誘電体層４５２は、酸化ハフニウムの上部部分と二酸化シリコンまたは酸窒化シリコンの底部部分とから構成される。一実施形態において、上部ｈｉｇｈ−ｋ部分は、基板の表面に実質的に平行な底部部分と、基板の上面に実質的に垂直な２つの側壁部分とを含む「Ｕ」字形構造からなる。
１つの実施形態において、ゲート電極４５０は、限定されるものではないが金属窒化物、金属炭化物、金属ケイ化物、金属アルミニウム化物、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケルまたは導電性金属酸化物などの金属層から構成される。具体的実施形態において、ゲート電極４５０は、金属仕事関数設定層（ｍｅｔａｌ ｗｏｒｋｆｕｎｃｔｉｏｎ−ｓｅｔｔｉｎｇ ｌａｙｅｒ）の上方に形成された非仕事関数設定充填材料（ｎｏｎ−ｗｏｒｋｆｕｎｃｔｉｏｎ−ｓｅｔｔｉｎｇ ｆｉｌｌ ｍａｔｅｒｉａｌ）から構成される。いくつかの実装例において、ゲート電極は、基板の表面に実質的に平行な底部部分と、基板の上面に実質的に垂直な２つの側壁部分とを含む「Ｕ」字形構造からなってよい。別の実装例において、ゲート電極を形成する金属層のうちの少なくとも１つは単に、基板の上面に実質的に平行であり、基板の上面に実質的に垂直な側壁部分を含まない平坦な層であってよい。本発明のさらなる実装例において、ゲート電極は、Ｕ字形構造と平坦な非Ｕ字形構造との組み合わせからなってよい。例えば、ゲート電極は、１または複数の平坦な非Ｕ字形層の上に形成された１または複数のＵ字形金属層からなってよい。
ゲート構造２０６および／または誘電体プラグ２０８Ａおよび２０８Ｂに連設されるスペーサは、最終的にパーマネントゲート構造をセルフアラインコンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）などの隣接する導電コンタクトから電気的に分離する、またはその分離に寄与するのに好適な材料から構成されてよい。例えば、１つの実施形態において、スペーサは、限定されるものではないが二酸化シリコン、酸窒化シリコン、窒化シリコン、炭素をドーピングした窒化シリコンなどの誘電体材料から構成される。
ゲートコンタクト４１４ならびに上層のゲートコンタクトビア４１６および配線４６０は、導電性材料から構成されてよい。一実施形態において、コンタクトまたはビアのうちの１または複数は、金属種から構成される。金属種は、タングステン、ニッケル、またはコバルトなどの純金属であってもよく、あるいは金属間合金または金属−半導体合金（例えばケイ化物材料など）などの合金であってもよい。一般的な例としてはタングステンまたは銅構造の使用があり、当該構造は、タングステンまたは銅とその周囲のＩＬＤ材料との間にバリア層（ＴａまたはＴａＮの層など）を含んでもよく、または含まなくてもよい。本明細書で用いる場合、金属という用語は、複数の金属の合金、スタック、および他の組み合わせを含む。例えば、金属配線ラインは、バリア層、複数の異なる金属または合金のスタック等を含んでよい。
一実施形態（不図示）において、構造４００の提供は、位置決めバジェットの非常に厳しいリソグラフィ段階を用いることなく、既存のゲートパターンと本質的に完全に位置合わせされたコンタクトパターンを形成することを伴う。１つのそのような実施形態において、このアプローチにより、コンタクト開口を生成するために、（例えば従来行われるドライエッチングまたはプラズマエッチングに対して）本来的に選択性の高いウェットエッチングを用いることが可能となる。一実施形態において、既存のゲートパターンをコンタクトプラグのリソグラフィ工程と組み合わせて利用することにより、コンタクトパターンが形成される。１つのそのような実施形態において、そのアプローチにより、コンタクトパターンを生成するために、従来のアプローチで用いられるような、元来ならばクリティカルなリソグラフィ工程を不要とすることが可能となる。一実施形態において、トレンチコンタクトグリッドは、別個にパターニングされるのではなく、ポリ（ゲート）ライン間に形成される。例えば、１つのそのような実施形態において、トレンチコンタクトグリッドは、ゲート格子パターニングの後であるがゲート格子カットの前に形成される。
さらに、上述のとおり、ゲート構造２０６は、置換ゲートプロセスにより製造されてよい。そのようなスキームにおいて、ポリシリコンまたは窒化シリコンのピラー材料などのダミーゲート材料が除去され、パーマネントゲート電極材料で置き換えられてよい。１つのそのような実施形態において、パーマネントゲート誘電体層は、事前に加工したものを流用するのではなく、共にこのプロセスで形成される。一実施形態において、ダミーゲートは、ドライエッチングまたはウェットエッチングのプロセスにより除去される。１つの実施形態において、ダミーゲートは、多結晶シリコンまたは非晶質シリコンから構成され、ＳＦ６の使用を含むドライエッチングプロセスで除去される。別の実施形態において、ダミーゲートは、多結晶シリコンまたは非晶質シリコンから構成され、水溶液のＮＨ４ＯＨまたは水酸化テトラメチルアンモニウムの使用を含むウェットエッチングプロセスで除去される。１つの実施形態において、ダミーゲートは、窒化シリコンから構成され、リン酸水溶液を含むウェットエッチングで除去される。
一実施形態において、本明細書に記載の１または複数のアプローチは、構造４００に到達するべく、本質的にはダミーおよび置換ゲートプロセスをダミーおよび置換コンタクトプロセスと組み合わせたものを考える。１つのそのような実施形態において、パーマネントゲートスタックの少なくとも一部分の高温アニールを可能とするべく、置換ゲートプロセスの後に置換コンタクトプロセスが行われる。例えば、そのような具体的実施形態において、例えばゲート誘電体層が形成された後の、パーマネントゲート構造の少なくとも一部分のアニールは、摂氏約６００度よりも高い温度で行われる。このアニールは、パーマネントコンタクトの形成前に行われる。
改めて図４Ａを参照すると、半導体構造またはデバイス４００の構成は、ゲートコンタクトを分離領域の上、例えば領域４０６の上に配置する。そのような構成は、場合によって、レイアウトスペースを非効率に使用するものと見なされ得る。しかしながら、別の実施形態において、半導体デバイスは、活性領域の上に形成されたゲート電極の部分のコンタクトとなるコンタクト構造を有する。一般に、本発明の１または複数の実施形態は、ゲートコンタクト構造（ビアなど）をゲートの活性部分の上およびトレンチコンタクトビアと同じ層内に形成する前に（例えばそれに加えて）、まずゲートアライントレンチコンタクト（ｇａｔｅ ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｃｏｎｔａｃｔ）プロセスを用いることを含む。そのようなプロセスは、半導体構造の製造、例えば集積回路の製造のためのトレンチコンタクト構造を形成するために行われてよい。一実施形態において、トレンチコンタクトパターンが既存のゲートパターンと位置合わせして形成される。対照的に、従来のアプローチは通常、選択的コンタクトエッチングと組み合わせた、リソグラフィコンタクトパターンを既存のゲートパターンに対して厳しく位置決めする追加的なリソグラフィプロセスを伴う。例えば、従来のプロセスは、コンタクトフィーチャを別個にパターニングしつつ、ポリ（ゲート）グリッドをパターニングすることを含む場合がある。
別の態様において、個々の誘電体プラグの深さは、半導体構造内で、または共通の基板上に形成されるアーキテクチャ内で異なっていてよい。一例として、図５は、本発明の別の実施形態に係るフィン端部応力誘起フィーチャを有する別の半導体構造の断面図を例示する。図５を参照すると、浅い誘電体プラグ２０８Ｃが、一対の深い誘電体プラグ２０８Ｄ／２０８Ｅと共に含まれる。１つのそのような実施形態において、図示のように、浅い誘電体プラグ２０８Ｃは、基板２０４内において半導体フィン２０２の深さとほぼ等しい深さにあり、一方で一対の深い誘電体プラグ２０８Ｄ／２０８Ｅは、基板２０４内において半導体フィン２０２の深さよりも下方の深さにある。
改めて図５を参照すると、そのような構成は、隣接するフィン２０２間の分離を提供するために基板２０４内のより深くまでエッチングされたトレンチにおける、フィントリムアイソレーション（ｆｉｎ ｔｒｉｍ ｉｓｏｌａｔｉｏｎ）（ＦＴＩ）デバイスへの応力増幅を可能とし得る。そのようなアプローチは、チップ上におけるトランジスタ密度を大きくするために行われてよい。一実施形態において、フィンとトランジスタの下の基板／ウェルとの両方で応力伝達が起こるため、プラグ充填によりトランジスタに誘起される応力効果がＦＴＩトランジスタにおいて強められる。
別の態様において、誘電体プラグに含まれる引張応力誘起酸化物層３０８の幅または量は、例えばデバイスがＰＭＯＳデバイスであるかＮＭＯＳデバイスであるかに応じて、半導体構造内で、または共通の基板上に形成されるアーキテクチャ内で異なっていてよい。一例として、図６は、本発明の別の実施形態に係るフィン端部応力誘起フィーチャを有する別の半導体構造の断面図を例示する。図６を参照すると、特定の実施形態において、ＮＭＯＳデバイスは、対応するＰＭＯＳデバイスよりも引張応力誘起酸化物層３０８を比較的多く含む。
改めて図６を参照すると、一実施形態において、ＮＭＯＳおよびＰＭＯＳに適当な応力を誘起するよう、異なったプラグ充填が行われる。ＮＭＯＳデバイスおよびＰＭＯＳデバイスにおいて異なる応力を誘起するように、プラグ充填物がパターニングされてよい。例えば、リソグラフィパターニングを用いてＰＭＯＳデバイスを広く開口して（例えばＰＭＯＳデバイス用の誘電体プラグトレンチを広げて）よく、このとき、Ｎ／ＰＭＯＳデバイスにおけるプラグ充填が異なったものとなるよう、異なる充填オプションを行うことができる。例示的実施形態において、ＰＭＯＳデバイス上のプラグ内における流動性酸化物の体積を低減することで、誘起される引張応力を低減することができる。１つのそのような実施形態において、例えば圧縮応力を印加するソース・ドレイン領域からの圧縮応力が支配的であってよい。他の実施形態において、異なるプラグライナーまたは異なる充填材料を用いることで、調整可能な応力制御が実現する。
上述のとおり、ポリプラグの応力作用により、ＮＭＯＳトランジスタ（例えば引張チャネル応力）およびＰＭＯＳトランジスタ（例えば圧縮チャネル応力）の両方で利点をもたらすことができることを理解されたい。本発明の一実施形態によれば、半導体構造２００または４００の半導体フィン２０２は、単軸応力が印加される半導体フィンである。単軸応力が印加される半導体フィンには、引張応力または圧縮応力による単軸応力が印加されてよい。例えば、本発明の１または複数の実施形態に係るものとして、図７は引張単軸応力を有するフィンの斜視図を例示し、一方で図８は圧縮単軸応力を有するフィンの斜視図を例示する。
図７を参照すると、半導体フィン７００には、離散チャネル領域（Ｃ）が配される。ソース領域（Ｓ）およびドレイン領域（Ｄ）が、チャネル領域（Ｃ）の各側において半導体フィン７００に配される。半導体フィン７００の離散チャネル領域は、ソース領域（Ｓ）からドレイン領域（Ｄ）への、単軸引張応力（互いに離れる向きの矢印）の方向に沿った電流方向を有する。
図８を参照すると、半導体フィン８００には、離散チャネル領域（Ｃ）が配される。ソース領域（Ｓ）およびドレイン領域（Ｄ）が、チャネル領域（Ｃ）の各側において半導体フィン８００に配される。半導体フィン８００の離散チャネル領域は、ソース領域（Ｓ）からドレイン領域（Ｄ）への、単軸圧縮応力（互いに向き合う矢印）の方向に沿った電流方向を有する。
従って、本明細書に記載の実施形態は、トランジスタの移動度および駆動電流を向上させるために実装されてよく、回路およびチップの高速動作を可能とする。透過電子顕微鏡写真（ＴＥＭ）のサンプルに基づく応力測定により、上述の誘電体プラグプロセスによるチャネル応力の変化が示される。
例えば、図９Ａは、本明細書に記載の実施形態に係る誘電体プラグを含まないフィンの上部４０ナノメートルにわたる［１１０］面に沿った平均チャネル応力を示すプロット９００を含み、一方で図９Ｂは、本明細書に記載の実施形態に係る誘電体プラグを含むフィンの上部４０ナノメートルにわたる［１１０］面に沿った平均チャネル応力を示すプロット９５０を含む。プロット９００は約０．１％の平均応力損失を示し、一方でプロット９５０は約０．３％の平均応力増加を示す。
本明細書に記載の層および材料は、本開示の全体にわたり、通常は下層の半導体基板または構造上にまたはその上方に形成されることを理解されたい。一実施形態において、下層の半導体基板は、集積回路の製造に用いられる一般的な加工対象物を表す。半導体基板は、多くの場合、シリコンまたは別の半導体材料のウェハまたは他の部品を含む。好適な半導体基板には、限定されるものではないが単結晶シリコン、多結晶シリコンおよびシリコン・オン・インシュレータ（ＳＯＩ）、ならびにゲルマニウム系材料またはＩＩＩ−Ｖ族材料などの他の半導体材料で形成される類似の基板が含まれる。基板はまた、半導体材料、金属、誘電体、ドーパント、および半導体基板において一般的に見られる他の材料を含んでもよい。
一実施形態において、本明細書の全体にわたり、層間誘電体（ＩＬＤ）層２１２および／または４７０の材料などのＩＬＤ材料は、誘電体または絶縁材料の層から構成される、またはこれを含む。好適な誘電体材料の例には、限定されるものではないがシリコン酸化物（例えば二酸化シリコン（ＳｉＯ２））、ドーピングしたシリコン酸化物、フッ化シリコン酸化物、炭素をドーピングしたシリコン酸化物、当技術分野において既知の様々なｌｏｗ−ｋ誘電体材料、およびそれらの組み合わせが含まれる。層間誘電体材料は、例えば化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）などの従来技法、または他の堆積方法によって形成されてよい。
一実施形態において、これも本明細書の全体にわたり、金属ラインまたは配線ライン材料（およびビア材料）は、１または複数の金属または他の導電性構造から構成される。一般的な例としては、銅とその周囲のＩＬＤ材料との間にバリア層を含んでもよくまたは含まなくてよい銅のラインおよび構造の使用がある。本明細書で用いる場合、金属という用語は、複数の金属の合金、スタック、および他の組み合わせを含む。例えば、金属配線ラインは、バリア層（例えばＴａ、ＴａＮ、ＴｉまたはＴｉＮのうちの１または複数を含む層）、複数の異なる金属または合金のスタック等を含んでよい。よって、配線ラインは、単一材料の層であってもよく、または導電性のライナー層および充填層を含む複数の層から形成されてもよい。配線ラインの形成には、電気めっき、化学気相成長または物理気相成長などの任意の好適な堆積プロセスが用いられてよい。一実施形態において、配線ラインは、限定されるものではないがＣｕ、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｒｕ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｗ、Ａｇ、Ａｕまたはそれらの合金などの導電性材料から構成される。当技術分野においては、配線ラインがトレース、ワイヤ、ライン、メタル、または単に配線と称されることもある。
一実施形態において、これも本明細書の全体にわたり、ハードマスク材料、キャッピング層、またはプラグは、層間誘電体材料とは異なる誘電体材料から構成される。１つの実施形態において、異なる領域においては、異なる成長度またはエッチング選択性を互いにまた下層の誘電体および金属の層に提供するよう、異なるハードマスク、キャッピングまたはプラグの材料が用いられてよい。いくつかの実施形態において、ハードマスク層、キャッピングまたはプラグ層は、シリコン窒化物（例えば窒化シリコン）の層もしくはシリコン酸化物の層、もしくはその両方、またはそれらの組み合わせを含む。他の好適な材料には、炭素系材料が含まれてよい。特定の実装例に応じて、当技術分野において既知の他のハードマスク、キャッピングまたはプラグ層が用いられてよい。ハードマスク、キャッピングまたはプラグ層は、ＣＶＤ、ＰＶＤ、または他の堆積方法によって形成されてよい。
一実施形態において、これも本明細書の全体にわたり、リソグラフィ工程は、１９３ｎｍ浸漬リソ（ｉ１９３）、ＥＵＶおよび／またはＥＢＤＷリソグラフィ等を用いて行われる。ポジ型またはネガ型のレジストが用いられてよい。１つの実施形態において、リソグラフィマスクは、トポグラフィックマスキング部分、反射防止コーティング（ＡＲＣ）層、およびフォトレジスト層から構成される三層マスクである。特定のそのような実施形態において、トポグラフィックマスキング部分は炭素ハードマスク（ＣＨＭ）層であり、反射防止コーティング層はシリコンＡＲＣ層である。
本明細書に開示の実施形態は、多種多様な異なるタイプの集積回路および／またはマイクロ電子デバイスを製造するために用いられてよい。そのような集積回路の例には、限定されるものではないがプロセッサ、チップセットコンポーネント、グラフィクスプロセッサ、デジタルシグナルプロセッサ、およびマイクロコントローラ等が含まれる。他の実施形態においては、半導体メモリが製造されてもよい。また、集積回路または他のマイクロ電子デバイスは、当技術分野において既知の多種多様な電子デバイスにおいて用いられてよい。例えば、コンピュータシステム（例えばデスクトップ、ラップトップ、サーバ）、携帯電話、個人用電子機器等である。集積回路は、バスおよびシステム内の他のコンポーネントと結合されてよい。例えば、プロセッサは、１または複数のバスにより、メモリ、チップセット等と結合されてよい。プロセッサ、メモリ、およびチップセットの各々は、潜在的に、本明細書で開示のアプローチを用いて製造されてよい。
図１０は、本発明の一実施形態の１つの実装例に係るコンピューティングデバイス１０００を例示する。コンピューティングデバイス１０００は、ボード１００２を収容する。ボード１００２は、限定されるものではないがプロセッサ１００４および少なくとも１つの通信チップ１００６を含む多数のコンポーネントを含んでよい。プロセッサ１００４は、ボード１００２に物理的かつ電気的に結合される。いくつかの実装例において、少なくとも１つの通信チップ１００６も、ボード１００２に物理的かつ電気的に結合される。さらなる実装例において、通信チップ１００６は、プロセッサ１００４の一部である。
アプリケーションに応じて、コンピューティングデバイス１０００は、ボード１００２に物理的かつ電気的に結合されてもされなくてもよい他のコンポーネントを含んでよい。これら他のコンポーネントには、限定されるものではないが揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量記憶デバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、およびデジタル多用途ディスク（ＤＶＤ）など）が含まれる。
通信チップ１００６は、コンピューティングデバイス１０００との間におけるデータ伝達のための無線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体を介した変調電磁放射を用いてデータを通信し得る回路、デバイス、システム、方法、技法、通信チャネル等を説明するために用いられてよい。この用語は、関連付けられる複数のデバイスが、いかなる導線も含まないことを示唆するものではないが、いくつかの実施形態においては含まないこともある。通信チップ１００６は、限定されるものではないがＷｉ‐Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降の世代として指定される任意の他の無線プロトコルを含む多数の無線規格またはプロトコルのいずれかを実装してよい。コンピューティングデバイス１０００は、複数の通信チップ１００６を含んでよい。例えば、第１通信チップ１００６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離無線通信に専用であってよく、第２通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ、およびその他のものなどの長距離無線通信に専用であってよい。
コンピューティングデバイス１０００のプロセッサ１００４は、プロセッサ１００４内にパッケージ化された集積回路ダイを含む。プロセッサ１００４の集積回路ダイは、本発明の実施形態の実装例に従って構築されたフィン端部応力誘起フィーチャを有する半導体デバイスなどの１または複数の構造を含んでよい。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理し、その電子データをレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの部分を指してよい。
通信チップ１００６もまた、通信チップ１００６内にパッケージ化された集積回路ダイを含む。通信チップ１００６の集積回路ダイは、本発明の実施形態の実装例に従って構築されたフィン端部応力誘起フィーチャを有する半導体デバイスなどの１または複数の構造を含んでよい。
さらなる実装例においては、コンピューティングデバイス１０００内に収容される別のコンポーネントが、本発明の実施形態の実装例に従って構築されたフィン端部応力誘起フィーチャを有する半導体デバイスなどの１または複数の構造を含む集積回路ダイを含んでよい。
様々な実装例において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤ、またはデジタルビデオレコーダであってよい。さらなる実装例において、コンピューティングデバイス１０００は、データを処理する任意の他の電子デバイスであってよい。
図１１は、本発明の１または複数の実施形態を含むインターポーザ１１００を例示する。インターポーザ１１００は、第１基板１１０２を第２基板１１０４へブリッジするために用いられる介在基板である。第１基板１１０２は、例えば集積回路ダイであってよい。第２基板１１０４は、例えばメモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってよい。一般に、インターポーザ１１００の目的は、接続部をより幅広いピッチに広げること、または接続部を異なる接続部にリルートすることである。例えば、インターポーザ１１００は、後に第２基板１１０４に結合され得るボールグリッドアレイ（ＢＧＡ）１１０６に集積回路ダイを結合してよい。いくつかの実施形態において、第１基板および第２基板１１０２／１１０４は、インターポーザ１１００の対向し合う側に取り付けられる。他の実施形態において、第１基板および第２基板１１０２／１１０４は、インターポーザ１１００の同じ側に取り付けられる。さらなる実施形態において、３つまたはそれよりも多くの基板がインターポーザ１１００を介して相互接続される。
インターポーザ１１００は、エポキシ樹脂、繊維ガラス強化エポキシ樹脂、セラミック材料、またはポリイミドなどの高分子材料で形成されてよい。さらなる実装例において、インターポーザは、シリコン、ゲルマニウム、ならびに他のＩＩＩ−Ｖ族およびＩＶ族の材料などの、半導体基板において用いるための上述の材料と同じ材料を含み得る、代替的な剛性または可撓性のある材料で形成されてよい。
インターポーザは、金属配線１１０８、および限定されるものではないがシリコン貫通ビア（ＴＳＶ）１１１２を含むビア１１１０を含んでよい。インターポーザ１１００は、受動デバイスおよび能動デバイスの両方を含む埋め込みデバイス１１１４をさらに含んでよい。そのようなデバイスには、限定されるものではないがコンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、および静電放電（ＥＳＤ）デバイスが含まれる。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイスなどのより複雑なデバイスも、インターポーザ１１００上に形成されてよい。本発明の実施形態によれば、本明細書に開示の装置またはプロセスは、インターポーザ１１００の製造またはインターポーザ１１００に含まれるコンポーネントの製造において用いられてよい。
よって、本発明の実施形態は、フィン端部応力誘起フィーチャを有する半導体デバイス、およびフィン端部応力誘起フィーチャを有する半導体デバイスの製造方法を含む。
例示的実施形態１：半導体構造は、基板の上方においてトレンチ分離領域を貫通して突出する半導体フィンを備える。半導体フィンは、上面、第１端部、第２端部、および第１端部と第２端部との間の側壁対を有する。ゲート電極が、半導体フィンの、上面の一領域の上にあり、かつ側壁対の一領域に横方向に隣接する。ゲート電極は、半導体フィンの第１端部と第２端部との間にある。第１誘電体プラグが、半導体フィンの第１端部にある。第２誘電体プラグが、半導体フィンの第２端部にある。第１誘電体プラグおよび第２誘電体プラグは各々、第１誘電体材料を含み、第１誘電体材料は、第１誘電体材料とは異なる第２誘電体材料の横方向の周囲および下方にある。
例示的実施形態２：第１誘電体材料は窒化シリコンであり、第２誘電体材料は酸化シリコンである、例示的実施形態１の半導体構造。
例示的実施形態３：第１誘電体材料はさらに、第２誘電体材料の上にある、例示的実施形態１または２の半導体構造。
例示的実施形態４：第１誘電体プラグおよび第２誘電体プラグは各々、第２誘電体材料の上および第１誘電体材料の複数の部分の間にある第３誘電体材料であって、第１誘電体材料および第２誘電体材料とは異なる第３誘電体材料をさらに含む、例示的実施形態１または２の半導体構造。
例示的実施形態５：第１誘電体プラグおよび第２誘電体プラグは各々、層間誘電体層に配された対応するトレンチ内に配される、例示的実施形態１、２、３または４の半導体構造。
例示的実施形態６：各対応するトレンチは、誘電体側壁スペーサを含む、例示的実施形態５の半導体構造。
例示的実施形態７：半導体フィンの第１端部においてゲート電極と第１誘電体プラグとの間にある第１ソース／ドレイン領域と、半導体フィンの第２端部においてゲート電極と第２誘電体プラグとの間にある第２ソース／ドレイン領域とをさらに備える、例示的実施形態１、２、３、４、５または６の半導体構造。
例示的実施形態８：第１ソース／ドレイン領域および第２ソース／ドレイン領域は、半導体フィンとは異なる半導体材料を含む埋め込みソース／ドレイン領域である、例示的実施形態７の半導体構造。
例示的実施形態９：第１誘電体プラグおよび第２誘電体プラグの両方に空隙が無い、例示的実施形態１、２、３、４、５、６、７または８の半導体構造。
例示的実施形態１０：第１誘電体プラグおよび第２誘電体プラグの一方または両方は、半導体フィンよりも基板内の深くにある、例示的実施形態１、２、３、４、５、６、７、８または９の半導体構造。
例示的実施形態１１：半導体フィンの上面の一領域および側壁対の一領域は、Ｎ型半導体デバイスのチャネル領域を画定し、第１誘電体プラグおよび第２誘電体プラグは、チャネル領域に単軸引張応力を誘起する、例示的実施形態１、２、３、４、５、６、７、８、９または１０の半導体構造。
例示的実施形態１２：半導体フィンの上面の一領域および側壁対の一領域は、Ｐ型半導体デバイスのチャネル領域を画定し、第１誘電体プラグおよび第２誘電体プラグは、チャネル領域に単軸圧縮応力を誘起する、例示的実施形態１、２、３、４、５、６、７、８、９または１０の半導体構造。
例示的実施形態１３：半導体構造は、基板の上方においてトレンチ分離領域を貫通して突出する半導体フィンを備える。半導体フィンは、上面、第１端部、第２端部、および第１端部と第２端部との間の側壁対を有する。ゲート電極が、半導体フィンの、上面の一領域の上にあり、かつ側壁対の一領域に横方向に隣接する。ゲート電極は、半導体フィンの第１端部と第２端部との間にある。第１誘電体プラグが、半導体フィンの第１端部にある。第２誘電体プラグが、半導体フィンの第２端部にある。第１誘電体プラグおよび第２誘電体プラグの両方に、空隙が無い。
例示的実施形態１４：第１誘電体プラグおよび第２誘電体プラグは各々、層間誘電体層に配された対応するトレンチ内に配される、例示的実施形態１３の半導体構造。
例示的実施形態１５：各対応するトレンチは、誘電体側壁スペーサを含む、例示的実施形態１４の半導体構造。
例示的実施形態１６：半導体フィンの第１端部においてゲート電極と第１誘電体プラグとの間にある第１ソース／ドレイン領域と、半導体フィンの第２端部においてゲート電極と第２誘電体プラグとの間にある第２ソース／ドレイン領域とをさらに備える、例示的実施形態１３、１４または１５の半導体構造。
例示的実施形態１７：第１ソース／ドレイン領域および第２ソース／ドレイン領域は、半導体フィンとは異なる半導体材料を含む埋め込みソース／ドレイン領域である、例示的実施形態１６の半導体構造。
例示的実施形態１８：第１誘電体プラグおよび第２誘電体プラグの一方または両方は、半導体フィンよりも基板内の深くにある、例示的実施形態１３、１４、１５、１６または１７の半導体構造。
例示的実施形態１９：半導体フィンの上面の一領域および側壁対の一領域は、Ｎ型半導体デバイスのチャネル領域を画定し、第１誘電体プラグおよび第２誘電体プラグは、チャネル領域に単軸引張応力を誘起する、例示的実施形態１３、１４、１５、１６、１７または１８の半導体構造。
例示的実施形態２０：半導体フィンの上面の一領域および側壁対の一領域は、Ｐ型半導体デバイスのチャネル領域を画定し、第１誘電体プラグおよび第２誘電体プラグは、チャネル領域に単軸圧縮応力を誘起する、例示的実施形態１３、１４、１５、１６、１７または１８の半導体構造。
例示的実施形態２１：半導体構造の製造方法は、基板の上方においてトレンチ分離領域を貫通して突出する半導体フィンを形成する段階を備える。半導体フィンは、上面、第１端部、第２端部、および第１端部と第２端部との間の側壁対を有する。複数のダミーゲート構造が、半導体フィンの上方に形成され、層間誘電体（ＩＬＤ）層によって互いに隔てられる。複数のダミーゲート構造のうちの第１ダミーゲート構造は、半導体フィンの第１端部にある。複数のダミーゲート構造のうちの第２ダミーゲート構造は、半導体フィンの、上面の一領域の上にあり、かつ側壁対の一領域に横方向に隣接する。複数のダミーゲート構造のうちの第３ダミーゲート構造は、半導体フィンの第２端部にある。複数のダミーゲート構造のうちの第２ダミーゲート構造以外の、複数のダミーゲート構造のうちの第１ダミーゲート構造および第３ダミーゲート構造が除去される。複数のダミーゲート構造のうちの第１ダミーゲート構造および第３ダミーゲート構造を除去することにより、半導体フィンの第１端部においてＩＬＤ層に第１トレンチを形成し、半導体フィンの第２端部においてＩＬＤ層に第２トレンチを形成する。第１トレンチ内に第１誘電体プラグが、および第２トレンチ内に第２誘電体プラグが形成される。第１誘電体プラグおよび第２誘電体プラグを形成する段階は、第１トレンチおよび第２トレンチの側壁および底部に沿って第１誘電体材料を形成する段階と、第１トレンチおよび第２トレンチの側壁に沿った第１誘電体材料の間、および第１トレンチおよび第２トレンチの底部上の第１誘電体層上に第２誘電体材料を形成する段階とを含む。第２誘電体材料は、第１誘電体材料とは異なる。
例示的実施形態２２：複数のダミーゲート構造のうちの第１ダミーゲート構造は、半導体フィンの第１端部の一部分および上面の第１部分の上に形成され、複数のダミーゲート構造のうちの第３ダミーゲート構造は、半導体フィンの第２端部の一部分および上面の第２部分の上に形成される、例示的実施形態２１の方法。
例示的実施形態２３：第１誘電体プラグおよび第２誘電体プラグを形成する段階の後に、複数のダミーゲート構造のうちの第２ダミーゲート構造を除去して、半導体フィンの第１端部と第２端部との間に第３トレンチを形成する段階と、第３トレンチ内に、パーマネントゲート電極であって、半導体フィンの上面の一領域の上にありかつ側壁対の一領域に横方向に隣接するパーマネントゲート電極を形成する段階とをさらに備える、例示的実施形態２１または２２の方法。
例示的実施形態２４：第１誘電体プラグおよび第２誘電体プラグの第２誘電体材料を形成する段階は、第１トレンチおよび第２トレンチ内、および第１トレンチおよび第２トレンチの底部上の第１誘電体層上に、流動性二酸化シリコン前駆体を堆積させる段階と、流動性二酸化シリコン前駆体を二酸化シリコンに転換する段階と、酸化シリコン材料を硬化させて酸化シリコン材料の体積を低減する段階とを含む、例示的実施形態２１、２２または２３の方法。
例示的実施形態２５：第１誘電体プラグおよび第２誘電体プラグを形成する段階は、第２誘電体材料上に第３誘電体材料を形成する段階をさらに含む、例示的実施形態２１、２２、２３または２４の方法。

Claims (25)

  1. 半導体構造であって、
    基板の上方においてトレンチ分離領域を貫通して突出する半導体フィンであって、上面、第１端部、第２端部、および前記第１端部と前記第２端部との間の側壁対を有する半導体フィンと、
    前記半導体フィンの、前記上面の一領域の上にあり、かつ前記側壁対の一領域に横方向に隣接するゲート電極であって、前記半導体フィンの前記第１端部と前記第２端部との間にあるゲート電極と、
    前記半導体フィンの前記第１端部における第１誘電体プラグと、
    前記半導体フィンの前記第２端部における第２誘電体プラグと
    を備え、
    前記第１誘電体プラグおよび前記第２誘電体プラグは各々、第１誘電体材料を含み、前記第１誘電体材料は、前記第１誘電体材料とは異なる第２誘電体材料の横方向の周囲および下方にある、
    半導体構造。
  2. 前記第１誘電体材料は窒化シリコンであり、前記第２誘電体材料は酸化シリコンである、請求項１に記載の半導体構造。
  3. 前記第１誘電体材料はさらに、前記第２誘電体材料の上にある、請求項１または２に記載の半導体構造。
  4. 前記第１誘電体プラグおよび前記第２誘電体プラグは各々、前記第２誘電体材料の上および前記第１誘電体材料の複数の部分の間にある第３誘電体材料であって、前記第１誘電体材料および前記第２誘電体材料とは異なる第３誘電体材料をさらに含む、請求項１または２に記載の半導体構造。
  5. 前記第１誘電体プラグおよび前記第２誘電体プラグは各々、層間誘電体層に配された対応するトレンチ内に配される、請求項１から４のいずれか一項に記載の半導体構造。
  6. 各対応するトレンチは、誘電体側壁スペーサを含む、請求項５に記載の半導体構造。
  7. 前記半導体フィンの前記第１端部において前記ゲート電極と前記第１誘電体プラグとの間にある第１ソース／ドレイン領域と、
    前記半導体フィンの前記第２端部において前記ゲート電極と前記第２誘電体プラグとの間にある第２ソース／ドレイン領域と
    をさらに備える、請求項１から６のいずれか一項に記載の半導体構造。
  8. 前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域は、前記半導体フィンとは異なる半導体材料を含む埋め込みソース／ドレイン領域である、請求項７に記載の半導体構造。
  9. 前記第１誘電体プラグおよび前記第２誘電体プラグの両方に空隙が無い、請求項１から８のいずれか一項に記載の半導体構造。
  10. 前記第１誘電体プラグおよび前記第２誘電体プラグの一方または両方は、前記半導体フィンよりも前記基板内の深くにある、請求項１から９のいずれか一項に記載の半導体構造。
  11. 前記半導体フィンの前記上面の前記一領域および前記側壁対の前記一領域は、Ｎ型半導体デバイスのチャネル領域を画定し、前記第１誘電体プラグおよび前記第２誘電体プラグは、前記チャネル領域に単軸引張応力を誘起する、請求項１から１０のいずれか一項に記載の半導体構造。
  12. 前記半導体フィンの前記上面の前記一領域および前記側壁対の前記一領域は、Ｐ型半導体デバイスのチャネル領域を画定し、前記第１誘電体プラグおよび前記第２誘電体プラグは、前記チャネル領域に単軸圧縮応力を誘起する、請求項１から１０のいずれか一項に記載の半導体構造。
  13. 半導体構造であって、
    基板の上方においてトレンチ分離領域を貫通して突出する半導体フィンであって、上面、第１端部、第２端部、および前記第１端部と前記第２端部との間の側壁対を有する半導体フィンと、
    前記半導体フィンの、前記上面の一領域の上にあり、かつ前記側壁対の一領域に横方向に隣接するゲート電極であって、前記半導体フィンの前記第１端部と前記第２端部との間にあるゲート電極と、
    前記半導体フィンの前記第１端部における第１誘電体プラグと、
    前記半導体フィンの前記第２端部における第２誘電体プラグと
    を備え、
    前記第１誘電体プラグおよび前記第２誘電体プラグの両方に空隙が無い、
    半導体構造。
  14. 前記第１誘電体プラグおよび前記第２誘電体プラグは各々、層間誘電体層に配された対応するトレンチ内に配される、請求項１３に記載の半導体構造。
  15. 各対応するトレンチは、誘電体側壁スペーサを含む、請求項１４に記載の半導体構造。
  16. 前記半導体フィンの前記第１端部において前記ゲート電極と前記第１誘電体プラグとの間にある第１ソース／ドレイン領域と、
    前記半導体フィンの前記第２端部において前記ゲート電極と前記第２誘電体プラグとの間にある第２ソース／ドレイン領域と
    をさらに備える、請求項１３から１５のいずれか一項に記載の半導体構造。
  17. 前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域は、前記半導体フィンとは異なる半導体材料を含む埋め込みソース／ドレイン領域である、請求項１６に記載の半導体構造。
  18. 前記第１誘電体プラグおよび前記第２誘電体プラグの一方または両方は、前記半導体フィンよりも前記基板内の深くにある、請求項１３から１７のいずれか一項に記載の半導体構造。
  19. 前記半導体フィンの前記上面の前記一領域および前記側壁対の前記一領域は、Ｎ型半導体デバイスのチャネル領域を画定し、前記第１誘電体プラグおよび前記第２誘電体プラグは、前記チャネル領域に単軸引張応力を誘起する、請求項１３から１８のいずれか一項に記載の半導体構造。
  20. 前記半導体フィンの前記上面の前記一領域および前記側壁対の前記一領域は、Ｐ型半導体デバイスのチャネル領域を画定し、前記第１誘電体プラグおよび前記第２誘電体プラグは、前記チャネル領域に単軸圧縮応力を誘起する、請求項１３から１８のいずれか一項に記載の半導体構造。
  21. 半導体構造の製造方法であって、
    基板の上方においてトレンチ分離領域を貫通して突出する半導体フィンであって、上面、第１端部、第２端部、および前記第１端部と前記第２端部との間の側壁対を有する半導体フィンを形成する段階と、
    前記半導体フィンの上方にあり、層間誘電体（ＩＬＤ）層によって互いに隔てられる複数のダミーゲート構造であって、前記複数のダミーゲート構造のうちの第１ダミーゲート構造は、前記半導体フィンの前記第１端部にあり、前記複数のダミーゲート構造のうちの第２ダミーゲート構造は、前記半導体フィンの前記上面の一領域の上にありかつ前記側壁対の一領域に横方向に隣接し、前記複数のダミーゲート構造のうちの第３ダミーゲート構造は、前記半導体フィンの前記第２端部にある、複数のダミーゲート構造を形成する段階と、
    前記複数のダミーゲート構造のうちの前記第２ダミーゲート構造以外の、前記複数のダミーゲート構造のうちの前記第１ダミーゲート構造および前記第３ダミーゲート構造を除去する段階であって、前記除去により、前記半導体フィンの前記第１端部において前記ＩＬＤ層に第１トレンチを形成し、前記半導体フィンの前記第２端部において前記ＩＬＤ層に第２トレンチを形成する、段階と、
    前記第１トレンチ内に第１誘電体プラグを、および前記第２トレンチ内に第２誘電体プラグを形成する段階と
    を備え、
    前記第１誘電体プラグおよび前記第２誘電体プラグを形成する段階は、
    前記第１トレンチおよび前記第２トレンチの側壁および底部に沿って第１誘電体材料を形成する段階と、
    前記第１トレンチおよび前記第２トレンチの前記側壁に沿った前記第１誘電体材料の間、および前記第１トレンチおよび前記第２トレンチの前記底部上の前記第１誘電体材料上に、第２誘電体材料であって、前記第１誘電体材料とは異なる第２誘電体材料を形成する段階と
    を含む、
    方法。
  22. 前記複数のダミーゲート構造のうちの前記第１ダミーゲート構造は、前記半導体フィンの前記第１端部の一部分および前記上面の第１部分の上に形成され、前記複数のダミーゲート構造のうちの前記第３ダミーゲート構造は、前記半導体フィンの前記第２端部の一部分および前記上面の第２部分の上に形成される、請求項２１に記載の方法。
  23. 前記第１誘電体プラグおよび前記第２誘電体プラグを形成する段階の後に、前記複数のダミーゲート構造のうちの前記第２ダミーゲート構造を除去して、前記半導体フィンの前記第１端部と前記第２端部との間に第３トレンチを形成する段階と、
    前記第３トレンチ内に、パーマネントゲート電極であって、前記半導体フィンの前記上面の前記一領域の上にありかつ前記側壁対の前記一領域に横方向に隣接するパーマネントゲート電極を形成する段階と
    をさらに備える、請求項２１または２２に記載の方法。
  24. 前記第１誘電体プラグおよび前記第２誘電体プラグの前記第２誘電体材料を形成する段階は、
    前記第１トレンチおよび前記第２トレンチ内、および前記第１トレンチおよび前記第２トレンチの前記底部上の前記第１誘電体材料上に、流動性二酸化シリコン前駆体を堆積させる段階と、
    前記流動性二酸化シリコン前駆体を二酸化シリコンに転換する段階と、
    前記二酸化シリコンを硬化させて前記二酸化シリコンの体積を低減する段階と
    を含む、請求項２１から２３のいずれか一項に記載の方法。
  25. 前記第１誘電体プラグおよび前記第２誘電体プラグを形成する段階は、
    前記第２誘電体材料上に第３誘電体材料を形成する段階
    をさらに含む、請求項２１から２４のいずれか一項に記載の方法。
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