KR102589134B1 - 핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스 - Google Patents

핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스 Download PDF

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잔느 엘. 루체
에보니 엘. 메이스
에리카 제이. 톰슨
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인텔 코포레이션
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Abstract

핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들, 및 핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들을 제조하는 방법들이 설명된다. 예에서, 반도체 구조체는 기판 위의 트렌치 격리 영역을 통해 돌출하는 반도체 핀을 포함한다. 이러한 반도체 핀은 상부 표면, 제1 엔드, 제2 엔드, 및 제1 엔드와 제2 엔드 사이의 측벽들의 쌍을 갖는다. 게이트 전극이 상부 표면의 영역 위에 있고 반도체 핀의 측벽들의 쌍의 영역에 측방향으로 인접한다. 이러한 게이트 전극은 반도체 핀의 제1 엔드와 제2 엔드 사이에 있다. 제1 유전체 플러그가 반도체 핀의 제1 엔드에 있다. 제2 유전체 플러그가 반도체 핀의 제2 엔드에 있다.

Description

핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스
본 발명의 실시예들은 반도체 디바이스들 및 처리, 특히, 핀-엔드 스트레스-유도 피처들(fin-end stress-inducing features)을 갖는 반도체 디바이스들 및 핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들을 제조하는 방법들의 분야에 관한 것이다.
과거 수십 년 동안, 집적 회로들에서 피처들의 스케일링은 점점 더 성장하는 반도체 산업의 견인차였다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적 상의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 증가된 수의 메모리 또는 로직 디바이스들을 칩 상에 통합할 수 있게 하여, 용량이 증가된 제품들의 제조를 돕는다. 그러나, 훨씬 더 많은 용량에 대한 추진이 쟁점이 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 디바이스들의 제조에 있어서, 디바이스 치수들이 계속해서 축소됨에 따라, 트라이-게이트 트랜지스터들과 같은, 멀티-게이트 트랜지스터들이 보다 보편적으로 되고 있다. 종래의 프로세스들에서, 트라이-게이트 트랜지스터들은 벌크 실리콘 기판들 또는 SOI(silicon-on-insulator) 기판들 상에 일반적으로 제조된다. 일부 예들에서, 벌크 실리콘 기판들은 이들의 더 낮은 비용으로 인해 그리고 이들이 덜 복잡한 트라이-게이트 제조 프로세스를 가능하게 하기 때문에 바람직하다.
그러나, 멀티-게이트 트랜지스터들을 스케일링하는 것은 부작용이 있었다. 마이크로 전자 회로의 이러한 기본 빌딩 블록들의 치수들이 감소되므로, 10 나노미터(10 nm) 노드 아래로 디바이스 치수들이 스케일링됨에 따라 이동성 개선 및 짧은 채널 제어를 유지하는 것은 디바이스 제조에서의 도전 과제를 제공한다.
트랜지스터들의 이동성을 개선하기 위해 많은 상이한 기술들이 시도되어 왔다. 그러나, 반도체 디바이스들의 전자 및/또는 홀 이동성 개선의 영역에서는 중요한 개선들이 여전히 필요하다.
도 1은 심들 또는 보이드들이 있는 핀-엔드 피처들을 갖는 최신 기술의 반도체 구조체의 단면도를 도시한다.
도 2는, 본 발명의 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 반도체 구조체의 단면도를 도시한다.
도 3a 내지 도 3f는, 본 발명의 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 반도체 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 도시한다.
도 4a 및 도 4b는, 본 발명의 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 비-평면 반도체 디바이스의 단면도 및 (이러한 단면도의 a-a' 축을 따라 취해지는) 평면도를 각각 도시한다.
도 5는, 본 발명의 다른 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 다른 반도체 구조체의 단면도를 도시한다.
도 6은, 본 발명의 다른 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 다른 반도체 구조체의 단면도를 도시한다.
도 7은, 본 발명의 실시예에 따른, 인장 단축 스트레스를 갖는 핀의 사시도를 도시한다.
도 8은, 본 발명의 실시예에 따른, 압축 단축 스트레스를 갖는 핀의 사시도를 도시한다.
도 9a는 본 명세서에 설명되는 실시예들에 따라 유전체 플러그들을 포함하지 않는 핀의 상부 40 나노미터 위의 [110] 평면을 따른 채널 스트레스 평균을 도시하는 플롯을 포함한다.
도 9b는 본 명세서에 설명되는 실시예들에 따라 유전체 플러그들을 포함하는 핀의 상부 40 나노미터 위의 [110] 평면을 따른 채널 스트레스 평균을 도시하는 플롯을 포함한다.
도 10은 본 발명의 실시예의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도 11은 본 발명의 하나 이상의 실시예를 포함하는 인터포저를 도시한다.
핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들, 및 핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들을 제조하는 방법들이 설명된다. 다음 설명에서는, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 구체적인 집적 및 재료 체제들 같은, 다수의 구체적인 상세 사항들이 제시된다. 해당 분야에서의 숙련자에게는 본 발명의 실시예들이 이러한 구체적인 상세 사항들 없이 실시될 수 있다는 점이 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃들과 같은, 잘 알려진 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지는 않는다. 더욱이, 도면들에 도시되는 다양한 실시예들이 예시적 표현들이고 반드시 스케일에 따라 도시되는 것은 아니라는 점이 이해되어야 한다.
특정 전문 용어는 참조의 목적만을 위해 다음 설명에서 또한 사용될 수 있고, 따라서 제한적이도록 의도되는 것은 아니다. 예를 들어, "상부(upper)", "하부(lower)", "위(above)", 및 "아래(below)"와 같은 용어들은 참조가 이루어지는 도면들에서의 방향들을 지칭한다. "전면(front)", "후면(back)", "배면(rear)", 및 "측면(side)"과 같은 용어들은 논의 중인 컴포넌트를 설명하는 텍스트 및 연관된 도면들을 참조하여 분명하게 되는 참조의 일관되지만 임의적인 프레임 내에서 컴포넌트의 부분들의 배향 및/또는 위치를 설명한다. 이러한 전문 용어는 위에 구체적으로 언급된 단어들, 이들의 파생어들, 및 유사한 의미의 단어들을 포함할 수 있다.
하나 이상의 실시예는 핀-기반 반도체 디바이스들의 제조에 관한 것이다. 이러한 디바이스들에 대한 성능 개선은 폴리 플러그 채움 프로세스로부터 유도되는 채널 스트레스를 통해 이루어질 수 있다. 실시예들은 MOSFET(metal oxide semiconductor field effect transistor) 채널에서 기계적 스트레스를 유도하는 폴리 플러그 채움 프로세스에서의 재료 속성들의 이용을 포함할 수 있다. 그 결과, 유도되는 스트레스는 트랜지스터의 이동성 및 구동 전류를 부스트할 수 있다. 또한, 본 명세서에 설명되는 플러그 채움의 방법은 퇴적 동안 임의의 심 또는 보이드 형성의 제거를 허용할 수 있다.
정황을 제공하자면, 핀들에 인접하는 플러그 채움의 고유 재료 속성들을 조작하는 것은 채널 내에 스트레스를 유도할 수 있다. 하나 이상의 실시예에 따르면, 플러그 채움 재료의 구성, 퇴적, 및 후-처리 조건들을 튜닝하는 것에 의해, 채널에서의 스트레스가 NMOS 및 PMOS 트랜지스터들 양자 모두에 이점이 되도록 변조된다. 또한, 이러한 플러그들은, 에피택셜 소스/드레인들과 같은, 다른 통상의 스트레서 기술들에 비교하여 핀 기판에서 더 깊게 존재할 수 있다. 이러한 효과를 달성하기 위한 플러그 채움의 성질은 또한 퇴적 동안 심들 또는 보이드들을 제거하고 프로세스 동안 특정 결함 모드들을 완화시킨다.
추가의 정황을 제공하자면, 폴리 플러그에 대한 의도적인 스트레스 엔지니어링이 현재 존재하지 않는다. 에피택셜 소스/드레인들, 더미 폴리 게이트 제거, 스트레스 라이너들 등과 같은 종래의 스트레서들로부터의 스트레스 강화는 불행하게도 디바이스 피치들이 축소됨에 따라 감소하는 경향이 있다. 위 쟁점들 중 하나 이상에 대처하여, 본 발명의 하나 이상의 실시예에 따르면, 스트레스의 추가 소스가 트랜지스터 구조체 내에 통합된다. 이러한 프로세스에 의한 다른 추가 이점은 보다 종래의 화학 기상 퇴적 방법에 흔한(common with) 플러그 내의 심들 또는 보이드들의 제거일 수 있다.
스트레스 저하 심들 또는 보이드들이 있는 플러그 채움 피처들을 갖는 구조체 대 스트레스 저하 심들 또는 보이드들이 없는 플러그 채움 피처들을 갖는 구조체의 비교로서, 도 1은 심들 또는 보이드들이 있는 핀-엔드 피처들을 갖는 최신 기술의 반도체 구조체의 단면도를 도시하고, 한편 도 2는, 본 발명의 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 반도체 구조체의 단면도를 도시한다.
도 1을 참조하면, 반도체 구조체(100)는 기판(104) 위에 반도체 핀(102)을 포함한다. 반도체 핀(102)은 상부 표면(102A), 제1 엔드(102B), 제2 엔드(102C), 및 제1 엔드(102B)와 제2 엔드(102C) 사이의 측벽들의 쌍(102D로서 도시됨)을 갖는다. 게이트 전극(106)이 상부 표면(102A)의 영역 위에 있고 반도체 핀(102)의 측벽들의 쌍(102D)의 영역에 측방향으로 인접하여 있다. 게이트 전극(106)은 반도체 핀(102)의 제1 엔드(102B)와 제2 엔드(102C) 사이에 있다. 제1 유전체 플러그(108A)가 반도체 핀(102)의 제1 엔드(102B)에 있다. 제2 유전체 플러그(108B)가 반도체 핀(102)의 제2 엔드(102C)에 있다. 제1 및 제2 유전체 플러그들(108A 및 108B)은 각각 심(109)을 포함할 수 있다.
대조적으로, 도 2를 참조하면, 반도체 구조체(200)는 기판(204) 위에 반도체 핀(202)을 포함한다. 반도체 핀(202)은 상부 표면(202A), 제1 엔드(202B), 제2 엔드(202C), 및 제1 엔드(202B)와 제2 엔드(202C) 사이의 측벽들의 쌍(202D로서 도시됨)을 갖는다. 게이트 전극(206)이 상부 표면(202A)의 영역 위에 있고 반도체 핀(202)의 측벽들의 쌍(202D)의 영역에 측방향으로 인접하여 있다. 게이트 전극(206)은 반도체 핀(202)의 제1 엔드(202B)와 제2 엔드(202C) 사이에 있다. 제1 유전체 플러그(208A)가 반도체 핀(202)의 제1 엔드(202B)에 있다. 제2 유전체 플러그(208B)가 반도체 핀(202)의 제2 엔드(202C)에 있다.
핀(202)의 측벽들(202D) 상에 게이트 전극(206)을 도시하기 위해, 도 2에 도시되는 뷰는 핀(202)의 약간 전면에 있다는 점이 이해되어야 한다. 핀(202)은 기판(204) 위의 트렌치 격리 영역을 통해 돌출할 수 있다는 점이 또한 이해되어야 한다. 이러한 트렌치 격리 영역이 도 2의 관점에서 보이지 않더라도, 예시적인 트렌치 격리 영역이 아래 설명되는 도 4a에 묘사된다. 또한, 도 2의 뷰에서 동일하게 보이지만, 도 3b에서 보이는 바와 같이, 일 실시예에서, 제1 유전체 플러그(208A)는 반도체 핀(202)의 제1 엔드(202B)의 부분 위에 형성되고, 제2 유전체 플러그(208B)는 반도체 핀(202)의 제2 엔드(202C)의 부분 위에 형성된다. 그러나, 다른 실시예에서, 제1 유전체 플러그(208A)는 반도체 핀(202)의 제1 엔드(202B) 위가 아닌 곳에 형성되고, 제2 유전체 플러그(208B)는 반도체 핀(202)의 제2 엔드(202C) 위가 아닌 곳에 형성된다. 추가적으로, 하나보다 많은 게이트 전극(206)이 반도체 핀(202)을 따라 제1 유전체 플러그(208A)와 제2 유전체 플러그(208B) 사이에 포함될 수 있다는 점이 이해되어야 한다.
다시 도 2를 참조하면, 제1 유전체 플러그(208A) 및 제2 유전체 플러그(208B)는 보이드 또는 심을 포함하지 않는다. 이러한 배열은 보이드가 없는(void-free) 제1 유전체 플러그(208A) 및 제2 유전체 플러그(208B), 또는 보이드들이 없는(free of voids) 제1 유전체 플러그(208A) 및 제2 유전체 플러그(208B)를 갖는 것으로서 설명될 수 있다.
도 2에 또한 묘사되는 바와 같이, 실시예에서, 제1 유전체 플러그(208A) 및 제2 유전체 플러그(208B) 중 하나 또는 양자 모두는 반도체 핀(202) 보다 기판(204) 내로, 예를 들어, 양 299 만큼 더 깊다. 이러한 배열은 게이트 트렌치들이 더미 게이트 제거 이후에 그리고 폴리 플러그 채움이라고 또한 지칭되는 게이트 트렌치 채움 이전에 연장되는 대체 더미 게이트 프로세스에서 달성될 수 있다.
실시예에서, 제1 및 제2 유전체 플러그들(208A 및 208B)은, 도 2에 묘사되는 바와 같이, 층간 유전체 층(212)에 각각 배치되는, 대응하는 트렌치(210A 및 210B)에 각각 배치된다. 하나의 이러한 실시예에서, 트렌치들(210A 및 210B) 각각은 유전체 측벽 스페이서(214)를 포함한다. 유사하게, 실시예에서, 도 2에 묘사되는 바와 같이, 게이트 전극(206)이 배치되는 트렌치(210C)는 유전체 측벽 스페이서들(216)을 포함한다.
실시예에서, 도 3a 내지 도 3f와 관련하여, 그리고 도 3f를 참조하여 보다 상세히 아래 설명되는 바와 같이, 제1 및 제2 유전체 플러그들(208A 및 208B) 각각은 제1 유전체 재료(304)와는 상이한 제2 유전체 재료(308)를 측방향으로 둘러싸고 그 아래에 있는 제1 유전체 재료(304)를 포함한다. 하나의 이러한 실시예에서, 제1 유전체 재료(304)는 실리콘 질화물이고, 제2 반도체 재료(308)는 실리콘 산화물이다. 구체적인 이러한 실시예에서, 제1 유전체 재료는 추가로, 예를 들어, 추가 부분(310)으로서, 제2 유전체 재료(308) 위에 있다. 그러나, 다른 구체적인 실시예에서, 제1 및 제2 유전체 플러그들(208A 및 208B)은 각각 제2 유전체 재료(308) 위에 그리고 제1 반도체 재료(304)의 부분들 사이에 제3 유전체 재료를 추가로 포함하고, 제3 유전체 재료는, 예를 들어, 310이 상이한 유전체 재료인 경우에서와 같이, 제1 및 제2 유전체 재료들과 상이하다.
다시 도 2를 참조하면, 반도체 구조체(200)는 반도체 핀(202)의 제1 엔드(202B)에서 게이트 전극(206)과 제1 유전체 플러그(208A) 사이에 제1 소스/드레인 영역(218A)을 추가로 포함한다. 제2 소스/드레인 영역(218B)은 반도체 핀(202)의 제2 엔드(202C)에서 게이트 전극(206)과 제2 유전체 플러그(208B) 사이에 있다. 실시예에서, 제1 및 제2 소스/드레인 영역들(218A 및 218B)은 내장형 소스/드레인 영역들이다. 제1 및 제2 소스/드레인 영역들(218A 및 218B)은 "내장형 에피(embedded epi)" 소스 및 드레인 영역들이라고 말하는데, 그 이유는 이들이 먼저 핀(202)의 부분들을 제거하고 다음으로 제1 및 제2 소스/드레인 영역들(218A 및 218B)을 에피택셜 성장시키는 것에 의해 형성되기 때문이다. 내장형 에피 제1 및 제2 소스/드레인 영역들(218A 및 218B)의 사용은 스트레스를 유도하는 것에 의해 디바이스 성능을 개선할 수 있다. 일 실시예에서, 소스/드레인 영역들(218A 및 218B)은 반도체 핀(202)의 반도체 재료와 상이한 반도체 재료로 구성되는 내장형 소스/드레인 영역들이다.
실시예에서, 게이트 전극(206)과 연관된 반도체 핀(202)의 측벽들(202D)의 쌍의 영역 및 상부 표면(202A)의 영역은 N-형 반도체 디바이스의 채널 영역을 정의한다. 하나의 이러한 실시예에서, 제1 유전체 플러그(208A) 및 제2 유전체 플러그(208B)는 채널 영역 상에 단축 인장 스트레스를 유도한다. 다른 실시예에서, 게이트 전극(206)과 연관된 반도체 핀(202)의 측벽들(202D)의 쌍의 영역과 상부 표면(202A)의 영역은 P-타입 반도체 디바이스의 채널 영역을 정의한다. 하나의 이러한 실시예에서, 제1 유전체 플러그(208A) 및 제2 유전체 플러그(208B)는 채널 영역 상에 단축 압축 스트레스를 유도한다.
예시적인 처리 스킴에서, 도 3a 내지 도 3f는, 본 발명의 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 반도체 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 도시한다.
도 3a를 참조하면, 반도체 구조체를 제조하는 방법은 시작 구조체(300)를 형성하는 것으로 시작한다. 반도체 핀(202)은 기판(204) 위의 트렌치 격리 영역(도 4a에 묘사되는 트렌치 격리 영역)을 통해 돌출하는 것으로서 형성된다. 반도체 핀(202)은 상부 표면(202A), 제1 엔드(202B), 제2 엔드(202C), 및 제1 엔드(202B)와 제2 엔드(202C) 사이의 측벽들의 쌍(202D)을 갖는다. 복수의 더미 게이트 구조체들(302)이 반도체 핀(202) 위에 형성되고, ILD(inter-layer dielectric) 층(212)에 의해 서로 분리된다. 복수의 더미 게이트 구조체들(302) 중 제1 더미 게이트 구조체(좌측 302)는 반도체 핀(202)의 제1 엔드(202B)에 있다. 복수의 더미 게이트 구조체들(302) 중 제2 더미 게이트 구조체(중간 302)는 상부 표면(202A)의 영역 위에 있고, 반도체 핀(202)의 측벽들(202D)의 쌍의 영역에 측방향으로 인접하여 있다. 복수의 더미 게이트 구조체들(302) 중 제3 더미 게이트 구조체(우측 302)는 반도체 핀(202)의 제2 엔드(202C)에 있다.
실시예에서, 묘사되는 바와 같이, 시작 구조체(300)를 형성하는 것은 내장형 소스 및 드레인 영역들(218A 및 218B)을 형성하는 것을 추가로 포함하였다. 실시예에서, 복수의 더미 게이트 구조체들(302) 각각은, 또한 묘사되는 바와 같이, 연관된 유전체 측벽들 스페이서들(214 또는 216)을 갖는다. 유전체 측벽들 스페이서들(214 또는 216)은 이러한 스테이지에서 본질적으로 동일할 수 있지만, 궁극적으로 유전체 플러그에 대한 측벽 스페이서(측벽 스페이서(214)) 또는 게이트 전극(측벽들(216))일 것이라는 점이 이해되어야 한다. 또한, 2개의 엔드 더미 게이트 구조체들(302) 사이에 하나보다 많은 더미 게이트 구조체들(302)이 포함될 수 있다는 점이 이해되어야 한다.
실시예에서, 더미 게이트 구조체들(302)은 타이트한 피치 격자 구조체와 같은 격자 구조체를 형성하는 복수의 평행 게이트 라인들 중 하나의 라인을 각각 형성한다. 하나의 이러한 실시예에서, 타이트한 피치는 종래의 리소그래피를 통해 직접 달성 가능한 것은 아니다. 예를 들어, 종래의 리소그래피에 기초하는 패턴이 먼저 형성될 수 있지만, 이러한 피치는, 해당 분야에 알려진 바와 같이, 스페이서 마스크 패터닝의 사용에 의해 2분할될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 4분할될 수 있다. 따라서, 격자형 게이트 패턴들은 일정한 피치로 이격되고 일정한 폭을 갖는 라인들(302)을 가질 수 있다. 이러한 패턴은 피치 2분할 또는 피치 4분할, 또는 다른 피치 분할, 접근법에 의해 제조될 수 있다. 도 3a에 도시되는 뷰는, 핀(202)의 전면에 더미 게이트 구조체들을 도시하기 위해, 핀(202)의 약간 전면에 있다는 점이 이해되어야 한다.
도 3b를 참조하면, 핀(202)의 엔드들에서의 더미 게이트 구조체들(302)(예를 들어, 제1 및 제3 구조체들)이 제거되고, 한편 핀(202)의 엔드들에서의 더미 게이트 구조체들(302) 사이의 더미 게이트 구조체(들)(302)는 유지된다(예를 들어, 중간 302가 유지됨). 실시예에서, 핀(202)의 엔드들에서의 더미 게이트 구조체들(302)을 제거하는 것은, 유전체 측벽 스페이서들(214)이 있는, 트렌치들(210A 및 210B)을 각각 남긴다. 특정 실시예에서, 도 3b에 묘사되는 바와 같이, 핀(202)의 엔드들에서의 더미 게이트 구조체들(302)을 제거하는 것은 반도체 핀(202)의 상부 표면(202A) 부분들 및 엔드 부분들(202B 및 202C)을 노출시킨다. 이러한 배열은 최외측 더미 게이트 구조체들을 반도체 핀의 엔드들 및 상부 표면의 부분 위에 형성되게 하는 것에 의해 형성되고, 궁극적으로 반도체 핀의 엔드들 및 상부 표면의 부분 위에 유전체 플러그들을 제공한다. 다른 실시예(묘사되지 않음)에서, 핀(202)의 엔드들에서의 더미 게이트 구조체들(302)을 제거하는 것은 반도체 핀(202)의 상부 표면(202A) 부분들이 아니라 엔드 부분들(202B 및 202C)만을 노출시킨다. 이러한 배열은 최외측 더미 게이트 구조체들을 반도체 핀의 엔드들에서만 형성되게 하는 것에 의해 형성되고, 궁극적으로는 반도체 핀의 엔드들에서만 유전체 플러그들을 제공한다.
도 3c 내지 도 3f를 참조하면, 실시예에서, (도 2의 유전체 플러그(208A)와 같은) 제1 유전체 플러그가 제1 트렌치(210A)에 형성된다. (도 2의 유전체 플러그(208B)와 같은) 제2 유전체 플러그가 제2 트렌치(210B)에 형성된다. 특정 예시적인 유전체 플러그 구조체 및 그 형성이 도 3c 내지 도 3f와 관련하여 도시된다. 도 3c 내지 도 3f에 도시되는 뷰는, 핀(202)의 전면에 유전체 라이너(304)를 도시하기 위해, 핀(202)의 약간 전면에 있다는 점이 이해되어야 한다.
도 3c를 참조하면, 유전체 라이너(304)는 도 3b의 구조체와 등각으로 형성된다. 실시예에서, 유전체 라이너(304)는, 심을 핀치 오프하거나, 또는 형성하거나, 또는 고립된 보이드를 형성하거나 하지 않고(이들 중 임의의 것은 그렇지 않으면 궁극적으로 그로부터 형성되는 유전체 플러그로부터의 스트레스 전달에서의 감소에 이를 수 있음), 트렌치들(210A 및 210B)의 측벽들을 따라 형성된다. 구체적인 실시예에서, 유전체 라이너(304)는, 예를 들어, CVD(chemical vapor deposition)를 사용하여 형성되는, 실리콘 질화물 막이다. 따라서, 실시예에서, 유전체 플러그 형성은 제1 및 제2 트렌치들(210A 및 210B)의 측벽들 및 하부들을 따라 제1 유전체 재료(304)를 형성하는 것으로 시작한다.
도 3d 및 도 3e를 참조하면, 제1 및 제2 트렌치들(210A 및 210B)의 측벽들을 따른 제1 유전체 재료(304)와 제1 및 제2 트렌치들(210A 및 210B)의 하부들 상의 제1 유전체 층(304) 사이에 제2 유전체 재료(308)가 형성된다. 실시예에서, 제2 유전체 재료(308)는 제1 유전체 재료와 상이하다.
일 실시예에서, 도 3d에 묘사되는 바와 같이, 제2 유전체 재료(308)는 먼저 제1 및 제2 트렌치들의 측벽들을 따라 그리고 제1 및 제2 트렌치들의 바닥들 상의 제1 유전체 상에 실리콘 산화물 재료(306)를 형성하는 것에 의해 형성된다. 특정 실시예에서, 실리콘 산화물 재료(306)는 보이드들 또는 심들 없이 트렌치들(210A 및 21B)을 완전히 채우도록 유동되는 유동성 재료이다. 실리콘 산화물 재료는, 최종 교차 결합 이전에 또는 이후에, 퇴적 이후에 평탄화될 수 있다. 다음으로, 실리콘 산화물 재료(306)가 경화된다. 특정 실시예에서, 실리콘 산화물 재료(306)는, 도 3e에 묘사되는 바와 같이, 제2 유전체 재료(308)를 제공하기 위해 경화 동안 부피가 축소된다. 하나의 이러한 실시예에서, 경화 프로세스는 스팀 경화 프로세스이다. 일 실시예에서, 부피 축소시, 결과적인 제2 유전체 재료(308)는 핀(202)의 엔드(202B 또는 202C)를 당겨서, 인장 스트레스를 유도한다.
도 3f를 참조하면, 다음으로 제2 유전체 재료(308) 상에 제3 유전체 재료(310)가 형성된다. 실시예에서, 제3 유전체 재료(310)는, 층(304)의 실리콘 질화물 재료와 유사한, 제2 실리콘 질화물 재료이고, 이러한 것은 층(304)과 동일한 유전체 재료라고 지칭될 수 있다. 하나의 이러한 실시예에서, 이러한 실리콘 질화물 캡핑 층은 콘택-개구 에칭들과 같은 다운스트림 에칭들에서 산화물 층(308)의 에칭을 방지하기 위해 포함된다. 그러나, 다른 실시예에서, 제3 유전체 재료(310)는 층(304)과 유사하지 않다.
실시예에서, 도 3f의 구조체의 추가의 처리는, 도 2와 관련하여 설명되는 바와 같이, 예를 들어, 각각 유전체 플러그들(208A 및 208B)을 형성하기 위해, 재료 층들(304, 308 및 310)을 트렌치들(210A 및 210B)에 국한시키는 평탄화를 포함한다. 실시예에서, 도 3f의 구조체의 더욱 추가의 처리는, 제1 및 제2 유전체 플러그들(208A 및 208B)을 형성하는 것에 후속하여, 반도체 핀(202)의 제1 엔드와 제2 엔드 사이에 제3 트렌치(210C)를 형성하기 위해 복수의 더미 게이트 구조체들 중 제2 더미 구조체(중간(302))를 제거하는 것을 포함한다. 다음으로, 영구 게이트 전극이 제3 트렌치(210C)에 형성된다. 영구 게이트 전극은, 예를 들어, 반도체 핀(202)의 채널 영역을 정의하기 위해, 상부 표면(202A)의 영역 위에 그리고 반도체 핀(202)의 측벽들(202D)의 쌍의 영역에 측방향으로 인접하여 형성된다.
위의 예시적인 처리 스킴들로부터 초래되는 구조체들, 예를 들어, 도 3f로부터의 구조체들은, PMOS 및 NMOS 디바이스 제조와 같은, 디바이스 제조를 완성하기 위한 후속 처리 동작들에 대해 동일한 또는 유사한 형태로 사용될 수 있다는 점이 이해되어야 한다. 완성된 디바이스의 예로서, 도 4a 및 도 4b는, 본 발명의 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 비-평면 반도체 디바이스의 단면도 및 (이러한 단면도의 a-a' 축을 따라 취해지는) 평면도를 각각 도시한다.
도 4a를 참조하면, 반도체 구조체 또는 디바이스(400)는 기판(204)으로부터 그리고 격리 영역(406) 내에 형성되는 비-평면 활성 영역(예를 들어, 돌출 핀 부분(404) 및 서브-핀 영역(405)을 포함하여, 핀들(202)을 구성하는 핀 구조체)을 포함한다. 게이트 구조체(206)는 비-평면 활성 영역의 돌출 부분들(404) 위 뿐만 아니라 격리 영역(406)의 부분 위에 배치된다. 도시되는 바와 같이, 게이트 구조체(206)는 게이트 전극(450) 및 게이트 유전체 층(452)을 포함한다. 일 실시예에서, 게이트 구조체(206)는, 도시되는 바와 같이, 유전체 캡 층(454)을 또한 포함한다. 층간 유전체 층(212)은, 또한 도시되는 바와 같이, 게이트 구조체(206)를 둘러쌀 수 있다.
실시예에서, 핀 구조체들(202)은 타이트한 피치 격자 구조체와 같은 격자 구조체를 형성하는 복수의 핀 라인들이다. 하나의 이러한 실시예에서, 타이트한 피치는 종래의 리소그래피를 통해 직접 달성 가능한 것은 아니다. 예를 들어, 종래의 리소그래피에 기초하는 패턴이 먼저 형성될 수 있지만, 이러한 피치는, 해당 분야에 알려진 바와 같이, 스페이서 마스크 패터닝의 사용에 의해 2분할될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 4분할될 수 있다. 따라서, 격자형 핀 패턴들은 일정한 피치로 이격되고 일정한 폭을 갖는 라인들을 가질 수 있다. 이러한 패턴은 피치 2분할 또는 피치 4분할, 또는 다른 피치 분할, 접근법에 의해 제조될 수 있다.
다시 도 4a를 참조하면, 게이트 콘택(414), 및 위에 놓인 게이트 콘택 비아(416)가, 위에 놓인 금속 인터커넥트(460)와 함께, 이러한 관점에서 또한 보이며, 이들 모두는 층간 유전체 스택들 또는 층(들)(470)에 배치된다. 도 4a의 관점에서 또한 보이듯이, 게이트 콘택(414)은, 일 실시예에서, 핀들(202)의 비-평면 활성 영역들(404) 위가 아니라, 격리 영역(406) 위에 배치된다. 도 4a에 또한 묘사되는 바와 같이, 핀들(202) 각각의 서브-핀 영역(405)과 돌출 핀 부분(404)의 도핑 프로파일 사이에 계면(480)이 존재한다. 이러한 계면(480)은 비교적 급격한 전이 영역일 수 있다.
도 4b를 참조하면, 게이트 구조체(206)는 돌출 핀 부분들(404) 위에 배치되는 것으로서 도시된다. 도 4b에서 또한 보이듯이, 유전체 플러그들(208A 및 208B)은 게이트 구조체(206)의 양 측 상에 있고 이와 평행하다. 유전체 플러그들(208A 및 208B)은 반도체 핀들(202)의 돌출 부분들(404)의 엔드들에 있다. 도 4b의 뷰에서, 격리 층/기판 라벨링(406/204)에 의해 표시되는 바와 같이, 유전체 층(212)이 생략된다는 점이 이해되어야 한다.
다시 도 4b를 참조하면, 돌출 핀 부분들(404)의 소스 및 드레인 영역들(404A 및 404B)이 이러한 관점에서 보일 수 있다. 일 실시예에서, 소스 및 드레인 영역들(404A 및 404B)은 돌출 핀 부분들(404)의 원래의 재료의 도핑된 부분들이다. 다른 실시예에서, 돌출 핀 부분들(404)의 재료는 제거되고, 예를 들어, 에피택셜 퇴적에 의해 다른 반도체 재료로 대체되어, 내장형 소스 및 드레인 영역들을 형성한다. 어느 경우든, 소스 및 드레인 영역들(404A 및 404B)은 유전체 층(406)의 높이 아래로, 즉, 서브-핀 영역(405) 내로 연장될 수 있다. 본 발명의 실시예에 따르면, 보다 고농도로 도핑된 서브-핀 영역들, 즉, 계면(480) 아래의 핀들의 도핑된 부분들은, 벌크 반도체 핀들의 이러한 부분을 통해 소스-드레인 누설을 억제한다.
실시예에서, 반도체 구조체 또는 디바이스(400)는, 이에 제한되는 것은 아니지만, 핀-FET 또는 트라이-게이트 디바이스와 같은, 비-평면 디바이스이다. 이러한 실시예에서, 대응하는 반도전성(semiconducting) 채널 영역은 3차원 본체로 구성되거나 또는 3차원 본체에 형성된다. 하나의 이러한 실시예에서, 게이트 구조체(206)들은 3차원 본체의 적어도 상부 표면 및 측벽들의 쌍을 둘러싼다.
기판(204)은 제조 프로세스를 견딜 수 있고 전하가 이주(migrate)할 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 기판(204)은, 활성 영역(404)을 형성하기 위해, 이에 제한되는 것은 아니지만 인, 비소, 붕소 또는 이들의 조합과 같은, 전하 캐리어로 도핑되는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(204)에서의 실리콘 원자들의 농도는 97%보다 크다. 다른 실시예에서, 벌크 기판(204)은 별개의 결정질 기판 최상부에 성장되는 에피택셜 층, 예를 들어 붕소 도핑된 벌크 실리콘 단결정질 기판 최상부에 성장되는 실리콘 에피택셜 층으로 구성된다. 벌크 기판(204)은 대안적으로 III-V족 재료로 구성될 수 있다. 실시예에서, 벌크 기판(204)은, 이에 제한되는 것은 아니지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide), 또는 이들의 조합과 같은, III-V족 재료로 구성된다. 일 실시예에서, 벌크 기판(204)은 III-V족 재료로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되는 것은 아니지만, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은, 것들이다. 대안적으로, 구조체(400)는 SOI(semiconductor-on-insulator) 기판으로부터 제조될 수 있다. SOI 기판은 하부 벌크 기판, 중간 절연체 층 및 상부 단결정질 층을 포함한다. 실시예에서, SOI 기판은 웨이퍼 트랜스퍼(wafer transfer)에 의해 형성된다. 실시예에서, 핀들(202)은 SOI 기판의 상부 단결정질 층으로부터 형성된다.
유전체 플러그들(208A 및 208B)의 재료들은 위에 설명된 바와 같을 수 있다. 격리 영역(406)은 아래에 놓이는 벌크 기판으로부터 영구 게이트 구조체의 부분들을 궁극적으로 전기적으로 격리하거나, 또는 이러한 격리에 기여하거나, 또는, 핀 활성 영역들을 격리하는 것과 같이, 아래에 놓이는 벌크 기판 내에 형성되는 활성 영역들을 격리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(406)은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산-질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은 유전체 재료로 구성된다.
게이트 구조체(206)는 게이트 유전체 층(452) 및 게이트 전극(450)을 포함하는 게이트 전극 스택일 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극(450)은 금속 게이트로 구성되고, 게이트 유전체 층(452)은 하이-K 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되는 것은 아니지만, 하프늄 산화물(hafnium oxide), 하프늄 산-질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate), 또는 이들의 조합과 같은 재료로 구성된다. 더욱이, 게이트 유전체 층의 부분은 기판(204)의 상부 몇몇 층들로부터 형성되는 네이티브 산화물(native oxide)의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층(452)은 상부 하이-k 부분 및 반도체 재료의 산화물로 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층(452)은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산-질화물의 하부 부분으로 구성된다. 일 실시예에서, 상부 하이-k 부분은 기판의 표면에 실질적으로 평행한 하부 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분들을 포함하는 "U" 형상 구조체로 구성된다.
일 실시예에서, 게이트 전극(450)은, 이에 제한되는 것은 아니지만, 금속 질화물들(metal nitrides), 금속 카바이드들(metal carbides), 금속 실리사이드들(metal silicides), 금속 알루미나이드들(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물들과 같은 금속 층으로 구성된다. 구체적인 실시예에서, 게이트 전극(450)은 금속 일함수-설정 층 위에 형성되는 비-일함수-설정 채움 재료(non-workfunction-setting fill material)로 구성된다. 일부 구현들에서, 게이트 전극은, 기판의 표면에 실질적으로 평행한 하부 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분들을 포함하는 "U" 형상 구조체로 구성될 수 있다. 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행하고 기판의 상부 표면에 실질적으로 수직인 측벽 부분들은 포함하지 않는 평면 층일 수 있다. 본 발명의 추가의 구현들에서, 게이트 전극은 U 형상 구조체들과 평면의, 비-U 형상 구조체들의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의, 비-U 형상 층들의 최상부에 형성되는 하나 이상의 U 형상 금속 층으로 구성될 수 있다.
게이트 구조체들(206)과 및/또는 유전체 플러그들(208A 및 208B)과 연관된 스페이서들은, 자기 정렬 콘택들과 같은, 인접한 도전성 콘택들로부터 영구 게이트 구조체를 궁극적으로 전기적으로 격리하거나, 또는 이러한 격리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산-질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은 유전체 재료로 구성된다.
게이트 콘택(414) 및 위에 놓인 게이트 콘택 비아(416) 및 인터커넥트(460)는 도전성 재료로 구성될 수 있다. 일 실시예에서, 콘택들 또는 비아들 중 하나 이상은 금속 종들로 구성된다. 이러한 금속 종들은, 텅스텐, 니켈, 또는 코발트와 같은, 순수 금속일 수 있거나, 또는 금속-금속 합금 또는 (예를 들어, 실리사이드 재료와 같은) 금속-반도체 합금과 같은 합금일 수 있다. 통상의 예는 텅스텐 또는 구리와 주변 ILD 재료 사이의 (Ta 또는 TaN 층들과 같은) 배리어 층들을 포함할 수 있거나 또는 그렇지 않을 수 있는 텅스텐 또는 구리 구조체들의 사용이다. 본 명세서에서 사용되는 바와 같이, 금속이라는 용어는 합금들, 스택들, 및 다수의 금속들의 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 배리어 층들, 상이한 금속들 또는 합금들의 스택 등을 포함할 수 있다.
(도시되지 않더라도) 실시예에서, 구조체(400)를 제공하는 것은 과도하게 타이트한 레지스트레이션 예산(registration budget)이 있는 리소그래피 단계의 사용을 제거하면서 본질적으로 완벽하게 기존의 게이트 패턴에 정렬되는 콘택 패턴의 형성을 포함한다. 하나의 이러한 실시예에서, 이러한 접근법은 콘택 개구들을 생성하기 위해 (예를 들어, 종래에 구현된 건식 또는 플라즈마 에칭 대비) 내재적으로 고도로 선택적인 습식 에칭의 사용을 가능하게 한다. 실시예에서, 콘택 패턴은 콘택 플러그 리소그래피 동작과 조합하여 기존의 게이트 패턴을 이용하는 것에 의해 형성된다. 하나의 이러한 실시예에서, 이러한 접근법은, 그렇지 않으면, 종래의 접근법들에서 사용되는 바와 같이, 콘택 패턴을 생성하기 위한 결정적 리소그래피 동작에 대한 필요의 제거를 가능하게 한다. 실시예에서, 트렌치 콘택 그리드가 별도로 패터닝되는 것은 아니고, 오히려 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 이러한 실시예에서, 트렌치 콘택 그리드가 게이트 그레이팅 패터닝(gate grating patterning)에 후속하여 그러나 게이트 그레이팅 절단들 이전에 형성된다.
더욱이, 위에 설명된 바와 같이, 게이트 구조체(206)는 대체 게이트 프로세스에 의해 제조될 수 있다. 이러한 스킴에서, 폴리실리콘 또는 실리콘 질화물 필러 재료(pillar material)와 같은 더미 게이트 재료는, 제거되어 영구 게이트 전극 재료로 대체될 수 있다. 하나의 이러한 실시예에서, 이전의 처리를 통해 수행되는 것과는 대조적으로, 영구 게이트 유전체 층이 이러한 프로세스에서 또한 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되며, SF6의 사용을 포함하는 건식 에칭 프로세스로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되며, 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 사용을 포함하는 습식 에칭 프로세스로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며, 수성 인산(aqueous phosphoric acid)을 포함하는 습식 에칭으로 제거된다.
실시예에서, 본 명세서에 설명되는 하나 이상의 접근법은 본질적으로, 더미 및 대체 콘택 프로세스와 조합하여 더미 및 대체 게이트 프로세스를 고려하여 구조체(400)에 도달한다. 하나의 이러한 실시예에서, 대체 콘택 프로세스는 대체 게이트 프로세스 이후에 수행되어 영구 게이트 스택의 적어도 일부의 고온 어닐링을 허용한다. 예를 들어, 구체적인 이러한 실시예에서, 예를 들어, 게이트 유전체 층이 형성된 이후, 영구 게이트 구조체들의 적어도 일부의 어닐링이 대략 섭씨 600도보다 높은 온도에서 수행된다. 이러한 어닐링은 영구 콘택들의 형성 이전에 수행된다.
다시 도 4a를 참조하면, 반도체 구조체 또는 디바이스(400)의 배열은 격리 영역들 위에, 예를 들어, 영역(406) 위에 게이트 콘택을 배치한다. 이러한 배열은, 일부 예들에서, 레이아웃 공간의 비효율적인 사용으로 보여질 수 있다. 그러나, 다른 실시예에서, 반도체 디바이스는 활성 영역 위에 형성되는 게이트 전극의 부분들을 콘택하는 콘택 구조체들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 그리고 트렌치 콘택 비아와 동일한 층에 (비아와 같은) 게이트 콘택 구조체를 형성하기 이전에 (예를 들어, 추가로), 본 발명의 하나 이상의 실시예는 게이트 정렬된 트렌치 콘택 프로세스를 먼저 사용하는 것을 포함한다. 이러한 프로세스는 반도체 구조체 제조를 위해, 예를 들어, 집적 회로 제조를 위해 트렌치 콘택 구조체들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택 패턴은 기존의 게이트 패턴에 정렬되는 것으로서 형성된다. 대조적으로, 종래의 접근법들은 통상적으로, 선택적인 콘택 에칭들과 조합하여 기존의 게이트 패턴에 대한 리소그래피 콘택 패턴의 타이트한 등록이 있는 추가적 리소그래피 프로세스를 포함한다. 예를 들어, 종래의 프로세스는 콘택 피처들의 개별 패터닝이 있는 폴리 (게이트) 그리드의 패터닝을 포함할 수 있다.
다른 양태에서, 반도체 구조체 내에서 또는 공통 기판 상에 형성되는 아키텍처 내에서 개별 유전체 플러그들의 깊이가 달라질 수 있다. 예로서, 도 5는, 본 발명의 다른 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 다른 반도체 구조체의 단면도를 도시한다. 도 5를 참조하면, 얕은 유전체 플러그(208C)가 깊은 유전체 플러그들(208D/208E)의 쌍과 함께 포함된다. 하나의 이러한 실시예에서, 묘사되는 바와 같이, 얕은 유전체 플러그(208C)는 기판(204) 내의 반도체 핀(202)의 깊이와 대략 동일한 깊이에 있고, 한편 깊은 유전체 플러그들(208D/208E)의 쌍은 기판(204) 내의 반도체 핀(202)의 깊이 아래의 깊이에 있다.
다시 도 5를 참조하면, 이러한 배열은 인접한 핀들(202) 사이의 격리를 제공하기 위해 기판(204) 내로 더 깊게 에칭하는 트렌치에서의 FTI(fin trim isolation) 디바이스들 상의 스트레스 증폭을 가능하게 할 수 있다. 칩 상의 트랜지스터들의 밀도를 증가시키기 위해 이러한 접근법이 구현될 수 있다. 실시예에서, 플러그 채움으로부터 트랜지스터 상에 유도되는 스트레스 효과는 FTI 트랜지스터들에서 확대되고, 그 이유는 스트레스 전달이 트랜지스터 밑의 기판/웰에서 그리고 핀 양자 모두에서 발생하기 때문이다.
다른 양태에서, 유전체 플러그에 포함되는 인장 스트레스-유도 산화물 층(308)의 폭 또는 양은 반도체 구조체 내에서 또는 공통 기판 상에 형성되는 아키텍처 내에서, 예를 들어, 디바이스가 PMOS 디바이스인지 또는 NMOS 디바이스인지에 의존하여 달라질 수 있다. 예로서, 도 6은, 본 발명의 다른 실시예에 따른, 핀-엔드 스트레스-유도 피처들을 갖는 다른 반도체 구조체의 단면도를 도시한다. 도 6을 참조하면, 특정 실시예에서, NMOS 디바이스들은 대응하는 PMOS 디바이스들보다 비교적 더 많은 인장 스트레스-유도 산화물 층(308)을 포함한다.
다시 도 6을 참조하면, 실시예에서, 플러그 채움을 구별하는 것은 NMOS 및 PMOS에서 적절한 스트레스를 유도하도록 구현된다. NMOS 및 PMOS 디바이스들에서 상이한 스트레스를 유도하도록 플러그 채움이 패터닝될 수 있다. 예를 들어, 리소그래피 패터닝은 PMOS 디바이스들을 개방하는데 사용될 수 있고(예를 들어, PMOS 디바이스들에 대한 유전체 플러그 트렌치들을 넓힘), 이러한 포인트에서 N/PMOS 디바이스들에서의 플러그 채움을 구별하도록 상이한 채움 옵션들이 수행될 수 있다. 예시적인 실시예에서, PMOS 디바이스들 상의 플러그에서의 유동성 산화물의 부피를 감소시키는 것은 유도되는 인장 스트레스를 감소시킬 수 있다. 하나의 이러한 실시예에서, 압축 스트레스는, 예를 들어, 압축적으로 스트레스하는 소스 및 드레인 영역들로부터 우세할 수 있다. 다른 실시예들에서, 상이한 플러그 라이너들 또는 상이한 채움 재료들의 사용은 튜닝 가능한 스트레스 제어를 제공한다.
위에 설명된 바와 같이, 폴리 플러그 스트레스 효과들은 NMOS 트랜지스터들(예를 들어, 인장 채널 스트레스) 및 PMOS 트랜지스터들(예를 들어, 압축 채널 스트레스) 양자 모두에 유리할 수 있다는 점이 이해되어야 한다. 본 발명의 실시예에 따르면, 반도체 구조체(200 또는 400)의 반도체 핀(202)은 단축 스트레스를 받는 반도체 핀이다. 단축 스트레스를 받은 반도체 핀은 인장 스트레스로 또는 압축 스트레스로 단축 스트레스를 받을 수 있다. 예를 들어, 본 발명의 하나 이상의 실시예에 따라, 도 7은 인장 단축 스트레스를 갖는 핀의 사시도를 도시하고, 한편 도 8은 압축 단축 스트레스를 갖는 핀의 사시도를 도시한다.
도 7을 참조하면, 반도체 핀(700)은 그 안에 배치되는 이산 채널 영역(C)을 갖는다. 소스 영역(S) 및 드레인 영역(D)은 반도체 핀(700)에서, 채널 영역(C)의 양 측 상에, 배치된다. 반도체 핀(700)의 이산 채널 영역은 소스 영역(S)으로부터 드레인 영역(D)까지 단축 인장 스트레스의 방향(서로로부터 멀리 지향되는 화살표들)을 따르는 전류 흐름 방향을 갖는다.
도 8을 참조하면, 반도체 핀(800)은 그 안에 배치되는 이산 채널 영역(C)을 갖는다. 소스 영역(S) 및 드레인 영역(D)은 반도체 핀(800)에서, 채널 영역(C)의 양 측 상에, 배치된다. 반도체 핀(800)의 이산 채널 영역은 소스 영역(S)으로부터 드레인 영역(D)까지 단축 압축 스트레스의 방향(서로를 향하여 지향되는 화살표들)을 따르는 전류 흐름 방향을 갖는다.
따라서, 본 명세서에 설명되는 실시예들은 트랜지스터 이동성 및 구동 전류를 개선시키도록 구현될 수 있어, 더 빠르게 수행하는 회로들 및 칩들을 허용한다. TEM(transmission electron micrograph) 샘플들로부터 이루어지는 스트레스 측정들은 위에 설명된 유전체 플러그 프로세스가 있는 채널 스트레스의 변조를 보여준다.
예를 들어, 도 9a는 본 명세서에 설명되는 실시예들에 따른 유전체 플러그들을 포함하지 않는 핀의 상부 40 나노미터 위의 [110] 평면을 따른 채널 스트레스 평균을 도시하는 플롯(900)을 포함하고, 한편 도 9b는 본 명세서에 설명되는 실시예들에 따른 유전체 플러그들을 포함하는 핀의 상부 40 나노미터 위의 [110] 평면을 따른 채널 스트레스 평균을 도시하는 플롯(950)을 포함한다. 플롯(900)은 약 0.1%의 평균 스트레스 손실을 도시하고, 플롯(950)은 약 0.3%의 평균 스트레스 이득을 도시한다.
본 명세서에 설명되는 그리고 본 개시 내용 전반적으로 사용되는 바와 같은 층들 및 재료들은 아래에 놓이는 반도체 기판 또는 구조체 상에 또는 그 위에 통상적으로 형성된다는 점이 이해되어야 한다. 실시예에서, 아래에 놓이는 반도체 기판은 집적 회로들을 제조하는데 사용되는 일반적인 워크피스 객체(workpiece object)를 나타낸다. 반도체 기판은 실리콘 또는 다른 반도체 재료의 웨이퍼 또는 다른 단편(piece)을 종종 포함한다. 적합한 반도체 기판들은, 이에 제한되는 것은 아니지만, 단일 결정 실리콘, 다결정질 실리콘 및 SOI(silicon on insulator) 뿐만 아니라, 게르마늄-기반 재료들 또는 III-V족 재료들과 같은, 다른 반도체 재료들로 형성되는 유사한 기판들을 포함한다. 기판은 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 또한 포함할 수 있다.
실시예에서, 본 설명 전반적으로 사용되는 바와 같이, ILD 층들(212 및/또는 470)의 재료와 같은, ILD(interlayer dielectric) 재료는 유전체 또는 절연 재료의 층으로 구성되거나 또는 이를 포함한다. 적합한 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물들, 실리콘의 플루오르화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 해당 분야에 알려진 다양한 로우-k 유전체 재료들, 및 이들의 조합들을 포함한다. 층간 유전체 재료는, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition), 또는 다른 퇴적 방법들과 같은, 종래의 기술들에 의해 형성될 수 있다.
실시예에서, 본 설명 전반적으로 또한 사용되는 바와 같이, 금속 라인들 또는 인터커넥트 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 도전성 구조체로 구성된다. 통상의 예는 구리와 주변 ILD 재료 사이에 배리어 층들을 포함하거나 또는 그렇지 않을 수 있는 구리 라인들 및 구조체들의 사용이다. 본 명세서에서 사용되는 바와 같이, 금속이라는 용어는 합금들, 스택들, 및 다수의 금속들의 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 배리어 층들(예를 들어, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층들), 상이한 금속들 또는 합금들 등의 스택들을 포함할 수 있다. 따라서, 인터커넥트 라인들은 단일 재료 층일 수 있거나, 또는, 도전성 라이너 층들 및 채움 층들을 포함하는, 수 개의 층들로부터 형성될 수 있다. 전기 도금, 화학적 기상 퇴적 또는 물리적 기상 퇴적과 같은, 임의의 적합한 퇴적 프로세스가 인터커넥트 라인들을 형성하는데 사용될 수 있다. 실시예에서, 인터커넥트 라인들은, 이에 제한되는 것은 아니지만, Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금들과 같은, 도전성 재료로 구성된다. 인터커넥트 라인들은 해당 분야에서 트레이스들, 와이어들, 라인들, 금속, 또는 단순히 인터커넥트라고 또한 때때로 지칭된다.
실시예에서, 본 설명 전반적으로 또한 사용되는 바와 같이, 하드마스크 재료들, 캡핑 층들, 또는 플러그들은 층간 유전체 재료와 상이한 유전체 재료들로 구성된다. 일 실시예에서, 상이한 하드마스크, 캡핑 또는 플러그 재료들이 상이한 영역들에서 사용되어 상이한 성장 또는 에칭 선택성을 서로에 그리고 아래에 놓이는 유전체 및 금속 층들에 제공할 수 있다. 일부 실시예들에서, 하드마스크 층, 캡핑 또는 플러그 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는, 양자 모두, 또는 이들의 조합을 포함한다. 다른 적합한 재료들은 탄소-기반 재료들을 포함할 수 있다. 해당 분야에 알려진 다른 하드마스크, 캡핑 또는 플러그 층들이 특정 구현에 의존하여 사용될 수 있다. 이러한 하드마스크, 캡핑 또는 플러그 층들은 CVD, PVD에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
실시예에서, 본 설명 전반적으로 또한 사용되는 바와 같이, i193(193nm immersion litho), EUV 및/또는 EBDW 리소그래피 등을 사용하여 리소그래피 동작들이 수행된다. 포지티브 톤(positive tone) 또는 네거티브 톤(negative tone) 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래피 마스킹 부분(topographic masking portion), ARC(anti-reflective coating) 층, 및 포토레지스트 층으로 구성되는 3층 마스크(trilayer mask)이다. 특정 이러한 실시예에서, 토포그래피 마스킹 부분은 CHM(carbon hardmask)층이고 반사-방지 코팅층은 실리콘 ARC 층이다.
본 명세서에 개시되는 실시예들은 매우 다양한 상이한 타입들의 집적 회로들 및/또는 마이크로 전자 디바이스들을 제조하는데 사용될 수 있다. 이러한 집적 회로들의 예들은, 이에 제한되는 것은 아니지만, 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로-제어기들 등을 포함한다. 다른 실시예들에서, 반도체 메모리가 제조될 수 있다. 또한, 집적 회로들 또는 다른 마이크로 전자 디바이스들은 해당 분야에 알려진 매우 다양한 전자 디바이스들에 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크탑, 랩톱, 서버), 셀룰러 폰들, 개인용 전자 기기들 등에서. 집적 회로들은 시스템들에서의 버스 및 다른 컴포넌트들과 연결될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 연결될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 본 명세서에 개시되는 접근법들을 사용하여 잠재적으로 제조될 수 있다.
도 10은 본 발명의 실시예의 일 구현에 따른 컴퓨팅 디바이스(1000)를 도시한다. 컴퓨팅 디바이스(1000)는 보드(1002)를 하우징한다. 보드(1002)는, 이에 제한되는 것은 아니지만 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는, 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1004)는 보드(1002)에 물리적으로 그리고 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(1006)이 또한 보드(1002)에 물리적으로 그리고 전기적으로 연결된다. 추가의 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부이다.
그 애플리케이션들에 의존하여, 컴퓨팅 디바이스(1000)는, 보드(1002)에 물리적으로 그리고 전기적으로 연결될 수 있거나 또는 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비-휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함한다.
통신 칩(1006)은 컴퓨팅 디바이스(1000)로의 그리고 이로부터의 데이터의 전달을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 연관된 디바이스들이 어떠한 배선들도 포함하지 않는다는 것을 암시하는 것은 아니며, 일부 실시예들에서는 이들이 그렇지 않을 수 있다. 통신 칩(1006)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 이들의 파생어들 뿐만 아니라, 3G, 4G, 5G, 및 그 너머로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
컴퓨팅 디바이스(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징되는 집적 회로 다이를 포함한다. 프로세서(1004)의 집적 회로 다이는, 본 발명의 실시예들의 구현들에 따라 구축되는 핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들과 같은, 하나 이상의 구조체를 포함할 수 있다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 통신 칩(1006) 내에 패키징되는 집적 회로 다이를 또한 포함한다. 통신 칩(1006)의 집적 회로 다이는, 본 발명의 실시예들의 구현들에 따라 구축되는 핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들과 같은, 하나 이상의 구조체를 포함할 수 있다.
추가의 구현들에서, 컴퓨팅 디바이스(1000) 내에 하우징되는 다른 컴포넌트는, 본 발명의 실시예들의 구현들에 따라 구축되는 핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들과 같은, 하나 또는 구조체들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(1000)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 11은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(1100)를 도시한다. 인터포저(1100)는 제1 기판(1102)을 제2 기판(1104)에 브리지하는데 사용되는 개재 기판이다. 제1 기판(1102)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(1104)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1100)의 목적은 접속을 더 넓은 피치로 확산하는 것(spread) 또는 접속을 상이한 접속에 재라우팅(reroute)하는 것이다. 예를 들어, 인터포저(1100)는 집적 회로 다이를 제2 기판(1104)에 후속하여 연결될 수 있는 BGA(ball grid array)(1106)에 연결할 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(1102/1104)은 인터포저(1100)의 대향 측들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(1102/1104)은 인터포저(1100)의 동일한 측에 부착된다. 그리고 추가의 실시예들에서, 3개 이상의 기판들이 인터포저(1100)에 의해 인터커넥트된다.
인터포저(1100)는 에폭시 수지, 유리 섬유-강화(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가의 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같이, 반도체 기판에 사용하기 위한 위에 설명된 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저는 금속 인터커넥트들(1108) 및, 이에 제한되는 것은 아니지만 TSV들(through-silicon vias)(1112)을 포함하는, 비아들(1110)을 포함할 수 있다. 인터포저(1100)는, 수동 및 능동 디바이스들 양자 모두를 포함하는, 내장형 디바이스들(1114)을 추가로 포함할 수 있다. 이러한 디바이스들은, 이에 제한되는 것은 아니지만, 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함한다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 더 복잡한 디바이스들은 인터포저(1100) 상에 또한 형성될 수 있다. 본 개시 내용의 실시예들에 따르면, 본 명세서에 개시되는 장치들 또는 프로세스들은 인터포저(1100)의 제조에서 또는 인터포저(1100)에 포함되는 컴포넌트들의 제조에서 사용될 수 있다.
따라서, 본 발명의 실시예들은 핀-엔드 스트레스-유도 피처들을 갖는 반도체 디바이스들, 및 핀-엔드 스트레스 유도 피처들을 갖는 반도체 디바이스들을 제조하는 방법들을 포함한다.
예시적인 실시예 1: 반도체 구조체는 기판 위의 트렌치 격리 영역을 통해 돌출하는 반도체 핀을 포함한다. 이러한 반도체 핀은 상부 표면, 제1 엔드, 제2 엔드, 및 제1 엔드와 제2 엔드 사이의 측벽들의 쌍을 갖는다. 게이트 전극이 상부 표면의 영역 위에 있고 반도체 핀의 측벽들의 쌍의 영역에 측방향으로 인접한다. 이러한 게이트 전극은 반도체 핀의 제1 엔드와 제2 엔드 사이에 있다. 제1 유전체 플러그가 반도체 핀의 제1 엔드에 있다. 제2 유전체 플러그가 반도체 핀의 제2 엔드에 있다. 제1 및 제2 유전체 플러그 각각은 제1 유전체 재료와는 상이한 제2 유전체 재료를 측방향으로 둘러싸고 그 아래에 있는 제1 유전체 재료를 포함한다.
예시적인 실시예 2: 예시적인 실시예 1의 반도체 구조체로서, 제1 유전체 재료는 실리콘 질화물이고, 제2 반도체 재료는 실리콘 산화물이다.
예시적인 실시예 3: 예시적인 실시예 1 또는 2의 반도체 구조체로서, 제1 유전체 재료는 추가로 제2 유전체 재료 위에 있다.
예시적인 실시예 4: 예시적인 실시예 1 또는 2의 반도체 구조체로서, 제1 및 제2 유전체 플러그들 각각은 제2 유전체 재료 위에 그리고 제1 반도체 재료의 부분들 사이에 제3 유전체 재료- 제3 유전체 재료는 제1 및 제2 유전체 재료들과 상이함 -를 추가로 포함한다.
예시적인 실시예 5: 예시적인 실시예 1, 2, 3 또는 4의 반도체 구조체로서, 제1 및 제2 유전체 플러그들은 층간 유전체 층에 배치되는 대응하는 트렌치에 각각 배치된다.
예시적인 실시예 6: 예시적인 실시예 5의 반도체 구조체로서, 각각의 대응하는 트렌치는 유전체 측벽 스페이서를 포함한다.
예시적인 실시예 7: 예시적인 실시예 1, 2, 3, 4, 5, 또는 6의 반도체 구조체로서, 반도체 핀의 제1 엔드에서의 제1 유전체 플러그와 게이트 전극 사이의 제1 소스/드레인 영역, 및 반도체 핀의 제2 엔드에서의 제2 유전체 플러그와 게이트 전극 사이의 제2 소스/드레인 영역을 추가로 포함한다.
예시적인 실시예 8: 예시적인 실시예 7의 반도체 구조체로서, 제1 및 제2 소스/드레인 영역들은 반도체 핀과 상이한 반도체 재료를 포함하는 내장형 소스/드레인 영역들이다.
예시적인 실시예 9: 예시적인 실시예 1, 2, 3, 4, 5, 6, 7 또는 8의 반도체 구조체로서, 제1 유전체 플러그 및 제2 유전체 플러그 양자 모두는 보이드들이 없다.
예시적인 실시예 10: 예시적인 실시예 1, 2, 3, 4, 5, 6, 7, 8 또는 9의 반도체 구조체로서, 제1 유전체 플러그 및 제2 유전체 플러그 중 하나 또는 양자 모두는 반도체 핀보다 기판 내로 더 깊다.
예시적인 실시예 11: 예시적인 실시예 1, 2, 3, 4, 5, 6, 7, 8, 9 또는 10의 반도체 구조체로서, 반도체 핀의 측벽들의 쌍의 영역 및 상부 표면의 영역은 N-형 반도체 디바이스의 채널 영역을 정의하고, 제1 유전체 플러그 및 제2 유전체 플러그는 채널 영역 상에 단축 인장 스트레스를 유도한다.
예시적인 실시예 12: 예시적인 실시예 1, 2, 3, 4, 5, 6, 7, 8, 9 또는 10의 반도체 구조체로서, 반도체 핀의 측벽들의 쌍의 영역 및 상부 표면의 영역은 P-형 반도체 디바이스의 채널 영역을 정의하고, 제1 유전체 플러그 및 제2 유전체 플러그는 채널 영역 상에 단축 압축 스트레스를 유도한다.
예시적인 실시예 13: 반도체 구조체는 기판 위의 트렌치 격리 영역을 통해 돌출하는 반도체 핀을 포함한다. 이러한 반도체 핀은 상부 표면, 제1 엔드, 제2 엔드, 및 제1 엔드와 제2 엔드 사이의 측벽들의 쌍을 갖는다. 게이트 전극이 상부 표면의 영역 위에 있고 반도체 핀의 측벽들의 쌍의 영역에 측방향으로 인접한다. 이러한 게이트 전극은 반도체 핀의 제1 엔드와 제2 엔드 사이에 있다. 제1 유전체 플러그가 반도체 핀의 제1 엔드에 있다. 제2 유전체 플러그가 반도체 핀의 제2 엔드에 있다. 제1 유전체 플러그 및 제2 유전체 플러그 양자 모두는 보이드들이 없다.
예시적인 실시예 14: 예시적인 실시예 13의 반도체 구조체로서, 제1 및 제2 유전체 플러그들은 층간 유전체 층에 배치되는 대응하는 트렌치에 각각 배치된다.
예시적인 실시예 15: 예시적인 실시예 14의 반도체 구조체로서, 각각의 대응하는 트렌치는 유전체 측벽 스페이서를 포함한다.
예시적인 실시예 16: 예시적인 실시예 13, 14 또는 15의 반도체 구조체로서, 반도체 핀의 제1 엔드에서의 제1 유전체 플러그와 게이트 전극 사이의 제1 소스/드레인 영역, 및 반도체 핀의 제2 엔드에서의 제2 유전체 플러그와 게이트 전극 사이의 제2 소스/드레인 영역을 추가로 포함한다.
예시적인 실시예 17: 예시적인 실시예 16의 반도체 구조체로서, 제1 및 제2 소스/드레인 영역들은 반도체 핀과 상이한 반도체 재료를 포함하는 내장형 소스/드레인 영역들이다.
예시적인 실시예 18: 예시적인 실시예 13, 14, 15, 16 또는 17의 반도체 구조체로서, 제1 유전체 플러그 및 제2 유전체 플러그 중 하나 또는 양자 모두는 반도체 핀보다 기판 내로 더 깊다.
예시적인 실시예 19: 예시적인 실시예 13, 14, 15, 16, 17 또는 18의 반도체 구조체로서, 반도체 핀의 측벽들의 쌍의 영역 및 상부 표면의 영역은 N-형 반도체 디바이스의 채널 영역을 정의하고, 제1 유전체 플러그 및 제2 유전체 플러그는 채널 영역 상에 단축 인장 스트레스를 유도한다.
예시적인 실시예 20: 예시적인 실시예 13, 14, 15, 16, 17 또는 18의 반도체 구조체로서, 반도체 핀의 측벽들의 쌍의 영역 및 상부 표면의 영역은 P-형 반도체 디바이스의 채널 영역을 정의하고, 제1 유전체 플러그 및 제2 유전체 플러그는 채널 영역 상에 단축 압축 스트레스를 유도한다.
예시적인 실시예 21: 반도체 구조체를 제조하는 방법은 기판 위의 트렌치 격리 영역을 통해 돌출하는 반도체 핀을 형성하는 단계를 포함한다. 이러한 반도체 핀은 상부 표면, 제1 엔드, 제2 엔드, 및 제1 엔드와 제2 엔드 사이의 측벽들의 쌍을 갖는다. 복수의 더미 게이트 구조체들 반도체 핀 위에 형성되고, ILD(inter-layer dielectric) 층에 의해 서로 분리된다. 복수의 더미 게이트 구조체들 중 제1 더미 게이트 구조체는 반도체 핀의 제1 엔드에 있다. 복수의 더미 게이트 구조체들 중 제2 더미 게이트 구조체는 상부 표면의 영역 위에 있고 반도체 핀의 측벽들의 쌍의 영역에 측방향으로 인접한다. 복수의 더미 게이트 구조체들 중 제3 더미 게이트 구조체는 반도체 핀의 제2 엔드에 있다. 복수의 더미 게이트 구조체들 중 제2 더미 게이트 구조는 아니고 복수의 더미 게이트 구조체들 중 제1 더미 게이트 구조체 및 제3 더미 게이트 구조체가 제거된다. 복수의 더미 게이트 구조체들 중 제1 더미 게이트 구조체 및 제3 더미 게이트 구조체를 제거하는 것은 반도체 핀의 제1 엔드에서의 ILD 층에 제1 트렌치를 형성하고, 반도체 핀의 제2 엔드에서의 ILD 층에 제2 트렌치를 형성한다. 제1 트렌치에 제1 유전체 플러그가 형성되고 제2 트렌치에 제2 유전체 플러그가 형성된다. 제1 및 제2 유전체 플러그들을 형성하는 단계는 제1 및 제2 트렌치들의 측벽들 및 하부들을 따라 제1 유전체 재료를 형성하는 단계, 및 제1 및 제2 트렌치들의 측벽들을 따른 제1 유전체 재료 사이에 그리고 제1 및 제2 트렌치들의 하부들 상의 제1 유전체 층 상에 제2 유전체 재료를 형성하는 단계를 포함한다. 제2 유전체 재료는 제1 유전체 재료와 상이하다.
예시적인 실시예 22: 예시적인 실시예 21의 방법으로서, 복수의 더미 게이트 구조체들 중 제1 더미 게이트 구조체는 반도체 핀의 상부 표면의 제1 부분 및 제1 엔드의 부분 위에 형성되고, 복수의 더미 게이트 구조체들 중 제3 더미 게이트 구조체는 반도체 핀의 상부 표면의 제2 부분 및 제2 엔드의 부분 위에 형성된다.
예시적인 실시예 23: 예시적인 실시예 21 또는 22의 방법으로서, 제1 및 제2 유전체 플러그들을 형성하는 단계에 후속하여, 복수의 더미 게이트 구조체들 중 제2 더미 게이트 구조체를 제거하여 반도체 핀의 제1 엔드와 제2 엔드 사이에 제3 트렌치를 형성하는 단계, 및 제3 트렌치에 영구 게이트 전극을 형성하는 단계- 영구 게이트 전극은 상부 표면의 영역 위에 있고 반도체 핀의 측벽들의 쌍의 영역에 측방향으로 인접함 -를 추가로 포함한다.
예시적인 실시예 24: 예시적인 실시예 21, 22 또는 23의 방법으로서, 제1 및 제2 유전체 플러그들의 제2 유전체 재료를 형성하는 단계는 제1 및 제2 트렌치들에 그리고 제1 및 제2 트렌치들의 하부들 상의 제1 유전체 층 상에 유동성 실리콘 이산화물 전구체를 퇴적하는 단계, 전구체를 실리콘 이산화물로 변환하는 단계, 및 실리콘 산화물 재료를 경화시켜 실리콘 산화물 재료의 부피를 감소시키는 단계를 포함한다.
예시적인 실시예 25: 예시적인 실시예 21, 22, 23 또는 24의 방법으로서, 제1 및 제2 유전체 플러그들을 형성하는 단계는 제2 유전체 재료 상에 제3 유전체 재료를 형성하는 단계를 추가로 포함한다.

Claims (25)

  1. 반도체 구조체로서,
    기판 위의 트렌치 격리 영역을 통해 돌출하는 반도체 핀- 상기 반도체 핀은 상부 표면, 제1 엔드, 제2 엔드, 및 상기 제1 엔드와 상기 제2 엔드 사이의 측벽들의 쌍을 가짐 -;
    상기 상부 표면의 영역 위에 있고 상기 반도체 핀의 측벽들의 쌍의 영역에 측방향으로 인접하는 게이트 전극- 상기 게이트 전극은 상기 반도체 핀의 제1 엔드와 제2 엔드 사이에 있음 -;
    상기 반도체 핀의 제1 엔드에서의 제1 유전체 플러그; 및
    상기 반도체 핀의 제2 엔드에서의 제2 유전체 플러그- 상기 제1 및 제2 유전체 플러그들 각각은 제1 유전체 재료와는 상이한 제2 유전체 재료를 측방향으로 둘러싸고 그 아래에 있는 상기 제1 유전체 재료를 포함하고, 상기 제1 유전체 플러그의 상기 제1 유전체 재료는 상기 반도체 핀의 상기 제1 엔드와 접촉하고, 상기 제2 유전체 플러그의 상기 제1 유전체 재료는 상기 반도체 핀의 상기 제2 엔드와 접촉함 -를 포함하는 반도체 구조체.
  2. 제1항에 있어서,
    상기 제1 유전체 재료는 실리콘 질화물이고, 상기 제2 유전체 재료는 실리콘 산화물인 반도체 구조체.
  3. 제1항에 있어서,
    상기 제1 유전체 재료는 추가로 상기 제2 유전체 재료 위에 있는 반도체 구조체.
  4. 제1항에 있어서,
    상기 제1 및 제2 유전체 플러그들 각각은 상기 제2 유전체 재료 위에 그리고 상기 제1 유전체 재료의 부분들 사이에 제3 유전체 재료- 상기 제3 유전체 재료는 상기 제1 및 제2 유전체 재료들과 상이함 -를 추가로 포함하는 반도체 구조체.
  5. 제1항에 있어서,
    상기 제1 및 제2 유전체 플러그들은 층간 유전체 층에 배치되는 대응하는 트렌치에 각각 배치되는 반도체 구조체.
  6. 제5항에 있어서,
    각각의 대응하는 트렌치는 유전체 측벽 스페이서를 포함하는 반도체 구조체.
  7. 제1항에 있어서,
    상기 반도체 핀의 제1 엔드에서의 제1 유전체 플러그와 상기 게이트 전극 사이의 제1 소스/드레인 영역; 및
    상기 반도체 핀의 제2 엔드에서의 제2 유전체 플러그와 상기 게이트 전극 사이의 제2 소스/드레인 영역을 추가로 포함하는 반도체 구조체.
  8. 제7항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들은 상기 반도체 핀과 상이한 반도체 재료를 포함하는 내장형 소스/드레인 영역들인 반도체 구조체.
  9. 제1항에 있어서,
    상기 제1 유전체 플러그 및 상기 제2 유전체 플러그 양자 모두는 보이드들이 없는 반도체 구조체.
  10. 제1항에 있어서,
    상기 제1 유전체 플러그 및 상기 제2 유전체 플러그 중 하나 또는 양자 모두는 상기 반도체 핀보다 상기 기판 내로 더 깊은 반도체 구조체.
  11. 제1항에 있어서,
    상기 반도체 핀의 측벽들의 쌍의 영역 및 상기 상부 표면의 영역은 N-형 반도체 디바이스의 채널 영역을 정의하고, 상기 제1 유전체 플러그 및 상기 제2 유전체 플러그는 상기 채널 영역 상에 단축 인장 스트레스를 유도하는 반도체 구조체.
  12. 제1항에 있어서,
    상기 반도체 핀의 측벽들의 쌍의 영역 및 상기 상부 표면의 영역은 P-형 반도체 디바이스의 채널 영역을 정의하고, 상기 제1 유전체 플러그 및 상기 제2 유전체 플러그는 상기 채널 영역 상에 단축 압축 스트레스를 유도하는 반도체 구조체.
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