KR102098893B1 - 상부 블로킹 층을 가진 자기 정렬 핀을 갖는 비평면 반도체 소자 - Google Patents

상부 블로킹 층을 가진 자기 정렬 핀을 갖는 비평면 반도체 소자 Download PDF

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Abstract

상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자들 및 상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자들을 제조하는 방법들이 기술된다. 예를 들어, 반도체 구조체는 반도체 기판 위에 배치되고 최상부면을 갖는 반도체 핀을 포함한다. 격리 층이 반도체 핀의 양측상에 배치되고, 또한 반도체 핀의 최상부면 아래로 리세싱되어 반도체 핀의 돌출부를 제공하게 된다. 돌출부는 측벽들 및 최상부면을 갖는다. 게이트 블로킹 층이 반도체 핀의 최상부면의 적어도 일부분 상에 배치되는 제1 부분을 가지고, 또한 반도체 핀의 측벽들의 적어도 일부분 상에 배치되는 제2 부분을 가진다. 게이트 블로킹 층의 제1 부분은 게이트 블로킹 층의 제2 부분과 연속되지만, 이것보다 더 두껍다. 게이트 스택이 게이트 블로킹 층의 제1 및 제2 부분들 상에 배치된다.

Description

상부 블로킹 층을 가진 자기 정렬 핀을 갖는 비평면 반도체 소자{NON-PLANAR SEMICONDUCTOR DEVICE HAVING SELF-ALIGNED FIN WITH TOP BLOCKING LAYER}
본 발명의 실시예들은 반도체 소자 및 공정 기술 분야, 특히 상부 블로킹 층(top blocking layer)들을 가진 자기 정렬 핀(self-aligned fin)들을 갖는 비평면 반도체 소자 및 상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자를 제조하는 방법의 기술 분야에 속한다.
본원 발명의 배경기술이 US 2013/0009246(2013.01.10), US 2013/0045580(2013.02.21), US 2012/0217612(2012.08.30), KR 10-2013-0040686(2013.04.24), 및 US 2010/0276761(2010.11.04)에 개시되어 있다.
지난 수십 년 동안, 집적 회로들에서의 피처들(features)의 규모 축소는 지속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 규모 축소는 반도체 칩들의 제한된 면적상에서 증가된 밀도의 기능 유닛들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 또는 로직 소자들을 칩상에 수용하는 것이 허용되어, 증가된 용량을 갖는 제품을 제조하는 데에 도움이 되었다. 그러나, 점점 더 많은 용량을 향한 적극적 추진은 문제가 없는 것이 아니다. 각각의 소자의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 소자들의 제조에 있어서, 소자 치수가 계속해서 축소됨에 따라 핀펫(fin field effect transistor: fin-FET)들과 같은 다중 게이트 트랜지스터가 더 보편적이 되고 있다. 통상적 공정들에서, 핀펫들은 일반적으로 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판상에 제조된다. 몇몇 예들에서, 벌크 실리콘 기판들은 이들의 낮은 비용과 기존의 고 수율 벌크 실리콘 기판 인프라와의 호환성 때문에 선호된다.
그러나, 다중 게이트 트랜지스터의 규모를 축소하는 것은 부작용이 있었다. 이들 마이크로전자회로의 기본 빌딩 블록들의 치수가 감소되고 또한 주어진 영역 내에 제조되는 기본 빌딩 블록들의 개수가 증가하는 것만으로도, 이들 빌딩 블록들을 제조하는 데에 이용되는 반도체 공정들에 대한 제약들이 상황을 압도하게 되었다.
도 1은 벌크 실리콘 기판에 기초하여 핀펫 소자용의 핀들을 제조하는 통상적 방법에서의 다양한 공정 작업들을 도해한다.
도 2a-2h는 본 발명의 실시예에 따라서 상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자들을 제조하는 방법에서의 다양한 작업들의 단면도를 도해하며, 여기서:
도 2a는 그로부터 돌출되는 핀들(202)을 갖도록 패터닝되는 벌크 기판을 도해한다;
도 2b는 도 2a의 구조의 각각의 핀들의 노출된 최상부면에 대해 ehwm되는 주입 공정을 도해한다;
도 2c는 그 위의 핀들의 돌출부들과의 격리 층을 제공하기 위한, 핀들의 최상부면들 아래까지의 도 2b의 구조의 유전체층의 리세싱을 도해한다;
도 2d는 핀들의 노출부들의 모든 표면들상에 핀들의 유전체층을 형성하기 위한 도 2c의 핀들의 노출부들의 열 산화를 도해한다;
도 2e는 도 2d의 구조 위에 형성되는 게이트 형성층을 도해한다;
도 2f는 도 2d의 구조 위에 평면 게이트 형성층을 제공하기 위한 도 2e의 구조의 게이트 형성층의 평탄화를 도해한다;
도 2g는 도 2f의 구조 위의 하드마스크의 형성을 도해한다; 및
도 2h는 도 2d의 핀들과 핀 유전체층 위에 패터닝된 하드마스크와 패터닝된 게이트 형성층을 형성하기 위한, 도 2g의 하드마스크와 평면 게이트 형성층의 바라는 게이트 기하 구조로의 패터닝을 도해한다.
도 3a는 본 발명의 실시예에 따라 상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자의 단면도를 도해한다.
도 3b는 본 발명의 실시예에 따라 도 3a의 반도체 소자의 a-a' 축을 따라 취한 평면도를 도해한다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도해한다.
상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자들 및 상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자들을 제조하는 방법들이 기술된다. 하기 설명에서, 본 발명의 실시예들에 대한 철저한 이해를 도모하기 위해, 특정의 집적 및 물질 체제와 같은 많은 특정 상세 사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세 사항들 없이도 실시될 수 있다는 점이 통상의 기술자에게는 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지된 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면들에 도시된 다양한 실시예들은 도해적 표현들일 뿐이고 반드시 축척대로 그려진 것은 아니라는 점을 이해해야 한다.
본 명세서에서 기술되는 하나 이상의 실시예들은 자기 정렬 핀펫 소자 제조에 대한 새로운 접근법들에 관한 것이다. 핀펫들은 임의의 상부 게이트 제어를 완화하거나 이를 전적으로 제거하기 위한 상부 블로킹 층을 포함한다. 그러나, 기타 실시예들에서, 측정 가능한 게이트 제어량이 핀의 최상부면 위의 게이트 전극의 일부분으로부터 달성되는 트라이게이트 소자들이 제조될 수 있다. 하나 이상의 실시예들이 CMOS(complementary metal oxide semiconductor) 핀펫 소자 제조 공정, 주입 공정 중 하나 이상을 포함할 수 있다.
맥락을 제공하기 위해, 핀펫 제조를 위한 통상적 접근법들은 패터닝된 하드마스크를 활용하는데, 이 하드마스크의 패턴은 핀 제조를 위한 에칭 공정 동안 실리콘에게 전사된다. 유전체 하드마스크 물질 층이 격리 연마 공정(isolation polish process) 동안 크게 부식되고 그 두께는 연마 공정 변동에 종속된다. 그러나, 하드마스크 두께의 제어는 결과적 핀펫 트랜지스터들의 트랜지스터 특성들에 대해 결정적 영향을 준다. 즉, 최신 핀펫 기술은 핀 상부 하드마스크 두께의 변동을 감소시키기 위한 공정 제어에 심하게 의존한다. 더 복잡한 집적 방식들을 수반하는 다른 방법들이 여러 연구 집단에 의해 제안되었지만, 제조 용이성을 종종 타협하게 된다. 대조적으로, 본 명세서에서 기술되는 하나 이상의 실시예들은 격리 또는 블로킹 목적을 위해 핀 상부상에 두꺼운 산화물 성장을 선택적으로 유도하기 위해 산화 거동을 개선하는 주입 공정을 활용한다.
종래 접근법의 예로서, 도 1은 벌크 실리콘 기판에 기초하여 핀펫 소자용 핀들을 제조하는 통상적 방법에서의 다양한 공정 작업들을 도해한다. 도 1의 (A) 부분을 참조하면, 실리콘 기판(Si-기판)(100)이 제공된다. (B) 부분을 참조하면, 하드마스크(HM)(102)가 실리콘 기판(100)상에 형성되고, 포토레지스트 층(PR)(104)이 하드마스크(102)상에 패터닝된다. (C) 부분을 참조하면, 하드마스크(102)와 실리콘 기판(100)이 포토레지스트(104)의 패턴으로 패터닝되고, 포토레지스트(104)는 제거된다. 패터닝된 실리콘 기판(106)과 패터닝된 하드마스크(108)가 이런 방식으로 제공된다. (D) 부분을 참조하면, 산화물 층(산화물)(110)이 (C) 부분의 구조 위에 형성된다. (E) 부분을 참조하면, 산화물 층(110)은 패터닝된 하드마스크(108)를 노출시키기 위해 평탄화된다. (F) 부분을 참조하면, 산화물 층(110)은 패터닝된 실리콘 기판(106)의 측벽 부분들을 노출시키기 위해 패터닝된 하드마스크(108)의 표면 아래로 리세싱된다. 리세싱된 산화물 층은 격리 층(112)을 제공한다. 격리 층(112)의 위로 돌출하는 패터닝된 실리콘 기판(106)과 패터닝된 하드마스크(108)의 부분들(114)은 핀펫 소자의 최종 제조를 위한 핀들을 제공하며, 여기서 패터닝된 하드마스크(108)는 핀의 최상부면으로부터의 게이트 제어를 방지하기 위한 상부 블로킹 층으로서 이용된다.
도 1에 도해된 접근법과는 대조적으로, 일반적으로 본 명세서에서 기술되는 하나 이상의 실시예들은, 자기 정렬법에 의해 형성되는 대로의, 핀 상부상의 두꺼운 산화물 격리 층을 가진 핀펫 트랜지스터들을 달성하기 위한 접근법들을 제공한다. 실시예에서, 핀의 상부와 측벽에서의 유전체층 두께의 차분(differential)이 그와 같은 집적 방식들에 의해 가능해진다.
보다 상세하게는, 실시예에서, 본 명세서에서 기술되는 공정 흐름들은 종래의 공정 흐름들 위의 어떠한 추가적 리소그래피 작업들도 필요로 하지 않고, 오히려 낮은 비용의 추가 주입 및 세정 작업들을 활용한다. 실시예에서, 공정은 자기 정렬된다. 그러므로, 결과적 소자들은 추가적 리소그래피 레지스트레이션 오차(lithography registration error) 및/또는 CD(critical dimension) 편차에 종속되지 않는다. 덧붙여, 공정은 매우 안정적이고 잘 제어될 수 있다. 실시예에서, 하드마스크(HM) 산화물 두께는, 더 상세하게 하기에서 기술되는 것처럼, 주입의 도핑 및 산화 공정들에 의존한다. 둘 모두의 공정들은 현행의 실리콘 기술에 의한 매우 엄격한 공정 제어를 갖는다. 그 결과, 일 실시예에서, 결과적 트랜지스터 특성들은 더 균일해진다.
도 2a를 참조하면, 벌크 단결정질 기판과 같은 벌크 기판(200)이 그로부터 돌출하는 핀들(202)을 갖도록 패터닝된다. 일 실시예에서, 핀들(202)은 기판(200)의 벌크 부분과 연속되고, 그 자체로, 묘사된 것처럼 벌크 기판(200)과 연속적으로 형성된다. 유전체층(204)은 벌크 기판(200) 위에 형성되고 또한 각각의 핀들(202)의 최상부면(206)을 노출시키기 위해 평탄화된다.
일 실시예에서, 도 2a의 예시는 핀 에칭 및 STI(shallow trench isolation) 연마와 이것에 이어진 격리 산화물 피착 후의 공정 흐름 기술로 시작한다. 다시 도 2a를 참조하면, 한 시점에서 핀들(202)의 제조로부터 남아 있을 수 있는 아티팩트들이 또한 제거되었다. 예를 들어, 일 실시예에서, 실리콘 질화물 하드마스크 층과 같은 하드마스크 층과 실리콘 이산화물 층과 같은 패드 산화물 층이 핀들(202)의 잔여 최상부면(206)으로부터 제거되었다. 일 실시예에서, 벌크 기판(200) 및 그러므로 핀들(102)은 이 국면에서 도핑되지 않거나 약하게 도핑된다. 예를 들어, 특정 실시예에서, 벌크 기판(200) 및 그러므로 핀들(202)은 대략 1E17 atoms/cm3 미만의 붕소 도펀트 불순물 원자 농도를 갖는다. 그러나, 기타 실시예들에서, 웰 및/또는 역행 주입(well and/or retrograde implant)들이 있었거나, 또는 핀들(202) 및 기저 기판(202)에게 제공될 것이다. 그러한 일례에서, 노출된 핀들(202)의 그와 같은 도핑은 벌크 기판 부분(200) 내에서의 도핑으로 이어질 수 있으며, 여기서 인접 핀들(202)은 벌크 기판(200)에서의 공통 도핑된 영역을 공유한다.
실시예에서, 다시 도 2a를 참조하면, 유전체층(204)은 STI 제조 공정에 이용되는 것과 같은 실리콘 이산화물로 그 성분이 구성된다. 유전체층(204)은 CVD(chemical vapor deposition) 또는 기타 피착 공정(예를 들어, ALD, PECVD, PVD, HDP 보조 CVD, 저온 CVD)에 의해 피착될 수 있고, CMP(chemical mechanical polishing) 기술에 의해 평탄화될 수 있다. 평탄화는 앞서 언급한 바와 같이 하드마스크 층 및/또는 패드 산화물 층과 같은, 핀 패터닝으로부터의 임의의 아티팩트들을 또한 제거할 수 있다.
도 2b를 참조하면, 주입 공정(208)은 각각의 핀들(202)의 노출된 최상부면(206)에 대해 ehwm된다. 주입 공정은 각각의 핀들(202)에서의 상위 부분에 주입된 영역들(210)을 제공한다. 실시예에서, 주입 공정(208)은 반도체 핀들(202)의 최상부면(206)으로부터 반도체 핀들(202) 내로 산화 강화 도펀트(oxidation-enhancing dopant)를 주입하는 것을 수반한다. 일 실시예에서, 반도체 핀들(202) 내로 산화 강화 도펀트를 주입하는 것은 플루오르(F) 원자들 또는 아르곤(Ar) 원자들, 또는 둘 모두를 주입하는 것을 수반한다(이 예에서, 도시된 대로 F 원자들이 주입되었다). 실시예에서, 주입은 낮은 에너지와 높은 도즈(dose)의 도펀트 주입의 사용을 수반한다. 예를 들어, 일 실시예에서, 주입은 대략 1-15 keV 범위의 에너지와 대략 1e14-1e16 atoms/cm2 범위의 도즈로 수행된다. 실시예에서, 그 결과는 높게 Ar-도핑된 또는 F-도핑된 핀 상부가 되는 한편, 핀의 하부 부분들은 높게 도핑되지 않는다.
도 2c를 참조하면, 유전체층(204)은 격리 층(212)에게 핀들(202)의 돌출부들(214)을 제공하기 위해 핀들(202)의 최상부면들(206) 아래로 리세싱된다. 일 실시예에서, 리세스는, 도 2c에 묘사된 것처럼, 영역들(210) 아래에 격리 층(212)의 최상부면을 남기지만, 각각의 핀(202)의 전체를 노출시키지 않고서 그렇게 한다.
실시예에서, 유전체층(204)의 리세싱은 Si 채널 높이(Si channel height: HSI)를 정의한다. 리세싱은 플라즈마, 증기 또는 습식 에칭 공정에 의해 실행될 수 있다. 일 실시예에서, 실리콘 핀들(202)에 선택적인 건식 에칭 공정이 이용되는데, 건식 에칭 공정은 전형적으로 30-100 mTorr 범위의 압력과 50-1000 Watt의 플라즈마 바이어스로 NF3, CHF3, C4F8, HBr 및 O2와 같은 것들이지만 이것들에만 국한되지는 않는 가스들로부터 발생되는 플라즈마에 기초한다.
도 2d를 참조하면, 핀들(202)의 노출부들(214)은, 핀들(202)의 노출부들(214)의 모든 표면들상에 핀 유전체층(216)을 형성하기 위해 열적으로 산화된다. 일 실시예에서, 핀 유전체층(216)은, 묘사된 대로, 격리 층(212)과 동일한 또는 그와 유사한 물질로 그 성분이 구성된다. 그러나, 이들 물질들은 그 조성까지 비슷할 필요는 없는 것을 이해해야 한다.
핀 유전체층은 블로킹 층 또는 게이트 블로킹 층으로도 지칭될 수 있다. 실시예에서, 묘사된 것처럼, 게이트 블로킹 층(216)은 반도체 핀(202)의 최상부면의 적어도 일부분 상에(즉, 핀들(202)의 돌출부(214)의 최상부면상에) 배치되는 제1 부분(216')을 갖는다. 제2 부분(216")이 반도체 핀(202)의 측벽들의 적어도 일부분 상에(즉, 핀들(202)의 돌출부(214)의 측벽들상에) 배치된다. 그러한 일 실시예에서, 또한 묘사된 것처럼, 게이트 블로킹 층의 제1 부분(216')은 게이트 블로킹 층의 제2 부분(216")과 연속하지만 그보다 더 두껍다(즉, 두께 'y'는 두께 'x'보다 더 크다). 특정한 그와 같은 실시예에서, 게이트 블로킹 층의 제1 부분(216')은 대략 10-50% 범위의 양만큼 게이트 블로킹 층의 제2 부분(216")보다 더 큰 두께를 갖는다.
실시예에서, 다시 도 2d를 참조하면, 반도체 핀들(202)의 돌출부들(214)은, 예를 들어 도 2b와 관련하여 기술된 주입 공정의 아티팩트로서, 반도체 핀의 돌출부의 최상위 부분에서, 그러나 그 전체는 아닌 곳에서 플루오르(F) 원자들 또는 아르곤(Ar) 원자들, 또는 둘 모두의 영역(218)을 추가로 포함한다. 그러한 일 실시예에서, 게이트 블로킹 층의 제1 부분(216')은 F 원자들 또는 Ar 원자들의 영역(218)과 직접 인접한다. 특정한 그와 같은 실시예에서, F 또는 Ar 원자들의 영역(218)은 대략 1e19- 1e21 atoms/cm3 범위의 F 원자들 또는 Ar 원자들, 또는 둘 모두의 농도를 갖는다.
실시예에서, 게이트 블로킹 층(216)(216' 및 216''으로 구성됨)은 반도체의 핀들(202)의 반도체 물질의 산화물로 그 성분이 구성된다. 그러한 일 실시예에서, 반도체 핀들(202)은 단결정질 실리콘으로 그 성분이 구성되고, 게이트 블로킹 층(216)은, 예를 들어 열적으로 성장한 실리콘 산화물로서의 실리콘 이산화물로 그 성분이 구성된다.
그러므로, 다시 도 2d를 참조하면, 실시예에서, 각각의 반도체 핀들(202)의 돌출부들(214)을 열적으로 산화시키는 것은 반도체 핀들의 각각의 돌출부들 위의 블로킹 유전체층의 제1 부분(216')과 반도체 핀들의 각각의 돌출부들의 측벽들상의 블로킹 유전체층의 제2 부분(216")을 형성하는데, 제1 부분(216')은 제2 부분(216")보다 두껍다. 그러한 일 실시예에서, 각각의 반도체 핀들(202)의 돌출부들(214)을 열적으로 산화시키는 것은 대략 섭씨 500-800도 범위의 온도에서 산소의 존재 하에서 가열하는 것을 수반한다. 실시예에서, 상부 부분(216')은, 도 3a와 도 3b와 연관되어 더 상세히 기술되는 바와 같이, 예를 들어 트라이게이트 형성 대신에 핀펫 형성을 가능하게 하기 위해 상부 부분(216') 위에 있는 뒤이어 형성되는 게이트 전극의 일부분으로부터의 핀의 제어를 완화하거나 제거하기에 충분하도록 두껍다. 216"에 대비한 216'의 더 큰 상대적 두께는 일 실시예에서 도 2b와 연관되어 기술되는 주입으로 인한 것이다. 특정한 그와 같은 실시예에서, (예를 들어, 표면에서의) 주입된 부분의 성장률은 대략 10-50% 범위의 팩터만큼 (예를 들어, 측벽들에서의) 비 주입 부분의 성장률보다 크다.
도 2e를 참조하면, 게이트 형성층(220)은 도 2d의 구조 위에 형성된다. 실시예에서, 게이트 형성층(220)은, 도 2d의 전체 구조 위의 컨포멀 층으로서, 예를 들어 노에서의 CVD 공정, 또는 다른 피착 공정(예를 들어, ALD, PECVD, PVD, HDP 보조 CVD, 저온 CVD)에 의해 형성되는 다결정질 실리콘 층이다.
도 2f를 참조하면, 게이트 형성층(220)은 도 2d의 구조 위의 (예로, 편평한 또는 토포그래피가 없는) 평탄 게이트 형성층(222)을 제공하기 위해 평탄화된다. 실시예에서, 게이트 형성층(220)은 CMP 기술에 의해 평탄화된다. 게이트 형성층(220)의 평탄화는 이어지는 폴리실리콘 리소그래피 공정에 중요할 수 있다.
도 2g를 참조하면, 하드마스크(224)가 도 2f의 구조 위에 형성된다. 실시예에서, 하드마스크(224)는 도 2f의 전체 구조 위의 컨포멀 층으로서, 예를 들어 CVD 공정 또는 다른 피착 공정(예를 들어, ALD, PECVD, PVD, HDP 보조 CVD, 저온 CVD)에 의해 피착되는 실리콘 질화물(SiN) 하드마스크이다.
도 2h를 참조하면, 하드마스크(224) 및 평탄 게이트 형성층(222)은 핀들(202)과 핀 유전체층(216) 위의 패터닝된 하드마스크(226)와 패터닝된 게이트 형성층(228)을 형성하기 위해 바라는 게이트 기하 구조로 패터닝된다.
실시예에서, 폴리 게이트 패터닝이 도 2h에 표현되는데 SiN 하드마스크와 다음으로 폴리의 에칭에 의해 폴리 게이트를 정의하는 폴리 리소그래피를 수반한다. 일 실시예에서, 마스크 I가 하드마스크(224)상에 형성되는데, 마스크는 토포그래피 마스킹 부분과 항반사 코팅(anti-reflective coating: ARC) 층으로 그 성분이 구성된다. 특정의 그와 같은 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(carbon hardmask: CHM) 층이고 항반사 코팅 층은 실리콘 ARC 층이다. 토포그래피 마스킹 부분과 ARC 층은 통상의 리소그래피 및 에칭 공정 기술들로 패터닝될 수 있다. 일 실시예에서, 마스크는 본 분야에 알려진 대로 최상위 포토레지스트 층을 또한 포함하고, 통상의 리소그래피와 현상 공정들에 의해 패터닝될 수 있다. 특정 실시예에서, 광원에 노출되는 포토레지스트 층의 부분들은 포토레지스트 층의 현상 시에 제거된다. 따라서, 패터닝된 포토레지스트 층은 양성 포토레지스트 물질로 그 성분이 구성된다. 특정 실시예에서, 포토레지스트 층은, 이것들에만 제한되지는 않지만 248nm 레지스트, 193nm 레지스트, 157nm 레지스트, EUV(extreme ultra violet) 레지스트, 전자 빔 임프린트 층(e-beam imprint beam), 또는 디아조나프토퀴논 증감제(diazonaphthoquinone sensitizer)을 가진 페놀계 수지 매트릭스(phenolic resin matrix)와 같은 양성 포토레지스트 물질로 그 성분이 구성된다. 또 다른 특정 실시예에서, 광원에 노출되는 포토레지스트 층의 부분들은 포토레지스트 층의 현상 시에 보존된다. 따라서, 포토레지스트 층은 음성 포토레지스트 물질로 그 성분이 구성된다. 특정 실시예에서, 포토레지스트 층은, 이것들에만 제한되지는 않지만, 폴리-시스-이소프렌(poly-cis-isoprene) 또는 폴리-비닐-신나메이트(poly-vinyl-cinnamate)로 구성된 것과 같은 음성 포토레지스트 물질로 그 성분이 구성된다.
일반적으로, 다시 도 2a-2h를 참조하면, 실시예에서, 기술된 접근법은 N형(예를 들어, NMOS) 또는 P형(예를 들어, PMOS), 또는 둘 모두의 소자 제조에 사용될 수 있다. 상기 예시적 공정 방식으로부터 기인하는 구조들, 예를 들어 도 2h로부터의 구조들은 PMOS와 NMOS 소자 제조와 같은 소자 제조를 완성하기 위한 후속 공정 작업들에 대해 동일하거나 비슷한 형태로 사용될 수 있다는 것을 이해해야 한다. 완성된 장치의 예로서, 도 3a와 3b는, 본 발명의 실시예에 따라서, 상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자의, 제각기의 단면도와 평면도(단면도의 a-a' 축에 따라 취함)를 도해한다.
도 3a를 참조하면, 반도체 구조체 또는 소자(300)는 기판(302)으로부터 및 격리 영역(306) 내에 형성된 비평면 활성 영역(예를 들어, 돌출 핀 부분(304)과 하위 핀 영역(305)을 포함하는 핀 구조)를 포함한다. 묘사된 것처럼, 각각의 돌출 핀 부분(304)을 위한 유전체층 또는 블로킹 층은 측면 부분(398)보다 더 두꺼운 상부 부분(397)을 그 상에 갖는다. 그러한 일 실시예에서, 상부 부분(397)은, 예를 들어 트라이게이트 형성 대신에 핀펫 형성을 가능하게 하기 위해 상부 부분(397) 위에 있는 게이트 전극의 부분으로부터의 핀의 제어를 완화하거나 제거하기에 충분할만큼 두껍다. 일 실시예에서, 상부 부분(397)만이 존재하고, 측면 부분들(398)은 제거된다. 실시예에서, 각각의 돌출 핀 부분(304)의 상부 부분들은, 아티팩트로서, 주입 영역(399), 예를 들어 도 2b와 2d와 연관되어 전술한 바와 같이 주입과 열 산화 공정으로부터 남겨진 F 또는 Ar, 또는 양쪽 영역을 포함한다.
다시 도 3a를 참조하면, 게이트 라인(308)은 비평면 활성 영역의 돌출부들(304) 위에 뿐만 아니라 격리 영역(306)의 일부분 위에도 배치된다. 도시된 바와 같이, 게이트 라인(308)은 게이트 전극(350)과 게이트 유전체층(352)을 포함한다. 일 실시예에서, 게이트 라인(308)은 또한 유전체 캡 층(354)을 포함할 수 있다. 게이트 콘택트(314), 및 위에 놓인 게이트 콘택트 비아(316)도 위에 놓인 금속 상호접속부(360)와 함께 이러한 시계(perspective)에서 보이며, 이들 모두는 층간 유전체 스택들 또는 층들(370)에 배치된다. 도 3a의 시계에서 또한 보이는 바와 같이, 게이트 콘택트(314)는 일 실시예에서 격리 영역(306) 위에 배치되지만, 비평면 활성 영역들 위에는 배치되지 않는다.
도 3b를 참조하면, 게이트 라인(308)은 돌출 핀 부분들(304) 위에 배치된 것으로 보인다. 돌출 핀 부분들(304)의 소스와 드레인 영역들(304A 및 304B)이 이 시계에서 보일 수 있다. 실시예에서, 각각의 돌출 핀 부분(304)(예를 들어, 상부 부분(397)과 측면 부분(398))을 위한 블로킹 층은 핀들의 소스와 드레인 영역들(304A 및 304B)로부터 제거된 것을 이해해야 한다. 일 실시예에서, 소스와 드레인 영역들(304A 및 304B)은 돌출 핀 부분들(304)의 최초 물질의 도핑된 부분들이다. 또 다른 실시예에서, 돌출 핀 부분들(304)의 물질은 제거되고 예를 들어 에피택셜 피착에 의해 또 다른 반도체 물질로 대체된다. 어느 경우든, 소스와 드레인 영역들(304A 및 304B)은 유전체층(306)의 정상(height)의 아래로, 즉 하부 핀 영역(305) 내로 연장할 수 있다. 대안적으로, 소스와 드레인 영역들(304A 및 304B)은 유전체층(306)의 정상의 아래로 연장하지 않고, 유전체층(306)의 정상 위에 또는 이것과 동일 평면에 있다.
실시예에서, 반도체 구조체 또는 소자(300)는 핀펫과 같은 비평면 소자인데, 이것에만 제한되지는 않는다. 트라이게이트 또는 비슷한 소자가 또한 제조될 수 있다. 그러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디(body)로 구성되거나 이것에 형성된다. 그러한 일 실시예에서, 게이트 라인(308)의 게이트 전극 스택들은 도 3a에 묘사된 대로 3차원 보디의 적어도 상부 표면과 한 쌍의 측벽을 둘러싼다.
기판(302)은 제조 공정을 견딜 수 있고 전하가 이주(migrate)할 수 있는 반도체 물질로 그 성분이 구성될 수 있다. 실시예에서, 기판(302)은, 활성 영역(304)을 형성하기 위해, 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 이것들의 조합(이것들에만 제한되지는 않음)과 같은 전하 캐리어로 도핑되는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 그 성분이 구성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(302)에서의 실리콘 원자 농도는 97%보다 더 크다. 또 다른 실시예에서, 벌크 기판(302)은 구별되는 결정질 기판 최상부에 성장시킨 에피택셜 층, 예를 들어 붕소 도핑된 벌크 실리콘 단결정질 기판 최상부에 성장시킨 실리콘 에피택셜 층으로 구성된다. 벌크 기판(302)은 대안적으로 III-V족 물질로 그 성분이 구성될 수 있다. 실시예에서, 벌크 기판(302)은 갈륨 질화물, 갈륨 인화물, 갈륨 비소, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비소, 알루미늄 갈륨 비소, 인듐 갈륨 인화물, 또는 이것들의 조합(이것들에만 제한되지는 않음)과 같은 III-V족 물질로 그 성분이 구성된다. 일 실시예에서, 벌크 기판(302)은 III-V족 물질로 그 성분이 구성되며, 전하 캐리어 도펀트 불순물 원자들은, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄(selenium) 또는 텔루륨(tellurium)과 같은 것들인데, 이것에만 한정되지는 않는다. 대안적으로, 벌크 기판을 대신하여, SOI 기판이 사용될 수 있다.
격리 영역(306)은 아래에 놓인 벌크 기판으로부터 영구적 게이트 구조의 부분들을 궁극적으로 전기적으로 격리하거나 이들의 격리에 기여하거나, 또는 핀 활성 영역들을 격리하는 것과 같이 아래에 놓인 벌크 기판 내에 형성되는 활성 영역들을 격리하기에 적합한 물질로 그 성분이 구성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(306)은 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride), 실리콘 질화물(silicon nitride), 또는 탄소 도핑된 실리콘 질화물(carbon-doped silicon nitride)(이것들에만 제한되지는 않음)과 같은 유전체 물질로 그 성분이 구성된다.
게이트 라인(308)은 게이트 유전체층(352)과 게이트 전극 층(350)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체층은 하이 K 물질로 그 성분이 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체층은, 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate), 또는 이것들의 조합(이것들에만 제한되지는 않음)과 같은 물질로 그 성분이 구성된다. 게다가, 게이트 유전체층의 일부분은, 예를 들어 블로킹 층의 측벽 부분(397)이 제거되는 경우에 기판(302)의 상부의 극소수 층들로부터 형성되는 자연 산화물(native oxide) 층을 포함할 수 있다. 실시예에서, 게이트 유전체층은 상부의 하이 K 부분과 반도체 물질의 산화물로 그 성분이 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체층은 하프늄 산화물로 된 상부 부분과 실리콘 이산화물 또는 실리콘 산질화물로 된 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은 금속 질화물들(metal nitrides), 금속 카바이드들(metal carbides), 금속 실리사이드들(metal silicides), 금속 알루미나이드들(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물들(이것들에만 제한되지는 않음)과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정 층 위에 형성되는 비일함수 설정 충전 물질(non-workfunction-setting fill material)로 그 성분이 구성된다.
게이트 전극 스택들과 연관되는 스페이서들(도시 안됨)은, 자기정렬 콘택트들과 같은 인접한 도전성 콘택트들로부터 영구적 게이트 구조를 궁극적으로 전기적으로 격리하거나 그 격리에 기여하기에 적합한 물질로 그 성분이 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물(이것들에만 제한되지는 않음)과 같은 유전체 물질로 그 성분이 구성된다.
게이트 콘택트(314) 및 그 위에 놓인 게이트 콘택트 비아(316)는 도전성 물질로 그 성분이 구성될 수 있다. 실시예에서, 콘택트들 또는 비아들 중 하나 이상은 금속 종들로 그 성분이 구성된다. 금속 종들은 텅스텐, 니켈, 또는 코발트와 같은 순 금속(pure metal)일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 물질과 같은 것)과 같은 합금일 수 있다.
실시예에서(도시되지는 않음), 구조(300)를 제공하는 것은 굉장히 엄격한 레지스트레이션 비용(registration budget)이 드는 리소그래피 단계를 사용할 필요성을 없애면서 본질적으로 완벽하게 기존의 게이트 패턴과 정렬되는 콘택트 패턴의 형성을 수반한다. 그러한 일 실시예에서, 이 접근법은 콘택트 개구들을 생성하기 위해 고유하게 고도로 선택적인 습식 에칭(예를 들어, 통상적으로 구현되는 건식 또는 플라즈마 에칭에 비해 그러함)의 사용을 가능하게 한다. 실시예에서, 콘택트 패턴은 콘택트 플러그 리소그래피 작업과 조합하여 기존의 게이트 패턴을 활용함으로써 형성된다. 그러한 일 실시예에서, 이 접근법은, 그렇지 않은 경우 통상의 접근법들에서 사용되는 것으로서 콘택트 패턴을 생성하기 위한 결정적 리소그래피 작업에 대한 필요를 없애는 것을 가능하게 한다. 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트렌치 콘택트 그리드는 게이트 격자형성 패터닝(gate grating patterning)에 후속하여 그렇지만 게이트 격자형성 절단 이전에 형성된다.
더욱이, 게이트 스택 구조(308)는 교체 게이트 공정(replacement gate process)에 의해 제조될 수 있다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필러(silicon nitride pillar) 물질과 같은 더미 게이트 물질이 제거되어 영구적 게이트 전극 물질로 교체될 수 있다. 그러한 일 실시예에서, 영구적 게이트 유전체층도, 더 이른 처리를 통해 완수되는 것과는 대조적으로, 이 공정에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 그 성분이 구성되며 또한 SF6의 사용을 포함하는 건식 에칭 공정으로 제거된다. 또 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 그 성분이 구성되며 또한 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)을 포함하는 습식 에칭 공정으로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 그 성분이 구성되며 또한 수성 인산(aqueous phosphoric acid)을 포함하는 습식 에칭으로 제거된다.
실시예에서, 본 명세서에 설명되는 하나 이상의 접근법들은 구조(300)에 도달하기 위해 본질적으로 더미 및 교체 콘택트 공정과 조합되는 더미 및 교체 게이트 공정을 상정한다. 그러한 일 실시예에서, 교체 콘택트 공정은 영구적 게이트 스택의 적어도 일부분을 고온 어닐링하는 것을 허용하기 위해 교체 게이트 공정 이후에 실행된다. 예를 들어, 그러한 특정 실시예에서, 영구적 게이트 구조들의 적어도 일부를, 예를 들어 게이트 유전체층이 형성된 후에 어닐링하는 것은 대략 섭씨 600도보다 높은 온도로 실행된다. 어닐링은 영구적 콘택트들의 형성 이전에 실행된다. 실시예에서, 게이트 라인(308) 아래의 블로킹 층의 부분들(397 및 398)은 교체 게이트 공정 동안 얇아진다. 예를 들어, 일 실시예에서, 블로킹 층의 부분들(397 및 398)은 측면 부분들(예를 들어, 398)을 제거하는 데에 그렇지만 핀들 위로부터의 게이트 제어를 차단하기 위해 상부 부분(397)의 양을 보유하는 데에 충분할만큼 (예로, 더미 게이트 제거에 이어지는 HF 습식 에칭에 의해) 얇아진다. 또 다른 실시예에서, 그와 같은 박층화(thinning)는 더미 게이트 형성 이전에 실행된다. 또 다른 실시예에서, 본질적으로 어떠한 박층화도 전혀 실행되지 않는다.
다시 도 3a를 참조하면, 반도체 구조체 또는 소자(300)의 배열은 격리 영역들 위에 게이트 콘택트를 배치한다. 그러한 배열은 레이아웃 공간의 비효율적 사용으로 볼 수 있다. 그러나, 또 다른 실시예에서, 반도체 소자는 활성 영역 위에 형성되는 게이트 전극의 부분들과 접촉하는 접촉 구조들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 및 트렌치 콘택트 비아와 동일한 층에 게이트 콘택트 구조(예를 들어, 비아와 같은 것)를 형성하기 이전에(예를 들어, 형성하는 것에 더하여), 본 발명의 하나 이상의 실시예들은 먼저 게이트 정렬된 트렌치 콘택트 공정을 이용하는 것을 포함한다. 그러한 공정은 반도체 구조체 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택트 구조들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택트 패턴은 기존의 게이트 패턴과 정렬되어 형성된다. 대조적으로, 통상적 접근법들은 전형적으로 선택적인 콘택트 에칭들과 조합되는 기존의 게이트 패턴에의 리소그래피 콘택트 패턴의 엄격한 레지스트레이션을 가진 추가 리소그래피 공정을 수반한다. 예를 들어, 통상적 공정은 별도의 콘택트 피처들의 패터닝을 가진 폴리(게이트) 그리드 패터닝을 포함할 수 있다.
전술한 공정들의 모든 양태들이 본 발명의 실시예들의 사상 및 범위 내에 속하도록 실시될 필요가 있는 것은 아님을 이해할 것이다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 활성 부분들 위에 게이트 콘택트들을 제조하기 이전에 형성될 필요는 전혀 없다. 전술한 게이트 스택들은 실제로 초기에 형성된 대로의 영구적 게이트 스택들일 수 있다. 또한, 본 명세서에서 기술되는 공정들은 하나 또는 복수의 반도체 소자를 제조하는데 사용될 수 있다. 반도체 소자들은 트랜지스터들 또는 그와 유사한 소자들일 수 있다. 예를 들어, 실시예에서, 반도체 소자들은 로직 또는 메모리용 MOS(metal-oxide semiconductor) 전계 효과 트랜지스터들, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 소자들은 핀펫 소자, 트라이게이트 소자, 또는 독립적으로 접근되는 더블게이트 소자와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예들은 14 nm 이하의 기술에 따른 노드에서 반도체 소자들을 제조하는 데에 특히 유용할 수 있다. 하나 이상의 실시예들은 SoC 제품에 포함되는 소자들에 대해 특히 유용할 수 있다.
전체적으로, 본 발명의 하나 이상의 실시예들은 높게 F 또는 Ar 도핑된 실리콘과의 강화된 열 산화를 활용하고 또한 경제적으로 건전한 공정 솔루션으로 핀펫 소자들을 제조하는 데에 활용된다. 실시예에서, 그러한 접근법은 개선된 트랜지스터 소자 성능을 위해 CMOS 제조 공정에서 구현될 수 있다. 통상적 핀펫 형성과의 차이점은 최종 구조에서 명백해질 수 있는데, 여기서 핀의 상부 블로킹 유전체는 통상적으로 실리콘 질화물로 그 성분이 구성되는 반면에 본 명세서의 하나 이상의 실시예들에 대한 핀의 상부 블로킹 유전체는 열 실리콘 산화물과 같은 열 산화물로 그 성분이 구성된다. 상기 설명이 주로 벌크 유형 소자들(예를 들어, 핀들이 그 밑에 놓인 반도체 기판과 물리적으로 및 전기적으로 결합됨)에 중점을 두고 있지만, SOI(silicon-on-insulator) 유형 소자들이 본 발명의 실시예들의 사상 및 범위 내에서 또한 상정된다는 것을 이해해야 한다. 예를 들어, 그러한 일 실시예에서, 복수의 반도체 핀이 Box(buried oxide) 층과 같은 절연층상에 패터닝된다. 산화물 층과 같은 유전체층이 핀들 위에 형성되고 이후 핀들의 상부 부분들을 노출시키기 위해 평탄화된다. 위에서 기술된 것들과 같은 공정들은 이후 핀들의 노광 면들에 대해 실행된다. 이후, 유전체층은 제거되어, 아마도 Box 층을 다시 노출시킨다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(400)를 도해한다. 컴퓨팅 디바이스(400)는 보드(402)를 하우징한다. 보드(402)는 프로세서(404) 및 적어도 하나의 통신 칩(406)을 포함하지만 이것에만 한정되지는 않는 복수의 컴포넌트를 포함할 수 있다. 프로세서(404)는 보드(402)에 물리적으로 및 전기적으로 결합된다. 몇몇 구현들에서, 적어도 하나의 통신 칩(406)도 보드(402)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(406)은 프로세서(404)의 일부이다.
컴퓨팅 디바이스(400)는, 그 응용들에 좌우되어, 보드(402)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등등과 같은) 대용량 저장 장치를 포함하지만, 이것들에만 제한되는 것은 아니다.
통신 칩(406)은 컴퓨팅 디바이스(400)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사의 사용을 통하여 데이터를 통신할 수 있는 회로들, 장치들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이 용어는 관련된 장치들이 어떠한 유선도 포함하지 않는다는 것을 함의하지는 않지만, 몇몇 실시예들에서 이들은 그런 것을 함의할 수도 있다. 통신 칩(406)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 이를 넘어서는 것으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이것들에만 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 프로세서(404) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 몇몇 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 만들어지는 MOS-FET 트랜지스터들과 같은 하나 이상의 소자들을 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(406)은 또한 통신 칩(406) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 소자들을 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(400) 내에 하우징되는 또 다른 컴포넌트는 본 발명의 구현들에 따라 만들어지는 MOS-FET 트랜지스터들과 같은 하나 이상의 소자들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(400)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
그러므로, 본 발명의 실시예들은 상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자들 및 상부 블로킹 층들을 가진 자기 정렬 핀들을 갖는 비평면 반도체 소자들을 제조하는 방법들을 포함한다.
실시예에서, 반도체 구조체는 반도체 기판 위에 배치되고 최상부면을 갖는 반도체 핀을 포함한다. 격리 층이 반도체 핀의 양측상에 배치되고, 또한 반도체 핀의 최상부면 아래로 리세싱되어 반도체 핀의 돌출부를 제공하게 된다. 돌출부는 측벽들 및 최상부면을 갖는다. 게이트 블로킹 층은 반도체 핀의 최상부면의 적어도 일부분 상에 배치되는 제1 부분을 가지고, 또한 반도체 핀의 측벽들의 적어도 일부분 상에 배치되는 제2 부분을 가진다. 게이트 블로킹 층의 제1 부분은 게이트 블로킹 층의 제2 부분과 연속되지만, 이것보다 더 두껍다. 게이트 스택이 게이트 블로킹 층의 제1 및 제2 부분들 상에 배치된다.
일 실시예에서, 게이트 블로킹 층의 제1 부분은 대략 10 - 50% 범위의 양만큼 게이트 블로킹 층의 제2 부분보다 더 큰 두께를 갖는다.
일 실시예에서, 반도체 핀의 돌출부는, 반도체 핀의 돌출부의 최상위 부분에서 그러나 돌출부의 전체는 아닌 곳에서 플루오르(F) 원자들 또는 아르곤(Ar) 원자들 또는 둘 모두를 추가로 포함하고, 게이트 블로킹 층의 제1 부분은 F 원자들 또는 Ar 원자들의 영역과 직접 인접한다.
일 실시예에서, F 또는 Ar 원자들의 영역은 대략 1e19 - 1e21 atoms/cm3 범 위의 F 원자들 또는 Ar 원자들, 또는 둘 모두의 농도를 갖는다.
일 실시예에서, 반도체 핀은 단결정질 실리콘으로 그 성분이 구성되고, 게이트 블로킹 층은 실리콘 이산화물로 그 성분이 구성된다.
일 실시예에서, 게이트 스택은 하이 k 게이트 유전체층 및 금속 게이트 전극으로 구성된다.
일 실시예에서, 반도체 구조체는 게이트 스택의 양측상에, 반도체 핀에 배치되는 소스 및 드레인 영역들을 추가로 포함한다.
일 실시예에서, 게이트 블로킹 층은 내부에 배치된 소스 및 드레인 영역들을 갖는 반도체 핀의 측벽들의 최상부면의 부분들 상에 배치되지 않는다.
일 실시예에서, 반도체 구조체는 핀펫 소자이다.
일 실시예에서, 반도체 기판 위에 배치되는 반도체 핀은 벌크 단결정질 기판과 연속되는 단결정질 핀이다.
일 실시예에서, 게이트 블로킹 층의 제1 부분은 반도체 핀 위로부터의 게이트 스택에 의한 반도체 핀의 전기적 제어를 실질적으로 차단하기에 충분한 두께를 갖는다.
실시예에서, 반도체 구조체는 반도체 기판 위에 배치되고 또한 최상부면을 갖는 반도체 핀을 포함한다. 격리 층이 반도체 핀의 양측상에 배치되고, 또한 반도체 핀의 최상부면 아래로 리세싱되어 반도체 핀의 돌출부를 제공하게 된다. 돌출부는 측벽들 및 최상부면을 가지고, 또한 반도체 핀의 돌출부의 최상위 부분에서 그러나 돌출부의 전체는 아닌 곳에서 플루오르(F) 원자들 또는 아르곤(Ar) 원자들 또는 둘 모두의 영역을 추가로 포함한다. 게이트 블로킹 층은 F 원자들 또는 Ar 원자들의 영역과 직접 인접하여, 반도체 핀의 최상부면의 적어도 일부분 상에 배치된다. 게이트 스택이 게이트 블로킹 층의 위에 및 반도체 핀의 돌출부의 측벽들을 따라 배치된다.
일 실시예에서, F 또는 Ar 원자들의 영역은 대략 1e19 - 1e21 atoms/cm3 범 위의 F 원자들 또는 Ar 원자들, 또는 둘 모두의 농도를 갖는다.
일 실시예에서, 반도체 핀은 단결정질 실리콘으로 그 성분이 구성되고 게이트 블로킹 층은 실리콘 이산화물로 그 성분이 구성된다.
일 실시예에서, 게이트 스택은 하이 k 게이트 유전체층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 반도체 구조체는 게이트 스택의 양측상에, 반도체 핀에 배치되는 소스 및 드레인 영역들을 추가로 포함한다.
일 실시예에서, 게이트 블로킹 층은 내부에 배치된 소스 및 드레인 영역들을 갖는 반도체 핀의 최상부면의 부분들 상에 배치되지 않는다.
일 실시예에서, 반도체 구조체는 핀펫 소자이다.
일 실시예에서, 반도체 기판 위에 배치되는 반도체 핀은 벌크 단결정질 기판과 연속되는 단결정질 핀이다.
일 실시예에서, 게이트 블로킹 층은 반도체 핀 위로부터의 게이트 스택에 의한 반도체 핀의 전기적 제어를 실질적으로 차단하기에 충분한 두께를 갖는다.
실시예에서, 반도체 구조체를 제조하는 방법은 반도체 기판 위에 복수의 반도체 핀을 형성하는 단계를 수반하는데, 각각의 반도체 핀은 최상부면을 갖는다. 방법은 또한 반도체 핀들 사이에 및 반도체 핀들의 최상부면과 본질적으로 동일 평면에 유전체층을 형성하는 단계를 수반한다. 방법은 또한 반도체 핀들의 최상부면으로부터 반도체 핀들 내로 산화 강화 도펀트를 주입하는 단계를 수반한다. 방법은 또한 각각의 반도체 핀들의 돌출부들을 노출시키기 위해 반도체 핀들의 최상부면 아래까지 유전체층을 리세싱하는 단계를 수반한다. 방법은 또한 각각의 반도체 핀들의 돌출부들을 열 산화시키는 단계를 수반한다.
일 실시예에서, 반도체 핀들 내로 산화 강화 도펀트를 주입하는 것은 플루오르(F) 원자들 또는 아르곤(Ar) 원자들, 또는 둘 모두를 주입하는 것을 포함한다.
일 실시예에서, 주입은 대략 1 - 15 keV 범위의 에너지와 대략 1e14 - 1e16 atoms/cm2 범위의 도즈로 수행된다.
일 실시예에서, 각각의 반도체 핀들의 돌출부들을 열적으로 산화시키는 것은 반도체 핀들의 각각의 돌출부들 위에 블로킹 유전체층의 제1 부분 및 반도체 핀들의 각각의 돌출부들의 측벽들상의 블로킹 유전체층의 제2 부분을 형성하는데, 제1 부분은 제2 부분보다 두껍다.
일 실시예에서, 각각의 반도체 핀들의 돌출부들을 열적으로 산화시키는 것은 대략 섭씨 500 - 800도 범위의 온도에서 산소 존재 하에 가열시키는 것을 수반한다.

Claims (25)

  1. 반도체 구조체로서:
    반도체 기판 위에 배치되고 또한 최상부면을 갖는 반도체 핀;
    상기 반도체 핀의 양측 상에 배치되고, 또한 상기 반도체 핀의 돌출부를 제공하기 위해 상기 반도체 핀의 최상부면 아래로 리세싱되는 격리 층 - 상기 돌출부는 측벽들 및 상기 최상부면을 가짐-;
    상기 반도체 핀의 상기 최상부면의 적어도 일부분 상에 배치되는 제1 부분을 갖고, 또한 상기 반도체 핀의 측벽들의 적어도 일부분 상에 배치되는 제2 부분을 갖는 게이트 블로킹 층 - 상기 게이트 블로킹 층의 제1 부분은 상기 게이트 블로킹 층의 제2 부분과 연속되지만, 상기 제2 부분보다 더 두꺼움 -; 및
    상기 게이트 블로킹 층의 제1 및 제2 부분들 상에 배치되는 게이트 스택
    을 포함하고,
    상기 반도체 핀의 돌출부는, 상기 반도체 핀의 돌출부의 최상위 부분에서 그러나 상기 돌출부의 전체는 아닌 곳에서 플루오르(F) 원자들 또는 아르곤(Ar) 원자들 또는 둘 모두의 영역을 더 포함하고, 상기 게이트 블로킹 층의 제1 부분은 F 원자들 또는 Ar 원자들의 영역과 직접 인접하는, 반도체 구조체.
  2. 제1항에 있어서, 상기 게이트 블로킹 층의 제1 부분은 10 - 50% 범위의 양만큼 상기 게이트 블로킹 층의 제2 부분보다 더 큰 두께를 갖는
    반도체 구조체.
  3. 삭제
  4. 제1항에 있어서, F 또는 Ar 원자들의 영역은 1e19 - 1e21 atoms/cm3 범 위의 F 원자들 또는 Ar 원자들, 또는 둘 모두의 농도를 갖는
    반도체 구조체.
  5. 제1항에 있어서, 상기 반도체 핀은 단결정질 실리콘을 포함하고, 상기 게이트 블로킹 층은 실리콘 이산화물을 포함하는
    반도체 구조체.
  6. 제1항에 있어서, 상기 게이트 스택은 하이 k 게이트 유전체층 및 금속 게이트 전극을 포함하는
    반도체 구조체.
  7. 제1항에 있어서,
    상기 게이트 스택의 양측상에, 상기 반도체 핀에 배치되는 소스 및 드레인 영역들
    을 더 포함하는 반도체 구조체.
  8. 제7항에 있어서, 상기 게이트 블로킹 층은 내부에 배치된 상기 소스 및 드레인 영역들을 갖는 상기 반도체 핀의 측벽들의 최상부면의 부분들 상에 배치되지 않는
    반도체 구조체.
  9. 제7항에 있어서, 상기 반도체 구조체는 핀펫(fin-FET) 소자인 반도체 구조체.
  10. 제1항에 있어서, 상기 반도체 기판 위에 배치되는 상기 반도체 핀은 벌크 단결정질 기판과 연속되는 단결정질 핀인
    반도체 구조체.
  11. 제1항에 있어서, 상기 게이트 블로킹 층의 제1 부분은 상기 반도체 핀 위로부터의 상기 게이트 스택에 의한 상기 반도체 핀의 전기적 제어를 차단하기에 충분한 두께를 갖는
    반도체 구조체.
  12. 반도체 구조체로서:
    반도체 기판 위에 배치되고 또한 최상부면을 갖는 반도체 핀;
    상기 반도체 핀의 양측 상에 배치되고, 또한 상기 반도체 핀의 돌출부를 제공하기 위해 상기 반도체 핀의 최상부면 아래로 리세싱되는 격리 층 - 상기 돌출부는 측벽들 및 상기 최상부면을 가지고 또한 상기 반도체 핀의 돌출부의 최상위 부분에서 그러나 상기 돌출부의 전체는 아닌 곳에서 플루오르(F) 원자들 또는 아르곤(Ar) 원자들 또는 둘 모두의 영역을 더 포함함 -;
    F 원자들 또는 Ar 원자들의 영역과 직접 인접하여, 상기 반도체 핀의 최상부면의 적어도 일부분 상에 배치되는 게이트 블로킹 층; 및
    상기 게이트 블로킹 층의 위에 및 상기 반도체 핀의 돌출부의 측벽들을 따라 배치되는 게이트 스택
    을 포함하는 반도체 구조체.
  13. 제12항에 있어서, F 또는 Ar 원자들의 영역은 1e19 - 1e21 atoms/cm3 범위의 F 원자들 또는 Ar 원자들, 또는 둘 모두의 농도를 갖는
    반도체 구조체.
  14. 제12항에 있어서, 상기 반도체 핀은 단결정질 실리콘을 포함하고, 상기 게이트 블로킹 층은 실리콘 이산화물을 포함하는
    반도체 구조체.
  15. 제12항에 있어서, 상기 게이트 스택은 하이 k 게이트 유전체층 및 금속 게이트 전극을 포함하는
    반도체 구조체.
  16. 제12항에 있어서,
    상기 게이트 스택의 양측상에, 상기 반도체 핀에 배치되는 소스 및 드레인 영역들
    을 더 포함하는 반도체 구조체.
  17. 제16항에 있어서, 상기 게이트 블로킹 층은 내부에 배치된 상기 소스 및 드레인 영역들을 갖는 상기 반도체 핀의 최상부면의 부분들 상에 배치되지 않는
    반도체 구조체.
  18. 제16항에 있어서, 상기 반도체 구조체는 핀펫 소자인 반도체 구조체.
  19. 제12항에 있어서, 상기 반도체 기판 위에 배치되는 상기 반도체 핀은 벌크 단결정질 기판과 연속되는 단결정질 핀인
    반도체 구조체.
  20. 제12항에 있어서, 상기 게이트 블로킹 층은 상기 반도체 핀 위로부터의 상기 게이트 스택에 의한 상기 반도체 핀의 전기적 제어를 차단하기에 충분한 두께를 갖는
    반도체 구조체.
  21. 반도체 구조체를 제조하는 방법으로서:
    반도체 기판 위에 복수의 반도체 핀을 형성하는 단계 - 각각의 반도체 핀은 최상부면을 가짐-;
    상기 반도체 핀들 사이에 및 상기 반도체 핀들의 최상부면과 동일 평면에 유전체층을 형성하는 단계;
    상기 반도체 핀들의 최상부면으로부터 상기 반도체 핀들 내로 산화 강화 도펀트를 주입하는 단계; 및 후속적으로,
    상기 반도체 핀들의 각각의 돌출부들을 노출시키기 위해 상기 반도체 핀들의 최상부면 아래로 상기 유전체층을 리세싱하는 단계; 및
    상기 반도체 핀들의 각각의 돌출부들을 열 산화시키는 단계
    를 포함하는 반도체 구조체의 제조 방법.
  22. 제21항에 있어서, 상기 반도체 핀들 내로 상기 산화 강화 도펀트를 주입하는 단계는 플루오르(F) 원자들 또는 아르곤(Ar) 원자들, 또는 둘 모두를 주입하는 단계를 포함하는 반도체 구조체의 제조 방법.
  23. 제22항에 있어서, 상기 주입하는 단계는 1 - 15 keV 범위의 에너지와 1e14 - 1e16 atoms/cm2 범위의 도즈(dose)로 수행되는 반도체 구조체의 제조 방법.
  24. 제21항에 있어서, 상기 반도체 핀들 각각의 돌출부들을 열 산화시키는 단계는 상기 반도체 핀들의 상기 돌출부들 각각의 위의 블로킹 유전체층의 제1 부분 및 상기 반도체 핀들의 상기 돌출부들의 각각의 측벽들 상의 상기 블로킹 유전체층의 제2 부분을 형성하고, 상기 제1 부분은 상기 제2 부분보다 두꺼운
    반도체 구조체의 제조 방법.
  25. 제21항에 있어서, 상기 반도체 핀들의 각각의 돌출부들을 열 산화시키는 단계는 섭씨 500 - 800도 범위의 온도에서 산소 존재하에 가열시키는 단계를 포함하는 반도체 구조체의 제조 방법.
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