CN106971977B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN106971977B
CN106971977B CN201610018952.5A CN201610018952A CN106971977B CN 106971977 B CN106971977 B CN 106971977B CN 201610018952 A CN201610018952 A CN 201610018952A CN 106971977 B CN106971977 B CN 106971977B
Authority
CN
China
Prior art keywords
fins
gate
group
gate insulator
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610018952.5A
Other languages
English (en)
Other versions
CN106971977A (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610018952.5A priority Critical patent/CN106971977B/zh
Priority to US15/236,331 priority patent/US9911832B2/en
Priority to EP17150927.6A priority patent/EP3193373A1/en
Publication of CN106971977A publication Critical patent/CN106971977A/zh
Priority to US15/874,843 priority patent/US20180145156A1/en
Application granted granted Critical
Publication of CN106971977B publication Critical patent/CN106971977B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供衬底结构，该衬底结构包括：衬底、位于衬底上的一个或多个鳍片、以及在各鳍片上的硬掩模；在衬底结构上沉积绝缘层以覆盖所述一个或多个鳍片以及其上的硬掩模；对绝缘层进行回蚀刻，以使得所述一个或多个鳍片上的硬掩模露出；去除硬掩模；在去除硬掩模之后，对衬底结构执行氟离子注入，以将氟离子注入到所述一个或多个鳍片的顶部。由于氟离子注入到鳍片的顶部，从而可以很好地钝化鳍片顶部区域的悬挂键，从而可以提高器件的可靠性。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及半导体装置及其制造方法。
背景技术
鳍式场效应晶体管(Fin Field-Effect Transistor，简称为FinFET)具有较好的短沟道效应控制能力、较高的驱动电流和较低的耗电量，其有希望延续摩尔定律。
但是，由于在鳍片顶部的角部处电场强度大，导致在鳍片顶部，GDI(GateDielectric Integrity，栅介质完整性)、时间介质击穿(Time Dependent DielectricBreakdown，TDDB)、负偏压温度不稳定性(Negative Bias Temperature Instability，NBTI)和正偏压温度不稳定性(Positive Bias Temperature Instability，PBTI)均是比较大的挑战。这影响了FinFET的性能和可靠性。
目前，Fin角部的圆角化是改善器件可靠性的主要方法。这种方法对于内核(core)器件似乎有效果，但是对输入/输出(Input/Output，I/O)器件的作用却比较小。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明一个实施例的目的之一是：提供一种半导体装置的制造方法。本发明一个实施例的目的之一是：提供一种半导体装置。根据本发明的装置和方法能够改善装置(包括内核器件和/或IO器件)的性能和可靠性。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括：衬底、位于所述衬底上的一个或多个鳍片、以及在各所述鳍片上的硬掩模；在所述衬底结构上沉积绝缘层以覆盖所述一个或多个鳍片以及其上的硬掩模；对所述绝缘层进行回蚀刻，以使得所述一个或多个鳍片上的硬掩模露出；去除所述硬掩模；在去除所述硬掩模之后，对所述衬底结构执行氟离子注入，以将氟离子注入到所述一个或多个鳍片的顶部。
在一些实施例中，所述氟离子注入的能量范围为2KeV至10KeV，注入剂量的范围为1×1013至1×1015atom/cm2。
在一些实施例中，所述一个或多个鳍片包括用于形成内核器件的第一组鳍片和用于形成输入/输出器件的第二组鳍片，所述方法还包括：在所述氟离子注入之后，对所述绝缘层进行凹陷处理，以露出所述一个或多个鳍片的至少一部分。
在一些实施例中，所述半导体装置的制造方法还包括：形成包绕所述第一组鳍片的所露出部分的一部分表面的第一栅极结构和包绕所述第二组鳍片的所露出部分的一部分表面的第二栅极结构，所述第一栅极结构包括在所述第一组鳍片的所述表面上的第一栅极绝缘物和在第一栅极绝缘物上的第一栅极，所述第二栅极结构包括在所述第二组鳍片的所述表面上的第二栅极绝缘物和在第二栅极绝缘物上的第二栅极。
在一些实施例中，所述半导体装置的制造方法还包括：形成包围所述第一栅极结构和所述第二栅极结构的层间电介质层，并使所述第一栅极结构和所述第二栅极结构上表面露出；去除所述第一栅极和所述第二栅极；形成图案化的掩模以露出所述第一组鳍片上的第一栅极绝缘物；去除所述第一组鳍片上的第一栅极绝缘物，从而露出所述第一组鳍片的部分表面；去除所述掩模；在所述第一组鳍片的所露出的表面上以及在所述第二组鳍片的第二栅极绝缘物上形成第三栅极绝缘物。
在一些实施例中，所述第三栅极绝缘物包括：在所述第一组鳍片的所露出的表面上形成的界面层；以及在所述界面层上和在所述第二组鳍片的第二栅极绝缘物上形成的高k介质层。
根据本发明的第二方面，提供了一种半导体装置，包括：衬底结构，所述衬底结构包括：衬底以及位于所述衬底上的一个或多个鳍片；以及在所述一个或多个鳍片的顶部的氟离子掺杂区域。
在一些实施例中，所述氟离子的平均注入深度小于3nm，所述氟离子的浓度为1×1017至1×1021atom/cm3。
在一些实施例中，所述一个或多个鳍片包括用于形成内核器件的第一组鳍片和用于形成输入/输出器件的第二组鳍片。
在一些实施例中，所述半导体装置还包括：包绕所述第二组鳍片的所露出部分的一部分表面的第二栅极绝缘物，以及在所述第一组鳍片的所露出的表面上以及在所述第二组鳍片的第二栅极绝缘物上的第三栅极绝缘物。
在一些实施例中，所述第三栅极绝缘物包括：在所述第一组鳍片的所露出的表面上形成的界面层；以及在所述界面层上和在所述第二组鳍片的第二栅极绝缘物上形成的高k介质层。
本发明中，由于氟离子注入到鳍片的顶部，从而可以很好地钝化鳍片顶部区域的悬挂键，尤其可以比较好地钝化内核器件界面层的悬挂键，从而可以提高器件的可靠性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。
图2是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图3是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图4是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图5是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图6是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图7是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图8是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图9是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图10是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图11是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图12是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图13是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图14是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图15是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图16是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。图2至图16分别是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的若干阶段的结构的横截面示意图。下面结合图1以及图2至图16描述本发明实施例的半导体装置的制造过程。
在步骤S11，提供衬底结构，该衬底结构包括：衬底、位于该衬底上的一个或多个鳍片、以及在各鳍片上的硬掩模。如图2所示，提供衬底结构20，该衬底结构20包括：衬底(例如硅衬底)21、位于该衬底21上的一个或多个鳍片，以及所述鳍片上的硬掩模222。例如，鳍片的材料可以为硅，硬掩模的材料可以包括氮化硅等。
在本发明的实施例中，所述一个或多个鳍片可以包括用于形成内核器件的第一组鳍片31和用于形成输入/输出器件的第二组鳍片32，如图2所示。
在一些实施例中，衬底结构还可以包括位于硬掩模与鳍片顶部之间的垫氧化层(Pad oxide)51，如图2所示。
在步骤S12，在衬底结构上沉积绝缘层以覆盖所述一个或多个鳍片以及其上的硬掩模。如图3所示，例如采用流体化学气相沉积(Fluid chemical vapor deposition，FCVD)工艺在衬底结构上沉积绝缘层24以覆盖所述一个或多个鳍片以及其上的硬掩模222。
在一些实施例中，在沉积绝缘层24之前，所述制造方法还可以包括通过氧化或沉积工艺在所述衬底结构上形成衬里氧化物(liner)。该衬里氧化物可以修复由于蚀刻鳍片所造成的对鳍片的损伤。然后在形成的衬里氧化物上沉积形成绝缘层。
在一些实施例中，在沉积绝缘层24之后，所述制造方法还可以包括：对衬底结构执行退火。
在步骤S13，对绝缘层进行回蚀刻，以使得所述一个或多个鳍片上的硬掩模露出。如图4所示，例如可以通过化学机械平坦化(Chemical Mechanical Planarization，CMP)工艺对绝缘层24进行处理，以使得所述一个或多个鳍片的硬掩模222露出。
在步骤S14，去除硬掩模。如图5所示，去除硬掩模222。
在步骤S15，在去除硬掩模之后，对衬底结构执行氟离子注入，以将氟离子注入到所述一个或多个鳍片的顶部。例如，如图6所示，对衬底结构执行氟离子注入，以将氟离子注入到所述一个或多个鳍片的顶部，在所述一个或多个鳍片的顶部形成氟离子掺杂区域26。
在一些实施例中，所述氟离子注入的能量范围可以为2KeV至10KeV，注入剂量的范围可以为1×1013至1×1015atom/cm2。在一些实施例中，氟离子掺杂区域的深度(或者氟离子的平均注入深度)可以小于3nm，氟离子掺杂区域中氟离子的浓度可以为1×1017至1×1021atom/cm3。
至此，提供了根据本发明一些实施例的半导体装置的制造方法。由于氟离子注入到鳍片的顶部，从而可以很好地钝化鳍片顶部区域的悬挂键，尤其是可以比较好地钝化内核器件界面层的悬挂键，从而可以提高器件的性能和可靠性。
在本发明的实施例中，所述制造方法还可以包括：对绝缘层24进行凹陷处理，以露出所述一个或多个鳍片的至少一部分，如图7所示。例如，可以采用蚀刻工艺实施这里的凹陷处理。在本发明的实施例中，该凹陷处理还去除了垫氧化层51。
在本发明的实施例中，所述制造方法还可以包括：形成包绕第一组鳍片的所露出部分的一部分表面的第一栅极结构和包绕第二组鳍片的所露出部分的一部分表面的第二栅极结构。第一栅极结构包括在第一组鳍片的所述表面上的第一栅极绝缘物和在第一栅极绝缘物上的第一栅极，第二栅极结构包括在第二组鳍片的所述表面上的第二栅极绝缘物和在第二栅极绝缘物上的第二栅极。
下面结合图8至图11描述形成第一栅极结构和第二栅极结构的过程。
如图8所示，形成包绕第一组鳍片31的所露出部分的一部分表面的第一栅极绝缘物281和包绕第二组鳍片32的所露出部分的一部分表面的第二栅极绝缘物282。例如，第一栅极绝缘物281和第二栅极绝缘物282可以均为二氧化硅。优选地，第二栅极绝缘物282的厚度大于第一栅极绝缘物281的厚度。例如，可以通过氧化工艺形成第一栅极绝缘物281和第二栅极绝缘物282。
接下来，可以在图8所示的结构上形成图案化的栅极。
例如，如图9所示，例如采用沉积工艺在衬底结构上形成栅极材料41。该栅极材料例如可以为多晶硅。然而本发明不限于此。
接下来，可选地，如图10所示，可以对栅极材料进行平坦化，并在栅极材料上形成硬掩模42。
接下来，如图11所示，以图案化的掩模(例如光刻胶，图中未示出)作为掩模，蚀刻可选的硬掩模(如果有的话)以及栅极材料形成第一栅极411和第二栅极412。需要注意的是，这里仅示例性地示出了一体的第一栅极和第二栅极。在另一些实施例中，第一栅极与第二栅极也可以是分开的。
至此，形成了包绕第一组鳍片的所露出部分的一部分表面的第一栅极结构和包绕第二组鳍片的所露出部分的一部分表面的第二栅极结构。第一栅极结构包括第一栅极绝缘物281和第一栅极411，第二栅极结构包括第二栅极绝缘物282和第二栅极412。
在本发明的实施例中，所述制造方法还可以包括：形成包围第一栅极结构和第二栅极结构的层间电介质层，并使第一栅极结构和第二栅极结构上表面露出；去除第一栅极和第二栅极；形成图案化的掩模以露出第一组鳍片上的第一栅极绝缘物；去除第一组鳍片上的第一栅极绝缘物，从而露出第一组鳍片的部分表面；去除掩模；在第一组鳍片的所露出的表面上以及在第二组鳍片的第二栅极绝缘物上形成第三栅极绝缘物。
在一些实施例中，第三栅极绝缘物可以包括：在第一组鳍片的所露出的表面上形成的界面层；以及在界面层上和在第二组鳍片的第二栅极绝缘物上形成的高k(介电常数)介质层。
在另一些实施例中，第三栅极绝缘物可以包括：在第一组鳍片的所露出的表面上以及在第二组鳍片的第二栅极绝缘物上形成的界面层；以及在界面层上的高k介质层。
例如，如图12所示，形成包围第一栅极结构和第二栅极结构的层间电介质层44，并使第一栅极结构和第二栅极结构上表面露出。例如，可以在图11所示的结构上利用沉积工艺形成层间电介质层，然后对层间电介质层执行平坦化(例如CMP)，以露出第一栅极和第二栅极的上表面。在该步骤中，还可以去除硬掩模42(如果有的话)。
接下来，如图13所示，可以去除第一栅极和第二栅极。
接下来，如图14所示，形成图案化的掩模46以露出第一组鳍片31上的第一栅极绝缘物，去除第一组鳍片31上的第一栅极绝缘物，从而露出第一组鳍片的部分表面。然后去除掩模46。
接下来，如图15所示，在第一组鳍片31的所露出的表面上(例如通过氧化工艺)形成界面层48。例如，该界面层可以为二氧化硅。该界面层可以作为栅极绝缘物的一部分。在一些实施例中，可以通过化学氧化法可以在第一组鳍片31的所露出的表面上形成界面层48。在另一些实施例中，可以通过ISSG(In-situ steam generation，原位水汽生成)工艺在第一组鳍片31的所露出的表面上以及在第二组鳍片32的第二栅极绝缘物282上形成界面层48。
接下来，如图16所示，在界面层48上以及在第二组鳍片32的第二栅极绝缘物282上形成高k介质层49。其中，界面层48和高k介质层49共同组成第三栅极绝缘物。
在另一些实施例中，如果前面步骤中在第一组鳍片的所露出的表面上以及在第二组鳍片的第二栅极绝缘物上形成了界面层，则在该步骤中，在界面层上形成高k介质层。
至此，提供了根据本发明另一些实施例的半导体装置的制造方法。由于氟离子钝化了鳍片顶部区域，因此可以提高界面层(可以作为栅极绝缘物的一部分)和高k介质层的质量，从而提高器件的可靠性，尤其可以提高输入/输出器件的可靠性。
在本发明的实施例中，所述制造方法还可以包括在形成所述第三栅极绝缘物之后，对所述衬底结构执行退火的步骤。通过退火，这可以进一步增强鳍片顶部区域栅极绝缘物的质量，从而提高栅极绝缘物的可靠性。
本发明还提供了一种半导体装置，例如如图16所示，该半导体装置可以包括：衬底结构，所述衬底结构包括：衬底21以及位于所述衬底上的一个或多个鳍片；以及在所述一个或多个鳍片的顶部的氟离子掺杂区域26。
该氟离子掺杂区域可以很好地钝化鳍片顶部区域的悬挂键，尤其可以比较好地钝化内核器件界面层的悬挂键，从而可以提高器件的可靠性。
在本发明的实施例中，所述氟离子是通过的能量范围为2KeV至10KeV，注入剂量的范围为1×1013至1×1015atom/cm2的离子注入工艺注入的。在一些实施例中，所述氟离子的平均注入深度小于3nm，所述氟离子的浓度可以为1×1017至1×1021atom/cm3。
在本发明的实施例中，如图16所示，所述一个或多个鳍片可以包括用于形成内核器件的第一组鳍片31和用于形成输入/输出器件的第二组鳍片32。
在本发明的实施例中，该半导体装置还可以包括：包绕第二组鳍片32的所露出部分的一部分表面的第二栅极绝缘物282，以及在第一组鳍片31的所露出的表面上以及在第二组鳍片31的第二栅极绝缘物282上的第三栅极绝缘物。
在一些实施例中，如图16所示，第三栅极绝缘物可以包括：在第一组鳍片31的所露出的表面上形成的界面层48；以及在界面层48上和在第二组鳍片32的第二栅极绝缘物282上形成的高k介质层49。
在另一些实施例中，第三栅极绝缘物可以包括：在第一组鳍片的所露出的表面上以及在第二组鳍片的第二栅极绝缘物上形成的界面层，以及在界面层上的高k介质层。
在本发明的实施例中，该半导体装置还可以包括：在高k介质层上的栅极，以及在栅极两侧的源极和漏极(图中未示出)。根据已知的技术，本领域技术人员完全可以明白这里形成的栅极、源极和漏极的位置、形状等，本发明不再赘述。
至此，已经详细描述了根据本发明的制造半导体装置的方法和所形成的半导体装置。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (9)

1.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括：衬底、位于所述衬底上的一个或多个鳍片、以及在各所述鳍片上的硬掩模；
在所述衬底结构上沉积绝缘层以覆盖所述一个或多个鳍片以及其上的硬掩模；
对所述绝缘层进行回蚀刻，以使得所述一个或多个鳍片上的硬掩模露出；
去除所述硬掩模；
在去除所述硬掩模之后，对所述衬底结构执行氟离子注入，以将氟离子注入到所述一个或多个鳍片的顶部；
在所述氟离子注入之后，对所述绝缘层进行凹陷处理，以露出所述一个或多个鳍片的至少一部分。
2.根据权利要求1所述半导体装置的制造方法，其特征在于，
所述氟离子注入的能量范围为2KeV至10KeV，注入剂量的范围为1×1013至1×1015atom/cm2。
3.根据权利要求1所述半导体装置的制造方法，其特征在于，
所述一个或多个鳍片包括用于形成内核器件的第一组鳍片和用于形成输入/输出器件的第二组鳍片。
4.根据权利要求3所述半导体装置的制造方法，其特征在于，还包括：
形成包绕所述第一组鳍片的所露出部分的一部分表面的第一栅极结构和包绕所述第二组鳍片的所露出部分的一部分表面的第二栅极结构，
所述第一栅极结构包括在所述第一组鳍片的所述表面上的第一栅极绝缘物和在第一栅极绝缘物上的第一栅极，
所述第二栅极结构包括在所述第二组鳍片的所述表面上的第二栅极绝缘物和在第二栅极绝缘物上的第二栅极。
5.根据权利要求4所述半导体装置的制造方法，其特征在于，还包括：
形成包围所述第一栅极结构和所述第二栅极结构的层间电介质层，并使所述第一栅极结构和所述第二栅极结构上表面露出；
去除所述第一栅极和所述第二栅极；
形成图案化的掩模以露出所述第一组鳍片上的第一栅极绝缘物；
去除所述第一组鳍片上的第一栅极绝缘物，从而露出所述第一组鳍片的部分表面；
去除所述掩模；
在所述第一组鳍片的所露出的表面上以及在所述第二组鳍片的第二栅极绝缘物上形成第三栅极绝缘物。
6.根据权利要求5所述半导体装置的制造方法，其特征在于，
所述第三栅极绝缘物包括：
在所述第一组鳍片的所露出的表面上形成的界面层；以及
在所述界面层上和在所述第二组鳍片的第二栅极绝缘物上形成的高k介质层。
7.一种基于如权利要求5所述的制造方法形成的半导体装置，其特征在于，包括：
衬底结构，所述衬底结构包括：衬底以及位于所述衬底上的一个或多个鳍片；其中，所述一个或多个鳍片包括用于形成内核器件的第一组鳍片和用于形成输入/输出器件的第二组鳍片；
在所述一个或多个鳍片的顶部的氟离子掺杂区域；
包绕所述第二组鳍片的所露出部分的一部分表面的第二栅极绝缘物，以及
在所述第一组鳍片的所露出的表面上以及在所述第二组鳍片的第二栅极绝缘物上的第三栅极绝缘物。
8.根据权利要求7所述的半导体装置，其特征在于，
所述氟离子的平均注入深度小于3nm，
所述氟离子的浓度为1×1017至1×1021atom/cm3。
9.根据权利要求7所述的半导体装置，其特征在于，
所述第三栅极绝缘物包括：
在所述第一组鳍片的所露出的表面上形成的界面层；以及
在所述界面层上和在所述第二组鳍片的第二栅极绝缘物上形成的高k介质层。
CN201610018952.5A 2016-01-13 2016-01-13 半导体装置及其制造方法 Active CN106971977B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201610018952.5A CN106971977B (zh) 2016-01-13 2016-01-13 半导体装置及其制造方法
US15/236,331 US9911832B2 (en) 2016-01-13 2016-08-12 Method to improve gate dielectric quality for FinFET
EP17150927.6A EP3193373A1 (en) 2016-01-13 2017-01-11 A method to improve gate dielectric quality for finfet
US15/874,843 US20180145156A1 (en) 2016-01-13 2018-01-18 Finfet with improved gate dielectric

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610018952.5A CN106971977B (zh) 2016-01-13 2016-01-13 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN106971977A CN106971977A (zh) 2017-07-21
CN106971977B true CN106971977B (zh) 2020-01-31

Family

ID=57796173

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610018952.5A Active CN106971977B (zh) 2016-01-13 2016-01-13 半导体装置及其制造方法

Country Status (3)

Country Link
US (2) US9911832B2 (zh)
EP (1) EP3193373A1 (zh)
CN (1) CN106971977B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032869B2 (en) * 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
US11195938B2 (en) * 2019-07-30 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device performance by fluorine treatment
CN112563127B (zh) * 2019-09-26 2023-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104008962A (zh) * 2013-02-27 2014-08-27 台湾积体电路制造股份有限公司 用于缺陷钝化以减少finfet器件的结泄漏的结构和方法
CN104733314A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1790642A (zh) * 2004-11-08 2006-06-21 松下电器产业株式会社 半导体装置的制造方法
US20080054361A1 (en) * 2006-08-30 2008-03-06 Infineon Technologies Ag Method and apparatus for reducing flicker noise in a semiconductor device
US7968440B2 (en) 2008-03-19 2011-06-28 The Board Of Trustees Of The University Of Illinois Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering
US9012286B2 (en) * 2012-04-12 2015-04-21 Globalfoundries Inc. Methods of forming FinFET semiconductor devices so as to tune the threshold voltage of such devices
US20140264634A1 (en) 2013-03-14 2014-09-18 Intermolecular, Inc. Finfet for rf and analog integrated circuits
BR112015029842B1 (pt) * 2013-06-26 2021-12-21 Intel Corporation Estrutura semicondutora e método para fabricar uma estrutura semicondutora
US9508602B2 (en) * 2015-01-09 2016-11-29 Globalfoundries Inc. Temperature-controlled implanting of a diffusion-suppressing dopant in a semiconductor structure
US9390981B1 (en) * 2015-02-05 2016-07-12 Globalfoundries Inc. Method of forming a complementary metal oxide semiconductor structure with N-type and P-type field effect transistors having symmetric source/drain junctions and optional dual silicides
US9379104B1 (en) * 2015-03-05 2016-06-28 Globalfoundries Inc. Method to make gate-to-body contact to release plasma induced charging
US11063559B2 (en) * 2015-06-05 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-implant channel semiconductor device and method for manufacturing the same
US9761584B2 (en) * 2015-06-05 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same
US9576980B1 (en) * 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104008962A (zh) * 2013-02-27 2014-08-27 台湾积体电路制造股份有限公司 用于缺陷钝化以减少finfet器件的结泄漏的结构和方法
CN104733314A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20180145156A1 (en) 2018-05-24
US20170200809A1 (en) 2017-07-13
EP3193373A1 (en) 2017-07-19
US9911832B2 (en) 2018-03-06
CN106971977A (zh) 2017-07-21

Similar Documents

Publication Publication Date Title
US10037920B2 (en) Method for semiconductor device fabrication
US8980705B2 (en) MOS transistors and fabrication method thereof
US9178036B1 (en) Methods of forming transistor devices with different threshold voltages and the resulting products
US20170133486A1 (en) Semiconductor structures and fabrication methods thereof
US9502403B2 (en) Method for core and in/out-put device reliability improve at high-K last process
US9576914B2 (en) Inducing device variation for security applications
TWI578524B (zh) 藉由執行三重塗覆程序形成用於半導體裝置之通道區的方法
US10084040B2 (en) Seamless gap fill
CN107516668B (zh) 半导体装置及其制造方法
CN103956338B (zh) 一种集成u形沟道器件和鳍形沟道器件的集成电路及其制备方法
EP3267472A1 (en) Semiconductor device and fabrication method thereof
CN110571192A (zh) 半导体结构及其形成方法
US10290705B2 (en) Laterally diffused metal oxide semiconductor field-effect transistor and manufacturing method therefor
KR20170129269A (ko) 본딩된 반도체 구조체의 에칭 스톱 영역 기반의 제작
CN107919324B (zh) 半导体器件的形成方法
CN106971977B (zh) 半导体装置及其制造方法
US9805968B2 (en) Vertical structure having an etch stop over portion of the source
TWI619250B (zh) 半導體結構及其製造方法
US10811520B2 (en) Semiconductor device and method for manufacturing same
CN109087887B (zh) 半导体结构及其形成方法
CN107591370B (zh) 半导体器件及其形成方法
CN107731752B (zh) 半导体结构的形成方法
CN110391285B (zh) 半导体结构及其形成方法
US20160322476A1 (en) Method of manufacturing a fin field effect transistor
TW201624614A (zh) 半導體元件及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant