BR112015029842B1

BR112015029842B1 - Estrutura semicondutora e método para fabricar uma estrutura semicondutora

Info

Publication number: BR112015029842B1
Application number: BR112015029842-7A
Authority: BR
Inventors: Jeng-Ya D. Yeh; Chia-Hong Jan; Walid M. Hafez; Joodong Park
Original assignee: Intel Corporation
Priority date: 2013-06-26
Filing date: 2013-06-26
Publication date: 2021-12-21
Also published as: KR102098893B1; TW201513358A; US20160056293A1; TWI532185B; GB201520615D0; CN105431945B; CN105431945A; KR20160050010A; DE112013007037T5; TWI608621B; GB2529589A; US9780217B2; BR122016009112A2; TW201637216A; GB2529589B; WO2014209289A1; BR112015029842A2

Abstract

DISPOSITIVO SEMICONDUTOR NÃO PLANO QUE TEM ALETA AUTOALINHADA COM CAMADA DE BLOQUEIO DE TOPO. A presente invenção refere-se a dispositivos semicondutores não planos que têm aletas autoalinhadas com camadas de bloqueio de topo e métodos para fabricar dispositivos semicondutores não planos que têm aletas autoalinhadas com camadas de bloqueio de topo. Por exemplo, uma estrutura semicondutora inclui uma aleta semicondutora disposta acima de um substrato semicondutor e que tem uma superfície de topo. Uma camada de isolamento é disposta em cada lado da aleta semicondutora e rebaixada abaixo da superfície de topo da aleta semicondutora para fornecer uma porção protuberante da aleta semicondutora. A porção protuberante tem paredes laterais e a superfície de topo. Uma camada de bloqueio de porta tem uma primeira porção disposta em pelo menos uma porção da superfície de topo da aleta semicondutora, e tem uma segunda porção disposta em pelo menos uma porção das paredes laterais da aleta semicondutora. A primeira porção da camada de bloqueio de porta é contínua com, porém, mais espessa que, a segunda porção da camada de bloqueio de porta. Uma pilha de porta é disposta na primeira e na segunda porções da camada de bloqueio de porta.

Description

CAMPO DA TÉCNICA

[0001] As modalidades da invenção estão no campo dos dispositivos semicondutores e processamento e, em particular, dispositivos semicondutores não planos que têm aletas autoalinhadas com camadas de bloqueio de topo e métodos para fabricar dispositivos semicondutores não planos que têm aletas autoalinhadas com camadas de bloqueio de topo.

ANTECEDENTES

[0002] Pelas últimas décadas, o escalonamento de recursos emcircuitos integrados tem sido uma força impulsora por trás de uma indústria de semicondutor sempre crescente. O escalonamento de recursos cada vez menores possibilita aumentar as densidades de unidades funcionais no estado real limitado dos chips semicondutores. Por exemplo, a redução do tamanho do transistor permite a incorporação de uma quantidade aumentada de memória ou dispositivos lógicos em um chip, fornecendo capacidade aumentada para a fabricação dos produtos. O impulso para cada vez mais capacidade, no entanto, não é isento de problema. A necessidade de otimizar o desempenho de cada dispositivo se torna significativamente crescente.

[0003] Na produção de dispositivos de circuito integrado, transistores de múltiplas portas, tais como transistores de efeito de campo de aleta (FETs de aleta), se tornaram mais prevalentes conforme as dimensões de dispositivo continuaram a diminuir. Em processos convencionais, FETs de aleta são fabricados de modo geral nos substratos de silício volumoso ou substratos de silício sobre isolador. Em algumas ocorrências, são preferidos os substratos de silício volumoso devido aos seus baixos custos e compatibilidade com a infraestrutura de substrato de silício volumoso de alto rendimento existente.

[0004] No entanto, o escalonamento de transistores de múltiplasportas não está isento de consequência. Visto que as dimensões desses blocos de construção fundamentais do conjunto de circuitos mi- croeletrônicos são foram reduzidas e visto que o número absoluto de blocos de construção fundamentais fabricado em uma dada região foi aumentado, as restrições nos processos de semicondutor usados para fabricar esses blocos de construção se tornaram desgastantes.

BREVE DESCRIÇÃO DOS DESENHOS

[0005] A Figura 1 ilustra diversas operações de processo em ummétodo convencional de fabricar aletas para um dispositivo de aleta de FET com base em um substrato de silício volumoso.

[0006] As Figuras 2A a 2H ilustram uma vista em corte transversalde diversas operações em um método de fabricar dispositivos semicondutores não planos que têm aletas autoalinhadas com camadas de bloqueio de topo, de acordo com uma modalidade da presente invenção, em que:

[0007] a Figura 2A ilustra um substrato volumoso padronizado para ter aletas 202 que se projetam a partir do mesmo;

[0008] a Figura 2B ilustra um processo de implante realizado nasuperfície de topo exposta de cada uma das aletas da estrutura da Figura 2A;

[0009] a Figura 2C ilustra o rebaixamento de uma camada dielétri-ca da estrutura da Figura 2B abaixo das superfícies de topo das aletas para dotar uma camada de isolamento de porções protuberantes das aletas acima;

[0010] a Figura 2D ilustra a oxidação térmica das porções expostas das aletas da Figura 2C para formar uma camada dielétrica de ale- ta sobre todas as superfícies das porções expostas das aletas;

[0011] a Figura 2E ilustra uma camada de formação de porta for mada sobre a estrutura da Figura 2D;

[0012] a Figura 2F ilustra a planificação da camada de formaçãode porta da estrutura da Figura 2E para fornecer uma camada de formação de porta plana acima da estrutura da Figura 2D;

[0013] a Figura 2G ilustra a formação de um hardmask acima daestrutura da Figura 2F; e

[0014] a Figura 2H ilustra a padronização do hardmask e da camada de formação de porta plana da Figura 2G para uma geometria de porta desejada para formar um hardmask padronizado e camada de formação de porta padronizada acima das aletas e da camada di- elétrica de aleta da Figura 2D.

[0015] a Figura 3A ilustra uma vista em corte transversal de umdispositivo semicondutor não plano que tem aletas autoalinhadas com camadas de bloqueio de topo, de acordo com uma modalidade da presente invenção.

[0016] a Figura 3B ilustra uma vista plana tomada ao longo do eixogeométrico a-a’ do dispositivo semicondutor da Figura 3A, de acordo com uma modalidade da presente invenção.

[0017] a Figura 4 ilustra um dispositivo de computação de acordocom uma implantação da invenção;

DESCRIÇÃO DAS MODALIDADES

[0018] São descritos dispositivos semicondutores não planos quetêm aletas autoalinhadas com camadas de bloqueio de topo e métodos de fabricar dispositivos semicondutores não planos que têm aletas autoalinhadas com camadas de bloqueio de topo. Na seguinte descrição, diversos detalhes específicos são apresentados, tais como regimes de integração e de material específicos, a fim de fornecer um entendimento completo das modalidades da presente invenção. Será evidente para uma pessoa versada na técnica que as modalidades da presente invenção podem ser praticadas sem esses detalhes específi- cos. Em outras ocorrências, recursos bem conhecidos, tais como leiautes de projeto de circuito integrado, não são descritos em detalhes a fim de não obscurecer desnecessariamente as modalidades da presente invenção. Adicionalmente, deve ser entendo que diversas modalidades mostradas nas Figuras são representações ilustrativas e não estão em escala.

[0019] Uma ou mais modalidades descritas no presente documento são direcionadas para novas abordagens para a fabricação de dispositivo de aleta de FET autoalinhado. Os FETs de aleta incluem uma camada de bloqueio de topo para mitigar ou eliminar inteiramente qualquer controle de porta de topo. No entanto, em outras modalidades, os dispositivos de porta com três entradas podem ser fabricados enquanto uma quantidade mensurável de controle de porta for alcançada a partir de uma porção de um eletrodo de porta acima da superfície de topo da aleta. Uma ou mais modalidades podem incluir um ou mais dentre os processos de fabricação e implantação de dispositivo de aleta de FET de semicondutor de óxido metálico complementar (CMOS).

[0020] Para fornecer contexto, as abordagens convencionais parafabricação de aleta de FET usam um hardmask padronizado, padrão que é transferido para o silício durante um processo de decapagem para fabricação de aleta. A camada de material de hardmask dielétrica é consideravelmente erodida durante o processo de polimento de iso- lação e sua espessura é submetida à variação de processo de polimento. No entanto, o controle da espessura de hardmask é crítica para as características de transistor dos transistores de aleta de FET resultante. Isto é, o estado da técnica de tecnologia de aleta de FET repousa amplamente no controle de processo para reduzir a variação da espessura de hardmask de parte de topo de aleta. Outros métodos que envolvem esquemas de integração mais complicados também foram propostos por diversos grupos de pesquisa, no entanto, capacidade de produção é comprometida frequentemente. Por outro lado, uma ou mais modalidades descritas no presente documento usam um processo de implante para aprimorar o comportamento de oxidação para induzir de modo seletivo o crescimento de óxido mais espesso na parte de topo de aleta para propósitos de isolamento ou bloqueio.

[0021] Como um exemplo de uma abordagem anterior, a Figura 1ilustra diversas operações de processo em um método convencional de fabricar aletas para um dispositivo de aleta de FET com base em um substrato de silício volumoso. Referindo-se à parte (A) da Figura 1, é fornecido um substrato de silício (Si-sub) 100. Referindo-se à parte (B), é formado um hardmask (HM) 102 no substrato de silício 100 e uma camada fotorresistiva (PR) 104 é padronizada no hardmask 102. Referindo-se à parte (C), o hardmask 102 e o substrato de silício 100 são padronizados com o padrão do fotorresistivo 104 e o fotorresistivo 104 é removido. Um substrato de silício padronizado 106 e o hard- mask padronizado 108 são fornecidos dessa forma. Referindo-se à parte (D), uma camada de óxido (óxido) 110 é formada sobre estrutura da parte (C). Referindo-se à parte (E), a camada de óxido 110 é planificada para expor o hardmask padronizado 108. Referindo-se à parte (F), a camada de óxido 110 é rebaixada abaixo da superfície do hard- mask padronizado 108 para expor as porções de parede lateral do substrato de silício padronizado 106. A camada de óxido rebaixada fornece uma camada de isolamento 112. As porções 114 do substrato de silício padronizado 106 e o hardmask padronizado 108 que se projeta acima da camada de isolamento 112 fornece aletas para a fabricação final de um dispositivo de aleta de FET, em que o hardmask padronizado 108 é usado como uma camada de bloqueio superior para impedir o controle de porta proveniente da superfície de topo da aleta.

[0022] Em contraste à abordagem ilustrada na Figura 1, de modo geral, uma ou mais modalidades descritas no presente documento fornecem abordagens para alcançar os transistores de aleta de FET com uma camada de isolamento de óxido espessa na parte de topo de aleta, conforme formado por um método autoalinhado. Em uma modalidade, o diferencial da espessura de camada dielétrica no topo e na parede lateral da aleta é possibilitado por tais esquemas de integração.

[0023] Mais especificamente, em uma modalidade, os fluxos deprocesso descritos no presente documento não precisam de quaisquer operações de litografia adicionais através de fluxos de processo con-vencionais, em vez disso usam implante adicional de baixo custo e operações de limpeza. Em uma modalidade, o processo é autoalinha- do. Portanto, os dispositivos resultantes não são submetidos à variação de erro de registro de litografia e/ou de dimensão crítica. Adicionalmente, o processo é muito estável e pode ser bem controlado. Em uma modalidade, a espessura de óxido de hardmask (HM) depende da dopagem dos processos de implante e de oxidação, conforme descrito abaixo em maiores detalhes. Ambos os processos têm um controle de processo muito limitado com a tecnologia de Si atual. Como resultado, em uma modalidade, as características de transistor resultantes são mais uniformes.

[0024] Referindo-se à Figura 2A, um substrato volumoso 200, talcomo um substrato monocristalino volumoso, é padronizado para ter aletas 202 que se projetam a partir desse. Em uma modalidade, as aletas 202 são contínuas com a porção volumosa do substrato 200 e, como tal, são formados de modo contínuo com o substrato volumoso 200, como retratado. Uma camada dielétrica 204 é formada sobre o substrato volumoso 200 e planificada para expor a superfície de topo 206 de cada uma das aletas 202.

[0025] Em uma modalidade, a ilustração da Figura 2A inicia a descrição de fluxo de processo após a decapagem de aleta e polimento de isolamento de canal raso (STI) que segue a deposição de óxido de isolamento. Referindo-se novamente à Figura 2A, os artefatos que podem permanecido em um ponto da fabricação aletas 202 também foram removidos. Por exemplo, em uma modalidade, uma camada de hardmask, tal como uma camada de hardmask de nitrato de silício e uma camada de óxido de coxim, tal como uma camada de dióxido de silício, foram removidas da superfície de topo 206 das aletas 202. Em uma modalidade, o substrato volumoso 200 e, portanto, as aletas 102, são não dopadas ou dopadas levemente nessa fase. Por exemplo, em uma modalidade particular, o substrato volumoso 200 e, portanto, as aletas 202, tem uma concentração menor que aproximadamente 1E17 átomos/cm3 de átomos de impureza de dopante de boro. No entanto, em outras modalidades, implantes de poço e/ou regressivos foram, ou serão, fornecidos para as aletas 202 e substrato subjacente 202. Em tal exemplo, tal dopagem das aletas expostas 202 pode levar à dopa- gem dentro da porção de substrato volumoso 200, em que as aletas adjacentes 202 compartilham uma região dopada comum no substrato volumoso 200.

[0026] Em uma modalidade, referindo-se novamente à Figura 2A, acamada dielétrica 204 é composta dióxido de silício, tal como o que é usado para o processo de fabricação de isolamento de fossa rasa. A camada dielétrica 204 pode ser depositada por uma deposição química em fase vapor (CVD) ou outro processo de deposição (por exemplo, ALD, PECVD, PVD, CVD assistido por HDP, CVD de baixa temperatura) e pode ser planificada por uma técnica de polimento mecânico e químico (CMP). A planificação também pode remover quaisquer artefatos a partir da padronização de aleta, tal como uma camada de hard- mask e/ou camada de óxido de coxim conforme mencionado acima.

[0027] Referindo-se à Figura 2B, é realizado um processo de implante 208 na superfície de topo exposta 206 de cada uma das aletas 202. O processo de implante fornece regiões implantadas 210 na porção superior em cada uma das aletas 202. Em uma modalidade, o processo de implante 208 envolve implantar um dopante de acentuação de oxidação nas aletas semicondutoras 202 a partir da superfície de topo 206 das aletas semicondutoras 202. Em uma modalidade, implantar o dopante de acentuação de oxidação nas aletas semiconduto- ras 202 envolve implantar átomos de flúor (F) ou átomos de argônio (Ar), ou ambos (no exemplo mostrado foram implantados átomos de F). Em uma modalidade, o implante envolve usar um implante de baixa potência e alta dose do dopante. Por exemplo, em uma modalidade, a implantação é realizada com uma potência aproximadamente na faixa de 1 a 15 keV e uma dose aproximadamente na faixa de 1e14 a 1e16 átomos/cm2. Em uma modalidade, o resultado é uma parte de topo de aleta altamente dopada com Ar ou F enquanto as porções da aleta não são altamente dopadas.

[0028] Referindo-se à Figura 2C, a camada dielétrica 204 é rebaixada abaixo das superfícies de topo 206 das aletas 202 para dotar uma camada de isolamento 212 das porções protuberantes 214 das aletas 202. Em uma modalidade, o rebaixamento deixa a superfície de topo da camada de isolamento 212 abaixo das regiões 210, porém, sem expor a totalidade de cada aleta 202, como é retratado na Figura 2C.

[0029] Em uma modalidade, o rebaixamento da camada dielétrica204 define a altura de canal Si (HSI). O rebaixamento pode ser realizado por um processo de decapagem por plasma, a vapor ou úmida. Em uma modalidade, é usado um processo de decapagem a seco seletivo para as aletas de silício 202, o processo de decapagem a seco tem como base um plasma gerado a partir de gases tais como, porém, sem limitação, NF3, CHF3, C4F8, HBr e O2, tipicamente com pressões na faixa de 3,999 a 13,332 mPA (30 a 100 mTorr) e um desvio de plasma de 50 a 1.000 Watts.

[0030] Referindo-se à Figura 2D, as porções expostas 214 dasaletas 202 são oxidadas termicamente para formar uma camada dielé- trica de aleta 216 em todas as superfícies das porções expostas 214 das aletas 202. Em uma modalidade, a camada dielétrica de aleta 216 é composta de um material da mesma camada de isolamento 212 ou similar à camada de isolamento 212, conforme retratado. No entanto, deve ser entendido que esses materiais não precisam ser similares em composição.

[0031] A camada dielétrica de aleta também pode ser chamada deuma camada de bloqueio ou camada de bloqueio de porta. Em uma modalidade, conforme retratado, a camada de bloqueio de porta 216 tem uma primeira porção 216’ disposta em pelo menos uma porção da superfície de topo da aleta semicondutora 202 (isto é, na superfície de topo da porção protuberante 214 das aletas 202). Uma segunda porção 216’’ é disposta em pelo menos uma porção das paredes laterais da aleta semicondutora 202 (isto é, nas paredes laterais da porção protuberante 214 das aletas 202). Em uma tal modalidade, também conforme é retratada, a primeira porção da camada de bloqueio de porta 216’ é contínua com, porém, mais espessa que, a segunda porção 216’’ da camada de bloqueio de porta (isto é, a espessura ‘y’ é maior que a espessura ‘x’). Em uma modalidade específica, a primeira porção da camada de bloqueio de porta 216' tem uma espessura maior que a segunda porção da camada de bloqueio de porta 216' em uma quantidade de aproximadamente na faixa de 10 a 50%.

[0032] Em uma modalidade, referindo-se novamente à Figura 2D,as porções protuberantes 214 das aletas semicondutoras 202 incluem adicionalmente uma região 218 de átomos de flúor (F) ou átomos de argônio (Ar), ou ambos, em uma porção mais superior, porém, não na totalidade, a porção protuberante da aleta semicondutora, por exemplo, como um artefato do processo de implante descrito em associação à Figura 2B. Em uma tal modalidade, a primeira porção da camada de bloqueio de porta 216’ é diretamente adjacente à região 218 de átomos de átomos de F ou átomos de Ar. Em uma tal modalidade específica, a região 218 dos átomos de F ou dos átomos de Ar tem uma concentração de átomos de F ou átomos de Ar ou ambos aproximadamente na faixa de 1e19 a 1e21 átomos/cm3.

[0033] Em uma modalidade, a camada de bloqueio de porta 216(composta por 216’ e 216’’) é composta de um óxido do material semicondutor das aletas semicondutoras 202. Em uma tal modalidade, as aletas semicondutoras 202 são compostas por silício monocristalino, e a camada de bloqueio de porta 216 é composta por dióxido de silício, por exemplo, como um crescimento térmico de óxido de silício.

[0034] Desse modo, referindo-se novamente à Figura 2D, em umamodalidade, oxidando-se termicamente as porções protuberantes 214' de cada uma das aletas semicondutoras 202 forma uma primeira porção 216' de uma camada dielétrica de bloqueio no topo de cada uma das porções protuberantes das aletas semicondutoras e uma segunda porção 216'' da camada dielétrica de bloqueio nas paredes laterais de cada uma das porções protuberantes das aletas semicondutoras, a primeira porção 216' mais espessa que a segunda porção. Em uma tal modalidade, oxidando-se termicamente as porções protuberantes 214 de cada uma das aletas semicondutoras 202 envolve o aquecimento na presença de oxigênio em uma temperatura aproximadamente na faixa de 500 a 800 graus Celsius. Em uma modalidade, a porção de topo 216’ é suficientemente espessa para mitigar ou eliminar o controle da aleta a partir de uma porção de um eletrodo de porta formado subsequentemente que está acima da porção de topo 216’, por exemplo, para possibilitar formar aleta de FET em vez de formar porta com três entradas, conforme descrito em maiores detalhes em associação às Figuras 3A e 3B. A maior espessura relativa de 216’ em compara- ção à 216’’ é, em uma modalidade, atribuível ao implante descrito em associação à Figura 2B. Em uma tal modalidade específica, uma taxa de crescimento da porção implantada (por exemplo, na superfície) é maior que a taxa de crescimento da porção não implantada (por exemplo, nas paredes laterais) por um fator aproximadamente na faixa de 10 a 50%.

[0035] Referindo-se à Figura 2E, é formada uma camada de formação de porta 220 através da estrutura da Figura 2D. Em uma modalidade, a camada de formação de porta 220 é uma camada de silício policristalino formada por um processo de deposição química em fase vapor (CVD), por exemplo, em um forno, ou outro processo de deposição (por exemplo, ALD, PECVD, PVD, CVD assistido por HDP, CVD de baixa temperatura) como uma camada conformal acima de toda a estrutura da Figura 2D.

[0036] Referindo-se à Figura 2F, a camada de formação de porta220 é planificada para fornecer uma camada de formação de porta plana 222 (por exemplo, na horizontal ou sem topografia) acima da estrutura da Figura 2D. Em uma modalidade, a camada de formação de porta 220 é planificada por uma técnica de polimento mecânico e químico (CMP). A planificação da camada de formação de porta 220 pode ser importante para um processo de litografia de polissilício subsequente.

[0037] Referindo-se à Figura 2G, um hardmask 224 é formadoacima da estrutura da Figura 2F. Em uma modalidade, o hardmask 224 é um hardmask de nitreto de silício (SiN), por exemplo, depositado por um processo de CVD ou outro processo de deposição (por exemplo, ALD, PECVD, PVD, CVD assistido por HDP, CVD de baixa temperatura) como uma camada conformal acima de toda a estrutura da Figura 2F.

[0038] Referindo-se à Figura 2H, o hardmask 224 e a camada deformação de porta plana 222 são padronizados para uma geometria de porta desejada para formar o hardmask padronizado 226 e a camada de formação de porta padronizada 228 acima das aletas 202 e da camada dielétrica de aleta 216.

[0039] Em uma modalidade, a padronização de poliporta é representada na Figura 2H e envolve a polilitografia para definir a poliporta decapando-se um hardmask de SiN e um poli-SiN subsequentemente. Em uma modalidade, uma máscara I formada no hardmask 224, em que a máscara é composta de uma porção de máscara topográfica e uma camada de revestimento antirreflexiva (ARC). Em uma tal modalidade particular, a porção de máscara topográfica é uma camada de hardmask de carbono (CHM) e a camada de revestimento antirreflexiva é uma camada de ARC de silício. A porção de máscara topográfica e a camada de ARC pode ser padronizada com técnicas de processo de litografia e de decapagem convencionais. Em uma modalidade, a máscara também inclui uma camada fotorresistiva mais superior, conforme conhecido na técnica, e pode ser padronizada por processos de litografia e desenvolvimento convencionais. Em uma modalidade particular, as porções da camada fotorresistiva mais superior expostas à fonte de luz são removidas mediante o desenvolvimento da camada fotorresistiva mais superior. Desse modo, camada fotorresistiva mais superior padronizada é composta de um material fotorresistivo positivo. Em uma modalidade específica, a camada fotorresistiva mais superior é composta de um material fotorresistivo positivo tal como, porém, sem limitação, um material resistente à 248nm, resistente à 193nm, resistente à 157nm, resistente ao ultravioleta extremo (EUV), uma camada de impressão de feixe de elétrons ou uma matriz de resina fenólica com um sensibilizador de diazonaftoquinona. Em outra modalidade particular, as porções da camada fotorresistiva mais superior expostas à fonte de luz são retidas mediante o desenvolvimento da camada fotorresistiva mais superior. Desse modo, a camada fotorresistiva mais superior é compos- ta de um material fotorresistivo negativo. Em uma modalidade específica, a camada fotorresistiva mais superior é composta de um material fotorresistivo negativo tal como, porém, sem limitação, que consiste de poli-cis-isopreno ou polivinil-cinamato.

[0040] Em geral, referindo-se novamente às Figuras 2A a 2H, emuma modalidade, a abordagem descrita pode ser usada para a fabricação de dispositivo tipo N (por exemplo, NMOS) ou tipo P (por exemplo, PMOS), ou ambos. Deve ser entendido que as estruturas que resultam do esquema de processamento exemplificativo acima, por exemplo, as estruturas da Figura 2H, podem ser usadas de uma mesma forma ou de forma similar para operações de processamento subsequentes para completar a fabricação de dispositivo, tal como fabricação de dispositivo de PMOS e de NMOS. Como exemplo de um dispositivo completado, as Figuras 3A e 3B ilustram uma vista em corte transversal e uma vista plana (tomada ao longo do eixo geométrico a- a’ da vista em corte transversal), respectivamente, de um dispositivo semicondutor não plano que tem aletas autoalinhadas com as camadas de bloqueio de topo, de acordo com uma modalidade da presente invenção.

[0041] Referindo-se à Figura 3A, uma estrutura ou dispositivo semicondutor 300 inclui região ativa não plana (por exemplo, uma estrutura de aleta que inclui porção de aleta protuberante 304 e região de sub-aleta 305) formada a partir do substrato 302, e dentro da região de isolamento 306. Uma camada dielétrica ou camada de bloqueio para cada porção de aleta protuberante 304 tem na mesma uma porção de topo 397 mais espessa que uma porção lateral 398, conforme retratado. Em uma tal modalidade, a porção de topo 397’ é suficientemente espessa para mitigar ou eliminar o controle da aleta a partir da porção de um eletrodo de porta que está acima da porção de topo 397’, por exemplo, para possibilitar formar aleta de FET em vez de formar porta com três entradas. Em uma modalidade, apenas a porção de topo 397 está presente, e as porções laterais 398 são removidas. Em uma modalidade, as porções superiores de cada porção de aleta protuberante 304 incluem como um artefato uma região de implante 399, por exemplo, uma região de F ou de Ar, ou ambos, restante de um processo de implante e de oxidação térmica, conforme descrito acima em associação às Figuras 2B e 2D.

[0042] Referindo-se novamente à Figura 3A, uma linha de porta308 é disposta sobre as porções protuberantes 304 da região ativa não plana, bem como sobre uma porção da região de isolamento 306. Conforme mostrado, a linha de porta 308 inclui um eletrodo de porta 350 e uma camada dielétrica de porta 352. Em uma modalidade, a linha de porta 308 também pode incluir uma camada de tampa dielétri- ca 354. Um contato de porta 314 e ponte de contato de porta de sobreposição 316 também são observadas a partir dessa perspectiva, em conjunto com uma interconexão de metal sobreposta 360, as quais são dispostas em pilhas ou camadas dielétricas de intercamadas 370. Também observado a partir da perspectiva da Figura 3A, o contato de porta 314 é, em uma modalidade, disposta sobre a região de isola-mento 306, porém, não sobre as regiões ativas não planas.

[0043] Referindo-se à Figura 3B, a linha de porta 308 é mostradacomo disposta sobre as porções de aleta protuberantes 304. As regiões de fonte e de drenagem 304A e 304B das porções de aleta protu- berantes 304 podem ser observadas a partir dessa perspectiva. Deve- se entender que, em uma modalidade, uma camada de bloqueio para cada porção de aleta protuberante 304 (por exemplo, a porção de topo 397 e a porção lateral 398) é removida das regiões de fonte e drenagem 304A e 304B das aletas. Em uma modalidade, as regiões de fonte e drenagem 304A e 304B são porções dopadas do material original das porções de aleta protuberantes 304. Em outra modalidade, o ma terial das porções de aleta protuberantes 304 é removido e substituído por outro material semicondutor, por exemplo, por deposição epitaxial. Em ambos os casos, as regiões de fonte e drenagem 304A e 304B podem se estender abaixo da altura da camada dielétrica 306, isto é, para o interior da região de sub-aleta 305. Alternativamente, as regiões de fonte e drenagem 304A e 304B não se estendem abaixo da altura da camada dielétrica 306 e estão acima ou coplanas com a altura da camada dielétrica 306.

[0044] Em uma modalidade, a estrutura ou o dispositivo semicondutor 300 é um dispositivo não plano tal como, porém, sem limitação, uma aleta de FET. No entanto, uma porta de três entradas ou dispositivo similar também pode ser fabricado. Em tal uma modalidade, uma região de canal de semicondução correspondente é composta de ou é formada em um corpo tridimensional. Em uma tal modalidade, as pilhas de eletrodo de porta das linhas de porta 308 cercam pelo menos uma superfície de topo e um par de paredes laterais do corpo tridimensional, conforme retratado na Figura 3A.

[0045] O substrato 302 pode ser composto de um material semicondutor que pode suportar um processo de produção e no qual a carga pode migrar. Em uma modalidade, o substrato 302 é um substrato volumoso composto de um silício cristalino, silício/germânio ou camada de germânio dopada com um carreador de carga, tal como, porém, sem limitação, fósforo, arsênico, boro ou uma combinação dos mesmos, para formar a região ativa 304. Em uma modalidade, a concentração de átomos de silício no substrato volumoso 302 é maior que 97%. Em outra modalidade, o substrato volumoso 302 é composto de uma camada epitaxial colocada sobre um substrato cristalino distinto, por exemplo, uma camada epitaxial de silício colocada sobre um substrato silício monocristalino volumoso dopado com boro. O substrato volumoso 302 pode ser composto alternativamente de um material de grupo III-V. Em uma modalidade, o substrato volumoso 302 é composto por um material de III-V tal como, porém, sem limitação, nitreto de gálio, fosforeto de gálio, arsenieto de gálio, fosforeto de índio, antimo- niato de índio, arsenieto de índio e gálio, arsenieto de alumínio e gálio, fosforeto de índio e gálio ou uma combinação desses. Em uma modalidade, o substrato volumoso 302 é composto de um material de III-V e os átomos de impureza dopante de carga de carreador são aqueles tais como, porém, sem limitação, carbono, silício, germânio, oxigênio, sulfúrico, selênio ou telúrio. Alternativamente, no lugar de um substrato volumoso, pode ser usado um substrato de silício sobre isolador (SOI).

[0046] A região de isolamento 306 pode ser composta de um material adequado para por fim isolar eletricamente, ou contribuir com o isolamento, as porções de uma estrutura de porta permanente a partir de um substrato volumoso subjacente ou regiões ativas isoladas formadas dentro de um substrato volumoso subjacente, tal como regiões ativas de aleta de isolamento. Por exemplo, em uma modalidade, a região de isolamento 306 é composta de um material dielétrico tal como, porém, sem limitação, dióxido de silício, oxinitreto de silício, nitreto de silício ou nitreto de silício dopado com carbono.

[0047] A linha de porta 308 pode ser composta de uma pilha de eletrodo de porta que inclui uma camada dielétrica de porta 352 e uma camada de eletrodo de porta 350. Em uma modalidade, o eletrodo de porta da pilha de eletrodo de porta é composto de uma porta de metal e a camada dielétrica de porta é composta de um material de alto K. Por exemplo, em uma modalidade, a camada dielétrica de porta é composta de um material tal como, porém, sem limitação, óxido de háfnio, oxinitreto de háfnio, silicato de háfnio, óxido de lantânio, óxido de zircônio, silicato de zircônio, óxido tântalo, titanato de bário estrôncio, titanato de bário, titana- to de estrôncio, óxido de ítrio, óxido de alumínio, óxido de tântalo de es- cândio e chumbo, niobato de chumbo e zinco, ou uma combinação dos mesmos. Adicionalmente, uma porção de camada dielétrica de porta pode incluir uma camada de óxido nativo formado a partir das poucas camadas de topo do substrato 302, por exemplo, no caso em que a parede lateral porção 397 da camada de bloqueio é removida. Em uma modalidade, a camada dielétrica de porta é composta de uma porção de alto k de topo e uma porção inferior composta de um óxido de um material semicondutor. Em uma modalidade, a camada dielétrica de porta é composta de uma porção de topo de óxido de háfnio e uma porção de fundo de dióxido de silício ou oxinitreto de silício.

[0048] Em uma modalidade, o eletrodo de porta é composto deuma camada de metal tal como, porém, sem limitação, nitretos de metal, carbureto de metal, silicietos de metal, aluminetos de metal, háfnio, zircônio, titânio, tântalo, alumínio, rutênio, paládio, platina, cobalto, níquel ou óxidos de metal condutores. Em uma modalidade específica, o eletrodo de porta é composto de um material de carga com configuração diferente de função-trabalho formado acima de uma camada de configuração diferente de função-trabalho.

[0049] Os espaçadores associados às pilhas de eletrodo de porta(não mostrados) podem ser compostos de um material adequado para por fim isolar eletricamente ou contribuir com o isolamento de uma estrutura de porta permanente a partir dos contatos condutores adjacentes, tais como contatos autoalinhados. Por exemplo, em uma modalidade, os espaçadores são compostos de um material dielétrico tal como, porém, sem limitação, dióxido de silício, oxinitreto de silício, nitreto de silício ou nitreto de silício dopado com carbono.

[0050] O contato de porta 314 e a ponte de contato de porta desobreposição 316 podem ser compostos de um material condutor. Em uma modalidade, um ou mais dentre os contatos ou pontes são compostos de uma espécie de metal. A espécie de metal pode ser um metal puro, tal como tungstênio, níquel ou cobalto, ou podem ser uma liga tal como uma liga metálica e metálica ou uma liga metálica e semicon- dutora (por exemplo, tal como um material de siliceto).

[0051] Em uma modalidade (embora não mostrado), contanto quea estrutura 300 envolva formar um padrão de contato que é alinhado essencialmente de modo perfeito com um padrão de porta existente enquanto elimina o uso de uma etapa de litografia com orçamento de registro extremamente limitado. Em uma tal modalidade, essa abordagem possibilita usar a decapagem por umidade altamente seletiva de modo intrínseco (por exemplo, em comparação à decapagem a seco ou por plasma implementada de modo convencional) para gerar aberturas de contato. Em uma modalidade, um padrão de contato é formado utilizando-se um padrão de porta existente em combinação com uma operação de litografia de tampão de contato. Em uma tal modalidade, a abordagem possibilita eliminar a necessidade de outra operação de litografia crítica para gerar um padrão de contato, conforme usado nas abordagens convencionais. Em uma modalidade, uma grade de contato de canal não é padronizada de modo separado, porém, em vez disso é formada entre as linhas de poliporta. Por exemplo, em uma tal modalidade, uma grade de contato de canal é formada de modo subsequente à porta que concede padronização, porém, antes da porta conceder corte.

[0052] Adicionalmente, a estrutura de pilha de porta 308 pode serfabricada por um processo de porta de substituição. Em tal um esquema, o material de porta fictícia tal como material de pilar de polissilício ou nitreto de silício, pode ser removido e substituído por material de eletrodo de porta permanente. Em uma tal modalidade, uma camada dielé- trica de porta permanente também é formada nesse processo, em oposição a ser carreada através a partir do processamento mais recente. Em uma modalidade, as portas fictícias são removidas por um processo de decapagem a seco ou processo de decapagem por umidade. Em uma modalidade, as portas fictícias são compostas de silício policristali- no ou silício amorfo e são removidos com um processo de decapagem a seco que inclui o uso de SF6. Em outra modalidade, as portas fictícias são compostas de silício policristalino ou silício amorfo e são removidas com um processo de decapagem por umidade que inclui o uso de NH4OH aquoso ou hidróxido tetrametilamônio. Em uma modalidade, as portas fictícias são compostas de nitreto de silício e são removidas com uma decapagem por umidade que inclui ácido fosfórico aquoso.

[0053] Em uma modalidade, uma ou mais abordagens descritas nopresente documento contemplam essencialmente um processo de porta fictícia e de substituição em combinação com um processo de contato fictício e de substituição para alcançar a estrutura 300. Em uma tal modalidade, o processo de contato de substituição é realizado após o processo de porta de substituição permitir o recozimento em temperatura alta de pelo menos uma porção da pilha de porta permanente. Por exemplo, em uma tal modalidade específica, um recozimento de pelo menos uma porção das estruturas de porta permanente, por exemplo, após uma camada dielétrica de porta ser formada, é realizado em uma temperatura maior que aproximadamente 600 graus Celsius. O reco- zimento é realizado antes de formar os contatos permanentes. Em uma modalidade, as porções 397 e 398 da camada de bloqueio sob a linha de porta 308 são afinadas durante o processo de porta de substituição. Por exemplo, em uma modalidade, as porções 397 e 398 da camada de bloqueio são afinadas de modo suficiente (por exemplo, por decapagem por umidade de HF que segue a remoção da porta fictícia) para remover as porções 398, porém, para reter uma quantidade de porção de topo 397 para bloquear o controle de porta a partir da parte superior das aletas. Em outra modalidade, tal afinamento é realizado antes de uma formação de porta fictícia. Em outra modalidade, essencialmente nenhum afinamento é realizado.

[0054] Referindo-se novamente à Figura 3A, o arranjo da estruturasemicondutora ou do dispositivo 300 coloca o contato de porta sobre regiões de isolamento. Tal arranjo pode ser visto como uso ineficaz do espaço de leiaute. Em outra modalidade, no entanto, um dispositivo semicondutor tem estruturas de contato que entram em contato com as porções de um eletrodo de porta formada sobre uma região ativa. Em geral, antes de (por exemplo, adicionalmente) formar uma estrutura de contato de porta (tal como uma ponte) através de uma porção ativa de uma porta e na mesma camada como uma ponte de contato de canal, uma ou mais modalidades da presente invenção incluem usar primeiro um processo de contato de canal alinhado de porta. Tal um processo pode ser implantado para formar estruturas de contato de fosso para fabricar estrutura semicondutora, por exemplo, para fabricar o circuito integrado. Em uma modalidade, um padrão de contato de fosso é formado para um padrão de porta existente. Ao contrário, as abordagens convencionais envolvem tipicamente um processo de litografia adicional com registro limitado de um padrão de contato de litografia para um padrão de porta existente em combinação com as de- capagens de contato seletivas. Por exemplo, um processo convencional pode incluir padronizar uma grade de poliporta com padronização separada de recursos de contato.

[0055] Deve ser entendido que nem todos os aspectos dos processos descritos acima necessários a serem praticados estão dentro do espírito e escopo das modalidades da presente invenção. Por exemplo, em uma modalidade, as portas fictícias não precisam sempre ser formadas antes de fabricar os contatos de portar sobre as porções ativas das pilhas de porta. As pilhas de porta descritas acima podem ser realmente pilhas de porta permanente como formadas inicialmente. Ademais, os processos descritos no presente documento podem ser usados para fabricar um ou uma pluralidade de dispositivos semicon- dutores. Os dispositivos semicondutores podem ser transistores ou dispositivos semelhantes. Por exemplo, em uma modalidade, os dispositivos semicondutores são transistores de transistor de efeito de campo de semicondutor metal-óxido (MOS) para transistores lógicos ou de memória ou são transistores bipolares. Ademais, em uma modalidade, os dispositivos semicondutores têm uma arquitetura tridimensional, tal como um dispositivo de aleta de FET, um dispositivo de porta com três entradas ou um dispositivo de porta dupla acessada independentemente. Uma ou mais modalidades podem ser particularmente úteis para fabricar dispositivos semicondutores em um nó tecnológico de 14 nanômetros (14 nm) ou menor. Uma ou mais modalidades podem ser particularmente úteis para dispositivos incluídos em um produto de sistema-em-um-chip (SoC).

[0056] De modo geral, uma ou mais modalidades da presente invenção exploram uma oxidação térmica melhorada com silício altamente dopado com F ou Ar e é utilizada para alcançar dispositivos de aleta de FET de fabricação em uma solução de processo economicamente razoável. Em uma modalidade, tal uma abordagem pode ser implantada em um processo de produção de CMOS para transistor dispositivo desempenho aprimorado. As diferenças na formação de aleta de FET convencional podem ser evidentes na estrutura final em que um dielétrico de bloqueio de topo de uma aleta é composto convencionalmente de nitreto de silício, em que um dielétrico de bloqueio de topo de uma aleta para uma ou mais modalidades no presente do-cumento é composto de um óxido térmico, tal como um óxido de silício térmico. Deve ser entendido que embora a descrição acima foque pri-mariamente nos dispositivos de tipo volumoso (por exemplo, em que as aletas são acopladas física e eletricamente a um substrato semicondutor subjacente), os dispositivos tipo silício sobre isolador (SOI) também são contemplados dentro do espírito e do escopo das modali- dades da presente invenção. Por exemplo, em uma tal modalidade, uma pluralidade de aletas semicondutoras é padronizada em uma camada isolante tal como uma camada de óxido enterrado (Box). Uma camada dielétrica tal como uma camada de óxido é formada acima das aletas e, então, planificada para expor porções de topo das aletas. Os processos tais como aqueles descritos acima são realizados em superfícies expostas das aletas. Então, a camada dielétrica é removida, em que possibilita expor a camada de Box.

[0057] A Figura 4 ilustra um dispositivo de computação 400 deacordo com uma implantação da invenção; O dispositivo de computação 400 aloja uma placa 402. A placa 402 pode incluir vários componentes, incluindo, se limitação, um processador 404 e pelo menos um chip de comunicação 406. O processador 404 é acoplado física e eletricamente à placa 402. Em algumas implantações, o pelo menos um chip de comunicação 406 também é física e eletricamente acoplado à placa 402. Em implantações adicionais, o chip de comunicação 406 é parte do processador 404.

[0058] Dependendo de suas aplicações, o dispositivo de computação 400 pode incluir outros componentes que podem ou não ser física e eletricamente acoplados à placa 402. Esses outros componentes incluem, sem limitação, memória volátil (por exemplo, DRAM), memória não volátil (por exemplo, ROM), memória flash, um processador de gráfico, um processador de sinal digital, um cripto processador, um chipset, uma antena, um visor, a visor de tela sensível ao toque, um controlador de tela sensível ao toque, uma bateria, um codec de áudio, um codec de vídeo, um amplificador de potência, um dispositivo de sistema de posicionamento global (GPS), uma bússola, um acelerôme- tro, um giroscópio, um alto-falante, uma câmera, e um dispositivo de armazenamento em massa (como unidade de disco rígido, disco compacto (CD), disco versátil digital (DVD), e assim por diante).

[0059] O chip de comunicação 406 habilita as comunicações semfio para a transferência de dados para e a partir do dispositivo de computação 400. O termo "sem fio" e seus derivados podem ser usados para descrever circuitos, dispositivos, sistemas, métodos, conjuntos de procedimentos, canais de comunicação, etc., que podem comunicar dados através do uso de radiação eletromagnética modulada através de um meio não sólido. O termo não implica que os dispositivos associados não contêm quaisquer fios, embora em algumas modalidades os mesmos não possam. O chip de comunicação 406 pode implantar qualquer um dentre uma quantidade de padrões ou protocolos sem fio, que incluem, porém, sem limitação, ao Wi-Fi (família IEEE 802.11), WiMAX (família IEEE 802.16), IEEE 802.20, evolução de longo prazo (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, derivados dos mesmos, bem como quaisquer outros protocolos sem fio que são projetados como 3G, 4G, 5G e assim por diante. O dispositivo de computação 400 pode incluir uma pluralidade de chip de comunicaçãos 406. Por exemplo, um primeiro chip de comunicação 406 pode ser dedicado a comunicações sem fio de alcance mais curto como Wi-Fi e Bluetooth e um segundo chip de comunicação 406 pode ser dedicado para comunicações sem fio de alcance mais longo como GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, e outros.

[0060] O processador 404 do dispositivo de computação 400 incluiuma matriz de circuito integrado empacotada dentro do processador 404. Em algumas implantações das modalidades da invenção, a matriz de circuito integrado do processador inclui um ou mais dispositivos, tais como transistores de MOS-FET construídos de acordo com implantações da invenção. O termo "processador" pode se referir a qualquer dispositivo ou porções de um dispositivo que processa dados eletrônicos de registros e/ou memória para transformar aqueles dados eletrônicos em outros dados eletrônicos que podem ser armazenados em registros e/ou memória.

[0061] O chip de comunicação 406 também inclui uma matriz decircuito integrado empacotada dentro do chip de comunicação 406. De acordo com outra implantação da invenção, a matriz de circuito integrado do chip de comunicação inclui um ou mais dispositivos, tais como transistores de MOS-FET construídos de acordo com implantações da invenção.

[0062] Em implantações adicionais, outro componente alojadodentro do dispositivo de computação 400 pode conter uma matriz de circuito integrado que inclui um ou mais dispositivos, tais como transistores de MOS-FET construído de acordo com implantações das modalidades da invenção.

[0063] Em diversas modalidades, o dispositivo de computação 400pode ser um laptop, a netbook, um notebook, um ultrabook, um telefone inteligente, um tablet, um assistente digital pessoal (PDA), um PC ultramóvel, um telefone móvel, um computador do tipo desktop, um servidor, uma impressora, um dispositivo de varredura, um monitor, um codificador, uma unidade de controle de entretenimento, uma câmera digital, um reprodutor de música portátil, ou um gravador de vídeo digital. Em implantações adicionais, o dispositivo de computação 400 pode ser qualquer dispositivo eletrônico que processa dados.

[0064] Desse modo, as modalidades da presente invenção incluem dispositivos semicondutores não planos que têm aletas autoali- nhadas com camadas de bloqueio de topo e métodos de fabricar dispositivos semicondutores não planos que têm aletas autoalinhadas com camadas de bloqueio de topo.

[0065] Em uma modalidade, uma estrutura semicondutora incluiuma aleta semicondutora disposta acima de um substrato semicondutor e tem uma superfície de topo. Uma camada de isolamento é dis- posta em cada lado da aleta semicondutora e rebaixada abaixo da superfície de topo da aleta semicondutora para fornecer uma porção pro- tuberante da aleta semicondutora. A porção protuberante tem paredes laterais e a superfície de topo. Uma camada de bloqueio de porta tem uma primeira porção disposta em pelo menos uma porção da superfície de topo da aleta semicondutora, e tem uma segunda porção disposta em pelo menos uma porção das paredes laterais da aleta semi- condutora. A primeira porção da camada de bloqueio de porta é contínua com, porém, mais espessa que, a segunda porção da camada de bloqueio de porta. Uma pilha de porta é disposta na primeira e na segunda porções da camada de bloqueio de porta.

[0066] Em uma modalidade a primeira porção da camada de bloqueio de porta tem uma espessura maior que a segunda porção da camada de bloqueio de porta em uma quantidade de aproximadamente na faixa de 10 a 50%.

[0067] Em uma modalidade, a porção protuberante da aleta semi-condutora inclui adicionalmente uma região de átomos de flúor (F) ou átomos de argônio (Ar), ou ambos, em uma porção mais superior, porém, não na totalidade da porção protuberante da aleta semicondutora, e a primeira porção da camada de bloqueio de porta é diretamente adjacente à região dos átomos de átomos de F ou átomos de Ar.

[0068] Em uma modalidade, de acordo com a reivindicação 3, caracterizada pelo fato de que a região dos átomos de F ou dos átomos de Ar tem uma concentração de átomos de F ou átomos de Ar ou ambos aproximadamente na faixa de 1e19 a 1e21 átomos/cm3.

[0069] Em uma modalidade, a aleta semicondutora é composta desilício monocristalino e a camada de bloqueio de porta é composta de dióxido de silício.

[0070] Em uma modalidade, a pilha de porta é composta de umacamada dielétrica de porta de alto k e de eletrodo de porta de metal.

[0071] Em uma modalidade, a estrutura semicondutora inclui adicionalmente as regiões de fonte e drenagem dispostas na aleta semi- condutora, em cada lado da pilha de porta.

[0072] Em uma modalidade, a camada de bloqueio de porta não édisposta em porções da superfície de topo das paredes laterais da ale- ta semicondutora que tem as regiões de fonte e drenagem dispostas na mesma.

[0073] Em uma modalidade, a estrutura semicondutora é um dispositivo de aleta de FET.

[0074] Em uma modalidade, a aleta semicondutora disposta acimado substrato semicondutor é uma aleta monocristalina contínua com um volume de substrato monocristalino.

[0075] Em uma modalidade, a primeira porção da camada de bloqueio de porta tem uma espessura suficiente para substancialmente impedir controle elétrico da aleta semicondutora pela pilha de porta a partir da parte de cima da aleta semicondutora.

[0076] Em uma modalidade, uma estrutura semicondutora incluiuma aleta semicondutora disposta acima de um substrato semicondutor e tem uma superfície de topo. Uma camada de isolamento é disposta em cada lado da aleta semicondutora e rebaixada abaixo da superfície de topo da aleta semicondutora para fornecer uma porção pro- tuberante da aleta semicondutora. A porção protuberante tem paredes laterais e a superfície de topo e inclui adicionalmente uma região de átomos de flúor (F) ou átomos de argônio (Ar), ou ambos, em uma porção mais superior, porém, não na totalidade, da porção protuberan- te da aleta semicondutora. Uma camada de bloqueio de porta é disposta em pelo menos uma porção da superfície de topo da aleta semi- condutora, diretamente adjacente à região dos átomos de átomos de F ou átomos de Ar. Uma pilha de porta é disposta acima da camada de bloqueio de porta e ao longo das paredes laterais da porção protube- rante da aleta semicondutora.

[0077] Em uma modalidade, de acordo com a reivindicação 3, caracterizada pelo fato de que a região dos átomos de F ou dos átomos de Ar tem uma concentração de átomos de F ou átomos de Ar ou ambos aproximadamente na faixa de 1e19 a 1e21 átomos/cm3.

[0078] Em uma modalidade, a aleta semicondutora é composta desilício monocristalino e a camada de bloqueio de porta é composta de dióxido de silício.

[0079] Em uma modalidade, a pilha de porta inclui uma camadadielétrica de porta de alto k e de eletrodo de porta de metal.

[0080] Em uma modalidade, a estrutura semicondutora inclui adicionalmente as regiões de fonte e drenagem dispostas na aleta semi- condutora, em cada lado da pilha de porta.

[0081] Em uma modalidade, a camada de bloqueio de porta não édisposta em porções da superfície de topo da aleta semicondutora que tem as regiões de fonte e drenagem dispostas na mesma.

[0082] Em uma modalidade, a estrutura semicondutora é um dispositivo de aleta de FET.

[0083] Em uma modalidade, a aleta semicondutora disposta acimado substrato semicondutor é uma aleta monocristalina contínua com um volume de substrato monocristalino.

[0084] Em uma modalidade, a camada de bloqueio de porta temuma espessura suficiente para substancialmente impedir controle elétrico da aleta semicondutora pela pilha de porta a partir da parte de cima da aleta semicondutora.

[0085] Em uma modalidade, um método de fabricar uma estruturasemicondutora envolve formar uma pluralidade das aletas semicondu- toras acima de um substrato semicondutor, em que cada aleta semi- condutora tem uma superfície de topo. O método também envolve formar uma camada dielétrica entre as aletas semicondutoras e es- sencialmente coplanar com a superfície de topo das aletas semicondu- toras; O método também envolve implantar um dopante de acentuação de oxidação nas aletas semicondutoras a partir da superfície de topo das aletas semicondutoras. O método também envolve rebaixar subsequentemente a camada dielétrica abaixo da superfície de topo das aletas semicondutoras para expor as porções protuberantes de cada uma das aletas semicondutoras; e O método também envolve oxidar termicamente as porções protuberantes de cada uma das aletas semi- condutoras.

[0086] Em uma modalidade, implantar o dopante de acentuaçãode oxidação nas aletas semicondutoras envolve implantar átomos de flúor (F) ou átomos de argônio (Ar), ou ambos.

[0087] Em uma modalidade, a implantação é realizada com umapotência aproximadamente na faixa de 1 a 15 keV e uma dose apro-ximadamente na faixa de 1e14 a 1e16 átomos/cm2.

[0088] Em uma modalidade, oxidando-se termicamente as porçõesprotuberantes de cada uma das aletas semicondutoras forma uma primeira porção de uma camada dielétrica de bloqueio no topo de cada uma das porções protuberantes das aletas semicondutoras e uma segunda porção da camada dielétrica de bloqueio nas paredes laterais de cada uma das porções protuberantes das aletas semicondutoras, a primeira porção mais espessa que a segunda porção.

[0089] Em uma modalidade, oxidando-se termicamente as porçõesprotuberantes de cada uma das aletas semicondutoras envolve o aquecimento na presença de oxigênio em uma temperatura aproximadamente na faixa de 500 a 800 graus Celsius.

Claims

1. Estrutura semicondutora caracterizada pelo fato de que compreende:uma aleta semicondutora (202) disposta acima de um substrato semicondutor e possuindo uma superfície de topo (206);uma camada de isolamento (212) disposta em cada lado da aleta semicondutora (202) e rebaixada abaixo da superfície de topo (206) da aleta semicondutora (202) para proporcionar uma porção protuberante (214) da aleta semicondutora (202), a porção protuberante (214) possuindo paredes laterais e a superfície de topo (206);uma camada de bloqueio de porta (216) possuindo uma primeira porção (216’) em contato direto com pelo menos uma porção da superfície de topo (206) da aleta semicondutora (202), e possuindo uma segunda porção (216’’) disposta em pelo menos uma porção das paredes laterais da aleta semicondutora (202), a primeira porção (216’) da camada de bloqueio de porta (216) é contínua com a segunda porção (216’’) da camada de bloqueio de porta (216), em que a primeira porção (216’) da camada de bloqueio de porta (216) possui uma espessura vertical maior do que uma espessura horizontal da segunda porção (216’’) da camada de bloqueio de porta (216); euma pilha de porta disposta na primeira e na segunda porções da camada de bloqueio de porta (216).

2. Estrutura semicondutora, de acordo com a reivindicação 1, caracterizada pelo fato de que a espessura vertical da primeira porção (216’) da camada de bloqueio de porta (216) é maior do que a espessura horizontal da segunda porção (216’’) da camada de bloqueio de porta (216) em uma quantidade na faixa de 10 a 50%.

3. Estrutura semicondutora, de acordo com a reivindicação 1, caracterizada pelo fato de que a porção protuberante (214) da aleta semicondutora (202) ainda compreende uma região de átomos de flúor (F) ou átomos de argônio (Ar), ou ambos, em uma porção mais superior, porém, não na totalidade da porção protuberante (214) da aleta semicondutora (202), e em que a primeira porção (216’) da camada de bloqueio de porta (216) é diretamente adjacente à região dos átomos de F ou dos átomos de Ar.

4. Estrutura semicondutora, de acordo com a reivindicação 3, caracterizada pelo fato de que a região dos átomos de F ou dos átomos de Ar possui uma concentração de átomos de F ou átomos de Ar ou ambos na faixa de 1 e 19 a 1 e 21 átomos/cm3.

5. Estrutura semicondutora, de acordo com a reivindicação 1, caracterizada pelo fato de que a aleta semicondutora (202) compreende silício monocristalino, e a camada de bloqueio de porta (216) compreende dióxido de silício.

6. Estrutura semicondutora, de acordo com a reivindicação 1, caracterizada pelo fato de que a pilha de porta compreende uma camada dielétrica de porta de alto k e eletrodo de porta de metal.

7. Estrutura semicondutora, de acordo com a reivindicação 1, caracterizada pelo fato de que ainda compreende: regiões de fonte e de drenagem dispostas na aleta semicondutora (202), em cada lado da pilha de porta.

8. Estrutura semicondutora, de acordo com a reivindicação 7, caracterizada pelo fato de que a camada de bloqueio de porta (216) não é disposta em porções da superfície de topo (206) das paredes laterais da aleta semicondutora (202) que possui as regiões de fonte e de drenagem dispostas na mesma.

9. Estrutura semicondutora, de acordo com a reivindicação 7, caracterizada pelo fato de que a estrutura semicondutora é um dispositivo de aleta de FET.

10. Estrutura semicondutora, de acordo com a reivindicação 1, caracterizada pelo fato de que a aleta semicondutora (202) disposta acima do substrato semicondutor é uma aleta monocristalina contínua com um substrato monocristalino volumoso.

11. Estrutura semicondutora, de acordo com a reivindicação 1, caracterizada pelo fato de que a espessura vertical da primeira porção (216’) da camada de bloqueio de porta (216) é suficiente para impedir o controle elétrico da aleta semicondutora (202) pela pilha de porta a partir da parte de cima da aleta semicondutora (202).

12. Estrutura semicondutora caracterizada pelo fato de que compreende:uma aleta semicondutora (202) disposta acima de um substrato semicondutor e possuindo uma superfície de topo (206);uma camada de isolamento (212) disposta em cada lado da aleta semicondutora (202), e rebaixada abaixo da superfície de topo (206) da aleta semicondutora (202) para proporcionar uma porção protuberante (214) da aleta semicondutora (202), a porção protuberante (214) possuindo paredes laterais e a superfície de topo (206) e ainda compreendendo uma região de átomos de flúor (F) ou de átomos de argônio (Ar), ou ambos, em somente uma porção mais superior da porção protuberante (214) da aleta semicondutora (202); uma camada de bloqueio de porta (216) possuindo uma primeira porção (216’) em contato direto com pelo menos uma porção da superfície de topo (206) da aleta semicondutora (202), e possuindo uma segunda porção (216’’) em contato direto com pelo menos uma porção das paredes laterais da aleta semicondutora (202), em que a primeira porção (216’) da camada de bloqueio de porta (216) possui uma espessura vertical maior do que uma espessura horizontal da segunda porção (216’’) da camada de bloqueio de porta (216), diretamente adjacente à região dos átomos de F ou dos átomos de Ar; euma pilha de porta disposta acima da camada de bloqueio de porta (216) e ao longo das paredes laterais da porção protuberante (214) da aleta semicondutora (202).

13. Estrutura semicondutora, de acordo com a reivindicação 12, caracterizada pelo fato de que a região dos átomos de F ou dos átomos de Ar possui uma concentração de átomos de F ou de átomos de Ar ou de ambos na faixa de 1 e 19 a 1 e 21 átomos/cm3.

14. Estrutura semicondutora, de acordo com a reivindicação 12, caracterizada pelo fato de que a aleta semicondutora (202) compreende silício monocristalino, e a camada de bloqueio de porta (216) compreende dióxido de silício.

15. Estrutura semicondutora, de acordo com a reivindicação 12, caracterizada pelo fato de que a pilha de porta compreende uma camada dielétrica de porta de alto k e eletrodo de porta de metal.

16. Estrutura semicondutora, de acordo com a reivindicação 12, caracterizada pelo fato de que ainda compreende: regiões de fonte e de drenagem dispostas na aleta semicondutora (202), em cada lado da pilha de porta.

17. Estrutura semicondutora, de acordo com a reivindicação 16, caracterizada pelo fato de que a camada de bloqueio de porta (216) não é disposta em porções da superfície de topo (206) da aleta semicondutora (202) que possui as regiões de fonte e de drenagem dispostas na mesma.

18. Estrutura semicondutora, de acordo com a reivindicação 16, caracterizada pelo fato de que a estrutura semicondutora é um dispositivo de aleta de FET.

19. Estrutura semicondutora, de acordo com a reivindicação 12, caracterizada pelo fato de que a aleta semicondutora (202) disposta acima do substrato semicondutor é uma aleta monocristalina contínua com um substrato monocristalino volumoso.

20. Estrutura semicondutora, de acordo com a reivindicação 12, caracterizada pelo fato de que a camada de bloqueio de porta (216) possui uma espessura suficiente para impedir o controle elétrico da aleta semicondutora (202) pela pilha de porta a partir da parte de cima da aleta semicondutora (202).

21. Estrutura semicondutora, de acordo com a reivindicação 12, caracterizada pelo fato de que a região de átomos de flúor ou de argônio é uma região de átomos de flúor.

22. Estrutura semicondutora, de acordo com a reivindicação 12, caracterizada pelo fato de que a região de átomos de flúor ou de argônio é uma região de átomos de argônio.

23. Método para fabricar uma estrutura semicondutora de acordo com qualquer uma das reivindicações anteriores, o método caracterizado pelo fato de que compreende:formar uma pluralidade das aletas semicondutoras acima de um substrato semicondutor, em que cada aleta semicondutora (202) tem uma superfície de topo (206); formar uma camada dielétrica entre as aletas semicondutoras e essencialmente coplanar com a superfície de topo (206) das aletas semicondutoras;implantar um dopante de acentuação de oxidação nas aletas semicondutoras a partir da superfície de topo (206) das aletas semicondutoras; e, subsequentemente,rebaixar a camada dielétrica abaixo da superfície de topo (206) das aletas semicondutoras para expor as porções protuberantes de cada uma das aletas semicondutoras; eoxidar termicamente as porções protuberantes de cada uma das aletas semicondutoras.

24. Método, de acordo com a reivindicação 23, caracterizado pelo fato de que implantar o dopante de acentuação de oxidação nas aletas semicondutoras compreende implantar átomos de flúor (F) ou átomos de argônio (Ar), ou ambos.

25. Método, de acordo com a reivindicação 24, caracterizado pelo fato de que a implantação é realizada com uma energia na faixa de 1 a 15 keV e uma dose na faixa de 1 e 14 a 1 e 16 átomos/cm2.

26. Método, de acordo com a reivindicação 23, caracterizado pelo fato de que oxidar termicamente as porções protuberantes de cada uma das aletas semicondutoras forma uma primeira porção (216’) de uma camada dielétrica de bloqueio no topo de cada uma das porções protuberantes das aletas semicondutoras e uma segunda porção (216’’) da camada dielétrica de bloqueio nas paredes laterais de cada uma das porções protuberantes das aletas semicondutoras, em que a primeira porção (216’) é mais espessa que a segunda porção (216’’).

27. Método, de acordo com a reivindicação 23, caracterizado pelo fato de que oxidar termicamente as porções protuberantes de cada uma das aletas semicondutoras compreende o aquecimento na presença de oxigênio a uma temperatura na faixa de 500 a 800 graus Celsius.