CN101877317B - 非平坦晶体管及其制造方法 - Google Patents

Abstract

本发明提供一种非平坦晶体管及其制造方法，其中制造方法包括：在一半导体鳍状物的第一部分上形成一通道区域，该半导体鳍状物包括一顶表面与侧壁；在该半导体鳍状物的通道区域上形成一栅极电极；使用一选择性外延成长工艺在该栅极电极的相对侧上的该半导体鳍状物的顶表面与侧壁上成长一临场掺杂的半导体层；以及将至少部分的该掺杂的半导体层转变成一富含掺杂物的区域。

Description

非平坦晶体管及其制造方法

技术领域

本发明涉及晶体管，特别涉及非平坦晶体管及其制造方法。

背景技术

半导体装置已广泛的应用在各种电子装置，例如电脑、手机等。半导体装置包括形成在半导体芯片上的集成电路，集成电路的形成方法包括在半导体芯片上沉积多种材料薄膜并将之图案化。集成电路包括场效应晶体管(field-effect transistor；FET)，例如金属氧化物半导体(metal oxidesemiconductor；MOS)晶体管。

半导体产业的目标之一是持续缩减场效应晶体管的尺寸并提高其速度。为了达成上述目标，目前正在研究三维(three dimensional；3-D)或非平坦晶体管结构，例如鳍式场效应晶体管(fin FET；FINFET)、多栅极晶体管(multiplegate transistor)或环绕式栅极晶体管(gate all around transistor)，以应用在次22nm的晶体管节点。此晶体管不仅能增进面积密度，也能增进栅极控制通道的情况。

然而，这些非平坦场效应晶体管的工艺复杂且需要克服一些艰巨的问题。其中一个挑战即是形成接触电阻低的金属半导体接点。由于源极接点或漏极接点至少有一个是部分地或完全地由金属硅化物构成，源极/漏极区域与金属硅化物之间的萧特基能障高度(Schottky barrier height)必须减小。减小萧特基能障高度的方法包括提升半导体接触表面的掺杂程度。掺杂半导体的传统方法包括在进行注入源极/漏极的过程中或之后，将掺杂物注入到半导体的表面。然而，与平坦结构不同的是，注入工艺不会在非平坦结构产生均匀的表面浓度。此外，注入工艺会在非平坦结构中留下残余的缺陷，其可能会造成金属硅化物的形成效果不好，或造成漏电流。

因此，业界急需要一种低接触电阻低的非平坦半导体结构及其制造方法。

发明内容

本发明提供一种非平坦晶体管的制造方法，包括：在一半导体鳍状物的第一部分上形成一通道区域，该半导体鳍状物包括一顶表面与侧壁；在该半导体鳍状物的通道区域上形成一栅极电极；使用一选择性外延成长工艺在该栅极电极的相对侧的该半导体鳍状物的顶表面与侧壁上成长一临场掺杂的半导体层；以及将至少部分的该掺杂的半导体层转变成一富含掺杂物的区域。

本发明还提供一种非平坦晶体管，包括：一鳍状物，包括一顶表面与侧壁，该鳍状物包括一第一部分、第二部分与第三部分，该第三部分设置在该第一部分与第二部分之间；一富含掺杂物的半导体层，设置在该鳍状物的第一部分与第二部分中，该富含掺杂物的半导体层包括一第一导电型态，其中该富含掺杂物的半导体层沿着与该鳍状物的侧壁平行的方向具有一均一的厚度；一通道区域，设置在该鳍状物的第三部分上，并包括一相反的第二导电型态；以及一金属硅化层，设置在该富含掺杂物的半导体层的顶表面与侧壁上，其中该富含掺杂物的半导体层自对准该金属硅化层。

附图说明

图1，其包括图1a至图1d，显示本发明一实施例的非平坦晶体管，其中图1a为上视图，图1b至图1d为剖面图。

图2，其包括图2a至图2d，显示本发明另一实施例的非平坦晶体管，其中图2a为上视图，图2b至图2d则为剖面图。

图3，其包括图3a至图3d，显示本发明一实施例的环绕式栅极晶体管，其中图3a为上视图，图3b至图3d为剖面图。

图4，其包括图4a至图4e，显示本发明一实施例的非平坦晶体管的工艺，其中图4a显示鳍状物的立体图，图4b至图4e则显示鳍状物的剖面图。

图5至图8、图9a、图10、图11a与图11c显示本发明实施例的非平坦晶体管的工艺。图9b与图11b分别显示工艺中金属硅化区域附近的掺杂物轮廓。

图12a与图12c显示本发明一实施例的非平坦萧特基源极/漏极晶体管的工艺，图12b显示工艺中金属硅化区域附近的掺杂物轮廓。

图13至图16显示利用本发明一实施例的非平坦晶体管的工艺。

并且，上述附图中的附图标记说明如下：

11～通道；20～基底；22～隔离区域；28～鳍状物；36～间隙壁；39～源极/漏极区域；40～栅极介电质；42～栅极电极；51～半导体材料；55～掺杂的半导体层；56～富含掺杂物的区域；57～金属层；59～金属硅化层；100～晶体管；101～非平坦晶体管区；200～晶体管；300～晶体管；400～晶体管；L55～横向厚度；T55～纵向厚度。

具体实施方式

有关各实施例的制造方式和使用方式如下所详述，并伴随附图加以说明。其中，附图和说明书中使用的相同的元件编号表示相同或类似的元件。而在附图中，为清楚和方便说明起见，有关实施例的形状和厚度或有不符实际的情形。而以下所描述者特别针对本发明的装置的各项元件或其整合加以说明，然而，值得注意的是，上述元件并不特别限定于所显示或描述者，而是可以本领域普通技术人员所得知的各种形式，此外，当一层材料层是位于另一材料层或基底之上时，其可以是直接位于其表面上或另外插入有其他中介层。

本发明的实施例提供一种非平坦场效应晶体管及其制造方法。然而，本发明也能应用在其他的装置与结构。本发明的实施例详细说明如下，其中使用外延工艺克服了上述限制。使用外延工艺能避免残余缺陷的成核。此外，即使是在非平坦结构中，也能得到控制均匀的掺杂效果。

图1显示本发明一实施例的非平坦晶体管，其具有低萧特基能障高度。图2与图3为其他的结构实施例。图4显示本发明一实施例的方法，其能够减小金属接点与非平坦半导体结构之间的萧特基能障高度。图5至图11a-图11c显示本发明一实施例的非平坦晶体管的形成方法。图12a-图12c与图13至图16显示其他实施例的方法。

图1，其包括图1a至图1d，显示本发明一实施例的非平坦晶体管。图1a为上视图，图1b至图1d则为沿图1a的各个直线的剖面图。

请参照图1a，晶体管100包括鳍状物28，其被隔离区域22隔开。栅极电极42设置在鳍状物28上。金属硅化层59覆盖鳍状物28。金属硅化层59设置在栅极电极42的两侧上。在一些实施例中，金属硅化层59可设置在间隙壁36及/或栅极电极42的下方。图1a也显示晶体管100的源极/漏极区域39。接点(未显示)设置在金属硅化层59上。

图1b显示晶体管100沿图1a的1b-1b线的剖面图。鳍状物28设置在隔离区域22之间，并为下方的半导体基底20的连续块。在一些实施例中，鳍状物28与基底20通过绝缘层(未显示)分开。富含掺杂物的区域56覆盖鳍状物28，且金属硅化层59设置在富含掺杂物的区域56上。在各种实施例中，金属硅化层59与鳍状物28之间以厚度大致上固定的富含掺杂物的区域56分开。在各种实施例中，富含掺杂物的区域56的厚度约为0.5nm至10nm。

请参照图1c(其为沿图1a的1c-1c线的剖面图)，栅极电极层42设置在栅极介电质40上。栅极介电质40在鳍状物28所有表面上具有均一的厚度，则所形成的晶体管为三重栅极晶体管(triple gate transistor)。三重栅极晶体管的通道11设置在栅极电极42的下方，栅极电极42位于鳍状物28的顶表面与侧壁上。然而，在一些实施例中，可在形成栅极介电质40之前或之后，在鳍状物28的顶表面上形成额外的介电层。因此，鳍状物28的顶表面会通过较厚的栅极介电质(栅极介电质40与额外的介电层)而与栅极电极层42分开，鳍状物28的侧壁则通过厚度较薄的栅极介电质40而与栅极电极层42分开。如此，在此实施例中，晶体管的通道11只沿着鳍状物28的侧壁形成，而所形成的晶体管为双重栅极晶体管。

图1d显示晶体管100的鳍状物28沿着通道中电流流动的方向的剖面图，且显示源极/漏极区域39设置在鳍状物28中，如图1a的1d-1d线所示。不像传统的晶体管，在此晶体管中，源极/漏极区域39包括金属硅化层59。在各种实施例中，间隙壁36下方的金属硅化层59的厚度小于约20nm，例如约为10nm。在各种实施例中，金属硅化层59延伸至栅极电极42与栅极介电质40下方一小段距离，以将晶体管100中源极/漏极区域39与通道11之间的重叠电阻最小化。在各种实施例中，金属硅化层59延伸至栅极电极42下方小于约5nm。在一些实施例中，只有富含掺杂物的区域56延伸至栅极电极42下方。在各种实施例中，邻近栅极电极42的源极/漏极区域39其在基底20中的深度小于约15nm。

在各种实施例中，金属硅化层59与通道11之间有萧特基能障。富含掺杂物的区域56与金属硅化层59之间的萧特基能障高度决定晶体管的源极/漏极串联电阻。低的萧特基能障高度不但能减少此串联电阻，也能避免次临界操作中多重开启(multiple turn on)的问题。在各种实施例中，富含掺杂物的区域56是重掺杂的，由此将此电阻减至最小化。

于一实施例中，富含掺杂物的区域56的掺杂浓度大于约1×10¹⁸cm^-3，而在另一实施例中，大于约5×10¹⁹cm^-3。举例来说，假如要制造NMOS晶体管，富含掺杂物的区域56会掺杂n型掺杂物，例如砷、锑及/或磷。或者，假如要制造PMOS晶体管，富含掺杂物的区域56会掺杂p型掺杂物，例如硼及/或铟。

金属硅化层59包括合适的金属硅化物以能降低主要载子的萧特基能障高度。举例来说，假如非平坦晶体管包括PMOS晶体管，选择的金属硅化层59其真空功函数大于约4.6eV，并大于约5.0eV。在各种实施例中，PMOS晶体管的金属硅化层59包括镍、铂、钯及/或钴。在各种实施例中，PMOS晶体管中电洞从金属硅化层59到通道11的萧特基能障高度小于0.2eV。

相反地，假如非平坦晶体管包括NMOS晶体管，选择的金属硅化层59其真空功函数应小于约4.6eV，并小于约4.0eV。在各种实施例中，NMOS晶体管的金属硅化层59包括镍、铝及/或镧系元素。于一实施例中，NMOS晶体管的金属硅化层59包括掺杂有镧系元素的镍，其中掺杂镧系元素包括例如La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr及/或Er。在另一实施例中，NMOS晶体管的金属硅化层59包括NiSi₂Al_x(nickel aluminide disilicide)。在各种实施例中，NMOS晶体管中电子从金属硅化层59到通道11的萧特基能障高度小于0.2eV。

在各种实施例中，使用金属硅化物能在晶体管的源极造成低萧特基能障高度，并可达成超浅的接面深度(源极/漏极区域39的深度)，大幅度地改善晶体管的短通道效应-传统晶体管微缩化的严重限制。

图2，其包括图2a至图2d，显示本发明另一实施例的非平坦晶体管200。图2a为上视图，图2b至图2d则为剖面图。此实施例与前述的实施例相似，形成萧特基接点(Schottky contact)以减小接触电阻。然而，与前述的实施例不同的是，此实施例是以一般晶体管的方式形成源极/漏极区域39(例如请参照图2d)。

由于图2a与图2c分别与图1a与图1c相似，因此不再赘述。图2b显示沿图2a的2b-2b线的剖面图，图2c显示沿图2a的2c-2c线的剖面图，且图2d显示沿图2a的2d-2d线的剖面图。请参照图2b与图2d，源极/漏极区域39设置在鳍状物28中。掺杂的半导体层55设置在源极/漏极区域39上方。虽然图中未显示分开且凸起的源极/漏极区域，然而在各种实施例中，掺杂的半导体层55可形成为凸起的源极/漏极区域，或形成在凸起的源极/漏极区域上，并设置在源极/漏极区域39上。金属硅化层59设置在掺杂的半导体层55上，掺杂的半导体层55沿着鳍状物28的顶表面与侧壁设置。此外，如图2a与图2d所示，金属硅化层59并未延伸至栅极电极42下方。

金属硅化层59包括合适的金属硅化物以能降低主要载子的萧特基能障高度。金属硅化层59与前述实施例中的金属硅化层59相同。因此，在各种实施例中，NMOS与PMOS晶体管中的金属硅化层59可包括不同的金属。掺杂的半导体层55与金属硅化层59之间的萧特基能障高度决定晶体管的源极/漏极串联电阻。在各种实施例中，掺杂的半导体层55是重掺杂的，由此减少此电阻。于一实施例中，掺杂的半导体层55是掺杂至浓度大于约1×1¹⁸cm^-3，并在另一实施例中，大于约5×10¹⁹cm^-3。举例来说，假如要制造NMOS晶体管，掺杂的半导体层55会掺杂n型掺杂物，例如砷、锑及/或磷。或者，假如要制造PMOS晶体管，掺杂的半导体层55会掺杂p型掺杂物，例如硼及/或铟。

图3，其包括图3a至图3d，显示本发明一实施例的环绕式栅极(gate allaround)晶体管300。图3a为上视图，图3b至图3d则为剖面图。

请参照图3a，晶体管300的鳍状物28设置在基底20上方(参照图3b)，并通过隔离区域22隔开。于一实施例中，基底20为绝缘层上半导体。栅极电极42设置在鳍状物28上。金属硅化层59覆盖鳍状物28。金属硅化层59设置在栅极电极42的两侧上。间隙壁36隔离栅极电极42的侧壁。接点(未显示)设置在金属硅化层59上。

图3b显示晶体管300沿图3a的3b-3b线的剖面图。富含掺杂物的区域56覆盖部分形成源极/漏极区域39的鳍状物28，且金属硅化层59设置在富含掺杂物的区域56上。在各种实施例中，金属硅化层59与鳍状物28之间是以厚度大致上固定的富含掺杂物的区域56分开。

图3c显示晶体管300沿图3a的3c-3c线的剖面图。与前述实施例不同，此实施例的栅极电极层42从所有的方向围绕住鳍状物28。与前述实施例相同，此实施例的栅极介电质40设置在鳍状物28上，且栅极电极层42设置在栅极介电质40上。因此，通道的反转层形成在鳍状物28中。当鳍状物28的尺寸减小时，所有栅极电极42下方的鳍状物28可被反转(体积反转)。虽然是以长方体的鳍状物28作说明，但在各种实施例中，鳍状物28也可以是圆柱形的。于一实施例中，鳍状物28可包括纳米线(nano-wire)。图3d显示晶体管300沿图3a的3d-3d线的剖面图。图3d显示鳍状物28沿着电流流动方向剖面图，且显示源极/漏极区域39设置在鳍状物28中。

图4，其包括图4a至图4e，显示本发明一实施例在非平坦结构中形成萧特基接点的工艺。图4a显示鳍状物28的立体图，图4b至图4e则显示鳍状物28沿图4a的4b-4b线的工艺剖面图。

图4a显示非平坦结构中的鳍状物28。请参照图4b，使用选择性外延成长工艺形成半导体材料51。举例来说，此外延成长工艺会在不同的结晶面上以不同的速率往横方向及纵方向持续进行。于一实施例中，半导体材料51为本质(intrinsic)半导体。半导体材料51可进一步地通过注入及退火工艺进行掺杂。在各种实施例中，半导体材料51包括SiGe、SiC、Si或上述的组合。

请参照图4c，使用另一个选择性外延成长工艺形成掺杂的半导体层55。控制外延成长工艺的工艺条件使掺杂的半导体层55具有均一的厚度。于一实施例中，沉积的掺杂的半导体层55包括纵向厚度T₅₅与横向厚度L₅₅。在各种实施例中，纵向厚度T₅₅与横向厚度L₅₅大致相同。在各种实施例中，纵向厚度T₅₅与横向厚度L₅₅介于约5nm至约50nm，于一实施例中，约为15nm。假如要制造PMOS晶体管，掺杂的半导体层55可掺杂(例如临场(in-situ)掺杂)p型掺杂物。或者，假如要制造NMOS晶体管，掺杂的半导体层55可掺杂n型掺杂物。

请参照图4d，沉积金属层57。金属层57包括Ni、Pd、Pt、Pa、Co、Ti、Al、Au、镧系元素例如La、Er与Yb、或上述的组合。在各种实施例中，金属层57的厚度介于约5nm至约50nm。金属层57是通过典型的工艺，例如溅镀沉积法形成。在各种实施例中，在形成掺杂的半导体层55之后，在形成金属层57的期间并未进行任何的退火工艺。此能够避免掺杂的半导体层55中的掺杂物扩散出。

请参照图4e，然后对金属层57进行退火工艺以形成金属硅化层59。通过蚀刻工艺将未反应的金属层57移除。在硅化退火的过程中，金属层57(图4d)与掺杂的半导体层55反应并形成金属硅化层59。

在硅化过程中，掺杂的半导体层55中的掺杂原子会分离出来且不会进入金属硅化物中。因此，在掺杂的半导体层55与金属硅化物之间界面的掺杂原子浓度会变高，而形成富含掺杂物的区域56。因此，富含掺杂物的区域56位于金属硅化层59与剩余的掺杂的半导体层55之间，且富含掺杂物的区域56的掺杂原子浓度大于刚沉积的(as-deposited)掺杂的半导体层55(如图4b中所示)。

在其他实施例中，硅化工艺可将所有的掺杂的半导体层55都消耗掉，只在金属硅化层59与半导体材料51之间的界面处留下富含掺杂物的区域56。然而，即使金属硅化物界面移动超过掺杂的半导体层55并进入半导体材料51中，但由于分离出的掺杂物并不会进入金属硅化层59中，因此富含掺杂物的区域56仍保留住。此外，由于在硅化过程中分离出的掺杂物会沿着金属硅化层59的轮廓，因此形成的富含掺杂物的区域56是自对准于金属硅化层59。再者，在各种实施例中，由于掺杂的半导体层55是临场(in-situ)掺杂的，因此不需要进行注入工艺，使得即使是非平坦结构也能得到无缺陷的金属硅化物界面。

图5至图8、图9a、图10与图11a显示本发明实施例的非平坦晶体管的工艺。图9b与图11b分别显示工艺中金属硅化区域附近的掺杂物轮廓。

图5显示基底20的非平坦晶体管区101在形成浅沟槽隔离区域22之后的剖面图。非平坦晶体管区101可为核心电路区域，举例来说，于一实施例中，其可包括长度最小的晶体管。在其他实施例中，非平坦晶体管区101可包括多数个不同类型及尺寸的晶体管。

于一实施例中，基底20包括块硅。在其他实施例中，基底20包括块硅锗(SiGe)或其他半导体材料。在各种实施例中，基底20可包括绝缘层，例如绝缘层上覆硅或绝缘层上覆锗。根据要形成的晶体管的类型，基底20可掺杂p型或n型杂质。

请参照图5，隔离区域22形成在基底20上。如本领域普通技术人员所熟知的，隔离区域22的形成步骤可包括蚀刻基底20以形成凹槽，并然后以例如高密度等离子体氧化物、四乙氧基硅烷氧化物(TEOS oxide)或类似的介电材料填充之。隔离区域22的宽度可小于约100nm。然而，本领域普通技术人员应了解本说明书所述的尺寸仅只是示例，其可随着使用的不同形成技术及/或技术节点而改变。

图6，其包括图6a与图6b，显示形成鳍状物之后的非平坦晶体管区101。

图6a为剖面图，图6b则为图6a所示的非平坦晶体管区的立体图。鳍状物28可通过凹蚀隔离区域22的顶表面形成。或者，鳍状物28是从隔离区域22之间的半导体条(semiconductor strip)外延成长而形成。于一实施例中，鳍状物28比隔离区域22的顶表面高约20nm至约100nm，且高宽比介于约0.1与10之间。

于一实施例中，对鳍状物28进行注入工艺以均匀地掺杂MOS晶体管的通道区域。举例来说，MOS晶体管的通道区域是通过多重旋转的斜角注入法而全面性地掺杂。于一实施例中，假如要形成NMOS晶体管，鳍状物28要注入p型掺杂物，例如硼。在另一实施例中，假如要形成PMOS晶体管，鳍状物28要注入n型掺杂物，例如砷。

请参照图7，沉积并图案化栅极介电质40与栅极电极42。图7c显示非平坦晶体管区101的立体图，而图7a与图7b显示沿图7c的各个直线的剖面图。图7a的剖面图显示栅极堆叠的形成，而图7b显示非平坦晶体管(将要形成的)源极/漏极区域的剖面图。

栅极介电质40可包括一般使用的介电材料，例如氧化物、氮化物、氮氧化物、高介电常数(high-K)介电质如Ta₂O₅、Al₂O₃、HfO、Ta₂O₅、SiTiO₃、HfSiO、HfSiON、ZrSiON、或上述的组合。栅极电极层42形成在栅极介电质40上，且于一实施例中，可由多晶硅形成。

或者，栅极电极42可由其他一般使用的导电材料形成，包括例如Ni、Ti、Ta、Hf或上述的组合的金属，例如NiSi、MoSi、HfSi或上述的组合的金属硅化物，以及例如TiN、TaN、HfN、HfAlN、MoN、NiAlN或上述的组合的金属氮化物。然后，栅极间隙壁(未显示)形成在栅极介电质40与栅极电极42的侧壁上，而未形成在鳍状物28的侧壁上。

图8至图11a-图11c显示非平坦晶体管的源极/漏极区域的剖面图。

请参照图8，在形成源极/漏极区域39之后，形成掺杂的半导体层55。源极/漏极区域39是在形成(视需要而定)间隙壁之后对鳍状物28进行漏极延伸(drain extension)及源极/漏极注入工艺而形成。然后，利用选择性外延成长工艺形成掺杂的半导体层55。

选择性外延成长工艺在鳍状物28的顶表面与侧表面上形成掺杂的半导体材料层。根据下方薄膜(举例来说，硅(100)面、硅(110)面、锗(100)面等等)与被沉积材料，掺杂的半导体层55可能形成结合(merge together)或分开(separate out)的面(facet)。最好控制生成表面的横向与纵向成长速度与表面能，以在下方的鳍状物28上形成一连续的薄膜。连续的薄膜能够将邻近的晶体管之间的差异减至最小化。在各种实施例中，掺杂的半导体层55包括掺杂的硅区域(doped silicon region)，而在一些实施例中，掺杂的半导体层55包括掺杂的碳化硅(doped SiC)、掺杂的硅锗(doped SiGe)或掺杂的锗(dopedGe)。在一些实施例中，可在此工艺中先形成本质或轻掺杂的半导体层，然后形成掺杂的薄膜。

图9，其包括图9a与图9b，显示形成金属层57之后的半导体装置。在形成金属层57之前，清洁掺杂的半导体层55的表面以移除可能存在的原生氧化层及其他的污染物。清洁工艺可包括任何合适的工艺，例如湿式清洁或临场等离子体处理工艺。

请参照图9a，金属层57沉积在掺杂的半导体层55上。图9b显示一维的(one dimensional；1-D)掺杂轮廓，其显现掺杂浓度随着深度的变化。金属层57沉积在掺杂的半导体层55上。在各种实施例中，金属层57是使用任何合适的方法沉积，例如溅镀法、物理气相沉积法与化学气相沉积法。

金属层57包括合适的金属，例如Ni、Co、Ta、Ti、W、Mo、Pd、Yb、Er、NiAl、Pt或这些金属的合金。于一实施例中，金属层57包括镍或镍合金。在各种实施例中，金属层57的材料是依据要制备的晶体管而作选择。选择的金属层57能使之后由此形成的金属硅化物降低主要载子的萧特基能障高度。在各种实施例中，PMOS晶体管的金属层57包括镍、铂、钯、钴或上述的组合与类似的材料。在各种实施例中，NMOS晶体管的金属层57包括镍、铝、镧系元素或上述的组合与类似的材料。于一实施例中，金属层57包括掺杂有镧系元素的镍，镧系元素包括例如La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr、Er或上述的组合。金属层57可具有任何合适的厚度，例如约20nm或更薄。于一实施例中，金属层57的厚度约5nm至约10nm。

图9b显示在鳍状物28上形成金属层57之后的掺杂浓度。掺杂的半导体层55其刚沉积的掺杂轮廓(as-deposited doping profile)D1包括均一的掺杂浓度，而在一些实施例中，也可包括渐近变化或类似阶梯状分布的掺杂浓度。

图10显示对金属层57进行退火工艺以形成金属硅化层59之后的半导体装置。在退火的过程中，金属层57中的原子扩散至掺杂的半导体层55中，且掺杂的半导体层55中的原子扩散至金属层57中。两薄膜的互混会形成金属硅化层59。在形成金属硅化层59的过程中，掺杂原子从金属硅化层59离析出来进入掺杂的半导体层55(也称作“铲雪(snow-plough)”效应)。不像掺杂物扩散需要高的退火温度，硅化过程中可以低很多的硅化退火温度即可发生界面离析(interfacial segregation)。

于一实施例中，在第一温度下进行的第一退火工艺是用来形成包括多相(multiple phases)的金属硅化物。于一实施例中，第一温度约280℃至约700℃。举例来说，在第一退火工艺之后，可形成多个金属硅化物包括MSi、MSi₂及/或M₂Si。在去除任何未反应的金属硅化物57之后，接着进行第二退火工艺以均匀化(homogenize)金属硅化物。举例来说，在进行第二退火工艺之后，会形成单相结构(single phase)，包括单一金属硅化物相结构(mono silicidephase；MSi)。然后在金属硅化层59上形成接点(未显示)。然后进行一般的工艺，其包括金属化(metallization)工艺。

图11a-图11c，其包括图11a至图11c，显示在移除未反应的金属层57(参照图10)之后的晶体管200。在硅化退火工艺之后，蚀刻移除未反应的金属层57。图11b比较沿图11a的11b线在进行硅化退火工艺之前与之后的掺杂浓度。请参照图11b，由于掺杂物倾向从金属硅化层59离析，因此掺杂的半导体层55与金属硅化层59之间的界面的掺杂浓度会增加。因此，掺杂的半导体层55中的最终掺杂轮廓(D2)会高于刚沉积的掺杂轮廓(D1)的最大浓度。图11c显示沿图11a的11c线的剖面图。请参照图11c，源极/漏极区域39通过通道11分开，并包括金属硅化层59。栅极电极42、栅极介电质40与间隙壁36已在如前述附图中的工艺中作说明。

图12a-图12c，显示图5至图11a-图11c中所述工艺的其他实施例。与图8至图11a-图11c一样，图12a显示沿图7c的7b-7b线的晶体管100在进行接续工艺之后的剖面图。图12b显示沿图12a的12b-12b线在硅化工艺后的一维(1-D)掺杂物轮廓，且图12c显示沿图12a的12c-12c线的剖面图。

与前述实施例不同，在此实施例中，硅化工艺会形成晶体管100的源极/漏极区域39。因此，与前述实施例不同，在此实施例中，略过源极/漏极的注入工艺，并延长硅化退火工艺以形成较厚的金属硅化区域。根据上述，除了如下所述的改变之外，此实施例会进行与图5至图7中所述相同的工艺。如图8中所述的，形成掺杂的半导体层55(参照图8)。然而，与图8不同的是，在形成掺杂的半导体层55之前并没有进行源极/漏极的注入工艺。再者，与前述实施例不同的是，此实施例也避开漏极延伸的注入工艺。因此，可避免为了活化源极/漏极掺杂物而进行的高温工艺，因而简化了工艺。沉积金属层57(参照图9)，如同参照图9形成刚沉积的掺杂物轮廓D1(如图9b中所示)中所述的内容。金属层57的厚度可为任何合适的厚度，例如约100nm或更薄。于一实施例中，金属层57的厚度约20nm至约50nm。

与前述(图10中所述)的实施例相同，对金属层57进行退火工艺以形成金属硅化层59。然而，与前述实施例不同的是，此实施例硅化退火的时间更长，且硅化工艺会完全地消耗掺杂的半导体层55。再者，金属硅化工艺将部分的鳍状物28转变成金属硅化层59。即使掺杂的半导体层55完全地被消耗掉，金属硅化层59与鳍状物28之间的界面仍包括富含掺杂物的区域56。富含掺杂物的区域56的形成是由于在硅化过程中掺杂原子倾向从金属硅化层59离析所造成(如图9中所述)。这会造成富含掺杂物的区域56超前移动的金属硅化物界面。

如图12b中所示，当硅化工艺消耗掉掺杂的半导体层55时，掺杂的半导体层55(参照图11a-图11c)与金属硅化层59之间的界面的掺杂浓度会增加(参照图11b所述的内容)。在消耗掉掺杂的半导体层55之后，掺杂原子超前并沿着移动的金属硅化物迁移，形成具有高的掺杂浓度的动态(dynamic)掺杂轮廓D3。停止当硅化工艺时，动态掺杂轮廓D3形成具有高的掺杂浓度的区域(富含掺杂物的区域56)。在各种实施例中，富含掺杂物的区域56中的掺杂物剂量与刚沉积的掺杂半导体层55中的掺杂物剂量(掺杂物轮廓D1的剂量)大约相同。

利用此实施例，可不进行任何凹蚀鳍状物28的工艺形成萧特基能障低的自对准金属硅化源极/漏极区域。在一些实施例中，可在形成掺杂的半导体层55之前，视需要在鳍状物28中形成额外的凹槽以将金属硅化物的厚度减至最小化。图12c显示最终晶体管100沿图12a的12c-12c线的剖面图。栅极电极42、栅极介电质40与间隙壁36已在如前述附图(看图7)中的工艺中作说明。

虽然以上图5至图12a-图12c中所述的实施例显示制造具有两个鳍状物28的装置，然而在各种实施例中，也可能有其他合适的结合。同样地，可使用上述实施例制造其他类型的装置，包括环绕式栅极装置与垂直晶体管。于一实施例中，为了形成环绕式栅极装置，在(利用合适的工艺)形成环绕鳍状物的栅极电极42之后，用以形成源极/漏极区域的部分鳍状物会露出来。图8至图11a-图11c及/或图12a-图12c中所显示的工艺步骤可用来形成环绕式栅极装置，如图3中所示的晶体管。在各种实施例中，可使用上述方法制造包括非平坦晶体管的其他类型晶体管的接点。

图13至图16显示利用本发明实施例制造非平坦晶体管的工艺。图13至图16显示沿图7c的7b-7b线的晶体管400在后续工艺的剖面图。与前述实施例不同，在此实施例中，掺杂的半导体层与金属硅化物形成在凸起的源极/漏极结构上。

工艺进行至如先前参照图5至图7所述的实施例，形成栅极介电质与栅极电极(如图7中所示)。然后，在栅极介电质与栅极电极上形成栅极间隙壁(未显示)，而未在鳍状物28的侧壁上形成栅极间隙壁。可视需要进行延伸注入(extension implant)工艺以掺杂鳍状物28露出的部分。于一实施例中，延伸注入工艺为大斜角度且低能量的注入工艺。假如要形成NMOS晶体管，延伸注入工艺会以n型掺杂物掺杂鳍状物28露出的部分，假如要形成PMOS晶体管，延伸注入工艺会以p型掺杂物掺杂鳍状物28露出的部分。可视需要进行连续多重旋转的斜角(angled)或倾斜的(tilted)晕注入工艺(halo implant)。举例来说，于一实施例中，可进行相反掺杂注入工艺(counter doping implant)，其注入角度相对于纵轴大于45°，并相对于栅极电极旋转45°、135°、225°与315°。在延伸注入工艺之后可形成额外的间隙壁。

请参照图13，进行选择性外延成长工艺以形成半导体材料51。半导体材料51形成非平坦晶体管400的源极/漏极区域39(凸起的源极/漏极)。于一实施例中，半导体材料51的材料与基底20相同，且外延地成长在鳍状物28上。在其他实施例中，半导体材料51的材料与基底20不同，举例来说，半导体材料51可包括硅锗(silicon germanium；SiGe)、碳化硅(silicon carbon；SiC)等等。由于是利用选择性外延沉积工艺形成半导体材料51，其并不会成长在栅极介电质与栅极电极(图7中所说明的栅极介电质与栅极电)上。

外延成长包括纵向成长与横向成长。因此，假如形成的晶体管包括多个鳍状物(指状(fingered)晶体管)时，从一鳍状物28成长的半导体材料51部分最终会与从邻近的鳍状物28成长的半导体材料51部分连结。如图13中所示，外延成长的半导体材料51形成连续的区域。或者，可放大鳍状物28之间的隔开距离，以使半导体材料51不会形成连续的薄膜。更确切地说，在此实施例中，各个鳍状物28会形成包括半导体材料51的分开凸起的源极/漏极区域。

在成长半导体材料51的过程中，可临场掺杂p型杂质或n型杂质，且因此最终的半导体材料51可为p型或n型。半导体材料51的杂质浓度可介于约1×10¹⁷/cm³至约5×10²⁰/cm³。

在一些实施例中，当半导体材料51为预先掺杂(pre-doped)时，半导体材料51可通过注入工艺而更进一步地掺杂。在各种实施例中，注入工艺可为斜角并包括多重旋转的工艺。于一实施例中，假如要在非平坦晶体管区101中形成PMOS晶体管时，会遮蔽对应NMOS晶体管的区域，并注入p型杂质至PMOS晶体管区域中。或者，假如要在非平坦晶体管区101中形成NMOS晶体管时，会遮蔽对应PMOS晶体管的区域，并注入n型杂质至NMOS晶体管区域中。可使用尖峰式退火工艺(spike anneal)或第二微退火工艺活化注入的掺杂物，由此形成源极/漏极区域39。

请参照图14，在形成合适的间隙壁之后，使用选择性外延成长工艺形成掺杂的半导体层55。在一些实施例中，如果不需要进行源极/漏极注入工艺，可使用单一外延工艺沉积半导体材料51与掺杂的半导体层55。选择性外延成长工艺在源极/漏极区域39的顶表面与侧表面上形成掺杂的半导体材料层。根据下方薄膜(举例来说，半导体材料51)与沉积材料的情况，掺杂的半导体层55可能具有结合(merge together)或分开(separate out)的面(facet)。不同结晶面上的不同表面具有不同的生长速度。利用控制成长表面的横向与纵向成长速度及表面能，能够在下方的半导体材料51上形成连续的薄膜。连续的薄膜能够将之后形成的金属硅化层的片电阻减至最小化。在各种实施例中，掺杂的半导体层55包括掺杂的硅区域，而在一些实施例中，掺杂的半导体层55包括掺杂的碳化硅(doped SiC)、掺杂的硅锗(doped SiGe)或掺杂的锗(doped Ge)。

图15显示在沉积金属层57之后的半导体装置。在沉积金属层57之前，清洁掺杂的半导体层55的表面以移除可能存在的原生氧化层及其他污染物。清洁工艺可包括任何合适的工艺，例如湿式清洁或临场等离子体处理工艺。与前述实施例相同，金属层57沉积在掺杂的半导体层55上。在各种实施例中，金属层57是使用任何合适的方法沉积，例如溅镀法、物理气相沉积法与化学气相沉积法。

金属层57包括合适的金属，例如Ni、Co、Ta、Ti、W、Mo、Pd、NiAl、Pt、镧系元素或这些金属的合金。在各种实施例中，PMOS晶体管的金属层57包括镍、铂、钯、钴或上述的组合与类似的材料。在各种实施例中，NMOS晶体管的金属层57包括镍、铝、镧系元素或上述的组合与类似的材料。于一实施例中，金属层57包括掺杂有镧系元素的镍，其中镧系元素包括例如La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr及/或Er。金属层57可具有任何合适的厚度，例如约20nm或更薄。于一实施例中，金属层57的厚度约5nm至约10nm。

图16显示对金属层进行退火工艺以形成金属硅化层59之后的半导体装置。在硅化退火工艺之后，蚀刻移除未反应的金属层57。图16也显示富含掺杂物的区域56，其形成在留下的掺杂的半导体层55中。在各种实施例中，金属硅化工艺可将所有的掺杂的半导体层55都消耗掉，而只留下富含掺杂物的区域56。然后进行一般的工艺，包括金属化工艺。

虽然以上图13至图16中所述的实施例显示制造至少具有两个鳍状物28的装置，然而在各种实施例中，也可能有其他合适的结合。举例来说，假如图13至图16中所述的方法是用来制造具有单一鳍状物的装置时，可形成对应图2中所述实施例的装置。同样地，可使用上述实施例制造其他类型的装置，包括环绕式栅极装置与垂直晶体管。在各种实施例中，可使用上述方法制造包括非平坦晶体管的其他类型晶体管的接点。

虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (9)

1.一种非平坦晶体管的制造方法，包括：

在一半导体鳍状物的第一部分上形成一通道区域，该半导体鳍状物包括一顶表面与侧壁；

在该半导体鳍状物的通道区域上形成一栅极电极；

使用一选择性外延成长工艺在该栅极电极的相对侧的该半导体鳍状物的顶表面与侧壁上成长一临场掺杂的半导体层；以及

将至少部分的该掺杂的半导体层转变成一富含掺杂物的区域，

其中转变至少部分的该掺杂的半导体层包括：在该掺杂的半导体层上沉积一金属层；以及将至少部分的该金属层与至少部分的该掺杂的半导体层转变成一金属硅化层，由此形成一富含掺杂物的区域，该富含掺杂物的区域邻接该金属硅化层，

在形成掺杂的半导体层之前并没有进行源极/漏极的注入工艺，其中该金属硅化层形成该非平坦晶体管的一源极/漏极区域，且其中该金属硅化层与该富含掺杂物的区域之间的一界面形成一萧特基能障，

其中该富含掺杂物的区域对准一金属硅化层，且其中所有的该掺杂的半导体层转变成该金属硅化层，并且在形成掺杂的半导体层之前，在鳍状物中形成额外的凹槽以将金属硅化层的厚度减至最小化。

2.如权利要求1所述的非平坦晶体管的制造方法，其中在该选择性外延成长工艺之后，该掺杂的半导体层包括一第一掺杂浓度，且其中在该转变工艺之后，该富含掺杂物的区域中的掺杂尖峰浓度大于该第一掺杂浓度。

3.如权利要求1所述的非平坦晶体管的制造方法，其中至少部分的该富含掺杂物的区域设置在该栅极电极下方。

4.如权利要求1所述的非平坦晶体管的制造方法，其中该金属硅化层包括一金属，择自由Ni、Al、La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr、Er、Co、Pd、Pt与上述的组合所构成的群组，且其中该非平坦晶体管包括一双重栅极、三重栅极或环绕式栅极晶体管。

5.一种非平坦晶体管，包括：

一鳍状物，包括一顶表面与侧壁，该鳍状物包括一第一部分、第二部分与第三部分，该第三部分设置在该第一部分与第二部分之间；

一富含掺杂物的半导体层，设置在该鳍状物的第一部分与第二部分中，该富含掺杂物的半导体层包括一第一导电型态，其中该富含掺杂物的半导体层沿着与该鳍状物的侧壁平行的方向具有一均一的厚度；

一通道区域，设置在该鳍状物的第三部分上，并包括一相反的第二导电型态；以及

一金属硅化层，设置在该富含掺杂物的半导体层的顶表面与侧壁上，其中该富含掺杂物的半导体层自对准该金属硅化层，

其中该通道区域实体接触该富含掺杂物的半导体层，

该金属硅化层在没有进行源极/漏极注入的鳍状物之上，在鳍状物中形成将金属硅化层的厚度减至最小化的额外的凹槽，

其中该金属硅化层形成该非平坦晶体管的一源极/漏极区域，其中该金属硅化层与该富含掺杂物的半导体层之间的一界面包括一萧特基能障，且其中在该界面处的该富含掺杂物的半导体层中的掺杂浓度大于在该界面处的该金属硅化层中的掺杂浓度。

6.如权利要求5所述的非平坦晶体管，其中在该界面处的该富含掺杂物的半导体层的掺杂浓度大于约10¹⁹cm^-3，其中该晶体管的主要电荷载子在该金属硅化层与富含掺杂物的半导体层之间的界面处的萧特基能障高度小于约0.2eV，其中该富含掺杂物的半导体层的厚度小于约10nm。

7.如权利要求5所述的非平坦晶体管，还包括一栅极电极，设置在该通道区域上，该栅极电极设置在部分该富含掺杂物的半导体层上。

8.如权利要求5所述的非平坦晶体管，其中该金属硅化层包括一金属，择自由Ni、Al、La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr、Er、Co、Pt、Pd及上述的组合所构成的群组。

9.如权利要求5所述的非平坦晶体管，其中该富含掺杂物的半导体层延伸环绕该鳍状物的底表面，该鳍状物的底表面相对于该鳍状物的顶表面，且其中该金属硅化层延伸在该富含掺杂物的半导体层的底表面下方。

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