CN102668093A - 用于鳍式fet和三栅极器件的环绕式接触 - Google Patents

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Abstract

一种半导体器件包括衬底和形成于衬底上的半导体主体。半导体主体包括源极区和漏极区。源极区或漏极区或其组合包括第一侧表面、第二侧表面和顶表面。第一侧表面与第二侧表面相对，顶表面与底表面相对。源极区或漏极区或其组合包括形成于基本全部第一侧表面、基本全部第二侧表面和顶表面上的金属层。

Description

用于鳍式FET和三栅极器件的环绕式接触
背景技术
在常规的鳍式FET和三栅极晶体管器件中，源极和漏极区的接触区域，即源极和漏极区域的顶部，随着鳍高增加是恒定的，由此随着鳍高增加，由于接触界面面积小，导致驱动电流的增减不是最佳。因此，常规鳍式FET和三栅极晶体管器件的源极和漏极区域顶部的区域随着鳍高度增加而保持基本恒定。
附图说明
在附图的图中以举例的方式而非限制方式例示这里公开的实施例，其中类似的附图标记指示类似元件，并且其中：
图1示出了根据这里公开的主题的示范性鳍式FET或三栅极晶体管100；
图2A-2I示出了根据这里公开的主题形成接触结构的工艺步骤序列；以及
图3示出了与图2A-2I所示工艺步骤序列对应的工艺流程。
应该认识到，为了简单和/或例示清晰起见，图中所示的元件未必是按比例绘制的。例如，为了清楚起见，一些元件的尺度可能相对于其他元件被放大。此外，如果认为合适，在各幅图之间重复使用附图标记以指示对应和/或相似的元件。
具体实施方式
这里描述了用于鳍式FET和三栅极器件的接触结构的实施例。在以下描述中，阐述了很多具体细节以提供对这里公开的实施例的透彻理解。不过，相关领域的技术人员将认识到，可以实践这里公开的实施例而无需一个或多个具体细节，或利用其他方法、部件、材料等。在其他情况下，未详细示出或描述公知的结构、材料或操作以避免使说明书各方面模糊。
在整个说明书中，提到“一个实施例”或“实施例”表示在至少一个实施例中包括了结合实施例描述的特定特征、结构或特性。于是，整个说明书中各处出现短语“在一个实施例中”或“在实施例中”未必全都指相同实施例。此外，可以在一个或多个实施例中以适当方式组合特定特征、结构或特性。这里使用“示范性”一词表示“充当范例、实例或例示”。这里描述为“示范性”的任何实施例都不应被解释为一定相对于其他实施例是优选或有利的。
这里公开的主题涉及用于鳍式FET或三栅极晶体管器件的接触结构，其利用了环绕结构，使得接触面积有利地随着鳍高增加而增减。亦即，根据这里公开的主题，接触面积随着鳍高度增加而成比例得增加。
图1示出了根据这里公开的主题的示范性鳍式FET或三栅极晶体管100。在衬底101上形成三栅极晶体管100。在示范性实施例中，衬底101是绝缘衬底，其包括下方单晶硅衬底102，所述单晶硅衬底102上形成绝缘层103，例如二氧化硅膜。不过，可以在任何绝缘衬底上形成三栅极晶体管100，例如由硅的二氧化物、氮化物、氧化物或蓝宝石形成的衬底。在示范性实施例中，衬底101可以是半导体衬底，例如，但不限于单晶硅衬底或砷化镓衬底。在又一示范性实施例中，衬底101可以是全部由例如硅形成的体结构。
三栅极晶体管100包括形成于绝缘衬底101的绝缘体103上的半导体主体104。半导体主体104可以由任何半导体材料形成，例如，但不限于硅、锗、硅-锗合金、砷化镓、锑化铟、磷化镓、锑化镓或碳纳米管。半导体主体104可以由任何能够通过施加外部电控制可逆地从绝缘态改变为导电态的材料形成。在一个示范性实施例中，在希望晶体管100具有最佳电气性能时，半导体主体104理想地是单晶膜。例如，当在高性能应用中，例如在高密度电路（例如微处理器中）使用晶体管100时，半导体主体104为单晶膜。不过，在将晶体管100用于性能要求较不严格的应用中时，例如用于液晶显示器中时，半导体主体104可以是多晶膜。绝缘体103将半导体主体104与单晶硅衬底101绝缘。在示范性实施例中，半导体主体104包括单晶硅膜。半导体主体104包括一对横向相对侧壁105和106，侧壁分开一定距离，该距离定义半导体主体104的宽度。此外，半导体主体104包括顶表面107，顶表面107与衬底101上形成的底表面（未示出）相对。顶表面107和底表面（未示出）之间的距离定义主体高度。在一个示范性实施例中，主体高度基本等于主体宽度。在另一示范性实施例中，半导体主体104的宽度和高度小于大约30纳米，理想地小于大约20纳米。在又一示范性实施例中，主体高度介于大约主体宽度的一半到主体宽度两倍之间。
三栅极晶体管100还包括形成于半导体主体104三侧上和周围的栅极电介质层（未示出）。栅极电介质层形成于侧壁105上或与侧壁105相邻，形成于顶表面107上，形成于主体104的侧壁106上或与侧壁106相邻。栅极电介质层可以由任何栅极电介质材料形成。在一个示范性实施例中，栅极电介质层包括二氧化硅、氮氧化硅或氮化硅电介质层。在另一示范性实施例中，栅极电介质层包括形成为厚度介于大约
Figure BDA00001672821700031
和大约
Figure BDA00001672821700032
之间的氮氧化硅膜。在又一示范性实施例中，栅极电介质层是Hi-K栅极电介质层，例如金属氧化物电介质，例如，但不限于五氧化钽、氧化钽、氧化铪、二氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和锆钛酸铅（PZT）。
三栅极器件100还包括栅极电极109。栅极电极109形成于栅极电介质层上和周围。亦即，栅极电极109形成于半导体主体104中形成栅极电介质的三侧上的栅极电介质上或与其相邻。栅极电极109具有一对横向相对的侧壁110和111，侧壁分开一定距离，该距离界定晶体管100的栅极长度Lg。在示范性实施例中，栅极电极109的横向相对侧壁110和111在基本垂直于半导体主体104的横向相对侧壁105和106的方向上延伸。
栅极电极109可以由任何适当的栅极电极材料形成。在一个示范性实施例中，栅极电极109包括被掺杂到大约1×1019原子/cm3和大约1×1020原子/cm3之间浓度密度的多晶硅。在另一示范性实施例中，栅极电极109可以是金属栅极电极，例如，但不限于钨、钽、钛、铪、锆、铝、钌、钯、铂、钴、镍及它们的碳化物和氮化物。在示范性实施例中，栅极电极109由具有介于大约4.6eV和大约4.8eV之间的中等间隙逸出功的材料形成。还应当认识到，栅极电极109未必一定是单种材料，而可以包括薄膜的复合叠置体，例如，但不限于多晶硅/金属电极或金属/多晶硅电极。
三栅极晶体管100还包括源极区120和漏极区130。如图1所示，在栅极电极109的相对侧上在半导体主体104中形成源极区112和漏极区113。源极区112和漏极区113由同样的导电类型，例如N型或P型形成。在示范性实施例中，源极区112和漏极区113包括介于大约1×1019原子/cm3和大约1×1021原子/cm3之间的掺杂浓度。源极区112和漏极区113可以由均匀浓度形成或可以包括不同浓度或掺杂分布的子区，例如尖端区域（例如，源极/漏极扩展区）。在一个示范性实施例中，在晶体管100是对称晶体管时，源极区112和漏极区113将包括同样的掺杂浓度和分布。在另一示范性实施例中，在三栅极晶体管100被形成为不对称晶体管时，那么源极区112和漏极区113的掺杂浓度和分布可以改变，以获得特定的电气特性。在另一示范性实施例中，源极和漏极区112和113包括形成于半导体主体104暴露表面上的半导体膜115以形成源极和漏极接触区域。在另一示范性实施例中，在源极-漏极区域中凹陷蚀刻鳍之后生长膜115，膜115将用于使沟道发生应变。一个范例是应变硅锗SiGe。另一个范例是应变碳化硅SiC。
位于源极区112和漏极区113之间的半导体主体104的部分界定晶体管100的沟道区（未示出）。还可以将沟道区定义为栅极电极109围绕的半导体主体104的区域。不过，有时源极/漏极区可以通过例如扩散，稍微延伸到栅极电极下方，以界定稍小于栅极电极长度Lg的沟道区。在示范性实施例中，沟道区包括本征或不掺杂单晶硅。在一个示范性实施例中，沟道区包括掺杂单晶硅。在沟道区掺杂时，典型地将其掺杂到介于大约1×1016原子/cm3到大约1×1019原子/cm3之间的电导率水平。在示范性实施例中，在沟道区掺杂时，典型地将沟道区掺杂成与源极区112和漏极区113相反的导电类型。例如，在源极和漏极区是N型导电时，沟道区将被掺杂成P型导电。类似地，在源极和漏极区是P型导电时，沟道区将被掺杂成N型导电。通过这种方式，可以将三栅极晶体管100分别形成NMOS晶体管或PMOS晶体管。可以对沟道区进行均匀掺杂或可以非均匀掺杂或掺杂不同浓度，以提供特定的电气和性能特性。例如，如果需要，沟道区可以包括“晕圈”区域。
晶体管100的一个示范性实施例包括形成于栅极电极109侧壁上的侧壁间隔体114。在另一示范性实施例中，源极和漏极区112和113包括形成于半导体主体104暴露表面上的半导体膜115以形成源极和漏极接触区域。在另一示范性实施例中，在源极-漏极区域中凹陷蚀刻鳍之后生长膜115，膜115将用于使沟道发生应变。一个范例是应变SiGe。此外，如果需要，可以在栅极电极109顶部形成半导体膜116。半导体膜116可以是单晶膜或多晶膜。在一个示范性实施例中，半导体膜116是外延（单晶）硅膜。在另一示范性实施例中，硅膜115由选择性沉积工艺形成，其中仅在包含硅的暴露区域上形成硅，例如在半导体主体104的暴露顶表面上和侧壁上。金属117形成于源极和漏极区上以及栅极电极109顶部。金属117可以由例如钛、钨、镍、铜或钴，或接触电阻等于或好于NiSi的任何其他金属或硅化物接触形成。金属117形成于源极和漏极区上以形成源极和漏极接触区，使得接触区有利地随着鳍高增大而增减。在示范性替代实施例中，可以通过使金属117与硅或硅锗反应来形成硅化物。
在图2A-2I中示出了根据这里公开的主题的实施例制造三栅极晶体管的方法。图3是总结了图2A-2I中所示制造三栅极晶体管的过程的流程图。三栅极晶体管的制造开始于衬底201。在一个示范性实施例中，如图2A中所示，在衬底201上形成硅或半导体膜202。在另一示范性实施例中，衬底201包括绝缘衬底，例如基于氧化物的衬底。在又一示范性实施例中，绝缘衬底201包括底部单晶硅衬底203和顶部绝缘层204，例如硅-二氧化物膜或硅-氮化物膜。绝缘层204将半导体膜202与衬底203隔离。在一个示范性实施例中，将绝缘层204形成为具有大约
Figure BDA00001672821700051
和大约
Figure BDA00001672821700052
之间的厚度。有时将绝缘层204称为“掩埋氧化物”层。当在绝缘衬底201上形成硅或半导体膜202时，生成了绝缘体上硅或半导体（SOI）衬底200。在其他示范性实施例中，衬底201可以是半导体衬底，例如，但不限于硅单晶衬底或砷化镓衬底。
尽管在一个示范性实施例中半导体膜202是硅膜，但在其他示范性实施例中，半导体膜202可以是其他类型的半导体膜，例如，但不限于锗、硅锗合金、砷化镓、锑化铟、磷化镓、锑化镓或碳纳米管。在一个示范性实施例中，半导体膜202是本征（即未掺杂）硅膜。在其他示范性实施例中，将半导体膜202掺杂成浓度水平介于约1×1016原子/cm3和约1×1019原子/cm3的P型或N型电导率。可以通过例如离子注入掺杂半导体膜202（即在沉积半导体膜202的同时掺杂）或在衬底201上形成半导体膜202之后掺杂。在形成之后掺杂使得能够在同一绝缘衬底上容易地制造PMOS和NMOS三栅极器件。制造过程中这一点处的半导体主体掺杂水平决定了器件沟道区的掺杂水平。
将半导体膜202形成为厚度大致等于接下来形成的所制造三栅极晶体管的半导体主体希望的高度。在一个示范性实施例中，半导体膜202的厚度或高度205小于大约30纳米，理想地小于大约20纳米。在另一示范性实施例中，将半导体膜202形成为厚度大致等于所制造三栅极晶体管希望的栅极“长度”。在又一示范性实施例中，将半导体膜202形成为比器件的期望栅极长度更厚。在又一示范性实施例中，将半导体膜202形成为厚度使得所制造的三栅极晶体管能够以针对其设计栅极长度（Lg）完全耗尽方式工作。
半导体膜202可以形成于衬底201上。图3中的步骤301对应于根据这里公开的主题的实施例制造三栅极晶体管的这个部分。在通常称为SIMOX技术的形成绝缘体上硅（SOI）衬底的一种示范性技术中，以高剂量向单晶硅衬底中注入氧原子，然后退火以在衬底之内形成掩埋氧化物204。掩埋氧化物204上方的单晶硅衬底的部分变为硅膜202。用于形成SOI衬底的另一种示范性技术是通常称为结合SOI的外延硅膜转移技术。在结合SOI技术中，第一硅晶片在其表面上生长有薄氧化物，稍后其将充当SOI结构中的掩埋氧化物204。接下来，向第一硅晶片中进行高剂量氢注入，以在第一晶片的硅表面下方形成高应力区域。然后翻转第一晶片并结合到第二硅晶片的表面。然后沿着氢注入生成的高应力平面劈开第一晶片，获得SOI结构，其包括顶部的薄硅层和单晶硅衬底顶部所有下方的掩埋氧化物。平滑技术，例如HC平滑或化学机械抛光（CMP）可用于将半导体膜202的顶表面平滑成其期望厚度。在另一示范性替代实施例中，衬底201可以由体材料，例如硅形成。
在制造过程中的这个点，如果需要，可以在SOI衬底200中形成隔离区（未示出），以便使其中要形成的各晶体管彼此隔离。可以通过例如用光刻和蚀刻技术蚀刻掉围绕三栅极晶体管的衬底膜202的部分，然后利用绝缘膜，例如SiO2回填蚀刻的区域，形成隔离区。
为了在衬底200上形成三栅极晶体管，如图2B所示，在半导体膜202上形成光致抗蚀剂掩模206。光致抗蚀剂掩模206包含界定接下来在半导体膜202中形成一个或多个半导体主体或鳍的位置的图案或多个图案。可以通过光刻技术，包括对毯式沉积的光致抗蚀剂膜进行掩蔽、曝光和显影，形成光致抗蚀剂掩模206。光致抗蚀剂图案界定三栅极晶体管中接下来形成的半导体主体或鳍的期望宽度。在一个示范性实施例中，该图案界定宽度等于或大于所制造晶体管栅极长度Lg期望宽度的鳍或主体。因此，用于制造晶体管的最严格光刻约束与栅极电极构图相关，而非与半导体主体或鳍定义相关。在一个示范性实施例中，半导体主体或鳍将具有小于或等于大约30纳米，理想地小于或等于大约20纳米的宽度。在一个示范性实施例中，半导体主体或鳍的图案宽度近似等于硅主体高度205。
此外，光致抗蚀剂掩模206还可以包括用于界定要形成源极着陆（landing）焊盘（未示出）和漏极着陆焊盘（未示出）的位置的图案。着陆焊盘（未示出）可用于将所制造晶体管的各源极区连接在一起并将各漏极区连接在一起。
在形成光致抗蚀剂掩模206之后，如有需要，与光致抗蚀剂掩模206对准地蚀刻半导体膜202，以形成一个或多个硅主体207或鳍207（图2C）以及源极和漏极着陆焊盘。图3中的步骤302对应于根据这里公开的主题的实施例制造三栅极晶体管的这个部分。蚀刻半导体膜202直到暴露出下方的掩埋氧化物层204。可以使用半导体蚀刻技术，例如各向异性等离子体蚀刻或反应离子蚀刻来与掩模206对准地蚀刻半导体膜202。在已经蚀刻半导体膜202形成一个或多个半导体主体或鳍207（以及源极/漏极着陆焊盘，如果需要的话）之后，例如，利用化学脱模和O2灰化去除光致抗蚀剂掩模，以产生衬底和半导体主体，如图2C中所示。在示范性替代实施例中，可以形成阱和Vt注入。
接下来，如图2D中所示，在每个半导体主体207上和周围形成栅极电介质层208。亦即，在每个半导体主体207的顶表面209上以及在每个半导体主体207的横向相对侧壁210和211上形成栅极电介质层208。栅极电介质可以是沉积的电介质或生长的电介质。在一个示范性实施例中，栅极电介质层208是利用干法/湿法氧化工艺生长的硅-二氧化物介质膜。在示范性实施例中，将硅-二氧化物膜生长到介于大约
Figure BDA00001672821700081
和大约
Figure BDA00001672821700082
之间的厚度。在另一示范性实施例中，栅极电介质膜207是沉积的电介质，例如，但不限于高介电常数膜，例如金属氧化物电介质，例如五氧化钽和氧化钛或其他高K电介质，例如锆酸盐、钛酸盐（PZT）或钡锶（BST）。例如，可以通过化学气相沉积（CVD）形成高介电常数膜。在示范性替代实施例中，可以为Hi-K/金属栅极制造过程形成伪栅极。
在形成栅极电介质层208之后，形成栅极电极212。图3中的步骤303对应于根据这里公开的主题的实施例制造三栅极晶体管的这个部分。如图2D和2E所示，在栅极电介质层208的所有侧上形成栅极电极212。图2E示出了通过单个栅极电极212耦合在一起的两个晶体管，而图2D仅示出了一个晶体管。栅极电极212具有与底表面（未示出，形成于绝缘层204上）相反且具有一对横向相对侧壁214和215的顶表面213（图2D）。横向相对侧壁214和215之间的距离界定三栅极晶体管的栅极长度Lg。在一个示范性实施例中，栅极长度Lg小于或等于大约30纳米，理想地小于或等于大约20纳米。
例如，可以通过在图2D所示的衬底上毯式沉积适当的栅极电极材料来形成栅极电极212。在一个示范性实施例中，将栅极电极212形成为具有大约
Figure BDA00001672821700083
和大约之间的厚度。在另一示范性实施例中，栅极电极212的厚度或高度至少是半导体主体208高度的三倍。然后利用光刻和蚀刻技术对栅极电极材料构图以由栅极电极材料形成栅极电极212。在一个示范性实施例中，栅极电极材料包括多晶硅。在另一示范性实施例中，栅极电极材料包括多晶硅-锗合金。在又一示范性实施例中，栅极电极材料可以包括金属膜，例如钨、钽及其氮化物。
接下来，在半导体主体208中栅极电极212的相对侧上形成用于晶体管的源极216和漏极区217。在示范性替代实施例中，可以形成尖端和间隔体。图3中的步骤304对应于根据这里公开的主题的实施例制造三栅极晶体管的这个部分。在一个示范性实施例中，源极区216和漏极区217包括尖端或源极/漏极扩展区（未示出）。可以通过向半导体主体207中栅极电极212两侧置入掺杂剂来形成这样的源极和漏极扩展区以便形成尖端区域。如果利用源极和漏极着陆焊盘（未示出），在此时也可以对源极和漏极着陆焊盘进行掺杂。对于PMOS三栅极晶体管，将半导体鳍或主体208掺杂成浓度介于约1×1020原子/cm3和约1×1021原子/cm3的P型导电。对于NMOS三栅极晶体管，将半导体鳍或主体208掺杂成浓度介于约1×1020原子/cm3和约1×1021原子/cm3的N型导电。在一个示范性实施例中，通过离子注入掺杂硅膜。在另一示范性实施例中，在垂直方向（即垂直于衬底200的方向）上进行离子注入。在栅极电极212是多晶硅栅极电极时，可以在离子注入工艺期间对栅极电极212进行掺杂。栅极电极212充当掩模以防止离子注入步骤对三栅极晶体管的沟道区（未示出）掺杂。沟道区是半导体主体208中位于栅极电极212下方或被其围绕的部分。如果栅极电极212是金属电极，可以在离子注入过程期间使用电介质硬掩模阻挡掺杂。在其他示范性实施例中，可以使用其他示范性方法，例如固体源扩散，对半导体主体掺杂以形成源极和漏极扩展区。在另一示范性实施例中，源极和漏极区216和217包括形成于半导体主体207暴露表面上的半导体膜（未示出）以形成源极和漏极接触区域。在另一示范性实施例中，在源极-漏极区域中凹陷蚀刻鳍之后生长半导体膜（未示出），半导体膜将用于使沟道发生应变。一个范例是应变硅锗SiGe。另一个范例是应变碳化硅SiC。
在示范性实施例中，可以在形成源极/漏极区或源极/漏极扩展区之前在半导体主体207中形成“晕圈”区（未示出）。晕圈区是器件沟道区中形成的掺杂区，与器件的沟道区导电类型相同，但比其掺杂浓度稍高。可以通过利用大角度离子注入技术在栅极电极下方离子注入掺杂剂来形成晕圈区域。
接下来，如果需要，可以进一步处理衬底以形成额外的特征，例如重掺杂的源极/漏极接触区域、源极和漏极区上的沉积硅、以及栅极电极，也可以在栅极电极上形成源极/漏极接触。可以通过在鳍周围沉积金属并使其发生反应或使其不发生反应来形成源极/漏极接触。如果使沉积金属未反应，那么会移除不希望的区域中的金属。
在一个示范性实施例中，可以在栅极电极212的侧壁上形成电介质侧壁间隔体218（图2F）。可以利用侧壁间隔体218偏移重度源极/漏极接触注入，可用于在选择性硅沉积工艺期间隔离源极/漏极区域和栅极电极。可以通过毯式沉积保形介质膜在衬底200上方形成间隔体218，介质膜例如是，但不限于氮化硅、氧化硅、氮氧化硅或其组合。以保形的方式沉积形成间隔体218的介质膜，使得介质膜在诸如栅极电极212的侧壁的垂直表面上，以及在诸如半导体主体207顶部和栅极电极212顶部的水平表面上形成基本相等的高度。在一个示范性实施例中，介质膜是通过热壁低压化学气相沉积（LPCVD）工艺形成的氮化硅膜。介质膜的沉积厚度确定了所形成间隔体的宽度或厚度。在示范性实施例中，将介质膜形成为具有大约
Figure BDA00001672821700101
和大约之间的厚度。
接下来，对介质膜进行各向异性蚀刻，例如，等离子体蚀刻或反应离子蚀刻，以形成侧壁间隔体218，如图2F中所示。介质膜的各向异性蚀刻从诸如栅极电极212的顶部（以及着陆焊盘（未示出）的顶部（如果使用的话））的水平表面移除介质膜，留下与诸如栅极电极212的侧壁的垂直表面相邻的电介质侧壁间隔体。继续进行蚀刻充分长时间以从所有水平表面上移除介质膜。在示范性实施例中，利用过度蚀刻，使得半导体主体207的侧壁上的间隔体材料被移除，如图2F所示。如图2F所示，结果形成了沿栅极电极212侧壁延伸和与其相邻的侧壁间隔体218。侧壁间隔体218的高度被示为小于栅极电极212的高度。
接下来，如果需要，可以在半导体主体207的暴露表面上（以及着陆焊盘（未示出）上）形成半导体膜219，如图2G所示。此外，如果需要，可以在栅极电极212顶部形成半导体膜220。半导体膜220可以是单晶膜或多晶膜。在示范性实施例中，半导体膜219是外延（单晶）硅膜。在一个示范性实施例中，硅膜219由选择性沉积工艺形成，其中仅在包含硅的暴露区域上形成硅，例如在半导体主体207的暴露顶表面上和侧壁上。在选择性沉积工艺中，硅膜不会形成于电介质区域上，例如侧壁间隔体218上。在栅极电极212包括多晶硅膜时，半导体膜还会选择性地形成于栅极电极212的顶表面上，以形成硅膜220。在一个示范性实施例中，将硅膜220形成为具有大约
Figure BDA00001672821700103
和大约之间的厚度。硅膜可以是就地掺杂（即在沉积期间掺杂）或接下来通过例如离子注入或固体源扩散掺杂的。将硅膜掺杂成器件源极和漏极区期望的导电类型。在示范性实施例中，沉积的硅膜219和220是本征硅膜（即，不掺杂的硅膜）。沉积半导体膜219形成升高的源极和漏极区，改善了器件的寄生特性。
在一个示范性实施例中，如图2H中所示，利用垂直离子注入角度通过离子注入对沉积的硅膜219和220进行掺杂。离子注入工艺将沉积的硅膜219和位于下方的半导体主体207掺杂到介于大约1×1020原子/cm3以及大约1×1021原子/cm3之间的浓度，以形成源极接触区216和漏极接触区（图2H中未示出）。侧壁间隔体218偏移源极/漏极接触注入步骤并将尖端区域（未示出）界定为侧壁间隔体218下方的掺杂硅主体区域。于是，制造过程源极区216和漏极区217（图2H中未示出）的每个都包括尖端区域和接触区域。尖端区域（未示出）是位于侧壁间隔体218下方的半导体主体207的区域。接触区域是与侧壁间隔体218的外缘相邻的半导体主体207和沉积的硅膜219的区域。此外，在利用时，源极/漏极接触区域包括源极和漏极着陆焊盘（未示出）。
接下来，金属221以环绕构造形成于源极和漏极区上以及栅极电极212顶部。在一个示范性实施例中，在ILD层中，例如沉积的SiO2（未示出）中形成用于形成接触通孔的沟槽，使得源极和漏极区的顶部和侧壁暴露出来。然后利用CVD技术在源极和漏极区的暴露部分上沉积金属221。在另一示范性实施例中，然后利用ALD技术在源极和漏极区的暴露部分上形成金属221。利用像钨的金属填充通孔的剩余部分。利用化学机械抛光从通孔外部的区域移除钨和接触金属。在另一示范性实施例中，在通孔内部沉积金属并发生反应以形成不耗尽整个鳍的金属硅化物，然后利用通孔金属填充通孔，使用化学机械抛光从通孔外部移除金属。在另一示范性实施例中，可以通过对器件进行热处理在源极和漏极区的表面上与金属接触地形成硅化物。在一个示范性实施例中，形成硅化物，使其不耗尽整个源极区或整个漏极区，使得金属221和源极和漏极区之间的界面面积与鳍高成比例。然后例如通过化学蚀刻去除多余金属221。在使用Hi-K金属栅极的一个示范性实施例中，在栅极上不会形成硅化物。图3中的步骤305对应于根据这里公开的主题的实施例制造三栅极晶体管的这个部分。金属221可以由向源极和漏极区提供良好接触的材料形成，例如，但不限于钛、钨、镍、铜或钴，或接触电阻等于或小于NiSi的接触电阻的任何其他金属。金属221形成于源极和漏极区上以形成源极和漏极接触区，使得接触区有利地随着鳍高增大而增减。
对例示的实施例进行的以上描述，包括摘要中描述的内容，并非意在穷举或限制到公开的精确形式。尽管出于例示目的在这里描述了具体实施例和范例，但相关领域的技术人员将认识到，在这一说明书的范围之内各种等价修改是可能的。
可以考虑到以上详细描述做出这些修改。以下权利要求中使用的术语不应被解释为将范围限制到说明书和权利要求中公开的具体实施例。相反，这里公开的实施例范围要由以下权利要求决定，要根据权利要求解释的成熟原则来解释权利要求。

Claims (18)

1.一种半导体器件，包括：
衬底；以及
形成于所述衬底上的半导体主体，所述半导体主体包括源极区和漏极区，所述源极区和所述漏极区中的至少一个包括第一侧表面、第二侧表面和顶表面，所述第一侧表面与所述第二侧表面相对，
金属层，所述金属层形成于基本全部所述第一侧表面、基本全部所述第二侧表面以及所述源极区和所述漏极区中的所述至少一个的所述顶表面上。
2.根据权利要求1所述的半导体器件，其中所述金属层提供与基本所有所述第一和第二侧表面之间的接触表面，所述接触表面与所述半导体主体的高度成比例地缩放。
3.根据权利要求2所述的半导体器件，其中所述衬底包括绝缘衬底或体衬底。
4.根据权利要求3所述的半导体器件，其中所述金属层包括：钛、钨、镍、铜或钴或接触电阻等于或小于NiSi的接触电阻的任何其他金属，或其组合。
5.根据权利要求4所述的半导体器件，还包括：
栅极电介质层，所述栅极电介质层形成于所述第一侧表面、所述第二侧表面以及所述源极区和所述漏极区之间的所述半导体主体的所述顶表面上，以及
形成于所述栅极电介质层上的栅极电极。
6.根据权利要求1所述的半导体器件，还包括：
栅极电介质层，所述栅极电介质层形成于所述第一侧表面、所述第二侧表面以及所述源极区和所述漏极区之间的所述半导体主体的所述顶表面上，以及
形成于所述栅极电介质层上的栅极电极。
7.根据权利要求6所述的半导体器件，其中所述金属层提供与基本所有所述第一和第二侧表面之间的接触表面，所述接触表面与所述半导体主体的高度成比例地缩放。
8.根据权利要求7所述的半导体器件，其中所述金属层包括：钛、钨、镍、铜或钴或接触电阻等于或小于NiSi的接触电阻的任何其他金属，或其组合。
9.根据权利要求8所述的半导体器件，其中所述衬底包括绝缘衬底或体衬底。
10.一种形成半导体器件的方法，所述方法包括：
提供衬底；以及
在所述衬底上形成半导体主体，所述半导体主体包括源极区和漏极区，所述源极区和所述漏极区中的至少一个包括第一侧表面、第二侧表面和顶表面，所述第一侧表面与所述第二侧表面相对，以及
在基本全部所述第一侧表面、基本全部所述第二侧表面以及所述源极区和所述漏极区中的所述至少一个的所述顶表面上形成金属层。
11.根据权利要求10所述的方法，其中所述金属层提供与基本所有所述第一和第二侧表面之间的接触表面，所述接触表面与所述半导体主体的高度成比例地缩放。
12.根据权利要求11所述的方法，其中所述衬底包括绝缘衬底或体衬底。
13.根据权利要求12所述的方法，其中所述金属层包括：钛、钨、镍、铜或钴或接触电阻等于或小于NiSi的接触电阻的任何其他金属，或其组合。
14.根据权利要求13所述的方法，还包括：
在所述第一侧表面、所述第二侧表面以及所述源极区和所述漏极区之间的所述半导体主体的所述顶表面上形成栅极电介质层，以及
在所述栅极电介质层上形成栅极电极。
15.根据权利要求10所述的方法，还包括：
在所述第一侧表面、所述第二侧表面以及所述源极区和所述漏极区之间的所述半导体主体的所述顶表面上形成栅极电介质层，以及
在所述栅极电介质层上形成栅极电极。
16.根据权利要求15所述的方法，其中所述金属层提供与基本所有所述第一和第二侧表面之间的接触表面，所述接触表面与所述半导体主体的高度成比例地缩放。
17.根据权利要求16所述的方法，其中所述金属层包括：钛、钨、镍、铜或钴或接触电阻等于或小于NiSi的接触电阻的任何其他金属，或其组合。
18.根据权利要求17所述的方法，其中所述衬底包括绝缘衬底或体衬底。
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