CN103996709A - 用于在FinFET沟道中诱导应变的方法 - Google Patents
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Abstract
用于在FinFET沟道中诱导应变的方法。本发明公开了一种FinFET，其中位于鳍内的膨胀材料(通常是鳍半导体的氧化物)产生显著增大FinFET沟道内的电荷载流子迁移率的应变。该构思可以应用到p型或n型FinFET。对于p型FinFET，膨胀材料设置在源极区和漏极区的下方。对于n型FinFET，膨胀材料设置在沟道区的下方。膨胀材料可以与源极区和漏极区上的应变诱导外延或不与源极区和漏极区上的应变诱导外延一起使用，并且可以提供比单独使用应变诱导外延实现的应变更大的应变。
Description
技术领域
本发明涉及用于集成电路器件的FinFET和制造这些FinFET的方法
背景技术
半导体工业对更高的器件密度、更好的器件性能和更低的成本的追求推动了在更大利用垂直于衬底表面的空间意义上的三维集成电路晶体管的发展。这样的一种晶体管是多栅极场效应晶体管(也被称为MuGFET、三栅极FET、环绕栅极FET、pi-栅极FET、omega-栅极FET或FinFET)。本文所使用的名称“FinFET”是指所有的这些器件。FinFET是具有在从衬底表面延伸的半导体的鳍状结构中形成的沟道的场效应晶体管(FET)。这种沟道几何形状允许栅极环绕沟道的一侧或多侧和/或从其侧面作用于沟道。与更加传统的结构(其中单个平面将沟道与其栅极隔开)相比，这改善了对沟道的控制并且降低了短沟道效应。鳍状结构还允许沟道垂直延伸，增加了其横截面积并且在不增加晶体管的印迹的情况下允许更高的电流。
在不增加印迹的情况下允许晶体管支持较高的电流的另一种方法是在沟道中诱导应变。压缩应变增大了p型金属氧化物半导体场效应晶体管(pMOS)沟道中的电荷载流子迁移率，以及拉伸应变增大了n型金属氧化物半导体场效应晶体管(nMOS)中的电荷载流子迁移率。通常通过在邻近沟道的源极区和漏极区中形成沟槽并且在沟槽内外延生长具有不同于沟道的晶格常数的半导体来诱导沟道应变。SiGe比Si具有更大的晶格常数，并且SiGe可以生长在源极区和漏极区中以诱导用于基于硅的pMOS器件的压缩应变。SiP或SiC比硅具有更小的晶格常数，并且可以生长在源极区和漏极区中以诱导用于基于硅的nMOS器件的拉伸应变。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种集成电路器件，包括：p型FinFET，具有源极、漏极和沟道；以及膨胀材料，位于所述源极和所述漏极的下方，所述膨胀材料在所述沟道内引起压缩应变，所述压缩应变显著增大所述沟道内的电荷载流子迁移率。
在所述的器件中，所述FinFET包括半导体鳍；以及所述膨胀材料是形成部分所述鳍的半导体材料的氧化形式。在上述器件中，所述沟道包括第一半导体材料；以及所述膨胀材料是第二半导体材料的氧化形式，所述第二半导体材料具有不同于所述第一半导体材料的组成。在上述器件中，所述第一半导体材料是硅；以及所述第二半导体材料是SiGe。
在所述的器件中，所述FinFET包括半导体鳍；所述鳍在所述源极区和所述漏极区中被部分地但不是全部地底切，由此所述鳍的下部在两个相对侧上具有凹陷，并且部分所述鳍悬于所述凹陷上方；以及所述膨胀材料占据所述凹陷。
所述的器件进一步包括：n型FinFET，具有源极、漏极和沟道；以及膨胀材料，位于所述n型FinFET的沟道的下方，所述膨胀材料在所述沟道内引起拉伸应变，所述拉伸应变显著增大所述n型FinFET沟道内的电荷载流子迁移率。在一个实施例中，在上述器件中，所述n型FinFET包括半导体鳍；所述n型FinFET的鳍在所述沟道区中被部分地但不是全部地底切，由此所述n型FinFET的鳍的下部在两个相对侧上具有凹陷，并且部分所述n型FinFET的鳍悬于这些凹陷上方；以及所述膨胀材料占据所述n型FinFET鳍的凹陷。在另一个实施例中，在上述器件中，所述n型FinFET包括半导体鳍；所述n型FinFET的鳍在其沟道区中被底切；以及所述膨胀材料占据所述n型FinFET被底切的区域。
根据本发明的另一方面，提供了一种集成电路器件，包括：n型FinFET，具有源极、漏极和沟道；以及膨胀材料，位于所述沟道的下方，所述膨胀材料在所述沟道内引起拉伸应变，所述拉伸应变显著增大所述沟道内的电荷载流子迁移率。
在所述的器件中，所述FinFET包括半导体鳍；所述鳍在所述沟道区中被部分地但不是完全地底切，由此所述鳍的下部在两个相对侧上具有凹陷，并且部分所述鳍悬于所述凹陷上方；以及所述膨胀材料占据所述凹陷。
在所述的器件中，所述鳍包括不同的第一半导体材料层和第二半导体材料层；所述沟道包括第一半导体材料；以及所述膨胀材料是第二半导体材料的氧化形式。
在所述的器件中，所述第一半导体材料是硅；以及所述第二半导体材料是SiGe。
根据本发明的又一方面，提供了一种在FinFET的沟道内诱导应变的方法，包括：沿着鳍的整个长度掩蔽所述鳍的上部并且沿着鳍长度的第一部分掩蔽所述鳍的下部，所述鳍长度的第一部分小于所述鳍的整个长度，由此沿着所述鳍长度的第二部分暴露所述鳍的下部；以及氧化暴露的鳍以使所述鳍位于所述鳍长度的第二部分内且位于所述鳍的上部下方的一部分内的材料产生膨胀，所述氧化和所述膨胀进行直至在所述鳍的沟道中引起应变的程度，所述应变足以引起所述沟道内的电荷载流子迁移率显著增大。
在所述的方法中，所述FinFET是p型；以及所述鳍长度的第二部分位于所述鳍长度对应于所述FinFET的源极区和漏极区的一部分内。
在所述的方法中，所述FinFET是n型；以及所述鳍长度的第二部分位于所述鳍长度对应于所述沟道的一部分内。
在所述的方法中，在被所述鳍的宽度分开的所述鳍的两侧上，沿着所述鳍长度的第二部分，掩蔽使所述鳍的下部暴露；以及氧化使得区域中的膨胀穿透所述鳍宽度的15％至100％。在上述方法中，膨胀区域没有穿透所述鳍宽度。
在所述的方法中，所述掩蔽包括：在所述鳍上方沉积第一介电材料层；平坦化所述鳍和第一介电层；使所述第一介电层凹陷以暴露所述鳍的上部而不暴露所述鳍的下部；在所述鳍的上部上方形成掩模；以及进一步使所述第一介电层凹陷以暴露所述鳍的下部。在一个实施例中，上述方法进一步包括：在所述鳍上方形成伪栅极；以及在采用所述伪栅极掩蔽所述鳍的沟道部分的情况下实施氧化；其中，所述FinFET是p型。在另一个实施例中，上述方法进一步包括：在所述鳍上方形成伪栅极；在所述鳍上方形成第二介电层；平坦化所述第二介电层和所述伪栅极；去除所述伪栅极；以及在采用所述第二介电层掩蔽所述鳍的源极区和漏极区的情况下实施氧化；其中，所述FinFET是n型。
附图说明
图1示出根据本发明提供的一个实施例的示例p型FinFET。
图2是沿平面35获得的图1中示出的示例的截面图，示出根据一个实施例由示例p型FinFET中的膨胀材料引起的应力和应变。
图3是沿平面35获得的图2中示出的示例的截面图，示出根据一个实施例由本发明提供的示例n型FinFET。
图4示出根据一个实施例由示例n型FinFET中的膨胀材料引起的应力和应变。
图5是根据本发明提供的一个实施例的示例工艺的流程图。
图6是根据本发明提供的一个实施例形成鳍的可选方法的流程图。
图7-图31示出根据一个实施例通过示例工艺制造的p型和n型FinFET。
具体实施方式
本发明提供了集成电路器件，其中FinFET鳍内的膨胀材料(通常为氧化物)产生了显著增大FinFET沟道内的电荷载流子迁移率的应变。该构思可以应用到p型或n型FinFET。对于p型FinFET，在源极和漏极区下方设置膨胀材料。对于n型FinFET，在沟道区下方设置膨胀材料。膨胀材料可以与源极区和漏极区上的应变诱导外延或不与源极区和漏极区上的应变诱导外延一起使用，并且可以提供比单独使用应变诱导外延实现的应变更大的应变。
对固体材料施加应力必定产生应变。应力引起的应变在沟道内某一点的任何一个方向上达到至少0.5GPa通常足以显著增大电荷载流子迁移率，前提条件是应变对p型FinFET是压缩应变而对n型FinFET是拉伸应变。这些应力大致相当于0.5％的原子平面之间的距离改变，可以使用高分辨透射电子显微镜(TEM)来测定该距离。
图1提供了根据一个实施例的本发明所提供的p型FinFET10的一个实例。图3提供了根据一个实施例的n型FinFET20的一个实例。这两个实例包括许多相同的元件。除了提到的区别之外，对包括在p型FinFET10中的元件的描述通常适用于n型FinFET20的相似编号的元件。单个集成电路器件可以包括许多个一种类型或两种类型的FinFET。在一个实施例中，集成电路器件包括p型FinFET10和n型FinFET20，它们都具有本文所描述的应变诱导膨胀材料。
FinFET10包括位于半导体21上的半导体鳍29。鳍29包括位于一端的源极区33、位于另一端的漏极区39、和位于中间的沟道区45。这些区域都位于鳍29的上部44中。栅极42环绕沟道区45。图1包括剖视图(cutaway)37，其中从视图中去除栅极42和间隔件31以显示鳍29的部分沟道区45。栅极42包括介电层43和导电层41。间隔件31形成在栅极42的两侧上。
在鳍29的下部46中的区域27内设置膨胀材料25。鳍29的上部44悬于区域27之上。在p型FinFET10中，在鳍29的源极区33和漏极区39的下方设置膨胀材料25，而不在沟道区45下方设置膨胀材料。如图3所示，对n型FinFET20来说，情况正好相反，在沟道区45下方而不是在源极区33或漏极区39的下方设置膨胀材料25。
图2示出由p型FinFET10的源极区33和漏极区39下方的膨胀材料25引起的应力49和应力引起的应变47。p型FinFET10通常是类似元件阵列中的一个元件，这是应力49的方向在图2中提供的视图的左侧限和右侧限变为垂直的原因。应力引起的应变47在p型FinFET10的沟道区45中是压缩应变。
图4示出根据一个实施例由n型FinFET20的沟道区45下方的膨胀材料25引起的应力49和应力引起的应变47。由n型FinFET20中的膨胀材料25产生的应力49向上到沟道区45中并且向外。通过沟道区45的向上变形(未示出)部分地减轻了向上的应力。整体效果是在n型FinFET20的沟道区45中的应变47是拉伸应变。
膨胀材料是在其放置后经历化学转变的一种材料，化学转变引起膨胀。可以通过其对周围结构的物理效应和通过与已发生膨胀的材料一致的化学组成来鉴定集成电路器件结构中的膨胀材料。通常，在一个实施例中，膨胀材料是半导体的氧化形式，并且化学转变是氧化反应。
本发明还提供了一种在FinFET的沟道中诱导应变的方法。沿着整个鳍长度掩蔽鳍的上部。也可以仅沿着鳍长度的第一部分掩蔽鳍的下部，该第一部分的长度小于整个鳍长度。沿着鳍长度的第二部分使鳍的下部暴露出来。氧化暴露的鳍。氧化使位于鳍长度的第二部分内和鳍的上部下方的一部分鳍内的材料产生膨胀。氧化和氧化引起的膨胀进行到在沟道中引起应变的程度，该应变足以引起沟道内的电荷载流子迁移率显著增大。
图5是可以用于形成在pMOS区中具有p型FinFET10和在nMOS区中具有n型FinFET20的集成电路器件的示例工艺100的流程图。工艺100中生产p型FinFET10的部分可以与工艺100中生产n型FinFET20的部分分开使用。然而，生产p型FinFET10的许多操作与生产n型FinFET20的操作相同。在以下的描述中，除了作为可选的备选或者所提到的p型FinFET和n型FinFET的处理之间的区别之外，关于如何形成p型FinFET10所示出的操作也适用于形成n型FinFET20。
工艺100开始于形成鳍29的一系列操作110。第一操作111是提供和制备半导体21。制备半导体21可以包括掺杂以提供分别用于p型FinFET10和n型FinFET20的半导体21的单独的n掺杂区和p掺杂区。
半导体21可以具有任何合适的组成。可能是合适的半导体的实例包括但不限于Si、Ge、SiC、GaAs、GaAlAs、InP、GaN或者其他II-V族化合物半导体和SiGe。可以在任何合适的衬底上提供半导体衬底21。合适的衬底可以是例如单晶半导体晶圆或者绝缘体上半导体(SOI)结构。
操作112在半导体21上方形成硬掩模51。操作113是根据所期望的用于鳍29的位置和尺寸来图案化掩模51。根据一个实施例，所得到的结构通过图7示出。可以通过任何合适的工艺来完成图案化，但是通常包括光刻和蚀刻。操作114是蚀刻半导体21以根据掩模51的图案形成鳍29(如图8所示)。操作115在鳍29的上方和周围沉积场氧化物23的层。操作116平坦化场氧化物23至掩模51的高度，由此鳍29被包在场氧化物23内(如图9所示)。可以通过任何合适的工艺来完成平坦化。平坦化工艺通常为化学机械抛光(CMP)。
工艺110可以紧接着继续进行一系列操作120，操作120形成覆盖鳍29的上部44的掩模56。可选地，也可以采取其他操作以提供包含具有不同组成的多层的鳍29。图6提供了用于提供具有多层的鳍29的可选鳍形成工艺210的流程图。根据一个实施例，示例工艺210是HARP(高纵横比)外延工艺，其中去除鳍29的上部并且用不同组成的材料来替代。
图6的工艺210从操作216平坦化开始不同于工艺110。在工艺210的情况下，进行平坦化216以去除硬掩模51从而产生图10示出的结构。然后在操作217中蚀刻掉部分鳍29以降低鳍29的高度并在场氧化物23中提供空隙52(如图11所示)。
操作218形成第一层29A，其大致对应于鳍29的下部46。通过图12示出所得到的结构。操作219形成第二层29B，其大致对应于鳍29的上部44。通过图13示出所得到的结构。可以通过任何合适的工艺形成层29A和29B，但是通常通过外延生长来形成以提供鳍29的晶体结构的连续性。
形成层29A使其具有与半导体21和上层29B不同的组成。可以选择组成以促进膨胀。在一些实施例中，选择层29A的组成以使其具有比上层29B更高的氧化速率从而允许氧化在相对较低的温度下进行。例如，层29A可以是SiGe，而上层29B是Si。SiGe比Si的氧化快10倍以上。在一些实施例中，选择层29A的组成以使其具有比半导体21更高的氧化速率。可以分别确定用于n型和p型FinFET的组成。可以掩蔽半导体21的nMOS区，而在半导体的pMOS区中生长层29A和层29B中的一层或两层，反之亦然。
工艺210继续进行到操作220，平坦化，诸如化学机械抛光。在CMP之后，蚀刻工艺可以用于形成图14所示的凹槽32。然后采用操作221形成如图15所示的硬掩模层55，接着进行操作222平坦化以去除除了填充凹槽32的部分之外的硬掩模层55。除了鳍29的组成不同之外，所得到的结构(图16所示)与图9所示的结构基本上相同。
图5的工艺100继续进行到一系列操作120，操作120在鳍29的上部44上方形成掩模。操作121是蚀刻，使场氧化物23凹陷以暴露鳍29的上部44而使场氧化物23保留在鳍29的下部46的高度处。当鳍29具有分层组成时，使场氧化物23凹陷至与层29A和层29B之间的接合处大致相同的高度(如图17所示)。然后操作122形成覆盖鳍29的上部44的两侧的掩模56(如图18所示)。可以通过任何合适的工艺形成掩模56。合适的工艺可以是以其他方式用于形成间隔件的工艺，例如覆盖式沉积间隔件材料，接着进行各向异性蚀刻。掩模56可以具有任何合适的组成，但通常是氮化物，例如SiON。
在形成掩模56之后，操作123进一步使场氧化物23凹陷以暴露鳍29的下部46(如图19所示)。操作124在鳍29的暴露部分上方形成薄氧化物层57(也如图19所示)。薄氧化物层57诸如当随后在栅极置换工艺中去除伪栅极时通过提供蚀刻终止层来保护鳍29。氧化物层57太薄以至于在鳍29的沟道区45中产生显著的应变。
工艺100继续进行到一系列操作130，操作130在鳍29的沟道区45上方形成伪栅极61。操作131形成伪栅极堆叠件。伪栅极堆叠件包括牺牲材料和可选的一个或多个其他层。其他层可以包括界面层、蚀刻终止层和/或介电层。如果不需要具有应变诱导膨胀材料25的n型FinFET20，伪栅极61可以是功能栅极42或者包括将形成部分功能栅极42的一个或多个层，诸如介电层43。牺牲材料通常是多晶硅，但是可以使用任何合适的材料。操作132平坦化伪栅极堆叠件61，操作133在伪栅极堆叠件61上方形成掩模层59以提供图20所示的结构。操作134图案化伪栅极堆叠件61以形成图21所示的结构。
操作134形成间隔件31(如图22所示)。可以使用任何合适的间隔件形成工艺。还在位于源极区33和漏极区39中的鳍29的两侧上沉积间隔件材料。图22将此示为掩模56的延伸，但是掩模56和间隔件31可以由不同的材料形成。
图5的工艺100继续进行至一系列操作140，通过操作140在p型FinFET10的源极区33和漏极区39下方形成膨胀材料25。在这些位置的膨胀材料不期望用于n型FinFET20。因此，操作141掩蔽半导体21的任何nMOS区。操作142是第三氧化物凹陷以暴露位于被间隔件材料掩蔽的区域下方的鳍29(如图22A所示)。如果这种又一氧化物凹陷是期望用于n型FinFET20，那么可以在操作141之前执行操作142。操作143通过氧化将鳍29的暴露材料转化成膨胀材料25。通过伪栅极61和间隔件31来掩蔽鳍29的沟道区45。通过掩模55和56来保护鳍29的上部44。仅在鳍29的下部46中且仅在鳍29的源极区33和漏极区39下方形成膨胀材料25。
操作143是氧化，将鳍29的半导体转化为氧化形式，其是膨胀材料25(如图23所示)。膨胀材料25比其还原态具有更大的体积。鳍29主体内的这种材料的膨胀产生了应力和应变。沿着鳍29的厚度的合适部分进行氧化。为了在沟道区45中提供可观的应变，鳍29中形成膨胀材料25的区域27通常穿透鳍29的至少15％的厚度。区域27可以被看作是鳍29的半导体中的凹陷，该凹陷使鳍29的上部悬空并且填充有膨胀(氧化物)材料。在一个实施例中，沿着鳍29的整个厚度进行氧化，由此使位于鳍29的两侧上的区域27完全底切鳍29的源极区33和漏极区39。然而，在另一实施例中，沿着小于鳍29的厚度的100％的途径进行氧化，由此沿着源极区33和漏极区39的整个长度的鳍29的上部44保持刚性连接至下方的半导体21。区域27的高度通常在5nm至10nm的范围内。
工艺100继续进行到一系列操作150，操作150通过外延生长来增加可用于源极和漏极接触件的区域。操作151从鳍29的源极区33和漏极区39去除硬掩模55和56(如图24所示)。操作151和152可以合并在去除氮化物覆盖层和一些源极和漏极半导体的单个蚀刻步骤中。在通过氧化产生的膨胀区25上方保留一些半导体材料。操作152通常保留至少10nm厚度的上部鳍44。
操作153是在p型FinFET10的源极区33和漏极区39上外延生长半导体63以提供如图25所示的结构。当已形成凹槽65时，通常选择晶格常数大于沟道区45的半导体的晶格常数的半导体63。例如，当沟道区45是硅时，半导体63可以是SiGe。
操作154在n型FinFET20的源极区33和漏极区39上外延生长半导体63。当已形成凹槽65时，通常选择晶格常数小于沟道区45的半导体的晶格常数的半导体63用于nMOS区。例如，当沟道区是硅时，半导体63可以是用于nMOS区的SiP或者SiC。当不使用源极区33和漏极区39中的外延生长在沟道区45中产生额外的应力时，可以合并操作153和154。
操作155沉积另一场氧化物23。操作157平坦化氧化物以产生如图26所示的结构。另一场氧化物23提供了用于在后续步骤中形成掩模层的水平面。
工艺100继续进行至一系列操作160，通过操作160在n型FinFET20的沟道区45下方形成膨胀材料25。位于这些位置的膨胀材料不期望用于p型FinFET10。因此，操作161掩蔽半导体21的任何pMOS区。操作162在nMOS区中去除伪栅极堆叠件61以产生如图27所示的结构。图28是该同一结构的侧视图。
操作163通过氧化将鳍29的暴露材料转化为膨胀材料25。对于操作163来说，通过场氧化物23和间隔件45来掩蔽鳍29的源极区33和漏极区39。通过掩模55和56来保护鳍29的上部44。仅在鳍29的下部46中且仅在沟道区45的下方形成膨胀材料25。图29示出所得到的结构。关于区域27的厚度和高度的描述与用于pMOS区域的相同，但是可以分别选择用于pMOS区和nMOS区的这些参数的具体值，尤其是所形成的膨胀材料25的厚度。
工艺100继续进行至一系列操作170，操作170完成栅极置换工艺。操作171从n型FinFET20的沟道区45去除掩模55和56(如图30所示)。然后形成置换栅极以产生图31所示的结构。这与图3以透视图示出的结构相同。图3的视图省略了场氧化物23的上部或者外延生长的半导体63从而为下面的结构提供更好的视图。在操作173之后得到图1的结构。应该理解，通常可以在工艺100所示出的操作之前、期间和之后实施其他工艺以完成器件形成。
计算机模拟和试验显示，通过工艺100生产的FinFET10在沟道区45中表现出2GPa的应力，产生4％的线性变形。在没有膨胀材料25的情况下不能达到0.95GPa以上的应力。在本发明的大多数实施例中，应力大于1.0GPa。在本发明的一些实施例中，应力大于2.0GPa。
场氧化物23可以由任何合适的电介质形成并且可以包括具有不同电介质的多个层。用于场氧化物23的合适的电介质可以是例如自原硅酸四乙酯(TEOS)或者硅烷衍生的氧化硅。在一些实施例中，场氧化物23是低k介电材料。低k介电材料的实例包括含氟氧化硅、硅氧烷SOG(旋涂玻璃)和聚酰亚胺。
介电层43可以由任何合适的电介质形成并且可以包括具有不同电介质的多个层。可以使用SiO2。在一些实施例中，介电层43是高k介电层。高k电介质的导电率是二氧化硅的导电率的至少5倍。高k电介质的实例包括基于铪的材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和HfO2-Al2O3合金。高k电介质的其他实例包括但不限于ZrO2、Ta2O5、Al2O3、Y2O3、La2O3和SrTiO3。
导电层41还可以由任何合适的材料形成并且可以包括具有不同材料的多个层。在一些实施例中，尤其是在使用高k电介质的实施例中，导电层41是一层或多层金属层。金属层41通常包括Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN和MoON中的至少一层。用于导电金属层的材料的其他实例包括钌、钯、铂、钴、镍、铪、锆、钛、钽、铝、导电碳化物、导电氧化物、和这些金属的合金。
本文公开了一种集成电路器件，其中膨胀材料(通常为氧化物)形成在p型FinFET10的源极区33和漏极区39下方。该器件采用以这样的方式设置的膨胀材料，并且该膨胀材料膨胀的程度为其对沟道区施加应力至显著增大沟道区45内的电荷载流子迁移率的程度。
本文公开了一种集成电路器件，其中膨胀材料形成在n型FinFET20的沟道区45的下方。该器件采用以这样的方式设置的膨胀材料，并且该膨胀材料膨胀的程度为其对沟道区施加应力至显著增大沟道区45内的电荷载流子迁移率的程度。
本文公开了根据上述任何一个实施例集成电路的制造工艺。掩蔽鳍29的上部44。还掩蔽鳍29的下部46，但是只沿着鳍长度的一部分从而使一些区域中的下部46暴露。然后氧化暴露的鳍29，氧化导致鳍29内的材料的一部分25膨胀并且对周围区域(包括鳍29的沟道区45)施加应力。氧化和膨胀进行直至在沟道区45内引起应变的程度，应变的量足以引起沟道区45内的电荷载流子迁移率显著增大。
就某些构思、部件和特征示出和/或描述了通过以下权利要求描绘的发明。虽然可以仅参照若干构思或实例中的一个或者以广义和狭义公开具体的部件或特征，广义或狭义概念的这些部件或特征可以与广义或狭义概念的一个或多个其他部件或特征组合，这种组合会被本领域技术人员视为合乎逻辑的。而且，这样的说明书可以描述一个以上的发明，并且以下的权利要求书不必涵盖本文所描述的每一个构思、方面、实施例或实例。
Claims (10)
1.一种集成电路器件，包括：
p型FinFET，具有源极、漏极和沟道；以及
膨胀材料，位于所述源极和所述漏极的下方，所述膨胀材料在所述沟道内引起压缩应变，所述压缩应变显著增大所述沟道内的电荷载流子迁移率。
2.根据权利要求1所述的器件，其中，
所述FinFET包括半导体鳍；以及
所述膨胀材料是形成部分所述鳍的半导体材料的氧化形式。
3.根据权利要求2所述的器件，其中，
所述沟道包括第一半导体材料；以及
所述膨胀材料是第二半导体材料的氧化形式，所述第二半导体材料具有不同于所述第一半导体材料的组成。
4.根据权利要求3所述的器件，其中，
所述第一半导体材料是硅；以及
所述第二半导体材料是SiGe。
5.根据权利要求1所述的器件，其中，
所述FinFET包括半导体鳍；
所述鳍在所述源极区和所述漏极区中被部分地但不是全部地底切，由此所述鳍的下部在两个相对侧上具有凹陷，并且部分所述鳍悬于所述凹陷上方；以及
所述膨胀材料占据所述凹陷。
6.根据权利要求1所述的器件，进一步包括：
n型FinFET，具有源极、漏极和沟道；以及
膨胀材料，位于所述n型FinFET的沟道的下方，所述膨胀材料在所述沟道内引起拉伸应变，所述拉伸应变显著增大所述n型FinFET沟道内的电荷载流子迁移率。
7.根据权利要求6所述的器件，其中，
所述n型FinFET包括半导体鳍；
所述n型FinFET的鳍在所述沟道区中被部分地但不是全部地底切，由此所述n型FinFET的鳍的下部在两个相对侧上具有凹陷，并且部分所述n型FinFET的鳍悬于这些凹陷上方；以及
所述膨胀材料占据所述n型FinFET鳍的凹陷。
8.根据权利要求6所述的器件，其中：
所述n型FinFET包括半导体鳍；
所述n型FinFET的鳍在其沟道区中被底切；以及
所述膨胀材料占据所述n型FinFET被底切的区域。
9.一种集成电路器件，包括：
n型FinFET，具有源极、漏极和沟道；以及
膨胀材料，位于所述沟道的下方，所述膨胀材料在所述沟道内引起拉伸应变，所述拉伸应变显著增大所述沟道内的电荷载流子迁移率。
10.一种在FinFET的沟道内诱导应变的方法，包括：
沿着鳍的整个长度掩蔽所述鳍的上部并且沿着鳍长度的第一部分掩蔽所述鳍的下部，所述鳍长度的第一部分小于所述鳍的整个长度，由此沿着所述鳍长度的第二部分暴露所述鳍的下部；以及
氧化暴露的鳍以使所述鳍位于所述鳍长度的第二部分内且位于所述鳍的上部下方的一部分内的材料产生膨胀，所述氧化和所述膨胀进行直至在所述鳍的沟道中引起应变的程度，所述应变足以引起所述沟道内的电荷载流子迁移率显著增大。
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