KR101808915B1 - 핀 구조물을 포함하는 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 FET 디바이스는 버퍼 구조물 및 핀 구조물을 포함한다. 버퍼 구조물은 핀 형상을 가지며, 기판 위에 배치되고 제1 방향을 따라 연장된다. 핀 구조물은 FET 디바이스의 채널 영역을 포함하며, 상기 버퍼 구조물 상에 배치되며 제1 방향을 따라 연장된다. 제1 방향에 수직인 제2 방향에 따른 버퍼 구조물의 폭은, 버퍼 구조물과 핀 구조물 사이의 인터페이스에서 측정되는 제2 방향에 따른 핀 구조물의 폭보다 더 크다.

Description

핀 구조물을 포함하는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING FIN STRUCTURES AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 집적 회로에 관한 것으로, 보다 상세하게는, 핀 구조물을 갖는 반도체 디바이스 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 높은 디바이스 밀도, 높은 성능, 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제 모두의 과제는 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)와 같은 입체적인 설계의 개발을 야기하였다. Fin FET 디바이스는 통상적으로 높은 애스펙트비를 갖는 반도체 핀을 포함하고, 반도체 핀에 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성된다.
더욱 빠르고, 더욱 신뢰성 있으며, 더욱 양호하게 제어되는 반도체 트랜지스터 디바이스를 생성하기 위해 채널 및 소스/드레인 영역의 증가된 표면 구역의 장점을 이용하여, 게이트가 핀 디바이스의 측면 위에 그리고 측면을 따라 (예컨대, 래핑) 형성된다. Fin FET 디바이스에서, 핀 구조물의 상위 부분은 채널의 역할을 하고, 핀 구조물의 하위 부분은 웰(well)의 역할을 한다. 일부 Fin FET에서, 핀 구조물은 채널 층에서의 캐리어 이동도를 증가시키기 위하여 채널 층에 적절한 스트레스를 제공하는 버퍼층을 포함할 수도 있다.
본 개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법은 기판 위에 버퍼 구조물을 형성하는 단계를 포함한다. 버퍼 구조물은 핀-형상을 가지며 제1 방향을 따라서 연장된다. 버퍼 구조물은 기판과는 상이한 격자 상수를 가진다. 핀-형상 버퍼 구조물을 형성한 이후에, 핀 구조물은 핀-형상 버퍼 구조물의 상부 표면 위에 형성된다. 제1 방향에 수직한 제2 방향에 따른 버퍼 구조물의 폭은, 버퍼 구조물과 핀 구조물 사이의 인터페이스에서 측정되는 제2 방향에 따른 핀 구조물의 폭보다 더 크며, 여기서 버퍼 구조물의 상부 표면은 핀 구조물의 하부(bottom)와 접촉한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법은, 기판 위에 복수의 버퍼 구조물을 형성하는 단계를 포함한다. 버퍼 구조물은 핀-형상을 가지며, 제1 방향을 따라 연장되며, 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배치된다. 버퍼 구조물은 기판과는 상이한 격자 상수를 가진다. 핀 형상의 버퍼 구조물을 형성한 이후에, 핀 구조물은 핀 형상의 버퍼 구조물들 중 대응하는 하나의 구조물의 상위 표면 위에 형성된다.
본 개시의 다른 양태에 따르면, 반도체 FET 디바이스는 버퍼 구조물 및 핀 구조물을 포함한다. 버퍼 구조물은 핀 형상을 가지며, 이 버퍼 구조물은 기판 위에 배치되며 제1 방향에 따라서 연장된다. 핀 구조물은 FET 디바이스의 채널 영역을 포함하며, 이러한 핀 구조물은 버퍼 구조물 상에 배치되며 제1 방향을 따라서 연장된다. 제1 방향에 수직인 제2 방향을 따른 버퍼 구조물의 폭은, 버퍼 구조물과 핀 구조물 사이의 인터페이스에서 측정되는 제2 방향에 따른 핀 구조물의 폭보다 더 크다. 버퍼 구조물의 상부 표면은 인터페이스에서 핀 구조물의 하부와 접촉한다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수도 있다.
도 1a는 본 개시의 일 실시형태에 따른 핀 구조물을 가진 반도체 FET 디바이스(Fin FET)의 예시적인 사시도이다. 도 1b 내지 도 1d는 본 개시의 일부 실시형태들에 따른 Fin FET 디바이스의 예시적인 평면도이다.
도 2 내지 도 13은 본 개시의 일 실시형태에 따라서 Fin FET 디바이스를 제조하기 위한 예시적인 순차적 프로세스들을 나타낸다.
도 14 내지 도 26은 본 개시의 다른 실시형태에 따라서 Fin FET 디바이스를 제조하기 위한 예시적인 순차적 프로세스들을 나타낸다.
본 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지는 아니다.
또한, "아래의", "아래쪽의", "하부의", "위의", "상부의" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향) 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다. 또한, “구성되는”이라는 용어는 “구비하는” 또는 “이루어지는”것 중 어느 하나를 의미할 수도 있다.
도 1a는 본 개시의 일 실시형태에 따른 버퍼 구조물 위에 형성된 핀 구조물을 가진 반도체 FET 디바이스(Fin FET)의 예시적인 사시도이다. 이들 도면에서, 일부 층/특징부는 간략화를 위하여 생략된다.
Fin FET 디바이스(1)는, 다른 특징부들 중에서, 기판(2), 버퍼 구조물로서 기능하는 제1 에피택셜 층(3), Fin FET 디바이스(1)의 채널 층으로서 기능하며 버퍼 구조물(3) 위에 배치되는 핀 구조물(5), 분리 절연층(6) 및 게이트 구조물(7)을 포함한다.
도 1a에 있어서, 하나의 핀 구조물(5)은 기판(2) 위에 배치된다. 그러나, 핀 구조물의 개수는 한 개로 제한되지 않는다. 핀 구조물(및 제1 에피택셜 층(3))의 개수는 2개 이상일 수도 있다. 또한, 패터닝 프로세스들에서의 패턴 충실도를 개선시키기 위하여, 하나 이상의 더미 핀 구조물들은 핀 구조물(5)의 양 측부에 인접하게 배치될 수도 있다.
제1 에피택셜 층(3)은 기판(2)과 핀 구조물(5) 사이의 격자 부정합에 의해 야기되는 스트레인을 완화시키고, 핀 구조물(5)에 적절한 스트레스를 인가하기 위한 버퍼 구조물로서 기능한다. 버퍼 구조물(3)은 또한 기판(2)과는 상이한 격자 상수를 가진다. 일부 실시형태들에 있어서, 배리어 층으로서 기능하는 제2 에피택셜 층(4)은 제1 에피택셜(버퍼) 층(3)과 핀 구조물(5) 사이에 배치돌 수도 있다.
본 개시에 있어서, 버퍼 구조물(3)은 핀 구조물(5)과 동일한 방향(Y 방향)으로 연장되는 핀과 같은 구조물을 가진다. 핀과 같은 구조물은 핀 구조물, 직사각형 평행 파이프 형상, 스트라이프 형상 또는 길고 얇은 필러 형상을 포함한다. 도 1a에 도시된 바와 같이, 버퍼 구조물(3)의 측부 표면과 상부 표면의 일부는 분리 절연 층(6)에 의해 덮여진다.
이와 관련하여, 버퍼 구조물(3)은 기판(2)의 전체 표면 위에 형성된 균일한 블랭킷 층 위에서 구별되어야 한다. 본 개시에 있어서, 복수의 개별 버퍼 구조물(3)은, 본 개시의 일 실시형태에 따른 Fin FET 디바이스의 예시적인 평면도인 도 1b에 도시된 바와 같이, 기판(2) 위에 배치된다. 기판(2)의 전체 표면 위에 균일한 블랭킷 층이 형성되면, 격자 변위와 같은 많은 결함(예컨대, 1 x 103 ㎝- 3 보다 더 큼)은, 기판과 버퍼 구조물 사이의 격자 부정합으로 인하여 블랭킷 층 내에 유도된다. 특히, 블랭킷 층의 두께가 클 때, 더 많은 결합들이 유도될 수도 있다. 이와 반대로, 본 실시형태에 있어서, 핀과 같은 구조물을 가지는 복수의 개별 버퍼 구조물(3)은 기판(2) 위에 배치되며, 버퍼 구조물의 각각 내에 포함되는 결함들은, 일부 실시형태들에 있어서, 1 x 103 cm-3 미만으로 감소될 수 있고, 1 x 102 cm-3 미만으로 감소될 수도 있다. 다른 실시형태에 있어서, 버퍼 구조물은 실질적으로 결함이 없다.
도 1a에 도시된 바와 같이, 하나의 핀 구조물(5)은 Y 방향을 따라서 하나의 버퍼 구조물(3) 위에 배치된다. Y 방향을 따른 하나의 버퍼 구조물 위에 배치된 핀 구조물들의 개수는 한 개로 제한되지 않고, 하나 이상의 핀 구조물(5)이 도 1c에 도시된 바와 같이 Y 방향을 따라 버퍼 구조물(3) 위에 배치될 수도 있다. 즉, 핀 구조물(5)은 Y 방향을 따라 복수의 핀 구조물로 분할되며, 이는 Y 방향을 따라서 정렬된다. 도 1a에 있어서, X 방향을 따라 하나의 버퍼 구조물(3) 위에 배치된 핀 구조물들의 개수는 또한 한 개이다. 그러나, X 방향을 따른 하나의 버퍼 구조물 위에 배치된 핀 구조물의 개수는 한 개로 제한되지 않고, 하나 보다 더 많은 핀 구조물(5)이, 도 1d에 도시된 바와 같이, X 방향을 따라서 버퍼 구조물(3) 위에 배치될 수도 있다. 즉, 복수의 핀 구조물(5)은 X 방향으로 서로 평행하게 배치된다. 그러나, 이러한 경우에 있어서, X 방향으로의 버퍼 구조물의 폭은 커지게 되며, 버퍼 구조물(3) 내에 결함들을 발생시킬 수도 있다.
본 개시의 일부 실시형태들에 있어서, 버퍼 구조물(3)의 폭(W1)은, 버퍼 구조물(3)로부터 핀 구조물(채널층)(5)까지 충분한 스트레스 량을 인가하기 위하여 핀 구조물(5)의 폭(W2)의 약 2배 이상이다[W1≥W2]. 버퍼 구조물(3)의 폭(W1)은 H1 x 1/3 이하이며, H1은 기판(2)으로부터의 버퍼 구조물의 높이다. 폭(W1)이 이 값보다 더 클 때, 더 많은 결함들이 버퍼 구조물 내에 유도될 수도 있다. 버퍼 구조물(3)의 폭(W1)은, 일부 실시형태들에 있어서 약 10 nm 내지 약 100 nm의 범위 내에 있고, 다른 실시형태들에 있어서 약 15 nm 내지 약 30 nm의 범위 내에 있을 수도 있다. 핀 구조물(5)의 폭(W2)은 일부 실시형태들에 있어서 약 3 nm 내지 약 20 nm의 범위 내에 있을 수 있고, 다른 실시형태들에 있어서 약 5 nm 내지 약 10 nm의 범위 내에 있을 수도 있다. 폭(W1 및 W2)은 버퍼 구조물(3)과 핀 구조물(5) 사이의 인터페이스에서 측정되며, 버퍼 구조물의 상위 표면은, 제2 에피택셜 층(4)이 형성되지 않을 때, 핀 구조물의 하부와 접촉된다. 제2 에피택셜 층(4)이 형성될 때, 폭(W1)은 버퍼 구조물과 제2 에피택셜 층 사이의 인터페이스에서 측정되며, 폭(W2)은 핀 구조물과 제2 에피택셜 층 사이의 인터페이스에서 측정된다. 이에 따라, 도 1a에 도시된 바와 같이, 버퍼 구조물(3)의 상위 표면의 일부는 핀 구조물(5) 또는 제2 에피택셜 층(4)에 의해 덮여지지 않는다. 복수의 버퍼 구조물(3)의 피치(P1)는, 일부 실시형태들에 있어서 약 20 nm 내지 약 200 nm의 범위 내에 있고, 다른 실시형태들에 있어서 약 25 nm 내지 약 40 nm의 범위 내에 있게 된다. 복수의 핀 구조물(5)의 피치(P2)는 일부 실시형태들에 있어서 약 10 nm 내지 약 100 nm의 범위 내에 있고, 다른 실시형태들에 있어서 약 15 nm 내지 약 30 nm의 범위 내에 있을 수도 있다. 버퍼 구조물(3)의 높이(H1)은 일부 실시형태들에 있어서 약 30 nm 내지 약 300 nm의 범위 내에 있고, 다른 실시형태들에 있어서 약 45 nm 내지 약 90 nm의 범위 내에 있을 수도 있다.
일 실시형태에 있어서, 기판(2)은 실리콘 기판이다. 대안적으로, 기판(2)은 게르마늄과 같은 다른 기본적인 반도체; SiC 및 SiGe와 같은 Ⅳ-IV 화합물 반도체와 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수도 있다. 일 실시형태에 있어서, 기판(2)은 SOI(실리콘-온-인슐레이터) 기판의 실리콘 층이다. SOI 기판이 사용될 때, 핀 구조물은 SOI 기판의 실리콘 층으로부터 돌출될 수도 있거나 또는 SOI 기판의 절연층으로부터 돌출될 수도 있다. 후자의 경우에, SOI 기판의 실리콘 층은 핀 구조물을 형성하는데 사용된다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 옥사이드와 같은 절연 재료는 또한 기판(2)으로서 사용될 수도 있다. 기판(2)은 불순물(예컨대, p-형 또는 n-형 도전성)이 적절하게 도핑되어 있는 여러 가지 영역들을 포함할 수도 있다.
일 실시형태에 있어서, 버퍼 구조물(3)은 Si1 - xGex와 같은 실리콘 화합물로 이루어진다. Si1 - xGex의 x 값은 일부 실시형태들에 있어서 약 0.2 내지 0.4의 범위 내에 있을 수도 있다. x 값은 일부 실시형태들에 있어서 두께 방향(Z 방향)에서의 상수이며, 다른 실시형태들에 있어서 등급이 나눠질 수도 있다. 적어도 하나의 실시형태에서, x 값은 기판 측부로부터 증가될 수도 있다. x 값은 선형적으로 또는 단계적인 방식으로 변경될 수도 있다. 이하, Si1 - xGex는 간단히 SiGe로 지칭될 수도 있다. 버퍼 구조물(3)은 복수의 반도체 층들을 포함할 수도 있다.
n-채널 FET에 대한 버퍼 구조물(3)의 재료는 p-채널 FET에 대한 재료와 동일한 것일 수도 있거나 또는 그 재료와 상이할 수도 있다. n-채널 FET에 대하여, 버퍼 구조물(3)은, 채널 층이 Si일 때 50% 미만의 Ge 함유량을 가진 SiGe를 포함할 수도 있거나, 또는 채널 층이 Ⅲ-Ⅴ 화합물 반도체로 이루어질 때, InGaAs와 같은 Ⅲ-Ⅴ화합물을 포함한다. p-채널 FEF에 대하여, 버퍼 구조물(3)은, 채널 층이 SiGe 또는 Ge로 이루어질 때 SiGe를 포함할 수도 있거나, 채널 층이 III-V 화합물 반도체로 이루어질 때 III-V 화합물을 포함할 수도 있다.
핀 구조물(채널 층)(5)이, 예컨대 실리콘 또는 Si1 - xGex로 이루어지며, 여기서 Fin FET가 n-채널 FET일 때, x는 약 0 내지 약 0.2의 범위 내에 있다. 핀 구조물(5)이 Si1 - xGex로 이루어질 때, 핀 구조물(5)의 실리콘 함유량은 버퍼 구조물(3)의 실리콘 함유량보다 더 크다. Fin FET이 p-채널 FET일 때, 핀 구조물(5)은, 예컨대 Si1 - xGex로 이루어지며, 여기서 x는 약 0.3 내지 약 1.0의 범위 내에 있다. 핀 구조물(5)이 Si1 - xGex로 이루어 질 때, 핀 구조물(5)의 게르마늄 함유량은 버퍼 구조물(3)의 게르마늄 함유량보다 더 크다.
제2 에피택셜층(배리어층)(4)이 버퍼 구조(4)와 핀 구조(5)의 사이에 배치될 때, FinFET가 n-채널 FET인 경우에는, 배리어층(4)은 예를 들어 Si1 - xGex로 제조되며, 여기서 x는 약 0 내지 약 0.2 범위 내의 값이다. 핀 구조(5)의 실리콘 함량은 배리어층(4)의 실리콘 함량보다 크거나 같다. FinFET가 p-채널 FET인 경우에는, 배리어층(4)은 예를 들어 Si1 - xGex로 제조되며, 여기서 x는 약 0.1 내지 약 0.6 범위 내의 값이다. 배리어층(4)의 게르마늄 함량은 핀 구조(5)의 게르마늄 함량보다 적거나 같다. 후술하는 제조 프로세스로 인하여, 배리어층(4)은 핀 구조(5)의 일부분으로서 고려될 수 있다.
상기한 실시형태와는 상이한 그 밖의 재료가 이용될 수 있다. 예를 들어, 기판(2)은 Ge 또는 Ge계 화합물로 제조될 수 있다. 버퍼 구조는 Si1 - xGex로 제조될 수 있으며, 여기서 x는 약 0.6 내지 약 0.8 범위 내의 값이다. 값 x는 일부 실시형태에서 두께 방향(Z 방향)으로 일정하며, 다른 실시형태에서 서서히 변화될 수 있다. 적어도 하나의 실시형태에서, 값 x는 기판측으로부터 증가될 수 있다. 값 x는 연속적으로 또는 단계적으로 변화될 수 있다. n-채널 FET의 경우, 핀 구조(5)는 InGaAs를 포함할 수 있고, 배리어층(4)은 GaAs를 포함할 수 있다. p-채널 FET의 경우, 핀 구조(5)는 Si1 - xGex를 포함할 수 있는데, 여기서 x는 약 0.8 내지 약 1.0 범위 내의 값이고, 배리어층(4)은 Si1 - xGex를 포함할 수 있는데, 여기서 x는 핀 구조(5)의 x보다 작으며 약 0.6 내지 약 0.8 범위 내의 값일 수 있다.
분리 절연층(6)[또는 소위 STI(shallow-trench-isolation)]은 하나 이상의 절연 재료의 층을 포함한다. 분리 절연층(6)용의 절연 재료는 산화 규소, 질화 규소, 산질화 규소(SiON), SiOCN, 불소-도핑된 규산염 유리(FSG), 또는 로우-k 유전체 재료를 포함할 수 있다.
분리 절연층(6)으로부터 돌출되어 있는 핀 구조(5)는 유전체층 및 게이트 전극을 포함하는 게이트 구조(7)에 의해 덮여 있다. 핀 구조(5) 중에서 게이트 구조(7)에 의해 덮여 있지 않은 부분은 FET의 소스 및/또는 드레인의 역할을 한다(도 1a 참조).
특정 실시형태에서, 게이트 유전체층은, 산화 규소, 질화 규소, 또는 하이-k 유전체 재료 등과 같은 유전체 재료, 그 밖의 적절한 유전체 물질, 및/또는 이들의 조합의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화지르코늄, 산화알루미늄, 산화티타늄, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료, 및/또는 이들의 조합을 포함한다.
게이트 전극은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 질화 탄탈륨, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 그 밖의 적절한 재료, 및/또는 이들의 조합 등과 같은 하나 이상의 전도성 재료의 층을 포함한다. 게이트 구조는 게이트-퍼스트 또는 대체 게이트(게이트-라스트) 방법을 이용하여 형성될 수 있다.
본 발명개시의 특정 실시형태에서, 하나 이상의 일함수 조정층(도시 생략)이 게이트 유전체층과 게이트 전극의 사이에 개재될 수 있다. 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC의 단일층, 또는 상기한 재료들 중의 2 이상의 복수층 등과 같은 도전성 재료로 제조된다. n-채널 FinFET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정층으로서 사용되고, p-채널 FinFET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조정층은 ALD, PVD, CVD, e-빔 증착, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정층은 서로 다른 금속층을 사용할 수 있는 n-채널 FinFET과 p-채널 FinFET에 대해 개별적으로 형성될 수 있다.
소스 및 드레인 영역에 적절히 불순물을 도핑함으로써, 소스 및 드레인 영역도 또한 게이트 구조(7)에 의해 피복되어 있지 않은 핀 구조(5) 내에 형성된다. Si 또는 Ge와 Co, Ni, W, Ti 또는 Ta와 같은 금속의 합금이 소스 및 드레인 영역에 형성될 수 있다.
또한, 게이트 구조(7)와 소스/드레인 영역은 층간 절연막(도시 생략)에 의해 피복되어 있고, 반도체 디바이스를 완성하는 데 필요한 배선 및/또는 비아/콘택홀이 배치되어 있다.
도 2 내지 도 13은 본 발명개시의 일 실시형태에 따라 FinFET를 제조하는 예시적인 순차 프로세스의 단면도를 보여준다. 부가적인 작업들은 도 2 내지 도 23에 의해 도시된 프로세스의 이전에, 도중에, 그리고 이후에 제공될 수 있고, 후술하는 작업들 중의 일부는 상기 방법의 추가적인 실시형태에서 대체되거나 삭제될 수 있다. 작업/프로세스의 순서는 교환 가능하다.
도 2에 도시된 바와 같이, 기판(10) 위에 제1 절연층(20)이 형성된다. 일 실시형태에서, 제1 절연층(20)은 예를 들어 산화 규소로 제조된다. 제1 절연층(20)은 산화 규소, 질화 규소, 또는 산질화 규소 등과 같은 유전체 재료의 하나 이상의 층일 수 있다. 기판은 앞서 설명한 바와 같이 임의의 적절한 재료의 것이다. 본 실시형태에서, 기판(10)은 실리콘 기판이다. 일부 실시형태에서 제1 절연층(20)의 두께는 약 35 ㎚ 내지 약 300 ㎚의 범위 내에 있고, 그 밖의 실시형태에서 약 45 ㎚ 내지 약 90 ㎚의 범위 내에 있을 수 있다. 제1 절연층(20)의 두께는 버퍼 구조의 높이 H1를 실질적으로 획정한다.
도 3에 도시된 바와 같이, 리소그래피 프로세스 및 에칭 프로세스를 포함하는 패터닝 작업에 의해, 제1 절연층(20)을 패터닝하여 개구(25)를 형성한다. 일부 실시형태에서 개구(25)의 폭은 약 10 ㎚ 내지 약 100 ㎚의 범위 내에 있고, 그 밖의 실시형태에서 약 15 ㎚ 내지 약 30 ㎚의 범위 내에 있을 수 있다.
도 3에서는, 형성되는 n형 FET에 대한 N 영역에 2개의 개구가 형성되고, 형성되는 p형 FET에 대한 P 영역에도 또한 2개의 개구가 형성된다. 그러나, 개구의 수는 2개에 한정되는 것이 아니며, 1개와 같이 작은 값이거나 또는 2보다 큰 값일 수 있다.
도 4에 도시된 바와 같이, 개구(25)에는 제1 반도체 재료가 충전된다. 제1 반도체 재료는 기판(10) 위에 그리고 제1 절연층(20)의 상면 위에 에피택셜 방식으로 형성된다. 그 후에, 화학적 기계적 연마(CMP) 및/또는 에치 백(etch back) 프로세스 등과 같은 평탄화 작업을 실시하여, 제1 반도체 재료 중에서 제1 절연층(20)의 상면 위에 있는 부분을 제거하고, 그 결과 도 4에 도시된 바와 같이 버퍼 구조(30)가 형성된다. 일부 실시형태에서, 제1 절연층(20)의 상면 아래의 레벨에 있는 개구 내에 제1 반도체 재료를 에피택셜 방식으로 형성하고, 그 후에 제1 절연층(20) 중에서 제1 반도체 재료의 상면 위에 있는 부분을 제거하도록 평탄화 작업을 실시한다. 제1 반도체 재료는 앞서 설명한 바와 같이 버퍼 구조용의 임의의 적절한 반도체 재료이다.
반도체 재료의 두꺼운 블랭킷층을 핀(fin)과 같은 형상으로 패터닝함으로써 버퍼 구조가 형성되는 경우, 블랭킷층과 기판 사이의 격자 부정합에 의해 야기된 블랭킷층에서의 결함들이 버퍼 구조에 남게 될 것이다. 이에 반해, 본 실시형태에서는, 복수의 분리된 버퍼 구조(30)가 각각 형성되므로, 버퍼 구조(30)에는 실질적으로 결함이 없다. 본 실시형태에서는, 버퍼 구조물을 구성하는 반도체 재료를 수직으로(Z 방향을 따라) 패터닝하여 버퍼 구조물을 형성하지는 않는다.
이 실시형태에서, 동일 반도체 물질이 N 영역 및 P 영역에 사용된다. 상이한 반도체 물질이 N 영역 및 P 영역에 사용된다면, 도 3 및 도 4에 도시된 조작이 N 영역과 P 영역에 대하여 별도로 수행된다. 예를 들면, N 영역에서 개구부(25)가 형성되고, 반도체 물질이 그 개구부에 충전되며, 이어서 N 영역이 보호 층에 의해 피복된다. 그 후, P 영역에서 개구부가 형성되고, 상이한 반도체 물질이 그 개구부에서 충전된다. 필요하다면, 그 보호층이 제거된다.
도 5에 도시된 바와 같이, 버퍼 구조물(30)이 형성된 후, 제1 더미 층(40)이 그 버퍼 구조(30) 및 제1 절연 층(20) 위에 형성된다. 그 더미 층(40)은 제1 절연 층(20)에 대하여 충분한 에칭 선택성을 갖는 물질을 포함한다. 하나의 실시형태에서, 규소 또는 질화규소가 제1 더미 층(40)으로서 사용될 수 있다. 제1 더미 층(40)의 두께는 일부 실시형태에서 약 30 nm 내지 약 300 nm의 범위에 있고, 다른 실시형태에서 약 40 nm 내지 약 80 nm의 범위에 있을 수 있다. 일부 실시형태에서, 두께가 약 1 nm 내지 약 10 nm인 산화규소 층과 같은 중간 층이 제1 더미 층(40)을 형성하기 전에 형성될 수 있다. 버퍼 구조물(30)을 형성한 후, 어닐링 조작이 수행될 수 있다.
이어서, 마스크 패턴(45)이 제1 더미 층(40) 위에 형성된다. 하나의 실시형태에서, 그 마스크 패턴은 레지스트 패턴이다. 다른 실시형태에서, 하드 마스크가 마스크 패턴(45)으로서 사용될 수 있다. 마스크 패턴(45)의 폭은 일부 실시형태에서 약 3 nm 내지 약 20 nm의 범위에 있고, 다른 실시형태에서 약 5 nm 내지 약 10 nm의 범위에 있을 수 있다. 마스크 패턴(45)의 피치 또는 공간이 버퍼 구조물(30)의 피치 또는 공간과 반드시 동일하지 않기 때문에, 마스크 패턴(45)은 상응하는 버퍼 구조물(30)의 중앙에 정렬될 수 없다.
도 6에 도시되어 있는 바와 같이, 마스크 패턴(45)을 사용함으로써, 제1 더미 층(40)이 더미 핀 구조물(50) 내로 패터닝된다. 이 패터닝 동작은 건식 에칭 및/또는 습식 에칭을 포함한다.
이어서, 도 7에 도시되어 있는 바와 같이, 더미 핀 구조물(50)이 제2 절연 층(60) 내에 매립되도록 제2 절연 층(60)이 그 더미 핀 구조물(50), 버퍼 구조물(30) 및 제1 절연 층(20) 위에 형성된다.
그 제2 절연 층(60)은, 예를 들어 LPCVD(low pressure chemical vapor deposition), PCVD(plasma CVD) 또는 FCVD(flowable CVD)에 의해 형성된 이산화규소로 이루어진다. 그 FCVD에서, 이산화규소 대신에 유동성 유전체 물질이 증착된다. 유동성 유전체 물질은, 그 명칭이 제시하는 바와 같이, 높은 애스펙트비를 가진 갭 또는 공간을 충전하도록 "유동"할 수 있다. 보통, 증착된 필름을 유동하게 할 수 있도록 다양한 화학물이 규소 함유 전구체에 첨가된다. 일부 실시형태에서, 질소 하이브라이드 결합이 첨가된다. 유동성 유전체 전구체, 특히 유동성 이산화규소 전구체의 예로는 실리케이트, 실록산, 메틸 실세스퀴녹산(MSQ), 하이드로겐 실세스퀴녹산(HSQ), MSQ/HSQ, 퍼히드로실라잔(TCPS), 퍼히드로폴리실라잔(PSZ), 테트라에틸 오르토실리케이트(TEOS) 또는 실릴아민, 예컨대 트리실릴아민(TSA)이 포함된다. 이들 유동성 산화규소 물질은 복수의 조작 공정으로 형성된다. 유동성 필름이 증착된 후, 그 필름은 경화되고, 이어서 어닐링되어 원하지 않은 원소(들)을 제거함으로써 산화규소를 형성하게 된다. 그 원하지 않은 원소(들)이 제거될 때, 유동성 필름이 치밀화되고 수축된다. 일부 실시형태에서, 복수의 어닐링 공정이 수행된다. 그 유동성 필름은 경화되고, 1회 초과로 어닐링된다.
이어서, 더미 핀 구조물(50)의 상부 표면 위에 있는 제2 절연 층(40)의 일부를 제거하기 위해서 평탄화 조작이 수행된다.
도 7에 도시되어 있는 바와 같이, P 영역은 보호 층(55)에 의해 피복되고, N 영역에서 핀 구조물(50)이 제2 절연 층(60)에서 개구부(65)를 형성하도록 제거됨으로써, 버퍼 구조물(30)의 상부 표면을 노출하게 된다. 그 보호 층(55)은 핀 구조물(50)에 대하여 충분한 에칭 선택성을 갖는 물질로 이루어진다. 그 핀 구조물(50)이 질화규소로 이루어질 때, 보호 층(55)은, 예를 들면 이산화규소를 포함한다. 더미 핀 구조물(50)이 규소로 이루어질 때, 보호 층(55)은, 예를 들면 이산화규소 및/또는 질화규소를 포함한다. 레지스트 패턴이 보호 층(55)으로서 사용될 수 있다.
도 8에 도시되어 있는 바와 같이, n형 FET에 있어서, 배리어 층으로서, 제2 반도체 물질(70)이 일부 실시형태에서 버퍼 구조물(30)의 상부 표면 위에 있는 개구부(65)에서 에피택셜 형성된다. 상기 기술된 바와 같이, 그 배리어 층이 다른 실시형태서 사용되지 않을 수 있다. 추가로, n형 FET에 있어서, 핀 채널 영역으로서, 제3 반도체 물질(80)이 그 배리어 층(70) 위에 에피텍셜 형성된다. 그 제2 반도체 물질 및 제3 반도체 물질은 상기 설명된 바와 같이 임의의 적합한 반도체 물질이다. 일부 실시형태에서, 배리어 층(70)의 두께는 약 5 nm 내지 약 20 nm의 범위에 있고, 채널 영역(80)의 두께는 약 30 nm 내지 약 100 nm의 범위에 있다. 도 8에 도시되어 있는 바와 같이, 제3 반도체 물질은 제2 절연 층(60)의 상부 표면 위에 형성될 수 있다.
N 영역에 있어서 핀 구조물(배리어 층(70) 및 핀 채널 영역(80))을 형성한 후, 도 9에 도시된 바와 같이, 보호 층(55)이 개구부(67)를 형성하도록 제거되고, 보호 층(57)이 N 영역을 피복하도록 형성된다. 이어서, 도 7과 유사하게, P 영역에서 더미 핀 구조물(50)이 제거된다. 그 보호 층(57)을 위한 물질이 보호 층(55)을 위한 물질과 동일할 수 있다.
도 8과 유사하게, p형 FET에 있어서, 배리어 층으로서 제4 반도체 물질(75)이 버퍼 구조물(30)의 상부 표면 위에 있는 개구부(67)에서 에피택셜 형성된다. 추가로, p형 FET에 있어서 핀 채널 영역으로서 제5 반도체 물질(85)이 그 배리어 층(75) 위에 에피텍셜 형성된다. 그 제4 반도체 물질 및 제5 반도체 물질은 상기 설명되어 있는 바와 같이 임의의 적합한 반도체 물질이다. 일부 실시형태에서, 배리어 층(75)의 두께는 약 5 nm 내지 약 20 nm의 범위에 있고, 채널 영역(85)의 두께는 약 30 nm 내지 약 100 nm의 범위에 있다. 도 10에 도시되어 있는 바와 같이, 제5 반도체 물질(85)은 제2 절연 층(60)의 상부 표면 위에 형성될 수 있다.
도 11에 도시되어 있는 바와 같이, 제2 절연 층(60)의 상부 표면 위에 형성된 제3 반도체 물질 및 제5 반도체 물질의 일부와 보호 층(57)은, 예를 들면 CMP와 같은 평탄화 조작에 의해, 제거된다.
이어서, 도 12에 도시되어 있는 바와 같이, 핀 구조물(5A)(배리어 층(70)과 핀 채널 영역(80)) 및 핀 구조물(5B)(베리어 층(75) 및 핀 채널 영역(85))의 상부가, 제2 절연 층(60)을 부분 제거함으로써, 노출된다. 그 제2 절연 층(60)은 에칭 시간을 포함한 에칭 조건을 이용함으로써 건식 에칭될 수 있다. 하나의 실시형태에서, 제2 절연 층(60)은 전체 채널 영역(80 및 85)이 노출되도록 제거되고, 도 12에 도시되어 있는 바와 같이, 배리어 층(70 및 75)의 상부가 약 10 nm 미만으로 노출될 수 있다. 일부 실시형태에서, 배리어 층(70 및 75)은 제2 절연 층(60)으로부터 노출될 수 없다.
핀 구조물(5A 및 5B)을 일부 노출시킨 후, 도 13에 도시되어 있는 바와 같이, 그 노출된 핀 구조물(5A 및 5B) 위에 게이트 구조물이 형성된다. 그 게이트 구조물은 게이트 유전체 층(90) 및 게이트 전극 층(95)을 포함한다. 일부 실시형태에서, 일 함수 조절 층(도시되어 있지 않음)이 게이트 유전체 층(90)과 게이트 전극 층(95) 사이에 중재될 수 있다. 게이트 유전체 층(90)을 위한 물질 및 게이트 전극 층(95)을 위한 물질은 상기 설명된 바와 같이 임의의 적합한 물질이다. n형 FET 및 p형 FET에 있어서 그 게이트 구조물의 물질은 일부 실시형태에서 동일하고, 다른 실시형태에서 서로 상이할 수 있다.
게이트 구조물은 예컨대 폴리 실리콘이 게이트 전극 재료로서 사용되는 게이트-퍼스트(first) 기술에 의해 제조될 수도 있거나 또는, 예컨대 더미 폴리 실리콘 게이트가 금속 게이트 전극 재료로 대체되는 게이트-대체 기술에 의해 제조될 수도 있다. 소스 및 드레인 영역은 또한 예컨대 스트레인 재료를 가진 상승된 에피택셜 구조물을 이용함으로써 제조된다.
Fin FET는 컨택트/비아, 상호접속 금속 층, 유전체 층, 패시베이션 층 등과 같은 여러 가지 특징부를 형성하기 위하여 추가적인 COMS 프로세스를 겪을 수도 있음을 이해해야 한다.
도 14 내지 도 17은 본 개시의 다른 실시형태에 따른 Fin FET 디바이스의 다른 예시적인 순차적 프로세스의 횡단면도를 나타낸다. 부가적인 동작들은 도 14 내지 도 17에 의해 도시된 프로세스 이전에, 그 프로세스 동안에, 그 프로세스 이후에 제공될 수 있고, 이하에 설명된 동작들의 일부는 방법의 부가적인 실시형태들에 있어서 대체 또는 제거될 수도 있음을 이해해야 한다. 동작들/프로세스들의 순서는 교체될 수도 있다.
도 14에 도시된 바와 같이, 더미 핀 구조물(220)은 기판(210) 위에 형성된다. 핀 구조물을 제조하기 위하여, 마스크 층은, 예컨대 열 산화 프로세스 및/또는 화학적 기상 증착(CVD) 프로세스에 의해 기판(210) 위에 형성된다. 기판(210)은 예컨대 실리콘 기판이다. 마스크 층은, 일부 실시형태들에 있어서 예컨대 패드 옥사이드(예컨대, 실리콘 옥사이드) 층, 실리콘 니트라이드 마스크 층을 포함한다. 패드 옥사이드 층은 열 산화 프로세스 또는 CVD 프로세스를 이용하여 형성될 수도 있다. 실리콘 니트라이드 마스크 층은, 스퍼터링 방법과 같은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 플라즈마 강화 화학적 기상 증착(PECVD), 대기압 화학적 기상 증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDCVD), 원자층 증착(ALD), 및/또는 기타 프로세스들에 의해 형성될 수도 있다.
일부 실시형태들에 있어서, 패드 옥사이드 층의 두께는 약 2 nm 내지 약 15 nm의 범위 내에 있고, 실리콘 니트라이드 마스크 층의 두께는 약 2 nm 내지 약 50 nm 의 범위 내에 있다. 마스크 패턴은 마스크 층 위에 추가로 형성된다. 마스트 패턴은 예컨대 리소그래피 동작들에 의해 형성된 레지스트 패턴이다.
마스크 패턴을 에칭 마스크로서 이용함으로써, 패드 옥사이드 층 및 실리콘 니트라이드 마스크 층의 하드 마스크 패턴이 형성된다. 하드 마스크 패턴의 폭은, 일부 실시형태들에 있어서 약 1 nm 내지 약 50 nm의 범위 내에 있다. 임의의 실시형태들에 있어서, 하드 마스크 패턴들의 폭은 약 3 nm 내지 약 10 nm의 범위 내에 있다.
하드 마스크 패턴을 에칭 마스크로서 이용함으로써, 기판(210)은 건식 에칭 방법 및/또는 습식 에칭 방법을 이용하여 트렌치 에칭에 의해 더미 핀 구조물(220)로 패터닝된다. 더미 핀 구조물(220)의 Z 방향의 높이는 약 30 nm 내지 약 300 nm의 범위 내에 있다. 임의의 실시형태들에 있어서, 높이는 약 50 nm 내지 약 100 nm의 범위 내에 있다. 핀 구조물들의 높이가 균일하지 않을 때, 기판으로부터의 높이는 핀 구조물들의 평균 높이에 대응하는 평면으로부터 측정될 수도 있다. 핀 구조물들의 폭은, 일부 실시형태들에 있어서 약 1 nm 내지 약 50 nm의 범위 내에 있다. 임의의 실시형태들에 있어서, 하드 마스크 패턴들의 폭은 약 3 nm 내지 약 10 nm의 범위 내에 있다.
이 실시형태에 있어서, 벌크 실리콘 웨이퍼는 개시 재료로서 사용되며, 기판(210)을 구성한다. 그러나, 일부 실시형태들에 있어서, 다른 유형의 기판이 기판(210)으로서 사용될 수도 있다. 예컨대, 실리콘-온-인슐레이터(SOI) 웨이퍼는 개시 재료로서 사용될 수도 있고, SOI 웨이퍼의 절연층은 기판(210)을 구성하고, SOI 웨이퍼의 실리콘 층은 더미 핀 구조물(220)을 위하여 사용된다.
도 14에 도시된 바와 같이, 2개의 더미 핀 구조물(220)은 X 방향으로 서로 인접하게 배치된다. 그러나, 핀 구조물의 개수는 2 개로 제한되지는 않는다. 개수는 1, 3, 4 또는 5 개 이상일 수도 있다. 또한, 하나 이상의 더미 핀 구조물은, 패터닝 프로세스들에서 패턴 충실도를 개선시키기 위하여 더미 핀 구조물(220)의 양 측부에 인접하게 배치될 수도 있다.
도 15에 도시된 바와 같이, 측벽 스페이서(230)가 더미 핀 구조(220) 위에 형성된다. 측벽 스페이서들은, 예컨대 일 실시형태에 있어서 실리콘 니트라이드를 포함한다. 일부 실시형태들에 있어서, 패드 옥사이드 층은 더미 핀 구조물(220)과 실리콘 니트라이드 층 사이에 배치될 수도 있다. 측벽 스페이서(230)는, 알려진 기술들에 의해 형성될 수도 있고, 더미 핀 구조물(220)의 상위 표면과 기판(210)의 상위 표면(트렌치의 하부)이 노출된다.
도 16에 도시된 바와 같이, 예컨대, 옥사이드 층으로 구성되는 커버 층(240)은, 더미 핀 구조물(220)의 노출된 상위 표면과 기판(210)의 노출된 상위 표면(트렌치의 하부) 위에 형성된다. 옥사이드 층(240)은 예컨대 열 산화에 의해 형성된다.
옥사이드 층(240)을 형성한 이후에, 측벽 스페이서(230)는 도 17에 도시된 바와 같이 건식 에칭 및/또는 습식 에칭에 의해 제거된다. 측벽 스페이서(230)가 실리콘 니트라이드로 제조되면, 실리콘 니트라이드는 H3P04를 이용한 습식 에칭에 의해 제거될 수도 있다. 측벽 스페이서(230)를 제거함으로써, 더미 핀 구조물(220)의 측벽과 기판의 상위 측벽의 일부(245)[트렌치의 하부]가 노출된다.
그 후, 도 18에 도시된 바와 같이, 반도체 재료(250)가 더미 핀 구조물(220)의 노출된 측벽 및 기판의 상위 표면의 노출된 부분(245)[트렌치의 하부] 위에 에피택셜적으로 형성된다. 에피택셜적으로 형성된 반도체 재료(250)는 버퍼 구조물이 된다. 에피택셜 반도체 재료 층(250)의 재료는 전술한 바와 같은 임의의 적절한 재료이다. 더미 핀 구조물(220)의 측벽의 표면으로부터 측정된 X 방향에 따른 에피택셜 반도체 재료(250)의 폭은, 일부 실시형태들에 있어서 약 10 nm 내지 약 100 nm의 범위 내에 있고, 다른 실시형태들에 있어서 약 15 nm 내지 약 30 nm의 범위 내에 있을 수도 있다.
일 실시형태에 있어서, 기판은 (100) 실리콘 기판이고, 더미 핀 구조물의 측벽은 (110) 표면을 가진다. 이에 따라서, 에피택셜 반도체 층(250)은 (110) 및 (100) 표면에 대하여 경사진 면 (111)을 가지도록 형성된다.
주로 더미 핀 구조물의 측벽 상에 그리고 기판의 상위 표면의 노출된 부분(245)의 작은 영역 상에 반도체 재료(250)를 에피택셜 성장시킴으로써, 기판(210)은 이와 달리 기판(예컨대, Si)과 반도체 재료(예컨대, SiGe)(250) 사이의 격자 부정합에 의해 야기되는 측방향의 스트레스가 실질적으로 없다. 수직 방향에 따라, 변위와 같은 결함(225)이, 기판(210)과 비교하여 이들의 매우 작은 크기로 인하여 더미 핀 구조물(220)로 집중된다.
에피택셜 반도체 재료(250)를 형성한 이후에, 열 어닐 동작이 옵션적으로 수행될 수도 있다. 옵션적인 열 어닐링에 의해, 더 많은 결함(225)이 더미 핀 구조물(220) 내에 가두어진다. 열 어닐 동작은 약 500 내지 약 1200 ℃의 범위 내의 온도에서 수행될 수도 있다.
이 실시형태에 있어서, 동일한 에피택셜 반도체 재료(250)가 N 영역과 P 영역에 대하여 사용된다. 상이한 반도체 재료가 N 및 P 영역에 대하여 사용되면, 도 18에 도시된 동작들은 개별적으로 N 영역 및 P 영역에 대하여 수행된다. 예컨대, 에피택셜 반도체 재료가 더미 핀 구조물에서 N 영역에 형성되는 반면에 P 영역은 보호층에 의해 덮여진다. 에피택셜 반도체 재료가 형성된 이후에, 보호층이 제거되고, N 영역은 보호층에 의해 덮여진다. 그 후에, 에피택셜 반도체 재료는 P 영역의 더미 핀 구조물 상에 형성된다. 필요에 따라서, 보호층이 제거된다.
그 후, 도 19에 도시된 바와 같이, 제1 절연층(260)이, 더미 핀 구조물(220)과 에피택셜 반도체 재료(250)가 제1 절연층 내에 매립되도록 형성된다. 제1 절연층(260)은, 예컨대 LPCVD(저압 화학적 기상 증착), 플라즈마-CVD 또는 유동성 CVD에 의해 제조된다. 유동성 CVD에 있어서, 실리콘 옥사이드 대신에 유동성 유전체 재료가 증착된다. 이름이 제한하는 바와 같이 유동성 유전체 재료는, 높은 애스팩트비로 갭 또는 공간을 충전하기 위하여 증착 동안에 “유동(flow)”될 수 있다. 통상, 여러 가지 화학물이 증착 필름을 유동시킬 수 있도록 실리콘 함유 프리커서에 부가된다. 일부 실시형태들에 있어서, 질소 하이드라이드 본드가 추가된다. 유동성 유전체 프리커서의 예들은, 특히 유동성 실리콘 옥사이드 프리커서는, 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오르도실리케이트(TEOS), 또는 트리실릴아민(TSA)과 같은 실릴아민을 포함한다. 이러한 유동성 실리콘 옥사이드 재료는 복수의 동작 프로세스에서 형성된다. 유동성 필름이 증착된 이후에, 실리콘 옥사이드를 형성하도록 원하지 않는 요소(들)을 제거하기 위하여 경화된 후 어닐링된다. 원하지 않는 요소(들)이 제거될 때, 유동성 필름이 치밀화되고 줄어든다. 일부 실시형태들에 있어서, 복수의 어닐 프로세스가 수행된다. 유동성 필름이 1회보다 많이 경화되고 어닐링된다. 열 어닐 동작은 제1 절연 층(260)을 형성한 이후에 수행될 수도 있다.
제1 절연층(260)을 형성한 이후에, CMP 또는 에치백 프로세스와 같은 평탄화 동작이 제1 절연층(260)의 일부와 더미 핀 구조물(220) 및 에피택셜 반도체층(250)의 상부 부분을 제거하도록 수행되어, 이에 의해 도 20에 도시된 바와 같이 버퍼 구조물(255)을 형성한다.
도 21에 도시된 바와 같이, 더미 핀 구조물(220)은 건식 에칭 및/또는 습식 에칭에 의해 제거된다. 전술한 바와 같이, 결함들은 더미 핀 구조물(220) 내에 집중되어 가두어진다. 더미 핀 구조물(220)을 제거함으로써, 버퍼 구조물(255) 및 기판(210)은 실질적으로 모든 방향에서 결함이 없게 된다. 버퍼 구조물이 반도체 재료의 두꺼운 블랭킷 층을 핀과 같은 형상으로 패터닝함으로써 형성되면, 블랭킷 층과 기판 사이의 격자 부정합에 의해 야기되는 블랭킷 층 내의 결함들은 버퍼 구조물 내에 남겨지게 된다. 이와 반대로, 이 실시형태에 있어서, 버퍼 구조물(255)은 실질적으로 결함이 없게 된다. 이 실시형태에서는 버퍼 구조물을 형성하기 위하여 버퍼 구조물을 구성하는 반도체 재료의 수직(Z 방향에 따름) 패터닝은 없다.
일부 실시형태들에 있어서, 더미 핀 구조(220)는 제거되지 않을 수도 있다. 그러나, 이러한 경우에 있어서, 결함들이 더미 핀 구조물(220) 내에 집중되어 가두어지므로, 버퍼 구조물(255) 및 기판(210) 내의 결함들은 두꺼운 블랭킷 층이 패터닝되는 경우와 비교하여 억제될 수도 있다.
더미 핀 구조물(220)이 제거될 때, 결과적으로 생성된 개구(265)는 도 11에 도시된 바와 같이 절연 재료(270)로 충전된다. 이러한 절연 재료를 형성하기 위한 재료 및 프로세스는 제1 절연층(260)을 형성하기 위한 재료 및 프로세스와 동일할 수도 있다.
도 22에 도시된 구조물을 형성한 이후에, 도 5 내지 도 7에 대하여 설명된 동일한 또는 유사한 동작들은 도 23의 구조물을 획득하기 위하여 수행된다. 또한, 도 8 내지 도 11에 대하여 설명된 동일한 또는 유사한 동작들은 도 24의 구조물을 획득하기 위하여 수행된다. 그 후, 도 12에 대하여 설명된 동일한 또는 유사한 동작들이 도 25의 구조물을 획득하기 위하여 수행되며, 이어서 도 13에 대하여 설명된 동일한 또는 유사한 동작들이 도 26의 구조물을 획득하기 위하여 수행된다.
Fin FET는 컨택트/비아, 상호접속 금속 층, 유전체 층, 패시베이션 층 등과 같은 여러 가지 특징부들을 형성하기 위하여 추가적인 CMOS 프로세스를 겪을 수도 있음을 이해할 수 있다.
여기에 설명된 여러 가지 실시형태들 또는 예들은 종래 기술에 비하여 몇몇 이점을 제공한다. 예컨대, 본 개시에 있어서, 기판과 핀 채널 영역 사이에 배치된 버퍼 구조물은, 두꺼운 블랭킷 층을 형성하지 않고 핀과 같은 형상으로서 형성되기 때문에, 격자 부정합에 의해 야기되는 전위(dislocation)과 같은 결함들이 억제될 수 있다. 또한, 버퍼 구조물은 핀 더미 핀 구조물의 측벽 위에 측방향 에피택셜 성장에 의해 형성되므로, 결함들이 핀 구조물 내에 집중되어 가두어지므로, 버퍼 구조물은 실질적으로 결함이 없게 될 수 있다.
모든 이점이 여기에서 반드시 논의될 필요는 없고, 특정 이점이 모든 실시형태들 또는 예들에 대하여 필요하지 않고, 다른 실시형태들 또는 예들이 다른 이점을 제공할 수도 있음을 이해할 수 있다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    핀(fin) 형상의 버퍼 구조물의 상위 표면이 노출되도록 기판 위에 핀 형상을 갖는 버퍼 구조물을 형성하는 단계로서, 상기 버퍼 구조물은 제1 방향을 따라 연장되며, 상기 버퍼 구조물은 상기 기판과는 상이한 격자 상수를 가지는 것인, 상기 버퍼 구조물을 형성하는 단계와,
    상기 핀 형상의 버퍼 구조물을 형성하는 단계 이후에, 상기 핀 형상의 버퍼 구조물의 상위 표면 위에 핀 구조물을 형성하는 단계를 포함하며,
    상기 제1 방향에 수직인 제2 방향을 따른 상기 버퍼 구조물의 폭은, 상기 버퍼 구조물과 상기 핀 구조물 사이의 인터페이스에서 측정되는 상기 제2 방향에 따른 상기 핀 구조물의 폭보다 더 크며, 상기 버퍼 구조물의 상기 상위 표면은, 상기 인터페이스에서 상기 핀 구조물의 하부와 접촉하고, 상기 버퍼 구조물의 상위 표면에 인접한 상기 핀 구조물의 적어도 일부의 조성과, 상기 버퍼 구조물의 조성은 서로 상이한 것인, 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서, 상기 버퍼 구조물을 형성하는 단계는,
    상기 기판 위에 제1 절연층을 형성하는 단계와,
    상기 기판의 상위 표면이 제1 개구에서 노출되도록 상기 제1 방향으로 연장되는 제1 개구를 형성하기 위하여 제1 절연층을 패터닝하는 단계와,
    상기 제1 개구 내에 제1 반도체 재료를 형성하는 단계를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  3. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 위에 버퍼 구조물을 형성하는 단계로서, 상기 버퍼 구조물은 핀(fin) 형상을 가지며 제1 방향을 따라 연장되며, 상기 기판과는 상이한 격자 상수를 가지는 것인 상기 버퍼 구조물을 형성하는 단계와,
    상기 핀 형상의 버퍼 구조물을 형성하는 단계 이후에, 상기 핀 형상의 버퍼 구조물의 상위 표면 위에 핀 구조물을 형성하는 단계를 포함하며,
    상기 제1 방향에 수직인 제2 방향을 따른 상기 버퍼 구조물의 폭은, 상기 버퍼 구조물과 상기 핀 구조물 사이의 인터페이스에서 측정되는 상기 제2 방향에 따른 상기 핀 구조물의 폭보다 더 크며, 상기 버퍼 구조물의 상기 상위 표면은, 상기 인터페이스에서 상기 핀 구조물의 하부와 접촉하고,
    상기 버퍼 구조물을 형성하는 단계는,
    상기 기판 위에 더미 핀 구조물을 형성하는 단계와,
    상기 더미 핀 구조물의 측 표면 위에 측벽 스페이서를 형성하는 단계와,
    상기 측벽 스페이서를 형성하는 단계 이후에, 상기 더미 핀 구조물의 상위 표면과 상기 기판의 상위 표면 상에 커버 층을 형성하는 단계와,
    적어도 상기 더미 핀 구조물의 상기 측 표면을 노출시키기 위하여, 상기 커버 층을 형성하는 단계 이후에 상기 측벽 스페이서를 제거하는 단계와,
    적어도 상기 더미 핀 구조물의 노출된 측 표면 상에 제1 반도체 층을 형성하는 단계와,
    상기 형성된 반도체 층의 상위 부분을 제거하는 단계를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  4. 제3항에 있어서,
    상기 측벽 스페이서를 제거하는 단계에서, 상기 측벽 스페이서의 하부에 의해 덮여져 있는 상기 기판의 일부가 또한 노출되며,
    제1 반도체 층을 형성하는 단계에서, 상기 제1 반도체 층은 또한 상기 기판의 노출된 부분 상에 형성되는 것인 반도체 디바이스를 제조하기 위한 방법.
  5. 제3항에 있어서, 상기 측벽 스페이서와 상기 커버 층은 상이한 재료로 제조되는 것인 반도체 디바이스를 제조하기 위한 방법.
  6. 제3항에 있어서,
    상기 형성된 반도체 층의 상위 부분을 제거하는 단계는, 상기 더미 핀 구조물과 상기 제1 반도체 층이 제1 절연층 내에 매립되도록 상기 기판 위에 상기 제1 절연층을 형성 단계를 포함하며,
    상기 제1 절연층, 상기 더미 핀 구조물 및 상기 형성된 반도체 층의 상위 부분이 제거되는 것인 반도체 디바이스를 제조하기 위한 방법.
  7. 제1항에 있어서, 상기 핀 구조물을 형성하는 단계는,
    상기 버퍼 구조물 위에 제2 절연층을 형성하는 단계와,
    제2 개구를 형성하기 위하여 상기 제2 절연층을 패터닝하는 단계로서, 상기 제2 개구는 상기 버퍼 구조물과 중첩되는 것인, 상기 제2 절연층을 패터닝하는 단계와,
    상기 제2 개구 내에 제2 반도체 층을 형성하는 단계를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  8. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    핀 형상의 버퍼 구조물의 상위 표면이 노출되도록 기판 위에 핀 형상을 갖는 복수의 버퍼 구조물들을 형성하는 단계로서, 상기 버퍼 구조물들은 제1 방향을 따라 연장되며 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배치되며, 상기 버퍼 구조물들은 상기 기판과 상이한 격자 상수를 가지는 것인 상기 복수의 버퍼 구조물들을 형성하는 단계와,
    상기 핀 형상의 버퍼 구조물을 형성하는 단계 이후에, 상기 핀 형상의 버퍼 구조물들 중 대응하는 하나의 상위 표면 위에 핀 구조물을 형성하는 단계를 포함하고,
    상기 제2 방향에 따른 상기 버퍼 구조물들의 각각의 폭은, 상기 버퍼 구조물과 상기 핀 구조물 사이의 인터페이스에서 측정된 상기 제2 방향에 따른 상기 핀 구조물의 폭보다 더 크며, 상기 버퍼 구조물의 상기 상위 표면은 상기 인터페이스에서 상기 핀 구조물의 하부와 접촉하고, 상기 버퍼 구조물의 상위 표면에 인접한 상기 핀 구조물의 적어도 일부의 조성과, 상기 버퍼 구조물의 조성은 서로 상이한 것인, 반도체 디바이스를 제조하기 위한 방법.
  9. 삭제
  10. 반도체 FET 디바이스에 있어서,
    핀 형상을 가지고 기판 위에 배치되는 버퍼 구조물로서, 상기 버퍼 구조물은 제1 방향을 따라 연장되고, 상기 핀 형상의 버퍼 구조물은 상위 표면을 갖는 것인, 상기 버퍼 구조물과,
    상기 핀 형상의 버퍼 구조물의 상위 표면 상에 배치되는 FET 디바이스의 채널 영역을 포함하며, 상기 제1 방향을 따라 연장되는 핀 구조물
    을 포함하며,
    상기 제1 방향에 수직인 제2 방향을 따른 상기 버퍼 구조물의 폭은, 상기 버퍼 구조물과 상기 핀 구조물 사이의 인터페이스에서 측정되는 상기 제2 방향에 따른 핀 구조물의 폭보다 더 크며, 상기 버퍼 구조물의 상위 표면은 상기 인터페이스에서 상기 핀 구조물의 하부와 접촉하고, 상기 버퍼 구조물의 상위 표면에 인접한 상기 핀 구조물의 적어도 일부의 조성과, 상기 버퍼 구조물의 조성은 서로 상이한 것인, 반도체 FET 디바이스.
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