CN112750782A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

在制造半导体器件的方法中，在限定有源区域的衬底中形成隔离结构，在隔离结构上方形成第一栅极结构，并且在与第一栅极结构相邻的有源区域上方形成第二栅极结构，形成覆盖层以覆盖第一栅极结构和位于第一栅极结构和第二栅极结构之间的有源区域的一部分，蚀刻第一栅极结构和第二栅极结构之间的未被覆盖层覆盖的有源区域以形成凹槽，并且在凹槽中形成外延半导体层。本申请的实施例还涉及半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本申请的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
互补的金属氧化物半导体场效应晶体管(CMOS FET)由于其低功耗已被利用。然而，在CMOS FET中，防止闩锁一直是器件和工艺技术中的一个问题。随着对集成电路的尺寸缩小需求的增加和集成电路的速度要求越来越高，需要更有效的措施来防止漏致势垒降低(DIBL)和闩锁。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法，包括：在限定有源区域的衬底中形成隔离结构；在所述隔离结构上方形成第一栅极结构，并且在与所述第一栅极结构相邻的所述有源区域上方形成第二栅极结构；形成覆盖层以覆盖所述第一栅极结构和位于所述第一栅极结构和所述第二栅极结构之间的有源区域的一部分；蚀刻位于所述第一栅极结构和所述第二栅极结构之间的未被所述覆盖层覆盖的所述有源区域以形成凹槽；以及在所述凹槽中形成外延半导体层。
本发明的另一些实施例提供了一种制造半导体器件的方法，包括：在围绕有源区域的衬底中形成隔离结构；在所述隔离结构上方形成第一栅极结构，并且在所述有源区域上方形成第二栅极结构和第三栅极结构，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构在第一方向上延伸并且布置在与所述第一方向交叉的第二方向上；形成覆盖层以覆盖在第一方向上延伸的所述有源区域的边缘并且以覆盖所述隔离结构；蚀刻未被所述覆盖层覆盖的所述有源区域，以在所述隔离结构和所述第二栅极结构之间形成第一凹槽，并且在所述第二栅极结构和所述第三栅极结构之间形成第二凹槽；以及在所述第一凹槽中形成第一外延半导体层，并且在所述第二凹槽中形成第二外延半导体层。
本发明的又一些实施例提供了一种半导体器件，包括：隔离结构，形成在衬底中并且围绕有源区域；第一栅极结构和第二栅极结构，设置在所述有源区域上方，以及伪栅极结构，设置在所述隔离结构上方，所述第一栅极结构、所述第二栅极结构和所述伪栅极结构在第一方向上延伸并且布置在与所述第一方向交叉的第二方向上；以及第一源极/漏极外延层，设置在所述伪栅极结构和所述第一栅极结构之间，以及第二源极/漏极外延层，设置在所述第一栅极结构和所述第二栅极结构之间，其中，所述第一外延层的体积小于所述第二外延层的体积。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图2示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图3示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图4示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图5示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图6示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图7示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图8示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图9示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图10示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图11示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图12示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图13示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图14示出了根据本发明实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图15示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图16示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图17示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图18示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图19A、图19B、图19C和图19D示出了根据本发明实施例的源极/漏极外延层的截面图。
图20示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图21示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图22示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图23示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图24示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图25示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图26示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图27示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图28示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图29示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面。
图30示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的平面图。
图31示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图32示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图33示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
图34示出了根据本发明另一实施例的半导体器件制造工艺的各个阶段中的一个的截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同比例任意绘制。在附图中，为了简化，可以省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以表示“包括”或“由...组成”。此外，在随后的制造工艺中，在所描述的操作之间可以存在一个或多个额外操作，并且可以改变操作的顺序。在本发明中，短语“A、B和C中的至少一个”是指A、B、C、A+B、A+C、B+C或A+B+C中的任何一个，并不意味着来自A的一个、来自B的一个和来自C的一个，除非另有说明。
公开的实施例涉及半导体器件，特别是CMOS FET，例如，平面场效应晶体管、鳍式场效应晶体管(FinFET)和全环栅FET，以及它们的制造方法。
应变硅技术已经广泛应用于现代硅工业。从外延形成的层施加的压缩应变或拉伸应变改变了半导体层的晶格恒定，这可以增大载流子迁移率。例如，在源极/漏极外延中，当在硅源极/漏极处形成SiGe外延层时，由于锗或硅锗的晶格恒定大于硅，因此可以显著提高p型FET的空穴迁移率。SiGe外延层向p型FET的硅沟道提供压缩应力。类似地，SiP或SiCP外延层向n型FET的硅沟道提供拉伸应力。
通常在形成在下面的晶体半导体层中的凹槽内和上方外延形成外延层。然而，当凹槽由非晶材料(诸如绝缘层)部分形成时，与其中凹槽由晶体半导体完全形成的情况相比，外延层没有完全生长，并且外延体积更小。当源极/漏极外延层在绝缘层的边缘处没有充分生长时，压缩应力不足，这导致更低的驱动电流，并且可能发生不对称的器件特性。
在本发明中，提供了用于改善在隔离结构(诸如浅沟槽隔离(STI))附近生长的源极/漏极外延层的方法和结构。
图1至图11示出了根据本发明实施例的用于半导体器件的顺序制造操作的截面图。应该理解，对于该方法的额外的实施例，可以在图1至图11所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
如图1所示，在衬底10的表面中形成隔离结构，诸如STI 30。衬底10可以是p型或n型半导体衬底。在一些实施例中，衬底10由合适的元素半导体(诸如硅、金刚石或锗)；合适的合金或化合物半导体(诸如IV组化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V组化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化镓铟(GaInP)))等制成。此外，衬底100可以包括可以拉伸以提高性能的外延层(外延层)，和/或可以包括绝缘体上硅(SOI)结构。在一个实施例中，使用p型硅衬底。
隔离结构30通过用一种或多种绝缘材料填充形成在衬底10中的沟槽形成，并且然后实施平坦化操作，诸如化学机械抛光(CMP)工艺。隔离结构30包括一层或多层绝缘材料，例如，通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的二氧化硅、氮氧化硅和/或氮化硅。在可流动的CVD中，沉积可流动的介电材料而不是氧化硅。顾名思义，可流动的介电材料可以在沉积期间“流动”，以高高宽比填充间隙或间隔。通常，将各种化学成分添加至含硅的前体中以使沉积的膜流动。在一些实施例中，添加氢氮结合。可流动的介电前体的实例，特别是可流动的氧化硅前体包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺，诸如三甲硅烷基胺(TSA)。这些可流动的氧化硅材料是多次操作工艺中形成。在沉积可流动膜之后，固化并且然后退火以去除不期望的元素以形成氧化硅。当去除不需要的元素时，可流动膜致密化并且收缩。在一些实施例中，进行多次退火工艺。固化可流动膜并且退火一次以上。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离结构30可以由SOG、SiO、SiON、SiON、SiOCN或掺杂氟的硅酸盐玻璃(FSG)的一层或多层形成。隔离结构30限定用作FET的沟道区域和源极/漏极区域的有源区域。在一些实施例中，隔离结构30在平面图中围绕有源区域。在一些实施例中，如图1所示，提供了用于p型FET(PMOS)的第一有源区域10P和用于n型FET(NMOS)的第二有源区域10N。
此外，如图1所示，形成牺牲栅极结构40和伪牺牲栅极结构40D。牺牲栅极结构40设置在有源区域10P和10N上方，并且伪牺牲栅极结构40D设置在隔离结构30上方。
在一些实施例中，牺牲栅极结构40中的每个包括牺牲栅极介电层42、牺牲栅电极44和硬掩模层46。在一些实施例中，伪牺牲栅极结构40D包括牺牲栅电极44和硬掩模层46。在一些实施例中，牺牲栅电极由多晶硅制成，并且牺牲栅极介电层由氧化硅制成。
此外，牺牲栅极结构40和伪牺牲栅极结构40D中的每个包括位于牺牲栅电极的相对侧面上的栅极侧壁间隔件48。栅极侧壁间隔件48包括一个或多个介电层。在一些实施例中，侧壁间隔件由氧化硅、氮化硅、SiOCN、SiCN、氧化铝、AlCO或AlCN或任何其他合适的介电材料中的一种或多种制成。
在一些实施例中，牺牲栅极结构40和伪牺牲栅极结构40D在Y方向上延伸并且在X方向上以恒定间距P1布置。下一步，如图2所示，在牺牲栅极结构40、伪牺牲栅极结构40D、有源区域和隔离结构30上方形成覆盖层50。在一些实施例中，覆盖层50由与栅极侧壁间隔件48不同的材料制成。在一些实施例中，覆盖层50由与硬掩模层46不同的材料制成。在一些实施例中，覆盖层由氧化硅、氮化硅、SiOCN、SiCN、氧化铝、AlCO或AlCN或任何其他合适的介电材料中的一种或多种制成。覆盖层50可以通过一种或多种工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)和原子层沉积(ALD))形成，但是可以利用任何可接受的工艺。在一些实施例中，覆盖层50具有在从约4nm至约10nm的范围内的厚度，取决于半导体器件的设计规则。在其他实施例中，覆盖层50的厚度在从约5nm至约8nm的范围内。
覆盖层50毯式形成在整个结构上方，并且通过一个或多个光刻和蚀刻操作图案化，如图2所示。通过图案化操作，用于p型FET的第一有源区域10P暴露，除了隔离结构附近的边缘部分外。如图3所示，覆盖层50覆盖第一有源区域10P的边缘部分和隔离结构30的一部分。在一些实施例中，从隔离结构30的边缘至第一有源区域10P上方的覆盖层50的边缘的距离X1在从10nm至30nm的范围内，而在其他实施例中，在从约15nm至约25nm的范围内，取决于半导体器件的设计规则。如图3所示，隔离结构30和相邻的牺牲栅极结构40之间的第一有源区域10P的区域在X方向上具有小于两个相邻的牺牲栅极结构40之间的间隔S1的宽度X2。在一些实施例中，比率X1/X2在从约0.2至约0.3的范围内，取决于半导体器件的设计规则。如果X1/X2太小，则不能获得如下说明的本实施例的效果，并且如果X1/X2太大，则随后形成的外延层的尺寸将不足。
然后，如图4所示，通过使用合适的蚀刻操作蚀刻(凹进)未被牺牲栅极结构40和覆盖层50覆盖的第一有源区域10P的源极/漏极区域，以形成凹槽12。由于有源区域10P的一部分被覆盖层50覆盖，因此凹槽12A的开口尺寸小于凹槽12B的开口尺寸。因此，如图4所示，与隔离结构30相邻的凹槽12A在尺寸上小于形成在牺牲栅极结构40之间的凹槽12B。在一些实施例中，凹槽12A的深度D1为凹槽12B的深度D2的约80％至约95％，而在其他实施例中，为深度D2的约85％至约90％。在一些实施例中，凹槽12A的最大宽度W1为凹槽12B的最大宽度W2的约40％至约65％，而在其他实施例中，为凹槽12B的最大宽度W2的约50％至约60％。
在形成凹槽之后，在凹槽中形成源极/漏极外延层60，如图5所示。在一些实施例中，源极/漏极外延层60包括SiGe层。在一些实施例中，SiGe层掺杂有B。在一些实施例中，源极/漏极外延层60包括具有不同Ge含量的多个SiGe层。在某些实施例中，源极/漏极外延层60包括Ge层。
如图5所示，形成在隔离结构30和相邻的牺牲栅极结构40之间的源极/漏极外延层60A在体积上小于形成在相邻的牺牲栅极结构40之间的源极/漏极外延层60B。在一些实施例中，源极/漏极外延层60A的深度D3为源极/漏极外延层60B的深度D4的约80％至约95％，而在其他实施例中，为深度D4的约85％至约90％。在一些实施例中，源极/漏极外延层60A的最大宽度W1为源极/漏极外延层60B的最大宽度W2的约40％至约65％，而在其他实施例中，为最大宽度W2的约50％至约60％。
在形成源极/漏极外延层60之后，去除覆盖层50，如图6所示。
在形成用于p型FET的源极/漏极外延层60之后，形成用于n型FET的源极/漏极外延层。在用于n型FET的源极/漏极外延层的形成中，可以采用与如上说明的用于p型FET的源极/漏极外延层60的形成相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些说明。
如图7所示，在牺牲栅极结构40、伪牺牲栅极结构40D、p型FET的第一有源区域和隔离结构30上方形成覆盖层55。在一些实施例中，覆盖层55的配置与如上所述的覆盖层50的配置相同或类似的材料。如图7所示，覆盖层55包括其中暴露用于n型FET的第二有源区域10N的开口，除了隔离结构附近的边缘部分外。如图7所示，覆盖层55覆盖第二有源区域10N的边缘部分和隔离结构30的一部分。
然后，类似于图4，通过使用合适的蚀刻操作蚀刻(凹进)未被牺牲栅极结构40和覆盖层55覆盖的第二有源区域10N的源极/漏极区域，以形成凹槽14，如图8所示。
此外，在形成凹槽14之后，在凹槽中形成源极/漏极外延层65，如图9所示。在一些实施例中，源极/漏极外延层65包括SiP、SiCP和SiC层中的一个或多个。在一些实施例中，SiP或SiCP层还包括As。在一些实施例中，形成具有不同P含量的多个外延层。在形成外延层65之后，去除覆盖层55。
在一些实施例中，在形成用于n型FET的源极/漏极外延层65之后，形成用于p型FET的源极/漏极外延层60。
随后，实施替换栅极操作以形成金属栅极结构。如图10所示，在牺牲栅极结构40、40D和源极/漏极外延层60、65上方形成蚀刻停止层70，然后在蚀刻停止层70上方形成一个或多个层间介电(ILD)层75。在一些实施例中，蚀刻停止层70包括氮化硅。
在形成ILD层75之后，实施平坦化操作(诸如回蚀工艺和/或化学机械抛光(CMP)工艺)以暴露牺牲栅电极层44的上表面。然后，去除牺牲栅电极层44和牺牲栅极介电层42，从而形成栅极间隔。然后，在栅极间隔中的沟道区域上形成包括界面层和高k栅极介电层的栅极介电层82。在一些实施例中，界面层是化学形成的氧化硅。高k栅极介电层包括一层或多层HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金或任何其他合适的高k介电材料。
另外，在栅极介电层82上方形成一个或多个导电层。导电层可以包括由掺杂有Si的TaN、TiN、TiN或任何其他合适的导电材料的一层或多层形成的阻挡层。导电层还包括一个或多个功函调整层。功函调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的导电材料的单层或两种或多种这些材料的多层制成。作为用于n沟道FinFET的功函调整层85，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种，而作为用于p沟道FinFET的功函调整层84，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种。
导电层还包括主金属层86，包括选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr组成的组的金属材料。用于伪牺牲栅极结构40D的金属栅极结构包括n型金属栅极结构和/或p型金属栅极结构。
在形成金属栅电极之后，实施进一步的CMOS工艺以形成各个部件，诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等。
图12至图18示出了根据本发明实施例的半导体器件制造工艺的各个阶段的平面图。在以下实施例中可以采用与图1至图11所说明的那些相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些说明。
图12示出了形成牺牲栅极结构40、40D之后的平面图。如图12所示，第一有源区域10P被隔离结构30围绕，并且具有垂直边缘(在Y方向上延伸)和水平边缘(在X方向上延伸)。图13示出了形成覆盖层50之后的平面图。如图13所示，覆盖层50覆盖第一有源区域10P的垂直边缘(和对应的拐角)，并且除了拐角外不覆盖水平边缘。图14示出了形成源极/漏极外延层60之后的平面图。如图14所示，薄的有源区域10P’在X方向上保留在源极/漏极外延层60和隔离结构之间。
图15示出了根据另一实施例的形成覆盖层50之后的平面图。如图15所示，覆盖层50覆盖第一有源区域10P的垂直边缘和水平边缘。因此，如图16所示，源极/漏极外延层60在X和Y方向上与隔离结构完全分隔开。
在图1至图16中，用于p型FET的第一有源区域10P和用于n型FET的第二有源区域10N在X方向上并排布置。在图17和图18中，用于p型FET的第一有源区域10P和用于n型FET的第二有源区域10N布置在牺牲栅极结构延伸的Y方向上。
图17示出了形成覆盖层50之后的平面图，而图18示出了形成覆盖层55之后的平面图。类似于图13，仅有源区域的垂直边缘被覆盖层50、55覆盖。
图19A、图19B、图19C和图19D示出了根据本发明实施例的源极/漏极外延层的截面图。源极/漏极外延层60、65的截面形状根据用于形成凹槽12、14的蚀刻条件和/或其他因素而变化。在一些实施例中，如图19A所示，源极/漏极外延层的截面具有菱形形状。在一些实施例中，如图19B所示，源极/漏极外延层的截面具有V形形状。在一些实施例中，如图19C所示，源极/漏极外延层的截面具有U形形状。在一些实施例中，如图19D所示，源极/漏极外延层的截面具有半圆形或圆形形状。
图20至图28示出了根据本发明的实施例的FinFET器件制造工艺的各个阶段的截面图。在以下实施例中可以采用与图1至图19D所说明的那些相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些说明。
图20是在鳍结构20上方形成牺牲栅极结构40之后的平面图。鳍结构20可以通过任何合适的方法图案化。例如，鳍结构可以使用一种或多种光刻工艺(包括双重图案化工艺或多重图案化工艺)图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴图案化鳍结构。在一些实施例中，一个或多个伪鳍结构形成为与有源FinFET的鳍结构20相邻。
在形成鳍结构20之后，将隔离绝缘层32(例如，STI)设置在鳍结构20和衬底10上方(见图21)。在一些实施例中，在形成隔离绝缘层32之前，在衬底10和鳍结构20的底部的侧壁上方形成一个或多个衬垫层。衬垫层可以通过一种或多种工艺(诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD))沉积，但是可以利用任何可接受的工艺。隔离绝缘层32包括一层或多层绝缘材料，例如，通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的二氧化硅、氮氧化硅和/或氮化硅。在一些实施例中，隔离绝缘层32可以由一层或多层SOG、SiO、SiON、SiOCN或掺杂氟的硅酸盐玻璃(FSG)形成。
在鳍结构20上方形成隔离绝缘层32之后，实施平坦化操作以去除隔离绝缘层32的一部分和用于图案化鳍结构的掩模层(例如，垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀工艺。随后，使用例如蚀刻工艺、化学机械抛光(CMP)等去除在鳍结构20的顶面上方延伸的隔离绝缘层32的部分和位于鳍结构20的顶面上方的衬垫层的部分。此外，使隔离绝缘层32凹进以暴露鳍结构20的上部。在一些实施例中，使用单个蚀刻工艺或多个蚀刻工艺使隔离绝缘层32凹进。在隔离绝缘层32由氧化硅制成的一些实施例中，蚀刻工艺可以是例如干蚀刻、化学蚀刻或湿清洁工艺。在某些实施例中，可以使用湿蚀刻工艺实施部分去除隔离绝缘层32，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺实施部分去除隔离绝缘层32。例如，可以使用使用CHF3或BF3作为蚀刻气体的干蚀刻工艺。在形成隔离绝缘层32之后，可以实施热工艺，例如退火工艺，以改善隔离绝缘层32的质量。在某些实施例中，在惰性气体环境中，诸如N2、Ar或He环境，热工艺通过在约900℃至约1050℃的范围内的温度下使用快速热退火(RTA)实施约1.5秒至约10秒。
在形成鳍结构20和隔离绝缘层32之后，形成牺牲栅极结构40，如图20所示。牺牲栅极结构40中的每个包括牺牲栅极介电层、牺牲栅电极层、硬掩模层和栅极侧壁间隔件。虽然图20示出了两个鳍结构20和两个牺牲栅极结构40，但是数量不限于两个。
在形成牺牲栅极结构40之后，形成覆盖层52以覆盖如图21所示的鳍结构20的边缘部分。在一些实施例中，覆盖层52在鳍结构20的顶部上延伸的距离量X11在从10nm至30nm的范围内，而在其他实施例中，在从约15nm至约25nm的范围内，取决于半导体器件的设计规则。在形成覆盖层52之后，蚀刻(凹进)未被覆盖层52覆盖的鳍结构20和牺牲栅极结构40以形成源极/漏极间隔，并且在源极/漏极间隔中形成源极/漏极外延层60，如图22所示。
形成在鳍结构20的边缘附近的源极/漏极外延层60A在体积上小于形成在相邻的牺牲栅极结构40之间的源极/漏极外延层60B。在一些实施例中，源极/漏极外延层60A的深度为源极/漏极外延层60B的深度的约80％至约95％，而在其他实施例中，为源极/漏极外延层60B的深度的约85％至约90％。在一些实施例中，源极/漏极外延层60A的最大宽度为源极/漏极外延层60B的最大宽度的约40％至约65％，而在其他实施例中，为源极/漏极外延层60B的最大宽度的约50％至约60％。
图23是在鳍结构20上方形成牺牲栅极结构40和伪牺牲栅极结构40D之后的平面图。如图25所示，伪牺牲栅极结构40D不覆盖鳍结构20的边缘。类似于图21，形成覆盖层52以覆盖鳍结构20的边缘部分，如图24所示。类似于图22，形成如图25所示的源极/漏极外延层60。图25的源极/漏极外延层60的配置与图22的源极/漏极外延层60的配置基本相同。
图26是在鳍结构20上方形成牺牲栅极结构40和伪牺牲栅极结构40D之后的平面图。如图26所示，伪牺牲栅极结构40D分别覆盖鳍结构20的边缘。如图27所示，形成覆盖层52，使得覆盖层的边缘位于伪牺牲栅极结构40D上，并且然后如图28所示形成源极/漏极外延层60。在该实施例中，三个源极/漏极外延层的尺寸基本彼此相等。
图29示出了根据实施例的在形成金属栅极结构之后的FinFET。如图29所示，鳍结构包括沟道鳍结构20B和设置在底部鳍结构23上方的边缘鳍结构20A。金属栅极结构设置在沟道鳍结构20B上方。源极/漏极外延层60A设置在沟道鳍结构20B和边缘鳍结构20A之间，而源极/漏极外延层60B设置在沟道鳍结构20B之间。在一些实施例中，边缘鳍结构20A的宽度W11在从5nm至30nm的范围内。在一些实施例中，边缘鳍结构20A的宽度W11小于沟道鳍结构20B的宽度W12。
图30至图34示出了根据本发明实施例的GAA FET器件制造工艺的各个阶段的截面图。在以下实施例中可以采用与图1至图29所说明的那些相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些说明。
图30是平面图，而图31是在鳍结构21上方形成牺牲栅极结构40之后的截面图。鳍结构21包括交替堆叠在如图31所示的鳍底部结构23上方的第一半导体层25和第二半导体层22。在一些实施例中，第一半导体层25由SiGe制成，第二半导体层22由Si制成。
如图32所示，形成覆盖层52以覆盖鳍结构的边缘部分，并且蚀刻(凹进)未被覆盖层52和牺牲栅极结构40覆盖的鳍结构以形成源极/漏极间隔，如图32所示。然后，如图33所示，在源极/漏极间隔中形成源极/漏极外延层60。
此外，牺牲栅极结构40被金属栅极结构代替。在形成ILD层75之后，实施CMP操作以暴露牺牲栅电极层。然后去除牺牲栅电极层和牺牲栅极介电层，从而暴露鳍结构。当牺牲栅电极层是多晶硅时，可以使用湿蚀刻剂(诸如TMAH溶液)选择性去除牺牲栅电极层。此后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层。
然后，通过使用例如湿蚀刻操作从沟道区域去除第一半导体层25。在一些实施例中，可以使用诸如但不限于氢氧化铵(NH4OH)、氢氧化四甲基铵(TMAH)、乙二胺邻苯二酚(EDP)、氢氧化钾(KOH)溶液、盐酸(HCl)溶液或热氨溶液的湿蚀刻剂选择性去除第一半导体层25。也可以使用等离子体干蚀刻或化学汽相蚀刻。
在释放沟道区域中的第二半导体层22的纳米线之后，形成金属栅极结构。金属栅极结构包括如上所述的高k栅极介电层82、一层或多层功函调整材料84和体栅电极层86，如图34所示。
如图34所示，鳍结构包括设置在底部鳍结构23上方的边缘鳍结构21A。边缘鳍结构21A包括交替堆叠的第一半导体层25和第二半导体层22。在一些实施例中，边缘鳍结构21A的宽度W21在5nm至30nm的范围内。在一些实施例中，边缘鳍结构20A的宽度W21小于沟道半导体线22的宽度W22。
在本实施例中，在有源区域或源极/漏极区域中的鳍结构的凹槽蚀刻中，调整覆盖层以使晶体半导体(例如，Si)的一部分保持在凹槽的面向隔离结构的侧面处。因此，外延层可以沿着Si边界生长并且形成对称且均匀的外延轮廓。此外，由于可以获得更大的外延层，因此可以实现更高的驱动电流。另外，可以实现更低的漏电流，并且可以改善DIBL特性。
应该理解，不是所有优势都必须在此处讨论，没有特定的优势在所有实施例中都是需要的，并且其他实施例或实例可以提供不同的优势。
根据本发明的方面，在用于制造半导体器件的方法中，在限定有源区域的衬底中形成隔离结构，在隔离结构上方形成第一栅极结构，并且在与第一栅极结构相邻的有源区域上方形成第二栅极结构，形成覆盖层以覆盖第一栅极结构和位于第一栅极结构和第二栅极结构之间的有源区域的一部分，蚀刻第一栅极结构和第二栅极结构之间的未被覆盖层覆盖的有源区域以形成凹槽，并且在凹槽中形成外延半导体层。在以上和以下的一个或多个实施例中，第一栅极结构和第二栅极结构在第一方向上延伸并且布置在与第一方向交叉的第二方向上，并且外延层沿着第二方向不接触隔离结构。在以上和以下的一个或多个实施例中，外延层不接触隔离结构。在以上和以下的一个或多个实施例中，第一栅极结构和第二栅极结构中的每个包括多晶硅层、设置在多晶硅层上方的硬掩模层和侧壁间隔件，并且覆盖层由与硬掩模层和侧壁间隔件不同的材料制成。在以上和以下的一个或多个实施例中，在形成外延半导体层之后，去除覆盖层。在以上和以下的一个或多个实施例中，从隔离结构的边缘至有源区域上方的覆盖层的边缘的距离在从10nm至30nm的范围内。
根据本发明的另一方面，在制造半导体器件的方法中，在围绕有源区域的衬底中形成隔离结构，并且在隔离结构上方形成第一栅极结构，并且在有源区域上方形成第二栅极结构和第三栅极结构。第一、第二和第三栅极结构在第一方向上延伸并且布置在与第一方向交叉的第二方向上。形成覆盖层以覆盖沿着第一方向延伸的有源区域的边缘并且覆盖隔离结构。蚀刻未被覆盖层覆盖的有源区域，以在隔离结构和第二栅极结构之间形成第一凹槽，并且在第二栅极结构和第三栅极结构之间形成第二凹槽，并且在第一凹槽中形成第一外延半导体层，并且在第二凹槽中形成第二外延半导体层。在以上和以下的一个或多个实施例中，第一外延层的体积小于第二外延层的体积。在以上和以下的一个或多个实施例中，第一凹槽的深度小于第二凹槽的深度。在以上和以下的一个或多个实施例中，第一凹槽的沿着第二方向的最大宽度小于第二凹槽的沿着第二方向的最大宽度。在以上和以下的一个或多个实施例中，覆盖层不覆盖在第二方向上延伸的有源区域的边缘。在以上和以下的一个或多个实施例中，第一外延层在第二方向上不接触隔离结构。在以上和以下的一个或多个实施例中，第一外延层和第二外延层在第一方向上接触隔离结构。在以上和以下的一个或多个实施例中，覆盖层覆盖在第二方向上延伸的有源区域的边缘。在以上和以下的一个或多个实施例中，第一外延层不接触隔离结构。在以上和以下的一个或多个实施例中，第一、第二和第三栅极结构中的每个包括多晶硅层、设置在多晶硅层上方的硬掩模层和侧壁间隔件，并且覆盖层由与硬掩模层和侧壁间隔件不同的材料制成。在以上和以下的一个或多个实施例中，在形成第一外延半导体层和第二外延半导体层之后，去除覆盖层。
根据本发明的另一方面，在制造半导体器件的方法中，形成从衬底上方的隔离结构突出的鳍结构，在鳍结构上方形成第一栅极结构，形成覆盖层以覆盖鳍结构和隔离结构的边缘部分，蚀刻未被第一栅极结构覆盖的鳍结构和覆盖层以形成凹槽，并且在凹槽中形成外延半导体层。在以上和以下的一个或多个实施例中，栅极结构包括多晶硅层、设置在多晶硅层上方的硬掩模层和侧壁间隔件，并且覆盖层由与硬掩模层和侧壁间隔件不同的材料制成。在以上和以下的一个或多个实施例中，鳍结构包括交替堆叠在鳍底部结构上方的第一半导体层和第二半导体层。在以上和以下的一个或多个实施例中，覆盖层以距离鳍结构的边缘15nm至25nm的量覆盖边缘部分。
根据本发明的一个方面，半导体器件包括形成在衬底中并且围绕有源区域的隔离结构，设置在有源区域上方的第一栅极结构和第二栅极结构以及设置在隔离结构上方的伪栅极结构，以及设置在伪栅极结构和第一栅极结构之间的第一源极/漏极外延层，以及设置在第一栅极结构和第二栅极结构之间的第二源极/漏极外延层。第一、第二和伪栅极结构在第一方向上延伸并且布置在与第一方向交叉的第二方向上。第一外延层的体积小于第二外延层的体积。在以上和以下的一个或多个实施例中，第一外延层的深度小于第二外延层的深度。在以上和以下的一个或多个实施例中，第一外延层的沿着第二方向的最大宽度小于第二外延层的沿着第二方向的最大宽度。在以上和以下的一个或多个实施例中，第一外延层在第二方向上不接触隔离结构。在以上和以下的一个或多个实施例中，第一外延层和第二外延层在第一方向上接触隔离结构。在以上和以下的一个或多个实施例中，第一外延层不接触隔离结构。在以上和以下的一个或多个实施例中，第一外延层通过衬底的一部分在第二方向上与隔离结构分隔开，并且衬底的该部分在第二方向上的宽度在从15nm至25nm的范围内。
根据本发明的另一方面，半导体器件包括从形成在衬底上方的隔离结构突出的鳍结构。鳍结构包括设置在底部鳍结构上方的第一沟道鳍结构和第一边缘鳍结构。半导体器件还包括设置在第一沟道鳍结构上方的第一栅极结构和设置在第一栅极结构和第一边缘鳍结构之间的第一源极/漏极外延层。在以上和以下的一个或多个实施例中，第一边缘鳍结构的宽度在5nm至30nm的范围内。在以上和以下的一个或多个实施例中，第一边缘鳍结构的宽度小于第一沟道鳍结构的宽度。在以上和以下的一个或多个实施例中，鳍结构还包括设置在鳍底部结构上方的第二沟道鳍结构。半导体器件还包括设置在第二沟道鳍结构上方的第二栅极结构和设置在第一栅极结构和第二栅极结构之间的第二源极/漏极外延层。在以上和以下的一个或多个实施例中，第一源极/漏极外延层的体积小于第二源极/漏极外延层的体积。在以上和以下的一个或多个实施例中，第一源极/漏极外延层的深度小于第二源极/漏极外延层的深度。在以上和以下的一个或多个实施例中，第一源极/漏极外延层的最大宽度小于第二源极/漏极外延层的最大宽度。
根据本发明的另一方面，半导体器件包括设置在衬底上方并且垂直布置在衬底上方的第一半导体线、包裹第一半导体线的第一栅极结构、设置在衬底上方的端鳍结构、以及设置在第一半导体线和第一栅极结构之间的第一源极/漏极外延层、以及第一边缘鳍结构。在以上和以下的一个或多个实施例中，边缘鳍结构的宽度在从5nm至30nm的范围内。在以上和以下的一个或多个实施例中，半导体器件还包括设置在衬底上方并且垂直布置在衬底上方的第二半导体线、包裹第二半导体线的第二栅极结构、以及设置在第一栅极结构和第一半导体线之间的第二源极/漏极外延层、以及第二栅极结构和第二半导体线。在以上和以下的一个或多个实施例中，第一源极/漏极外延层的体积小于第二源极/漏极外延层的体积。在以上和以下的一个或多个实施例中，第一源极/漏极外延层的最大宽度小于第二源极/漏极外延层的最大宽度。在以上和以下的一个或多个实施例中，边缘鳍结构包括交替堆叠的第一半导体层和第二半导体层。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在限定有源区域的衬底中形成隔离结构；
在所述隔离结构上方形成第一栅极结构，并且在与所述第一栅极结构相邻的所述有源区域上方形成第二栅极结构；
形成覆盖层以覆盖所述第一栅极结构和位于所述第一栅极结构和所述第二栅极结构之间的有源区域的一部分；
蚀刻位于所述第一栅极结构和所述第二栅极结构之间的未被所述覆盖层覆盖的所述有源区域以形成凹槽；以及
在所述凹槽中形成外延半导体层。
2.根据权利要求1所述的方法，其中：
所述第一栅极结构和所述第二栅极结构在第一方向上延伸并且布置在与所述第一方向交叉的第二方向上，以及
所述外延层沿着所述第二方向不接触所述隔离结构。
3.根据权利要求1所述的方法，其中，所述外延层不接触所述隔离结构。
4.根据权利要求1所述的方法，其中：
所述第一栅极结构和所述第二栅极结构中的每个包括多晶硅层、设置在所述多晶硅层上方的硬掩模层和侧壁间隔件，以及
所述覆盖层由与所述硬掩模层和所述侧壁间隔件不同的材料制成。
5.根据权利要求1所述的方法，还包括：在形成所述外延半导体层之后，去除所述覆盖层。
6.根据权利要求1所述的方法，其中，从所述隔离结构的边缘至所述有源区域上方的所述覆盖层的边缘的距离在从10nm至30nm的范围内。
7.一种制造半导体器件的方法，包括：
在围绕有源区域的衬底中形成隔离结构；
在所述隔离结构上方形成第一栅极结构，并且在所述有源区域上方形成第二栅极结构和第三栅极结构，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构在第一方向上延伸并且布置在与所述第一方向交叉的第二方向上；
形成覆盖层以覆盖在第一方向上延伸的所述有源区域的边缘并且以覆盖所述隔离结构；
蚀刻未被所述覆盖层覆盖的所述有源区域，以在所述隔离结构和所述第二栅极结构之间形成第一凹槽，并且在所述第二栅极结构和所述第三栅极结构之间形成第二凹槽；以及
在所述第一凹槽中形成第一外延半导体层，并且在所述第二凹槽中形成第二外延半导体层。
8.根据权利要求7所述的方法，其中，所述第一外延层的体积小于所述第二外延层的体积。
9.根据权利要求7所述的方法，其中，所述第一凹槽的深度小于所述第二凹槽的深度。
10.一种半导体器件，包括：
隔离结构，形成在衬底中并且围绕有源区域；
第一栅极结构和第二栅极结构，设置在所述有源区域上方，以及伪栅极结构，设置在所述隔离结构上方，所述第一栅极结构、所述第二栅极结构和所述伪栅极结构在第一方向上延伸并且布置在与所述第一方向交叉的第二方向上；以及
第一源极/漏极外延层，设置在所述伪栅极结构和所述第一栅极结构之间，以及第二源极/漏极外延层，设置在所述第一栅极结构和所述第二栅极结构之间，
其中，所述第一外延层的体积小于所述第二外延层的体积。
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