CN106935649B - 半导体器件以及形成场效应晶体管的方法 - Google Patents

半导体器件以及形成场效应晶体管的方法 Download PDF

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Abstract

半导体器件包括具有第一半导体材料的鳍。鳍包括源极/漏极(S/D)区域和沟道区域。S/D区域提供顶面和两个侧壁表面。S/D区域的宽度小于沟道区域的宽度。半导体器件还包括在S/D区域上方且具有掺杂的第二半导体材料的半导体膜。半导体膜提供分别地基本上平行于S/D区域的顶面和两个侧壁表面的顶面和两个侧壁表面。半导体器件还包括半导体膜的顶面和两个侧壁表面上方的且用于与S/D区域电通信的金属接触件。本发明的实施例还涉及形成场效应晶体管的方法。

Description

半导体器件以及形成场效应晶体管的方法
技术领域
本发明的实施例涉及半导体器件以及形成场效应晶体管的方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种按比例缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度。
例如，与在短沟道晶体管中的传统平面FET相比，诸如鳍式场效应晶体管(FinFET)的多栅极场效应晶体管(FET)已经得到发展以用于更好的栅极可控性。多栅极FinFET的实例包括双栅极FET、三栅极FFET、欧米茄栅极FET和全环栅(或环绕栅)FET。期望多栅极FET将半导体工艺技术缩放为超出传统块状金属氧化物半导体FET(MOSFET)技术的限制。然而，由于晶体管器件结构按比例缩小并成为三维，晶体管接触电阻表现出对器件性能增加的影响。因此，具有减小接触电阻的新接触结构是所期望的。
发明内容
本发明的实施例提供了一种半导体器件，包括：鳍，具有第一半导体材料，所述鳍具有源极/漏极(S/D)区域和沟道区域，所述源极/漏极区域提供顶面和两个侧壁表面，其中，所述源极/漏极区域的宽度小于所述沟道区域的宽度；半导体膜，位于所述源极/漏极区域上方且具有掺杂的第二半导体材料，所述半导体膜的顶面和两个侧壁表面分别地平行于所述源极/漏极区域的顶面和两个侧壁表面；以及金属接触件，位于所述半导体膜的顶面和两个侧壁表面上方且用于与所述源极/漏极区域电通信。
本发明的另一实施例提供了一种形成场效应晶体管(FET)的方法，包括：提供鳍，其中，所述鳍包括第一半导体材料并且具有用于所述场效应晶体管的源极区域、沟道区域和漏极区域；在所述沟道区域上方形成栅极堆叠件；修整所述鳍以减小在所述源极区域和所述漏极区域中的所述鳍的宽度；在所述源极区域和所述漏极区域上方形成半导体膜，其中，所述半导体膜包括掺杂的第二半导体材料且共形于所述鳍；以及在所述半导体膜上方沉积金属，其中，所述金属用于与所述源极区域和所述漏极区域电通信。
本发明的又一实施例提供了一种形成场效应晶体管(FET)的方法，包括：提供鳍，其中，所述鳍包括第一半导体材料并且具有用于所述场效应晶体管的源极区域、沟道区域和漏极区域；在所述沟道区域上方形成伪栅极堆叠件；在所述伪栅极堆叠件的侧壁上方形成栅极间隔件；修整所述鳍以减小在所述源极区域和所述漏极区域中的所述鳍的宽度；在所述源极区域和所述漏极区域上方形成半导体膜，其中，所述半导体膜包括掺杂的第二半导体材料且共形于所述鳍；实施置换栅极工艺，从而用金属栅极置换所述伪栅极堆叠件；形成接触孔以暴露所述半导体膜的顶面的部分和两个侧壁表面的部分；以及在所述接触孔中沉积金属。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1A至图1B是根据本发明的各个方面构造的半导体器件的立体图和截面图。
图2示出了根据一些实施例的制造图1A和图1B的半导体器件的方法的流程图。
图3、图4、图5、图6、图7A、图8、图9和图10是根据一些实施例的根据图2的方法形成半导体器件的立体图。图7B、图7C和图7D是根据一些实施例的图7A的半导体器件的截面图。
图11、图12、图13和图14是根据一些实施例的根据图2的方法形成半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
本发明大体地涉及半导体器件，且更具体地涉及具有包括共形源极和漏极(S/D)接触件的多栅极FET的半导体器件。多栅极FinFET的实例包括双栅极FET、三栅极FET、欧米茄栅极FET和全环栅(GAA)FET。此外，GAA FET可以包括一个或多个纳米线沟道、条形沟道或其他合适的沟道结构。本发明的目的是为多栅极晶体管提供新的S/D接触结构以减少S/D接触电阻。在实施例中，S/D接触件和下面的半导体鳍之间的界面相对于下面的鳍的形状具有基本上共形的轮廓。换言之，S/D接触件有效地覆盖下面的鳍的至少顶面和两个侧壁表面。这样的结构在S/D接触件和下面的鳍之间提供增加的界面面积，从而与常规的S/D接触件相比减少了S/D接触电阻。
图1A和图1B示出了根据本发明的各个方面构造的具有这样共形的S/D接触结构的半导体器件100。特别地，图1A是器件100的立体图且图1B是沿图1A的“1—1”线的器件100的截面图。
如图所示，器件100是多栅极FinFET器件。此外，器件100可以是在集成电路(IC)或其部分的处理期间制造的中间器件，中间器件可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源组件，以及诸如p型FET、n型FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源组件。
共同地参照图1A和图1B，器件100包括衬底102、衬底102上方的隔离结构103以及从衬底102(沿“z”方向)向上突出且在隔离结构103之上的多个鳍104。器件100还包括栅极堆叠件110和在栅极堆叠件110的侧壁上的栅极间隔件112。栅极堆叠件110在鳍104的三侧上接合每个鳍104，形成多栅极表面(此后使用术语“多栅极”器件100)。尽管图1A和图1B显示了器件100中的六个鳍，这不是限制。在实施例中，器件100可以包括一个鳍或任何数量的鳍。栅极堆叠件110在器件100的沟道区域(未示出)处接合各自的鳍104。鳍104还在栅极堆叠件110的相对侧上提供器件100的源极和漏极(S/D)区域。器件100还包括用于与鳍104中的S/D区域电通信的S/D接触件116。
器件100还包括多个半导体膜106。每个膜106覆盖各自鳍104的S/D区域。膜106基本上与鳍104的形状共形。在本文中使用的术语“基本上共形”意味着膜106的顶面基本上平行于鳍104的顶面，且膜106的侧壁表面基本上平行于鳍104的侧壁表面。然而，膜106的厚度在各个实施例中可以是或可以不是均匀的。在本实施例中，膜106的顶面和鳍104的顶面在(100)晶体取向(如所示的“x-y”平面)上，且膜106和鳍104的侧壁表面在(110)晶体取向上。在可选实施例中，前述表面可以是其它晶体取向。例如，在另一实施例中，膜106和鳍104的侧壁表面可以在(551)晶体取向上。在本实施例中，膜106包括在S/D接触件116和鳍104的S/D区域之间提供导电路径的掺杂的半导体材料。
在本实施例中，器件100还包括在S/D接触件116和半导体膜106之间的导电层108。在实施例中，导电层108是诸如通过硅化或锗硅化的半导体膜106的部分的金属化。在另一实施例中，导电层108是帮助减小金属材料(例如，S/D接触件116)和半导体材料(例如，半导体膜106)之间的费米能级钉扎效应的超薄介电层。
如在图1A和图1B中可见，器件100的S/D接触结构包括多层，一层覆盖另一层，层间界面与鳍104的形状共形。在本实施例中，半导体膜106覆盖各自鳍104，导电层108覆盖半导体膜106，且S/D接触件116覆盖导电层108。这样共形的接触结构在S/D接触件116和鳍104之间提供最大导电界面面积，从而减小S/D接触电阻。以下描述了关于器件100的更多细节，包括用于上述每个部件的材料及其形成方法。
图2示出了根据本发明的各个方面的形成诸如半导体器件100的具有共形的S/D接触件的多栅极半导体器件的方法200的流程图。方法200仅为实例，并且不旨在限制本发明超出权利要求中明确列举的那些。可以在方法200之前、期间和之后提供附加的操作，并且对于方法的附加的实施例，可以代替、消除或移动描述的一些操作。
在操作202处，方法200(图2)接收如图3所示的器件100。参照图3，器件100包括衬底102和从衬底102(沿“z”方向)向上突出的多个鳍104。多个鳍104由在衬底102上方设置的隔离结构103隔离。
在本实施例中，衬底102是硅衬底。可选地，衬底102可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
鳍104可以包括选自由硅、硅锗(Si1-xGex)、锗、以及诸如砷化镓、砷化铟镓(InmGa1- mAs)、砷化铟、磷化铟和锑化铟的III-V族化合物半导体组成的组的至少一种半导体材料。鳍104可以包括在Si上形成的应变Si1-xGex，或在松弛的硅锗上形成的应变Si。在实施例中，鳍104包括应变的Si1-xGex且衬底102包括松弛的或部分松弛的硅锗合金Si1-rGer层，其中，锗的摩尔分数r小于x。通过选择x大于r，Si1-xGex沟道的自然晶格常数大于Si1-rGer的自然晶格常数且Si1-xGex沟道经受压缩应力或压缩应变。在实施例中，在沟道中的纵向上的压缩应变大于0.5％，诸如大于1％。在实施例中，衬底102还可以包括氧化硅(SiO2)层(即，绝缘体上硅衬底)，且鳍104可以由绝缘体上硅晶圆形成。
仍然参照图3，尽管仅标记在一个鳍上，但是每个鳍104(或简单地，鳍104)包括两个源极/漏极(S/D)区域104a和两个S/D区域104a之间的沟道区域104b。沿着“y”方向水平地布置S/D区域104a和沟道区域104b。在本实施例中，鳍104在“x-z”平面中具有矩形或梯形轮廓。
鳍104沿“x”方向在其顶部、中部、底部(隔离结构103正上方)的宽度分别为W鳍-顶部、W鳍、和W鳍-底部。鳍107具有沿着“z”方向的隔离结构103之上的高度H鳍。多个鳍104沿着“x”方向利用间隔S鳍和边至边间距P鳍彼此分隔开。在实施例中，鳍宽度W鳍-顶部和W鳍-底部可以是10纳米(nm)或更小，诸如8nm或更小。在实施例中，W鳍-顶部可以等于或小于W鳍，W鳍转而可以等于或小于W鳍-底部。在实施例中，鳍高度H鳍可以等于或大于30nm，诸如40nm或更大，或甚至50nm或更大。在实施例中，鳍间距P鳍可以是30nm或更小。在本实施例中，鳍侧壁表面具有(110)晶体取向和鳍顶面具有(100)晶体取向。鳍侧壁表面可以具有诸如(551)的其它晶体取向。鳍104的其它配置和形状是可能的且在本发明的范围内。
在实施例中，其中，鳍104包括Si鳍和Si1-xGex鳍，Si1-xGex鳍可以和Si鳍形成在一起且Si1-xGex鳍可以邻近Si鳍。此外，Si1-xGex鳍和Si鳍不需要具有H鳍、W鳍-顶部和W鳍-底部的相同的物理尺寸。Si1-xGex鳍可以用于p沟道晶体管，而Si鳍可以用于n沟道晶体管。在实施例中，由于Si鳍104形成在衬底102中的完全或部分松弛的Si1-rGer层上，所以Si鳍将在纵向上经受拉伸应力或应变。纵向上的拉伸应变的存在增加了Si中的电子迁移率，并且改善了n沟道Si晶体管的驱动电流和速度性能。
鳍104可以使用包括光刻和蚀刻工艺的合适的工艺来制造。光刻工艺可以包括：形成位于衬底102上面的光刻胶层(抗蚀剂)，将光刻胶曝光成图案，实施曝光后烘烤工艺，以及显影该光刻胶以形成包括光刻胶的掩蔽元件。然后该掩蔽元件用于在衬底102内蚀刻凹槽，从而在衬底102上留下鳍104。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他适合的工艺。可选地，可以使用芯轴-间隔件双重图案化光刻形成鳍104。形成鳍104的方法的许多其他实施例可以是合适的。
隔离结构103可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构103可以是浅沟槽隔离(STI)部件。在实施例中，隔离结构103通过在衬底102中蚀刻沟槽来形成，例如，作为鳍104形成工艺的一部分。随后可以用隔离材料填充沟槽，接着是化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构是可能的。隔离结构103可包括多层结构，例如，具有一个或多个热氧化物衬垫层。
在操作204处，方法200(图2)在鳍104上方，具体地在沟道区域104b上方形成栅极堆叠件110a。在本实施例中，栅极堆叠件110a是预留位置且将被后栅极工艺中的最终栅极堆叠件置换。因此，栅极堆叠件110a又称为伪栅极堆叠件110a。在可选实施例中，栅极堆叠件110a是最终栅极堆叠件，例如，在先栅极工艺中。参照图4，伪栅极堆叠件110a包括伪界面层120、伪栅电极122和硬掩模层124。伪界面层120可以包括诸如氧化硅层(例如，SiO2)或氮氧化硅(例如，SiON)的介电材料并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。伪栅电极122可以包括多晶硅(多晶-Si)且可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺形成。硬掩模层124可以包括诸如氧化硅和/或氮化硅的一种或多种材料层。在实施例中，伪栅极堆叠件110a可以包括其它合适的层。伪栅极堆叠件110a的各个层可以通过光刻和蚀刻工艺形成。
在操作206处，方法200(图2)在伪栅极堆叠件110a的侧壁上方形成栅极间隔件112。这可以涉及一种或多种沉积和蚀刻工艺。在实施例中，同时在伪栅极堆叠件110a和鳍104的侧壁上形成间隔件，且然后从鳍104的侧壁去除间隔件，仅留下位于伪栅极堆叠件110a的侧壁上的部分。这示出在图5和图6中。
参照图5，在实施例中，在隔离结构103、鳍104和伪栅极堆叠件110a上方沉积毯式的间隔件材料。然后，通过各向异性蚀刻工艺蚀刻间隔件材料以暴露出隔离结构103、硬掩模层124和鳍104的顶面104'。结果，仅有间隔件材料的在伪栅极堆叠件110a的侧壁和鳍104的侧壁上的部分保留。间隔件材料的在伪栅极堆叠件110a的侧壁上的部分称为栅极间隔件112，而间隔件材料的在鳍104的侧壁上的部分称为鳍间隔件112a。在实施例中，间隔件材料可以包括诸如氧化硅、氮化硅、氮氧化硅、碳化硅、其他介电材料和/或它们的组合的介电材料。此外，栅极间隔件112和鳍间隔件112a可以包括一层或多层材料。
参照图6，鳍间隔件112a基本上被去除而栅极间隔件112保留。在实施例中，这通过一种或多种处理和蚀刻工艺实现。在本实施例的第一步骤中，选择性地修改栅极间隔件112以具有不同于鳍间隔件112a的抗蚀刻性的抗蚀刻性。例如，这可以通过定向离子注入(例如，注氧)或在定向离子束存在的情况下的等离子体处理完成，从而栅极间隔件112对蚀刻剂比鳍间隔件112a对蚀刻剂更具有抗性。在本实施例的第二步骤中，鳍间隔件112a通过选择性蚀刻工艺基本上被去除，而栅极间隔件112基本上保留。如图6所示，蚀刻工艺暴露鳍104的侧壁表面104″。如图6所示，鳍间隔件112a的小部分保留在鳍104的根(feet)部处。在可选实施例中，鳍间隔件112a可以被完全地去除。在实施例中，操作206还包括清洗包括表面104′和104″的鳍104的表面的清洗工艺和为随后的外延生长工艺制备它们。以上各种蚀刻和清洗工艺可以轻微地使鳍104凹进。
在操作207处，方法200(图2)在源极和漏极区域104a中修整鳍104。修整增加了沿“x”方向的横向间隔S鳍，为后续制造阶段提供益处。在操作207之后的器件100共同地在图7A、图7B、图7C和图7D中示出。图7B是沿图7A的“2—2”线的修整的源极/漏极区域104a的截面图。图7C是沿着图7A的“3-3”线的沟道区域104b与图7B的源极/漏极区域104a重叠的截面图。图7D是沿着图7A的“4-4”线的鳍104的截面图。参照图7A，修整鳍104以具有小于W鳍(图3)的新的中心宽度W鳍2。在实施例中，取决于鳍104的宽度，鳍宽度的减小可以在0.5nm至10nm之间。在本实施例中，鳍宽度的减小为约5nm或更小，诸如约3nm或更小。参照图7B，相应地减小鳍104的顶部和底部宽度。因此，两个邻近的鳍之间的横向间隔S鳍增加(W鳍-W鳍2)。由于至少两个原因该增加是所期望的。首先，它为后续的外延生长工艺创造更多的空间。没有鳍104的修整，鳍104的外延生长可能合并，导致减小的S/D接触面积。第二，如果在后续的外延生长之后鳍104之间没有足够的间隔，沉积S/D接触材料以完全地包裹环绕鳍104将是很难的。鳍的高度H鳍可以通过修整工艺稍微减小。为了方便，鳍104的新顶面和新侧壁表面仍然分别地标记为104′和104″(图7A)。由于沟道区域104b由伪栅极堆叠件110a覆盖，所以它们未由该工艺修整。参照图7C和图7D，由于操作207，S/D区域104a的宽度(W鳍2)现在小于沟道区域104b的宽度(W鳍)且S/D区域104a的高度(H鳍2)现在小于沟道区域104b的高度(H鳍)。在实施例中，操作207可以包括溶液中的湿蚀刻、低密度等离子体中的反应离子蚀刻(RIE)、与RIE结合的低温条件下的电感耦合等离子体(ICP)中的单一步骤蚀刻、ICP-RIE配置反应器中的时分复用深硅蚀刻、在室温或接近室温下在高密度等离子体中的单一步骤蚀刻、或适用于鳍104的材料的其它蚀刻方法。
在操作208处，方法200(图2)在鳍104上方形成掺杂的半导体鳍(或膜)106。参照图8，形成膜106以覆盖S/D区域104a。此外，膜106具有相对于鳍104基本上共形的轮廓，其顶面106'基本上平行于鳍顶面104'且其侧壁表面106”基本上平行于鳍侧壁表面104”。在实施例中，每个侧壁表面106”基本上垂直于顶面106'。在本实施例中，侧壁表面106”不直接地接触顶面106'。而是，它们通过膜106的各自的中间表面106”'连接。在可选实施例中，侧壁表面106”直接接触顶面106'以在它们之间形成边缘。在本实施例中，膜106为约几个纳米厚，诸如从约1nm至约5nm。
在实施例中，膜106是重掺杂且外延生长的半导体膜。在一些实施例中，器件100是p沟道多栅极FET，鳍104包括Si或Si1-xGex，以及膜106可以是硼掺杂的Si1-yGey，其中，y等于或大于x以在沟道中诱导纵向的压缩应变以用于空穴迁移率增强。在一些实施例中，器件100是n沟道多栅极FET，鳍104包括Si，且膜106可以是磷掺杂的硅(Si:P)或磷掺杂的硅碳(Si1-zCz:P)。在实施例中，其中，鳍104包括诸如InmGa1-mAs的化合物半导体，掺杂的外延膜106可以是InnGa1-nAs，其中，n小于或等于m。在实施例中，其中，器件100同时包括p沟道和n沟道FET，掺杂的半导体膜106可以分别形成在p沟道和n沟道器件区域中。例如，n型膜106首先形成有由硬掩模覆盖的p沟道器件区域，且然后p型膜106形成有由硬掩模覆盖的n沟道器件区域。
在实施例中，通过一种或多种选择性外延生长(SEG)工艺形成半导体膜106。在一个实例中，SEG工艺是使用基于硅的前体气体的低压化学汽相沉积(LPCVD)工艺。进一步本实施例，控制半导体膜106的不同刻面的生长以获得如图8所示的期望的轮廓。在本实施例中，鳍表面104′和104″分别被预处理为在(100)和(110)晶体取向上。然后，半导体膜106的生长遵循各自晶体方向，即，在[100]和[110]方向上生长以形成顶面106'和侧壁表面106"。这导致(100)刻面中的顶面106'、(110)刻面中的侧壁表面106"、以及(111)刻面中的中间表面106”'。在各个实施例中，鳍表面104′和104″被预处理为基本上具有(100)和(110)晶体取向，即，它们分别在(100)和(110)晶体取向的±10度内。进一步这些实施例，外延生长遵循鳍表面的各自晶体方向且产生出的半导体膜106具有基本上在(100)刻面中的顶面106'，基本上在(110)刻面中的侧壁表面106"，以及基本上在(111)刻面中的中间表面106”'。在另外实施例中，控制半导体膜106的生长从而在邻近的鳍104上的膜106之间具有足够的间隔以用于后续的制造步骤，诸如在膜106之间沉积金属。
在实施例中，操作208用诸如磷、砷、或它们的组合的n型掺杂剂原位掺杂生长的半导体以为n型器件形成掺杂的硅膜106。在实施例中，操作208用诸如硼、铟的p型掺杂剂原位掺杂生长的半导体以为p型器件形成掺杂的SiGe膜106。在实施例中，可以实施可选的热处理以增强膜106中的掺杂剂活化，例如，使用快速热退火(RTA)、毫秒退火(MSA)或尖峰退火、激光退火(LSA)、或者其他退火技术。
在操作210处，方法200(图2)使用后栅极工艺(又称为置换栅极工艺)利用最终栅极堆叠件110置换伪栅极堆叠件110a。然而，当操作204形成最终栅极堆叠件而不是伪栅极堆叠件时，操作210可以忽略。在实施例中，操作210涉及如以下参照图9和图10所论述的多个步骤。
参照图9，在第一步骤中，在隔离结构103、膜106和伪栅极堆叠件110a上方沉积介电材料层114。介电材料层114还称为层间介电(ILD)层114。在实施例中，可以在ILD层114下面形成接触蚀刻停止层(CESL)。CESL可以包括氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅和/或其它材料。在一个实例中，CESL包括固有应力的幅值为1GPa或者更高的氮化硅(Si3N4)。固有应力对p沟道器件是压缩的和对n沟道器件是拉伸的。ILD层114可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))，和/或其他合适的介电材料的材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层114。在实施例中，ILD层114由可流动CVD(FCVD)工艺形成。FCVD工艺包括在衬底102上方沉积可流动材料(诸如液体化合物)，以填充各个沟槽以及通过诸如热退火或紫外线辐射的合适的技术将可流动材料转化为固体材料。然后，ILD层114被回蚀刻或通过CMP工艺平坦化以暴露出硬掩模层124。
参照图10，在第二步骤中，在一种或多种蚀刻工艺中去除硬掩模层124、伪电极122和伪界面层120，从而在栅极间隔件112的两侧壁之间形成凹槽。可以利用合适的湿蚀刻、干(等离子体)蚀刻和/或其他工艺去除各个层。随后，在凹槽中沉积一个或多个材料层以形成最终栅极堆叠件110。在一个实例中，栅极堆叠件110包括界面层、栅极介电层、功函金属层和金属填充层。界面层可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料并且可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD和/或其他合适的电介质形成。在各个实施例中，界面层小于1nm厚。栅极介电层可以包括诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其它合适的金属氧化物、或它们的组合的高k介电层。栅极介电层可以通过ALD和/或其他合适的方法形成并且可以具有从约1.0nm至约10nm的范围内的厚度。功函金属层可以是p型或n型功函层。p型功函层包括具有充分大的有效功函层的金属，该金属选自但不限于氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或者它们的组合的组。n型功函层包括具有充分低的有效功函层的金属，该金属选自但不限于由钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮硅化钽(TaSiN)、或它们的组合的组。功函金属层可以包括多个层并且可以通过CVD、PVD和/或其他合适的工艺沉积。金属填充层可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其它合适的材料。可以通过CVD、PVD、镀和/或其它合适的工艺形成金属填充层。
在操作212处，方法200(图2)在S/D区域中形成接触孔130以暴露出膜106的顶面和侧壁表面的部分。这是在图11和图12中示出的沿着图10的“2-2”线的器件100的截面图，图11和图12分别地示出了在形成接触孔130之前和之后的器件100。在实施例中，通过一种或多种光刻和蚀刻工艺来形成接触孔130。光刻工艺可以在器件100上方形成硬掩模，硬掩模具有开口，穿过该开口蚀刻接触孔130。蚀刻工艺可包括合适的湿蚀刻、干(等离子体)蚀刻和/或其他工艺。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体或它们的组合。湿蚀刻溶液可以包括NH4OH、HF(氢氟酸)或稀释的HF、去离子水、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或其组合。如图12所示，接触孔130暴露出膜106的顶面106′和侧壁表面106″的部分。
在操作214处，方法200(图2)在半导体膜106上方形成导电层108。参照图13，导电层108共形于膜106和鳍104。在实施例中，导电层108是诸如通过硅化或锗硅化的半导体膜106的部分的金属化。硅化或锗硅化大体地涉及沉积金属膜、实施退火工艺和去除过量的未反应金属。例如，金属膜可以具有约5nm或更小的厚度，诸如2nm或更小。在实施例中，相同的金属膜可以用于n型和p型S/D区域的金属化。可选地，用于n型S/D区域的金属化的金属材料可以不同于用于p型S/D区域的金属化的金属材料。在实施例中，金属膜包括钛(Ti)、镍(Ni)、钴(Co)、钽(Ta)、铒(Er)、钇(Y)、镱(Yb)、铂(Pt)或它们的组合。
在另一实施例中，导电层108是帮助减小金属材料(例如，图1A的S/D接触件116)和半导体材料(例如，半导体膜106)之间的费米能级钉扎效应的超薄介电层。超薄介电层可以通过原子层沉积(ALD)沉积。在实施例中，其中，在n型S/D区域上方形成导电层108，介电材料可以是氧化钛(TiO2)、氧化钽(Ta2O5)或具有相对于膜106和鳍104中的半导体材料较小或可以忽略的导带偏移ΔEc的任何其它电介质。在实施例中，介电导电层108的厚度是1nm或更薄，诸如0.5nm或更薄。较小或可以忽略的ΔEc以及导电层108的超薄厚度的选择允许高的电流密度流过而没有较大的压降。
在实施例中，在ILD层114和接触孔130形成之前，在膜106上方形成导电层108。在这样的实施例中，导电层108完全地覆盖器件100的S/D区域中的膜106。在本实施例中，在形成接触孔130之后，在膜106上方形成导电层108。在这样的实施例中，导电层108仅覆盖膜的由接触孔130暴露的部分。
在操作216处，方法200(图2)通过在接触孔130中沉积金属形成S/D接触件116。参照图14，S/D接触件116填充接触孔130且经过共形的导电层108和膜106覆盖鳍104。在实施例中，S/D接触件116包括具有4.3eV或更低的功函的金属。在实施例中，S/D接触件116可以包括钨(W)、钴(Co)、铜(Cu)、其它元素金属、诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或它们的组合的金属氮化物，并且可以通过CVD、PVD、镀和/或其它合适的工艺形成。可以实施CMP工艺以平坦化器件100的顶面以获得如图1A和图1B所示的结构。
在操作218处，方法200(图2)实施进一步的步骤以完成器件100的制造。例如，操作218可以形成电连接栅极堆叠件110的栅极接触件，并且可以形成将多栅极FET连接至器件100的其他部分的金属互连件以形成完整的IC。
尽管不旨在限制，但本发明的一个或多个实施例提供了半导体器件及其形成的许多益处。例如，根据本发明的源极/漏极(S/D)接触件为晶体管的S/D区域提供了比常规的S/D接触件更大的接触面积。本发明的S/D接触件提供了共形的接触界面，该共形的接触界面覆盖S/D区域的包括其顶面和两个侧壁表面的多个表面。较大的接触面积有助于降低S/D接触电阻。
在一个示例性方面，本发明针对一种半导体器件。该半导体器件包括具有第一半导体材料的鳍。鳍包括源极/漏极(S/D)区域和沟道区域。S/D区域提供顶面和两个侧壁表面。S/D区域的宽度小于沟道区域的宽度。半导体器件还包括在S/D区域上方且具有掺杂的第二半导体材料的半导体膜。半导体膜提供分别地基本上平行于S/D区域的顶面和两个侧壁表面的顶面和两个侧壁表面。半导体器件还包括半导体膜的顶面和两个侧壁表面上方的且用于与S/D区域电通信的金属接触件。
在上述半导体器件中，还包括位于所述半导体膜和所述金属接触件之间的导电层，其中，所述导电层是所述掺杂的第二半导体材料的金属化。
在上述半导体器件中，还包括：位于所述半导体膜和所述金属接触件之间的介电层。
在上述半导体器件中，其中，所述半导体膜的两个侧壁表面的每个垂直于所述半导体膜的顶面。
在上述半导体器件中，其中，所述半导体膜的两个侧壁表面的每个通过所述半导体膜的各自中间表面连接至所述半导体膜的顶面。
在上述半导体器件中，其中，所述第一半导体材料是硅或硅锗。
在上述半导体器件中，其中，所述掺杂的第二半导体材料是下列中的一种：硼掺杂的硅锗、磷掺杂的硅和磷掺杂的硅碳。
在上述半导体器件中，其中，所述半导体膜的顶面具有(100)晶体取向，并且所述半导体膜的两个侧壁表面的每个具有(110)晶体取向。
在上述半导体器件中，其中，所述源极/漏极区域的高度小于所述沟道区域的高度。
在另一示例性方面中，本发明针对一种形成场效应晶体管(FET)的方法。该方法包括提供鳍，其中，鳍包括第一半导体材料并且具有用于FET的源极区域、沟道区域和漏极区域。该方法还包括在沟道区域上方形成栅极堆叠件和修整鳍以减小鳍在源极和漏极区域中的宽度。该方法还包括在源极和漏极区域上方形成半导体膜，其中，半导体膜包括掺杂的第二半导体材料且基本上共形于鳍。该方法还包括在半导体膜上方沉积金属，其中，金属用于与源极和漏极区域电通信。
在上述方法中，其中，所述半导体膜的形成是通过选择性地生长(100)和(110)晶体取向的所述掺杂的第二半导体材料。
在上述方法中，其中，形成所述栅极堆叠件包括：在所述半导体膜的形成之前，在所述沟道区域上方形成伪栅极堆叠件；以及在所述半导体膜的形成之后，用所述栅极堆叠件置换所述伪栅极堆叠件。
在上述方法中，其中，形成所述栅极堆叠件包括：在所述半导体膜的形成之前，在所述沟道区域上方形成伪栅极堆叠件；以及在所述半导体膜的形成之后，用所述栅极堆叠件置换所述伪栅极堆叠件，在所述鳍的修整之前，还包括：在所述伪栅极堆叠件的侧壁上方形成栅极间隔件和在所述鳍的侧壁上方形成鳍间隔件，其中，所述栅极间隔件和所述鳍间隔件具有相同的介电材料；选择性地修改所述栅极间隔件以具有与所述鳍间隔件的抗蚀刻性不同的抗蚀刻性；以及选择性地蚀刻所述鳍间隔件，从而暴露所述鳍的侧壁。
在上述方法中，其中，形成所述栅极堆叠件包括：在所述半导体膜的形成之前，在所述沟道区域上方形成伪栅极堆叠件；以及在所述半导体膜的形成之后，用所述栅极堆叠件置换所述伪栅极堆叠件，在所述鳍的修整之前，还包括：在所述伪栅极堆叠件的侧壁上方形成栅极间隔件和在所述鳍的侧壁上方形成鳍间隔件，其中，所述栅极间隔件和所述鳍间隔件具有相同的介电材料；选择性地修改所述栅极间隔件以具有与所述鳍间隔件的抗蚀刻性不同的抗蚀刻性；以及选择性地蚀刻所述鳍间隔件，从而暴露所述鳍的侧壁，其中，所述鳍的修整还减小了在所述源极区域和所述漏极区域中的所述鳍的高度。
在上述方法中，其中，在所述金属的沉积之前，还包括：实施所述半导体膜的金属化以形成金属化层，其中，所述金属化层覆盖所述半导体膜的顶面的部分和侧壁表面的部分。
在上述方法中，在所述金属的沉积之前，还包括：在所述半导体膜上方沉积介电层，其中，所述金属用于通过所述介电层和所述半导体膜与所述源极区域和所述漏极区域电通信。
在另一示例性方面中，本发明针对一种形成场效应晶体管(FET)的方法。该方法包括提供鳍，其中，鳍包括第一半导体材料并且具有用于FET的源极区域、沟道区域和漏极区域。该方法还包括在沟道区域上方形成伪栅极堆叠件和在伪栅极堆叠件的侧壁上方形成栅极间隔件。该方法还包括修整鳍以减小在源极和漏极区域中的鳍的宽度。该方法还包括在源极和漏极区域上方形成半导体膜，其中，半导体膜包括掺杂的第二半导体材料且基本上共形于鳍。该方法还包括实施置换栅极工艺，从而用金属栅极置换伪栅极堆叠件。该方法还包括形成接触孔以暴露出半导体膜的顶面和两个侧壁表面且在接触孔中沉积金属。
在上述方法中，其中，所述鳍的修整导致所述源极区域和所述漏极区域的宽度和高度小于所述沟道区域的宽度和高度。
在上述方法中，其中，在所述接触孔的形成之后和所述金属的沉积之前，还包括：实施所述半导体膜的金属化以在所述半导体膜的顶面的部分和两个侧壁表面的部分上方形成金属化层。
在上述方法中，在所述接触孔的形成之后和所述金属的沉积之前，还包括：在所述半导体膜的顶面的部分和两个侧壁表面的部分上方沉积介电层，其中，所述金属用于通过所述介电层和所述半导体膜与所述源极区域和所述漏极区域电通信。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
鳍，具有第一半导体材料并且从隔离结构之间突出，所述鳍具有源极/漏极(S/D)区域和沟道区域，所述源极/漏极区域提供顶面和两个侧壁表面，其中，所述源极/漏极区域的宽度小于所述沟道区域的宽度；
半导体膜，位于所述源极/漏极区域上方且具有掺杂的第二半导体材料，所述半导体膜的顶面和两个侧壁表面分别地平行于所述源极/漏极区域的顶面和两个侧壁表面，其中，所述半导体膜还具有底面，所述底面包括：
第一部分，全部与所述源极/漏极区域的表面接触；以及
第二部分，从所述源极/漏极区域的最外部分分别延伸至所述两个侧壁表面并且与所述隔离结构间隔开的距离逐渐增大；
金属接触件，位于所述半导体膜的顶面和两个侧壁表面上方且用于与所述源极/漏极区域电通信；以及
超薄介电层，位于所述半导体膜和所述金属接触件之间，其中，所述超薄介电层具有不大于1nm的厚度。
2.根据权利要求1所述的半导体器件，其中，所述超薄介电层通过所述半导体膜与所述隔离结构间隔开。
3.根据权利要求1所述的半导体器件，其中，所述超薄介电层具有不大于0.5nm的厚度。
4.根据权利要求1所述的半导体器件，其中，所述半导体膜的两个侧壁表面的每个垂直于所述半导体膜的顶面。
5.根据权利要求1所述的半导体器件，其中，所述半导体膜的两个侧壁表面的每个通过所述半导体膜的各自中间表面连接至所述半导体膜的顶面。
6.根据权利要求1所述的半导体器件，其中，所述第一半导体材料是硅或硅锗。
7.根据权利要求1所述的半导体器件，其中，所述掺杂的第二半导体材料是下列中的一种：硼掺杂的硅锗、磷掺杂的硅和磷掺杂的硅碳。
8.根据权利要求1所述的半导体器件，其中，所述半导体膜的顶面具有(100)晶体取向，并且所述半导体膜的两个侧壁表面的每个具有(110)晶体取向。
9.根据权利要求1所述的半导体器件，其中，所述源极/漏极区域的高度小于所述沟道区域的高度。
10.一种形成场效应晶体管(FET)的方法，包括：
提供从隔离结构之间突出的鳍，其中，所述鳍包括第一半导体材料并且具有用于所述场效应晶体管的源极区域、沟道区域和漏极区域；
在所述沟道区域上方形成栅极堆叠件；
修整所述鳍以减小在所述源极区域和所述漏极区域中的所述鳍的宽度；
在所述源极区域和所述漏极区域上方形成半导体膜，其中，所述半导体膜包括掺杂的第二半导体材料且共形于所述鳍，其中，所述半导体膜还具有底面，所述底面包括：
第一部分，全部与所述源极区域或所述漏极区域的表面接触；以及
第二部分，从所述源极区域或所述漏极区域的最外部分延伸至所述半导体膜的侧壁表面并且与所述隔离结构间隔开的距离逐渐增大；
在所述半导体膜上方沉积超薄介电层，其中，所述超薄介电层具有不大于1nm的厚度；以及
在所述超薄介电层上方沉积金属，其中，所述金属用于与所述源极区域和所述漏极区域电通信。
11.根据权利要求10所述的方法，其中，所述半导体膜的形成是通过选择性地生长(100)和(110)晶体取向的所述掺杂的第二半导体材料。
12.根据权利要求10所述的方法，其中，形成所述栅极堆叠件包括：
在所述半导体膜的形成之前，在所述沟道区域上方形成伪栅极堆叠件；以及
在所述半导体膜的形成之后，用所述栅极堆叠件置换所述伪栅极堆叠件。
13.根据权利要求12所述的方法，在所述鳍的修整之前，还包括：
在所述伪栅极堆叠件的侧壁上方形成栅极间隔件和在所述鳍的侧壁上方形成鳍间隔件，其中，所述栅极间隔件和所述鳍间隔件具有相同的介电材料；
选择性地修改所述栅极间隔件以具有与所述鳍间隔件的抗蚀刻性不同的抗蚀刻性；以及
选择性地蚀刻所述鳍间隔件，从而暴露所述鳍的侧壁。
14.根据权利要求13所述的方法，其中，所述鳍的修整还减小了在所述源极区域和所述漏极区域中的所述鳍的高度。
15.根据权利要求10所述的方法，其中，所述超薄介电层通过所述半导体膜与所述隔离结构间隔开。
16.根据权利要求10所述的方法，其中，所述金属用于通过所述介电层和所述半导体膜与所述源极区域和所述漏极区域电通信。
17.一种形成场效应晶体管(FET)的方法，包括：
提供从隔离结构之间突出的鳍，其中，所述鳍包括第一半导体材料并且具有用于所述场效应晶体管的源极区域、沟道区域和漏极区域；
在所述沟道区域上方形成伪栅极堆叠件；
在所述伪栅极堆叠件的侧壁上方形成栅极间隔件；
修整所述鳍以减小在所述源极区域和所述漏极区域中的所述鳍的宽度；
在所述源极区域和所述漏极区域上方形成半导体膜，其中，所述半导体膜包括掺杂的第二半导体材料且共形于所述鳍，其中，所述半导体膜还具有底面，所述底面包括：
第一部分，全部与所述源极区域或所述漏极区域的表面接触；以及
第二部分，从所述源极区域或所述漏极区域的最外部分延伸至所述半导体膜的侧壁表面并且与所述隔离结构间隔开的距离逐渐增大；
实施置换栅极工艺，从而用金属栅极置换所述伪栅极堆叠件；
形成接触孔以暴露所述半导体膜的顶面的部分和两个侧壁表面的部分；
在所述半导体膜的顶面的部分和两个侧壁表面的部分上方沉积超薄介电层，其中，所述超薄介电层具有不大于1nm的厚度；以及
在所述接触孔中沉积金属。
18.根据权利要求17所述的方法，其中，所述鳍的修整导致所述源极区域和所述漏极区域的宽度和高度小于所述沟道区域的宽度和高度。
19.根据权利要求17所述的方法，其中，所述超薄介电层通过所述半导体膜与所述隔离结构间隔开。
20.根据权利要求17所述的方法，其中，所述金属用于通过所述介电层和所述半导体膜与所述源极区域和所述漏极区域电通信。
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