CN111755331A - 一种场效应晶体管及其制备方法 - Google Patents

一种场效应晶体管及其制备方法 Download PDF

Info

Publication number
CN111755331A
CN111755331A CN201910236341.1A CN201910236341A CN111755331A CN 111755331 A CN111755331 A CN 111755331A CN 201910236341 A CN201910236341 A CN 201910236341A CN 111755331 A CN111755331 A CN 111755331A
Authority
CN
China
Prior art keywords
amorphous material
semiconductor substrate
gate
field effect
shaped structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910236341.1A
Other languages
English (en)
Inventor
三重野文健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SiEn Qingdao Integrated Circuits Co Ltd
Original Assignee
SiEn Qingdao Integrated Circuits Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SiEn Qingdao Integrated Circuits Co Ltd filed Critical SiEn Qingdao Integrated Circuits Co Ltd
Priority to CN201910236341.1A priority Critical patent/CN111755331A/zh
Publication of CN111755331A publication Critical patent/CN111755331A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种场效应晶体管及其制备方法，该方法包括提供半导体衬底，在半导体衬底上形成凸起的条状结构，凸起的条状结构包括作为沟道区域的第一部分以及自所述第一部分的两端向两侧延伸的第二部分和第三部分；在形成凸起的条状结构的半导体衬底上保形沉积无定型材料形成熔覆层；对熔覆层进行结晶退火以形成包覆第二部分和第三部分的有源区涂层。本发明通过保形沉积在凸起的条状结构上形成无定型材料层，然后通过结晶退火使得无定型材料层结晶形成包覆凸起的条状结构的有源层。本发明的场效应晶体管，载流子迁移率大大提高。凸起的条状结构以及环绕式栅极增加了栅极对沟道的控制面积，提高了整个器件的电学性能。

Description

一种场效应晶体管及其制备方法
技术领域
本发明涉及场效应晶体管技术领域，具体地涉及一种场效应晶体管及其制备方法。
背景技术
在集成电路中，低功率高运行性能的场效应晶体管通常具有如下特点：(1)具有高迁移率的半导体衬底；(2)越来越大的沟道宽度及越来越小的沟道长度；(3)具有大电容Ci的栅极绝缘层；(4)减少有源区沟道和栅极绝缘层界面处的界面陷阱；(5)减小电极和半导体层之间的接触电阻。近年来了，场效应晶体管结构发生了从平面型到鳍型或纳米线等3D结构的显著变化，并且人们越来越倾向于形成环绕栅(Gate-All-Around，GAA)结构以及采用具有高迁移率的材料作为有源层，例如采用SiGe、Ge、GaAs等材料。
对于鳍型场效应晶体管(fin FET)或纳米线场效应晶体管，通常采用外延生长法形成有源层，由于晶体取向的生长率分化现象，外延生长法通常在鳍或纳米线外层形成具有类似钻状轮廓的多面体有源层，无法形成保形有源层。多面体有源层相较于保形有源层在电学性能上存在差异。
发明内容
鉴于现有技术中形成的多面体有源层在电学性能上的不足，本发明提供一种场效应晶体管及其制备方法，通过本发明的方法在上述器件中形成保形有源层，从而提高器件的整体电学性能。
根据本发明的第一方面，本发明提供了一种场效应晶体管制备方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上形成凸起的条状结构，所述凸起的条状结构包括作为沟道区域的第一部分以及自所述第一部分的两端向两侧延伸的第二部分和第三部分；
在形成所述半导体衬底的表面以及所述凸起的条状结构的所述第二部分和第三部分上保形沉积无定型材料形成熔覆层；
对所述熔覆层进行结晶退火以形成包覆所述第二部分和所述第三部分的保形有源区涂层。
可选地，所述凸起的条状结构包括鳍或者纳米线。
可选地，在沉积所述无定型材料之前，还包括在所述沟道区域的外侧形成栅极结构，所述栅极结构围绕所述沟道区域形成环绕式栅极结构。
可选地，所述结晶退火包括微波退火。
可选地，所述结晶退火的退火温度介于450℃～750℃，退火时间大于等于1小时。
可选地，通过热沉积方法沉积所述无定型材料，所述无定型材料的厚度介于2～4nm。
可选地，所述无定型材料包括Si、SiGe、Ge、GaAs或者其中的两种或多种的组合。
可选地，还包括：去除所述结晶过程中所述无定型材料在所述半导体衬底表面上形成的多晶颗粒。
可选地，采用稀释的氢氟酸湿式腐蚀法去除所述半导体衬底表面上形成的多晶颗粒。
根据本发明的第二方面，本发明提供了一种场效应晶体管，包括：
半导体衬底，所述半导体衬底上形成有凸起的条状结构，所述凸起的条状结构包括作为沟道区域的第一部分以及自所述沟道区域的两端向两侧延伸的第二部分和第三部分；
栅极结构，形成在所述第一部分的外侧；
有源区，位于所述第二部分和所述第三部分的外侧，并且保形包覆所述第二部分和所述第三部分；
其中，所述有源区包括由保形沉积的无定型材料经结晶形成的有源区涂层。
可选地，所述凸起的条状结构包括形成在所述半导体衬底上的鳍或者纳米线。
可选地，所述栅极结构围绕所述沟道区域形成环绕式栅极结构。
可选地，所述无定型材料包括Si、SiGe或Ge、GaAs或者其中的两种或多种的组合。
如上所述，本发明的场效应晶体管及其制备方法具有如下技术效果：
本发明方法通过保形沉积在凸起的条状结构上形成无定型材料层，然后通过结晶退火使得所述无定型材料结晶形成包覆凸起的条状结构的有源层。如上形成的保形有源层具有更好的电学性能。并且无定型材料的沉积通过常用的沉积方法便可实现，通过控制结晶退火的温度和时间，实现有源层的形成。
本发明的方法同时包括去除绝缘体表面上的多晶颗粒的步骤，这样不会产生影响后续过程或整个器件的性能的异物，保证了器件的良率及使用性能。
本发明的场效应晶体管均包括保形有源区涂层，载流子迁移率大大提高。另外，凸起的条状结构以及环绕式栅极等立体结构增加了栅极极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小漏电流。由此提高了整个器件的电学性能。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1显示为现有技术中通过外延生长得到的有源层的结构示意图。
图2显示为本发明实施例一提供场效应晶体管制备方法的流程图。
图3显示为实施例一中在半导体衬底上形成鳍的结构示意图。
图4显示为图3所示结构的立体结构示意图。
图5显示为在图4所示结构上沉积栅极氧化物形成的结构的立体结构示意图。
图6显示为实施例一中沉积无定型材料得到的结构示意图。
图7显示为图5所示的无定形材料经结晶退火后得到的有源层的结构示意图。
图8显示为图5所示的无定形材料结晶退火过程中在衬底表面上形成的多晶颗粒的示意图。
图9显示为由实施例一的方法制得的场效应晶体管及实施例二提供的场效应晶体管的结构示意图。
图10显示为实施例三中在半导体衬底上形成纳米线结构的结构示意图。
图11显示为由实施例三的方法制得的场效应晶体管及实施例四提供的场效应晶体管的结构示意图。
附图标记
10 半导体衬底
100 硅衬底
101 掩埋氧化物
102 鳍
1021 鳍的第一部分
1022 鳍的第二部分
1023 鳍的第三部分
103 无定形材料
104 SiGe合金
105 源极接触
106 漏极接触
107 栅极结构
1071 栅极氧化物
1072 金属栅极
108 间隔件
20 半导体衬底
200 硅衬底
201 掩埋氧化物
202 纳米线结构
2021 纳米线结构的第一部分
2022 纳米线结构的第二部分
2023 纳米线结构的第三部分
204 SiGe合金
205 源极接触
206 漏极接触
207 栅极结构
2072 金属栅极
208 间隔件
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
随着半导体器件尤其场效应晶体管的小型化，对半导体性能的要求也越来越高。因此，近年来，逐渐出现3D立体结构的场效应晶体管，例如具有鳍或纳米线结构的场效应晶体管。这类晶体管的有源层通常由外延生长法形成，如图1所示，由于晶体取向的生长率分化现象，外延生长法形成的有源区通常是不规则的形状，例如图1所示的多面体形。这样的有源区在电学性能方面存在不足。为解决现有技术中上述有源层及其形成方法的不足，本发明提供了fin FET、纳米线FET及其制备方法。
实施例一
本实施例提供一种场效应晶体管制备方法，如图2所示，该方法包括如下步骤：
提供半导体衬底，在所述半导体衬底上形成凸起的条状结构，所述凸起的条状结构包括作为沟道区域的第一部分以及自所述第一部分的两端向两侧延伸的第二部分和第三部分；
在所述半导体衬底的表面以及所述凸起的条状结构的所述第二部分和第三部分上保形沉积无定型材料形成熔覆层；
对所述熔覆层进行结晶退火以形成包覆所述第二部分和所述第三部分的有源区涂层。
在本实施例中，所述凸起的条状结构可以是形成在所述半导体衬底上的鳍结构。如图3 所示提供一半导体衬底10，该半导体衬底10可以是绝缘体上硅(SOI)，例如包括硅衬底 100、掩埋氧化物(BOX)101以及顶部硅层(未示出)。在所述顶部硅层中形成鳍102。在本实施例中所述鳍102为Si鳍，当然也可以形成Ge鳍或者SiGe鳍等本领域常见的鳍结构，例如通过在顶部硅层中掺杂Ge原子然后形成SiGe鳍。
例如，可以采用传统的远紫外(EUV)直接光刻工艺或者自对准侧壁图像转移(SIT)工艺，对顶部硅层进行图案化以形成图3所示的鳍102。根据SIT技术，首先在顶部硅层的上方形成芯轴或临时结构，然后在芯轴或临时结构上方沉积氮化硅并对其进行平坦化，在芯轴的侧壁上形成侧壁间隔物。接着去除芯轴，保留侧壁间隔物作为限定鳍102的硬掩模，通过该硬掩模向下蚀刻顶部硅层直至掩埋氧化物101。由此形成鳍102。如图4所示，所述鳍102包括用作沟道区域的第一部分1021以及自所述第一部分的两端向两侧延伸的第二部分1022和第三部分1023。其中，该第二部分1022和第三部分1023作为所述场效应晶体管的源极区域和漏极区域。
在本实施例的一优选实施例中，形成所述鳍102之后，首先，如图5所示，在形成的鳍102的表面生长栅极氧化物，然后对栅极氧化物进行图案化，去除源极区域和漏极区域的鳍102的第二部分1022和第三部分1023上的栅极氧化物，仅保留沟道区域上的栅极氧化物1071。该栅极氧化物包绕鳍102的沟道区域。该栅极氧化物可以是二氧化硅，也可以是其他常用的绝缘材料。
然后，如图6所示，在所述鳍102的第二部分1022和第三部分1023上保形地沉积无定型材料103，无定型材料103包括Si、SiGe或、Ge、GaAs或者其中的两种或多种的组合所述无定型材料103的厚度介于2～4nm。在本实施例的优选实施例中，沉积的无定型材料 103包括无定型SiGe，沉积的厚度为2nm。该无定型材料103可以通过各种沉积技术沉积，例如热沉积、化学气相沉积(CVD)或基于等离子体的沉积。例如在本实施例的一优选实施例中，通过热沉积技术进行沉积。沉积后的无定型材料形成熔覆层。
沉积上述无定型材料103后，在该栅极氧化物及栅极氧化物1071上方及侧壁形成金属栅极1072，该金属栅极可以包括TiN、TiAl或TiAlN。至此形成栅极结构107。
然后，对所述熔覆层进行结晶退火以形成包覆所述第二部分和第三部分的有源区涂层。
如图7所示，对沉积的所述无定型材料103进行结晶退火。如本实施例的优选实施例中所述的无定型SiGe或Ge，以SiGe为例，将具有无定型SiGe熔覆层的结构放置于充满惰性保护气体的反应腔室中，例如可以选择He、Ar和N2中的一种。然后加热至450℃～750℃，保持至少1小时，使无定型SiGe充分结晶。
在更加优选的实施例中，将所述无定型SiGe熔覆层加热至550～600℃，保持1小时，使其充分结晶，形成SiGe合金104，最终形成保形的源极和漏极。
如图6所示，无定型材料103沉积在所述鳍102及半导体衬底10的掩埋氧化物101的表面上，因此，在重结晶过程中，由于掩埋氧化物101表面上的热能积聚，会在掩埋氧化物101的表面上形成图8所示的类似岛状的多晶颗粒104′，例如SiGe多晶颗粒。因此，在本实施例的另一优选实施例中，还包括去除上述多晶颗粒104′的步骤，可以利用湿法腐蚀去除该多晶颗粒104′，例如可以采用稀释的HF酸腐蚀去除所述多晶颗粒104′。
在本实施例的优选实施例中，经图7所示的重结晶形成源极和漏极之后，如图9所示，在所述源极和漏极上方形成源极接触105和漏极接触106。并且在源极接触105与栅极结构 107之间以及漏极接触106与栅极结构107之间形成间隔件108。
本实施例的鳍采用具有高迁移率的材料形成保形的源极和漏极，从而提高了载流子的迁移率，进而提高器件打开状态的电流，提高器件的电学性能。
实施例二
本实施例提供一种场效应晶体管，该场效应晶体管包括半导体衬底，在半导体衬底上形成有凸起的条状结构，该凸起的条状结构包括作为沟道区域的第一部分及在所述沟道区域的两端向两侧延伸的第二部分和第三部分。
在本实施例的优选实施例中，如图9所示，半导体衬底10包括绝缘体上硅(SOI)，例如包括硅衬底100、掩埋氧化物(BOX)101以及顶部硅层(未示出)。形成在半导体衬底 10上的凸起的条状结构包括形成在半导体衬底10上的鳍102。如图9所示，在本实施例的优选实施例中，凸起的条状结构形成为Si鳍。当然也可以形成Ge鳍或者SiGe鳍等本领域常见的鳍结构，例如通过在顶部硅层中掺杂Ge原子然后形成SiGe鳍。
所述场效应晶体管还包括有源区，所述有源区位于所述凸起的条状结构的第二部分 1022和第三部分1023(参照图4)的外侧，并且保形地包覆所述第二部分1022和第三部分1023。
所述源极区域及所述漏极区域包括由保形沉积的无定型材料经结晶形成的有源区涂层。在本实施例的优选中，沉积的无定型材料103包括无定型SiGe，沉积的厚度为2nm。该SiGe无定型材料103经重结晶退火结晶形成SiGe合金104，该SiGe合金104形成源区涂层。所述有源区包括分别形成在所述第二部分1022和第三部分1023外侧的源极以及漏极。
所述场效应晶体管还包括栅极结构107，所述栅极结构107形成在所述沟道区域(即图 4所示的第一部分1021)的外侧，并且围绕所述沟道区域形成环绕式栅极。所述栅极结构 107包括环绕所述鳍102的沟道区域生长的栅极氧化物1071，该栅极氧化物可以是二氧化硅，也可以是其他常用的绝缘材料；形成在所述栅极氧化物上方的金属栅极1072，该金属栅极可以包括TiN、TiAl或TiAlN。
所述栅极以及源极、漏极的外侧形成有源极接触105和漏极接触106。并且在源极接触 105与栅极结构107之间以及漏极接触106与栅极结构107之间形成间隔件108。
本实施例的场效应晶体管具有凸起的条状结构、保形包覆条状结构的有源区涂层以及环绕式栅极结构，载流子迁移率大大提高。另外，凸起的条状结构以及环绕式栅极等立体结构增加了栅极极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小漏电流。由此提高了整个器件的电学性能。
实施例三
本实施例同样提供一种场效应晶体管制备方法，与实施例一的相同之处不再赘述，不同之处在于：
在本实施例中，如图10所示，本实施例中提供的半导体衬底20同样可以是绝缘体上硅(SOI)，例如包括硅衬底200、掩埋氧化物(BOX)201以及顶部硅层(未示出)。所述凸起的条状结构为形成在半导体衬底上的纳米线结构202，该纳米线结构202同样包括用作沟道区域的第一部分2021以及自所述第一部分的两端向两侧延伸的第二部分2022和第三部分2023。其中，该第二部分2022和第三部分2023作为所述场效应晶体管的源极区域和漏极区域。
与实施例一所述的方法相同，在所述纳米线结构202的沟道区域的外侧形成栅极结构 207(参照附图11)。例如，首先在形成的纳米线结构202的表面生长栅极氧化物，然后对栅极氧化物进行图案化，去除源极区域和漏极区域的纳米线结构202的第二部分2022和第三部分2023上的栅极氧化物，仅保留沟道区域上的栅极氧化物(未示出)。该栅极氧化物包绕纳米线结构202的沟道区域。该栅极氧化物可以是二氧化硅，也可以是其他常用的绝缘材料。1
如实施例一所述，然后在纳米线结构202的第二部分2022和第三部分2023保形地沉积无定型材料，该无定形材料的厚度介于2～4nm。在本实施例的优选实施例中，沉积的无定型材料包括无定型Si、SiGe或、Ge、GaAs或者其中的两种或多种的组合，沉积的厚度为2nm。该无定型材料可以通过各种沉积技术沉积，例如热沉积、化学气相沉积(CVD) 或基于等离子体的沉积。例如在本实施例的一优选实施例中，通过热沉积技术进行沉积。沉积后的无定型材料形成熔覆层。
沉积上述无定型材料后，在该栅极氧化物及栅极氧化物上方及侧壁形成金属栅极2072，该金属栅极可以包括TiN、TiAl或TiAlN。至此形成栅极结构207。
然后对沉积的所述无定型材料进行结晶退火。如本实施例的优选实施例中所述的无定型SiGe或Ge，以SiGe为例，将具有无定型SiGe熔覆层的结构放置于充满惰性保护气体的反应腔室中，例如可以选择He、Ar和N2中的一种。然后加热至450℃～750℃，保持至少1小时，使无定型SiGe充分结晶。
在更加优选的实施例中，将所述无定型SiGe熔覆层加热至550～600℃，保持1小时，使其充分结晶，形成图11所示的SiGe合金204，最终形成保形的源极和漏极。
如图11所示，本实施例中同样在在所述源极和漏极上方形成源极接触205和漏极接触 206。并且在源极接触205与栅极结构207之间以及漏极接触206与栅极结构207之间形成间隔件208。
本实施例的纳米线结构采用具有高迁移率的材料形成保形的源极和漏极，从而提高了载流子的迁移率，进而提高器件打开状态的电流，提高器件的电学性能。
实施例四
本实施例提供一种场效应晶体管，该场效应晶体管包括半导体衬底，在半导体衬底上形成有凸起的条状结构，该凸起的条状结构包括作为沟道区域的第一部分及在所述沟道区域的两端向两侧延伸的第二部分和第三部分。
在本实施例的优选实施例中，如图11所示，半导体衬底20包括绝缘体上硅(SOI)，例如包括硅衬底200、掩埋氧化物(BOX)201以及顶部硅层(未示出)。形成在半导体衬底20上的凸起的条状结构包括形成在半导体衬底10上的纳米线结构202。如图11所示，在本实施例的优选实施例中，凸起的条状结构形成为Si纳米线。当然也可以形成Ge或者 SiGe纳米线等本领域常见的纳米线结构，例如通过在顶部硅层中掺杂Ge原子然后形成SiGe 鳍。
所述场效应晶体管还包括有源区，所述有源区位于所述凸起的条状结构的第二部分2022和第三部分2023(参照图10)的外侧，并且保形地包覆所述第二部分2022和第三部分2023。
所述源极区域及所述漏极区域包括由保形沉积的无定型材料经结晶形成的有源区涂层。在本实施例的优选中，沉积的无定型材料包括无定型Si、SiGe或、Ge、GaAs或者其中的两种或多种的组合，沉积的厚度为2nm。例如无定型SiGe经重结晶退火结晶形成SiGe 合金204，该SiGe合金204形成有源区涂层。所述有源区包括分别形成在所述第二部分2022 和第三部分2023外侧的源极以及漏极。
所述场效应晶体管还包括栅极结构207，所述栅极结构207形成在所述沟道区域(即图 10所示的第一部分2021)的外侧，并且围绕所述沟道区域形成环绕式栅极。所述栅极结构 207包括环绕所述纳米线结构202的沟道区域生长的栅极氧化物，该栅极氧化物可以是二氧化硅，也可以是其他常用的绝缘材料；形成在所述栅极氧化物上方的金属栅极2072，该金属栅极可以包括TiN、TiAl或TiAlN。金属栅极的两侧形成有栅电介质2071，该栅电介质2071也可以是氧化物。
所述栅极以及源极、漏极的外侧形成有源极接触205和漏极接触206。并且在源极接触 205与栅极结构207之间以及漏极接触206与栅极结构207之间形成间隔件208。
本实施例的场效应晶体管具有凸起的条状结构、保形包覆条状结构的有源区涂层以及环绕式栅极结构，载流子迁移率大大提高。另外，凸起的条状结构以及环绕式栅极等立体结构增加了栅极极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小漏电流。由此提高了整个器件的电学性能。
综上，本发明的场效应晶体管及其制备方法具有如下技术效果：
本发明方法通过保形沉积在凸起的条状结构上形成无定型材料层，然后通过结晶退火使得所述无定型材料层结晶形成包覆凸起的条状结构的有源层。如上形成的保形有源层具有更好的电学性能。并且无定型材料的沉积通过常用的沉积方法便可实现，通过控制结晶退火的温度和时间，便可实现有源层的形成。
本发明的方法同时包括去除绝缘体表面上的多晶颗粒的步骤，这样不会产生影响后续过程或整个器件的性能的异物，保证了器件的良率及使用性能。
本发明的场效应晶体管均包括保形有源区涂层，载流子迁移率大大提高。另外，凸起的条状结构以及环绕式栅极等立体结构增加了栅极极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小漏电流。由此提高了整个器件的电学性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (13)

1.一种场效应晶体管制备方法，其特征在于，包括如下步骤：
提供半导体衬底，在所述半导体衬底上形成凸起的条状结构，所述凸起的条状结构包括作为沟道区域的第一部分以及自所述第一部分的两端向两侧延伸的第二部分和第三部分；
在形成所述半导体衬底的表面以及所述凸起的条状结构的所述第二部分和第三部分上保形沉积无定型材料形成熔覆层；
对所述熔覆层进行结晶退火以形成包覆所述第二部分和所述第三部分的保形有源区涂层。
2.根据权利要求1所述的制备方法，其特征在于，所述凸起的条状结构包括鳍或者纳米线。
3.根据权利要求1所述的制备方法，其特征在于，还包括以下步骤：
在沉积所述无定型材料之前，在所述条状凸起结构作为所述沟道区域的所述第一部分的外侧形成栅极氧化物；
沉积所述无定型材料之后，在所述栅极氧化层的外侧形成栅电极，从而形成栅极结构；
所述栅极结构围绕所述沟道区域形成环绕式栅极结构。
4.根据权利要求1所述的制备方法，其特征在于，所述结晶退火包括微波退火。
5.根据权利要求1所述的制备方法，其特征在于，所述结晶退火的退火温度介于450℃～750℃，退火时间大于等于1小时。
6.根据权利要求1所述的制备方法，其特征在于，通过热沉积方法沉积所述无定型材料，所述无定型材料的厚度介于2～4nm。
7.根据权利要求1所述的制备方法，其特征在于，所述无定型材料包括Si、SiGe、Ge、GaAs或其中的两种或多种的组合。
8.根据权利要求1所述的制备方法，其特征在于，还包括：去除所述结晶过程中所述无定型材料在所述半导体衬底表面上形成的多晶颗粒。
9.根据权利要求8所述的制备方法，其特征在于，采用稀释的氢氟酸湿式腐蚀法去除所述半导体衬底表面上形成的多晶颗粒。
10.一种场效应晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有凸起的条状结构，所述凸起的条状结构包括作为沟道区域的第一部分以及自所述沟道区域的两端向两侧延伸的第二部分和第三部分；
栅极结构，形成在所述第一部分的外侧；
有源区，位于所述第二部分和所述第三部分的外侧，并且保形包覆所述第二部分和所述第三部分；
其中，所述有源区包括由保形沉积的无定型材料经结晶形成的有源区涂层。
11.根据权利要求10所述场效应晶体管，其特征在于，所述凸起的条状结构包括形成在所述半导体衬底上的鳍或者纳米线。
12.根据权利要求10所述的场效应晶体管，其特征在于，所述栅极结构围绕所述沟道区域形成环绕式栅极结构。
13.根据权利要求10所述的场效应晶体管，其特征在于，所述无定型材料包括Si、SiGe、Ge、GaAs或者其中的两种或多种的组合。
CN201910236341.1A 2019-03-27 2019-03-27 一种场效应晶体管及其制备方法 Pending CN111755331A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910236341.1A CN111755331A (zh) 2019-03-27 2019-03-27 一种场效应晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910236341.1A CN111755331A (zh) 2019-03-27 2019-03-27 一种场效应晶体管及其制备方法

Publications (1)

Publication Number Publication Date
CN111755331A true CN111755331A (zh) 2020-10-09

Family

ID=72672247

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910236341.1A Pending CN111755331A (zh) 2019-03-27 2019-03-27 一种场效应晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN111755331A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614086B1 (en) * 2015-12-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal source and drain contacts for multi-gate field effect transistors
CN107068760A (zh) * 2016-02-10 2017-08-18 格罗方德半导体公司 鳍式晶体管的源漏区中的共形缓冲层
TW201824364A (zh) * 2016-12-15 2018-07-01 台灣積體電路製造股份有限公司 鰭式場效電晶體的共形傳遞摻雜方法
US20180190793A1 (en) * 2016-12-29 2018-07-05 Asm Ip Holding B.V. Methods for forming semiconductors by diffusion

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614086B1 (en) * 2015-12-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal source and drain contacts for multi-gate field effect transistors
CN107068760A (zh) * 2016-02-10 2017-08-18 格罗方德半导体公司 鳍式晶体管的源漏区中的共形缓冲层
TW201824364A (zh) * 2016-12-15 2018-07-01 台灣積體電路製造股份有限公司 鰭式場效電晶體的共形傳遞摻雜方法
US20180190793A1 (en) * 2016-12-29 2018-07-05 Asm Ip Holding B.V. Methods for forming semiconductors by diffusion

Similar Documents

Publication Publication Date Title
TWI574419B (zh) 非平面電晶體及其製造方法
US8796093B1 (en) Doping of FinFET structures
US6664143B2 (en) Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
KR101133386B1 (ko) 코어?쉘?쉘 나노와이어 트랜지스터 및 그 제조 방법
JP4777987B2 (ja) 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法
KR100868100B1 (ko) 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자
US10192888B2 (en) Metallized junction FinFET structures
TWI643339B (zh) 半導體結構及其形成方法
US7419857B2 (en) Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby
JP2006093715A (ja) 薄膜トランジスタの製造方法
TW200410363A (en) Chip incorporating partially-depleted, fully-depleted and multiple-gate transistors and method of fabricating the multiple-gate transistor
WO2013006612A1 (en) Bulk finfet with uniform height and bottom isolation
US9553107B2 (en) Shallow extension junction
CN108565287B (zh) 一种半导体结构及其制造方法
CN103855022B (zh) 鳍式场效应晶体管的形成方法
US8618616B2 (en) FinFET structures and methods for fabricating the same
CN109473398B (zh) 半导体元件及其制造方法
TWI520184B (zh) 半導體裝置及其製造方法
TWI231993B (en) A structure and forming method of an ultra-thin body transistor with recessed source and drain region
CN111755331A (zh) 一种场效应晶体管及其制备方法
CN112736141A (zh) 一种具有异质栅介质的纳米片晶体管及制备方法
CN105097530A (zh) 一种鳍片场效应晶体管及其制作方法
US20220262792A1 (en) Transistor Source/Drain Contacts and Methods of Forming the Same
CN104282558A (zh) 一种无结纳米线FinFET及其制作方法
KR100960926B1 (ko) 모스펫 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination