JP2006093715A - 薄膜トランジスタの製造方法 - Google Patents

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Abstract

【課題】 高い電子移動度、低いスレショルド電圧および漏れ電流が少ないなどの特性を有するＴＦＴの製造方法を提供する。
【解決手段】 基板上に非晶質シリコン層３０を形成する段階、非晶質シリコン層をパターニングしてソース領域３２、ドレイン領域３４およびそれらの間に介在される複数のチャンネル３６を形成する段階、複数のチャンネルをアニーリングする段階、複数のチャンネル上にゲート酸化膜４０およびゲート電極５０を順次に形成する段階、ソース領域およびドレイン領域に導電性不純物をドーピングする段階を含むＴＦＴの製造方法。
【選択図】図１Ｃ

Description

本発明は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）の製造方法に係り、より詳細には、高い電子移動度、低いスレショルド電圧および漏れ電流が少ないなどの特性を有するＴＦＴの製造方法に関する。
一般的にＴＦＴは、チャンネル、チャンネル両側のソースとドレイン、そしてチャンネル上のゲートを備える。
ＴＦＴにおいてチャンネルは、ソース／ドレインにドーピングされる不純物によってｎ型とｐ型とに区分される。例えば、ｐ型の場合、ドープ剤がホウ素（Ｂ）であり、ｎ型の場合、ドープ剤が燐（Ｐ）や砒素（Ａｓ）である。
このような古典的なＴＦＴは、ソースとドレインとの間に単チャンネル領域が形成された構造を有する。
最近では、ソースとドレインとの間に複数のチャンネルが形成されたＦｉｎＦＥＴ（Fin Field Effect Transistor）構造のＴＦＴが提案された。ＦｉｎＦＥＴは、ソースとドレインとが微細な幅のシリコンチャンネルで連結された構造を有する。このようなＦｉｎＦＥＴは、高い電子移動度、低いスレショルド電圧および漏れ電流が少ないなどの優秀な電気特性を有する。
特許文献１には、ＦｉｎＦＥＴの構造とその製造方法について記述されている。
従来のＦｉｎＦＥＴ構造のＴＦＴを製造するためには、必然的にＳＯＩ（Silicon On Insulator）基板に対して薄膜プロセスを施さねばならなかった。これは、ＦｉｎＦＥＴ構造のＴＦＴでは微細な幅のシリコンでチャンネルが形成され、チャンネルを通じた電子の高い移動度を確保するためには、チャンネルの形成材料として単結晶シリコン層を使用する必要があるからである。すなわち、微細な幅を有するチャンネルの形成材料として単結晶シリコン層を使用しなければ、チャンネルの電気的特性が低下し、駆動電圧およびスレショルド電圧が高くなる恐れがある。ＳＯＩ基板は、絶縁膜上にシリコン単結晶層が形成された構造を有する。しかし、ＳＯＩ基板が高価であるために、ＦｉｎＦＥＴ構造のＴＦＴの製造コストが高くなるという問題がある。
したがって、単結晶シリコン層を使用せずとも、電気的特性が改善されたＴＦＴの製造方法の実現が求められている。
米国特許第６，４１３，８０２号明細書
本発明が解決しようとする技術的課題は、前記の問題点を改善するためのものであって、高い電子移動度、低いスレショルド電圧および漏れ電流が少ないなどの特性を有するＴＦＴの製造方法を提供することにある。
本発明は、基板上に非晶質シリコン層を形成する段階、非晶質シリコン層をパターニングしてソース領域とドレイン領域、およびそれらの間に介在される複数のチャンネルを形成する段階、複数のチャンネルをアニーリングする段階、複数のチャンネル上にゲート酸化膜およびゲート電極を順次に形成する段階、およびソース領域およびドレイン領域に導電性不純物をドーピングする段階を含むＴＦＴの製造方法を提供する。
本発明によれば、高い電子移動度、低い駆動電圧、低いスレショルド電圧および漏れ電流が少ないなどの電気的特性を有するＴＦＴを製造することができる。
また、ゲート電極が複数のチャンネルそれぞれを制御することができるので、スイッチング特性が優秀なＴＦＴを製造することができる。
さらに、従来の高価なＳＯＩ基板の単結晶シリコン層を利用することなく、ガラス基板上に形成された非晶質シリコン層を用いて複数のチャンネルを有するＴＦＴを製造することができ、複数のチャンネルによる優れた素子特性を保持することができる。また、その製造費用も節減することができる。
以下、本発明によるＴＦＴの製造方法を、添付した図面を適宜参照して詳細に説明する。
図１Ａないし図１Ｇは、本発明の一実施形態によるＴＦＴの製造方法を示す説明図である。
はじめに、図１Ａに示すように、ガラス基板１０上にバッファ層２０が形成され、バッファ層２０上に所定の厚さを有する非晶質シリコン層３０が形成される。非晶質シリコン層３０は、１ｎｍないし１０００ｎｍの厚さに形成されることが好ましい。
バッファ層２０は、ガラス基板１０と非晶質シリコン層３０との間に備えられ、ガラス基板１０と非晶質シリコン層３０との間の界面特性および接着特性を向上させる。また、バッファ層２０はガラス基板上で絶縁膜としての機能を果たす。このようなバッファ層２０は、ＳｉＯ２またはＳｉＮで形成されるか、その他の絶縁物質でも形成することが可能である。そして、ガラス基板１０の代わりにプラスチック基板を用いることも可能である。
バッファ層２０および非晶質シリコン層３０は、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法またはイオンビーム（Ion Beam）法などにより形成される。
次に、図１Ｂに示すように、非晶質シリコン層３０が所定の形にパターニングされ、バッファ層２０上にソース３２、ドレイン３４およびソース３２とドレイン３４との間に電気的に介在される複数のチャンネル３６領域が形成される。ここで、ソース３２およびドレイン３４の領域は、１０ｎｍないし１００００ｎｍの間隔で互いに離れて形成される。複数のチャンネル３６は、ソース３２とドレイン３４との間にストライプ状に形成され、微細な幅、例えば、各々１ｎｍないし５０００ｎｍの幅に形成される。ここで、複数のチャンネル３６の各々において、その幅に対する厚さの比率は、約０．０００２ないし約１０００の範囲であることが好ましく、さらに、その幅に対する厚さの比率が約０．１ないし約１０の範囲であることが最も好ましい。
次に、図１Ｃに示すように、チャンネル３６の領域の結晶化のためにチャンネル３６の領域は、レーザービームによってアニーリングされる。レーザービームのエネルギー密度は、２００ｍＪ／ｃｍ２ないし２０００ｍＪ／ｃｍ２であることが好ましく、８００ｍＪ／ｃｍ２であることが最も好ましい。アニーリング過程でソース３２およびドレイン３４も共にアニーリングすることもできる。
次に、図１Ｄは、アニーリングにより結晶化されたチャンネル３７、ソース３３およびドレイン３５を示す図面である。図１Ｄに示すように、ソース３３、ドレイン３５およびチャンネル３７間の幾何学的な構造関係によってアニーリング過程のうち、微細な幅のチャンネル３７に吸収された熱の外部への放出が容易でなく、結晶化されるチャンネル３７の領域のグレーンサイズに影響を与える。すなわち、チャンネル３７の領域で大きなサイズのグレーン組織が得られ、グレーンサイズが大きくなるほど、電子の移動を妨害するグレーン境界（grain boundary）の数が少なくなる。したがって、チャンネル３７は、高い電子移動度を有する。逆に、ソース３３／ドレイン３５の領域に吸収された熱の放出は、チャンネル３７の領域に吸収された熱の放出より相対的に容易であり、ソース３３／ドレイン３５の領域は、アニーリング過程で相対的に小さなグレーンサイズの結晶組織または非晶質組織を有するようになる。したがって、低い電子移動度しか有さない。
前記した図１Ａないし図１Ｄに示す工程において、本発明の他の実施形態として、非晶質シリコン層３０の代りにポリシリコン層を利用することもできる。例えば、絶縁層を有する基板を準備し、絶縁層上に直接ポリシリコン層を形成する。そして、ポリシリコン層をパターニングして、ソースとドレイン、およびそれらの間に少なくとも２つのチャンネルを形成する。次いで、レーザーアニーリング工程によりチャンネルを結晶化することができる。ここで、ソースおよびドレインを除いて、チャンネルそれぞれの中央領域だけにレーザーを照射して、チャンネルを結晶化することもでき、またはソース、ドレインおよびチャンネルのいずれにもレーザーを照射してチャンネルを結晶化することもできる。
次に、図１Ｅに示すように、結晶化されたチャンネル３７の上面３７ａおよび両側面３７ｂにゲート酸化膜４０およびゲート電極５０が順次に形成される。
まず、ゲート酸化膜４０およびゲート電極５０は、ＩＣＰＣＶＤ（Inductively Coupled Plasma Chemical Vapor Deposition）法、ＰＥＣＶＤ法またはＬＰＣＶＤ法などにより形成される。ゲート酸化膜４０およびゲート電極５０は順次に形成される。また、ゲート酸化膜４０およびゲート電極５０の形成工程以後に行なわれるエッチング工程により、チャンネル３７表面の選択される部分、すなわち、チャンネル３７の上面３７ａおよび両側面３７ｂに、ゲート酸化膜４０およびゲート電極５０が各々所定のパターンで形成される。
ゲート酸化膜は、絶縁物質、例えば、ＳｉＯ２で形成され、１００ｎｍないし３００００ｎｍの厚さに形成される。ゲート電極は、Ｃｒ、Ａｌ、ＭｏＷまたはポリシリコンで形成され、１００ｎｍないし１０００００ｎｍの厚さに形成される。
本実施形態によれば、チャンネル３７表面の一部にのみゲート酸化膜４０およびゲート電極５０が形成されているが、本発明の他の実施形態として、チャンネル３７の全面にゲート酸化膜４０およびゲート電極５０が形成することもできる。このような変更は、前記した実施形態から容易に理解および導出することができる。
次に、図１Ｆおよび図１Ｇに示すように、ソース３３およびドレイン３５の領域に導電性不純物がドーピングされる。導電性不純物は、ホウ素（Ｂ）、燐（Ｐ）および砒素（Ａｓ）のような所定の元素イオンである。このような元素イオンのドーピングによりソース３３およびドレイン３５の領域は、各々１×１０１９ａｔｏｍｓ／ｃｍ２ないし１×１０２２ａｔｏｍｓ／ｃｍ２のドーピング元素を含む。
前記のイオンドーピングは、イオン注入法、イオンシャワー法またはプラズマドーピング法などにより行なうことができる。
チャンネル３７表面の一部分にのみゲート酸化膜４０およびゲート電極５０が形成された場合、ゲート酸化膜４０およびゲート電極５０が形成されていないチャンネル３７の領域３８、３９に元素イオンをさらにドーピングすることもできる。
元素イオンをドーピングした後、ドーピング領域を活性化させるためにソース３３およびドレイン３５の領域がアニーリングされる。このアニーリングは、低温炉またはレーザービームにより行われる。
本発明の他の実施形態として、絶縁基板上に、幅より大きい厚さを有するポリシリコンフィンを形成する。ここで、ポリシリコンフィンとは、フィン状のポリシリコンチャンネルを意味する。ポリシリコンフィンの中央部をレーザーで加熱して結晶化した後、ポリシリコンフィンの結晶化された中央部上にゲート要素、すなわち、ゲート酸化膜とゲート電極とを形成する。次いで、ポリシリコンフィンの結晶化された中央部を覆うゲート要素をマスクとして利用し、ゲート要素により覆われていないポリシリコンフィンの両端部分に導電性不純物をドーピングする。ここで、導電性不純物がドーピングされた領域は、ソース領域およびドレイン領域となる。
前記のような工程過程を通じて、低いスレショルド電圧および漏れ電流が少ないなどの優れた素子特性を有するＦｉｎＦＥＴ ＴＦＴが得られる。
ここで、図２は、８００ｍＪ／ｃｍ２のエネルギー密度でレーザーアニーリングを行って結晶化されたチャンネル領域の平面部ＳＥＭ（Scanning Electoron Microscope：走査型電子顕微鏡）写真である。図３ないし図５は、図２に示す、各々Ａ、ＢおよびＣ領域の拡大写真である。
図２ないし図５に示すように、チャンネル３７領域（図２のＡに相当:図３参照）でサイズの大きいグレーン組織が得られ、チャンネル３７とソース３３／ドレイン３５との連結部（図２のＢに相当:図４参照）では、チャンネル３７領域のグレーン組織より小さなグレーン組織が得られることが確認できる。またソース３３およびドレイン３５（図２のＣに相当:図５参照）では各々非晶質組織と結晶質組織とが共存することが観察される。
このように本発明のＴＦＴの製造方法は、平板表示素子、特にプラスチックを基板として使用するＡＭＬＣＤ（Active Matrix Liquid Crystal Display）、半導体メモリ素子に好適に適用することが可能である。このようなＴＦＴは、前記のようなＡＭＬＣＤ、半導体メモリ素子以外にも、ＴＦＴをスイッチング素子又は増幅素子として用いる様々な電子装置にも適用することができる。
以上、本発明の理解を助けるために、いくつかの模範的な実施形態について説明したが、このような実施形態は、本発明の一実施例を例示したものであり、本発明の範囲を制限するものではない。当業者であれば本発明に基づく多様な他の変更例を実施可能であり、したって、本発明は特許請求の範囲に記載された技術的思想により定められる。
本発明のＴＦＴの製造方法は、平板表示素子、ＡＭＬＣＤ、半導体メモリ素子などの技術分野に適用することができる。
本発明の一実施形態によるＴＦＴの製造方法を示す説明図である。 本発明の一実施形態によるＴＦＴの製造方法を示す説明図である。 本発明の一実施形態によるＴＦＴの製造方法を示す説明図である。 本発明の一実施形態によるＴＦＴの製造方法を示す説明図である。 本発明の一実施形態によるＴＦＴの製造方法を示す説明図である。 本発明の一実施形態によるＴＦＴの製造方法を示す説明図である。 本発明の一実施形態によるＴＦＴの製造方法を示す説明図である。 ８００ｍＪ／ｃｍ２のエネルギー密度でレーザーアニーリングして結晶化されたチャンネル領域の平面部のＳＥＭ写真である。 図２におけるＡ領域の拡大写真である。 図２におけるＢ領域の拡大写真である。 図２におけるＣ領域の拡大写真である。
符号の説明
１０ ガラス基板
２０ バッファ層
３０ 非晶質シリコン層
３２，３３ ソース
３４，３５ ドレイン
３６，３７ チャンネル
４０ ゲート酸化膜
５０ ゲート電極

Claims (21)

  1. 基板上に非晶質シリコン層を形成する段階と、
    前記非晶質シリコン層をパターニングしてソース領域とドレイン領域、およびそれらの間に複数のチャンネルを形成する段階と、
    前記複数のチャンネルをアニーリングする段階と、
    前記複数のチャンネル上にゲート酸化膜およびゲート電極を順次に形成する段階と、
    前記ソース領域およびドレイン領域に所定の不純物をドーピングする段階と、を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 前記アニーリングは、レーザービームにより行われることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記レーザービームのエネルギー密度は、２００ｍＪ／ｃｍ２ないし２０００ｍＪ／ｃｍ２の範囲であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  4. 前記レーザービームのエネルギー密度は、８００ｍＪ／ｃｍ２であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  5. 前記ソース領域とドレイン領域とをレーザービームでアニーリングする段階をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  6. 前記複数チャンネルの一部に所定の不純物をドーピングする段階をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  7. 前記非晶質シリコン層は、１ｎｍないし１０００ｎｍの範囲の厚さに形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  8. 前記複数チャンネルの各々は、１ｎｍないし５０００ｎｍの範囲の幅に形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  9. 前記複数チャンネルの各々において、その幅に対する厚さの比率は、０．０００２ないし１０００の範囲であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  10. 前記複数チャンネル各々において、その幅に対する厚さの比率が、０．１ないし１０の範囲であることを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
  11. 前記ソース領域とドレイン領域とは、１０ｎｍないし１００００ｎｍの範囲の間隔だけ相互に離隔されて形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  12. 前記基板は、ガラス基板であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  13. 前記基板は、プラスチック基板であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  14. 前記基板は、ＳｉＯ２またはＳｉＮで形成されたバッファ層を含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  15. 絶縁層を有する基板を準備する段階と、
    前記絶縁層上にポリシリコン層を形成する段階と、
    前記ポリシリコン層をパターニングしてソース、ドレインおよびそれらの間に少なくとも２つのチャンネルを形成する段階と、
    前記チャンネルを結晶化する段階と、を含むことを特徴とする薄膜トランジスタの製造方法。
  16. 前記チャンネルを結晶化する段階は、
    前記ソースおよび前記ドレインを除く、前記チャンネルそれぞれの中央領域にレーザーを照射して、前記チャンネルを結晶化することを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
  17. 前記チャンネルを結晶化する段階は、
    前記ソース、前記ドレインおよび前記チャンネルにいずれもレーザーを照射して前記チャンネルを結晶化することを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
  18. 絶縁基板上に、幅より大きい厚さを有するポリシリコンフィンを形成する段階と、
    前記ポリシリコンフィンの中央部を結晶化する段階と、
    前記ポリシリコンフィンの結晶化された中央部上にゲート要素を形成する段階と、を含むことを特徴とするＦｉｎＦＥＴトランジスタの製造方法。
  19. 前記ポリシリコンフィンの中央部を結晶化する段階は、
    前記ポリシリコンフィンの中央部をレーザーで加熱して前記ポリシリコンフィンの中央部を結晶化することを特徴とする請求項１８に記載のＦｉｎＦＥＴトランジスタの製造方法。
  20. 前記ポリシリコンフィンの結晶化されていない部分に所定の不純物をドーピングする段階をさらに含むことを特徴とする請求項１８に記載のＦｉｎＦＥＴトランジスタの製造方法。
  21. 前記ポリシリコンフィンの結晶化されていない部分に所定の不純物をドーピングする段階は、
    前記ポリシリコンフィンの結晶化された中央部を覆う前記ゲート要素をマスクとして利用し、前記ゲート要素により覆われていないポリシリコンフィンの部分に所定の不純物をドーピングすることを特徴とする請求項２０に記載のＦｉｎＦＥＴトランジスタの製造方法。
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