JP4707677B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置、その製造方法、薄膜トランジスタアレイ基板及び液晶表示装置に関する。より詳しくは、モノリシック液晶ディスプレイ（システム液晶）に好適に用いることができる半導体装置、その製造方法、薄膜トランジスタアレイ基板及び液晶表示装置に関するものである。
薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下「ＴＦＴ」ともいう。）は、アクティブマトリクス型液晶表示装置（以下「液晶ディスプレイ」ともいう。）における画素に設けられるスイッチング素子やドライバ回路、あるいは密着型イメージセンサ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ；ＣＩＳ）、更にはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）等の大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ；ＬＳＩ）に応用されている。しかしながら、近年、液晶ディスプレイの大型化・高精細化が進むにつれ、その製造コストを下げることが課題となってきており、ＴＦＴの製造においても工程の削減が課題となっている。
このような課題を解決する策の一つとして、液晶の駆動回路や制御回路等をモノリシック化（一体化）した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ（システム液晶）を製造する技術が注目されている。このようなモノリシック液晶ディスプレイによれば、部品点数を大幅に削減することができるとともに、液晶ディスプレイの組立生産工程や検査工程を削減することができるので、製造コストの削減や信頼性の向上が可能になる。
このようなモノリシック液晶ディスプレイにおいては、ＴＦＴを構成する半導体材料として、ポリシリコンやＣＧシリコン（連続粒界結晶シリコン）が好適に用いられている。これらの半導体材料は、電界効果移動度に優れているだけでなく、低温プロセス（５００℃以下）での成膜が可能であるため、駆動回路等のモノリシック化に好適であるからである。しかしながら、これらのポリシリコン等を用いて形成したＴＦＴは、ソース・ドレイン端がゲート端と一致する構造、いわゆるセルフアライン（自己整合）構造を有する場合、アモルファスシリコンを用いて形成したＴＦＴに比べてオフ電流が大きくなってしまうため、画素スイッチング素子に適さない。
そこで、従来から、ＴＦＴとしてソース・ドレイン端をゲート端から数μｍ（この長さをオフセット長という。）だけ離し、半導体層内にオフセット領域を形成した構造、いわゆるオフセットゲート構造を有するものが広く知られている（例えば、特許文献１、２参照。）。このようなオフセットゲート構造のＴＦＴによれば、オフ電流を効果的に低減することができるため、画素スイッチング素子として好適に用いることができる。駆動回路等を構成するＴＦＴに関しては、充分に大きなオン電流が要求され、近年では、チャネル長が２μｍ以下のＴＦＴの開発が待たれている。しかしながら、上述したようなオフセットゲート構造のＴＦＴは、オフセット長の値が最適値から少しずれただけで、オン電流が大きく低下したり、オフ電流低減の効果が著しく損なわれたりする等、構造上の余裕度が小さいため、駆動回路等を構成するのに好適なチャネル長が短いＴＦＴには適さない。
そこで、チャネル長が短いＴＦＴには、半導体層内のオフセット領域に低濃度不純物を添加（イオンドープ）した構造、いわゆるセルフアラインＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が採用されることが多い（例えば、特許文献３参照。）。このようなセルフアラインＬＤＤ構造を採用することにより、チャネル長を短くしても、高い信頼性を維持することができるとともに、ホットキャリア劣化を低減することができる。また、このようなセルフアラインＬＤＤ構造を採用すれば、ＴＦＴの製造工程を簡略化することもできる。したがって、このようなセルフアラインＬＤＤ構造は、２μｍ以下のチャネル長のＴＦＴを大面積の基板上に形成する場合において、特に重要となってくる。
図５（ａ）〜（ｇ）を参照しながら、従来のセルフアラインＬＤＤ構造を有するＴＦＴを含んで構成される半導体装置を形成する方法について、以下に説明する。
まず、基板１上に、絶縁膜２、半導体層３、ゲート絶縁膜４及びゲート電極６を形成した後、Ｎ型のＴＦＴを構成することとなる半導体層３の一部にリンイオン７を、Ｐ型のＴＦＴを構成することとなる半導体層３の一部にボロンイオン１２をそれぞれイオン注入し、Ｎ型の低濃度不純物領域８及びＰ型の低濃度不純物領域１３を形成する（図５（ａ）、（ｂ））。その後、第一の層間絶縁膜１５を形成した後（図５（ｃ））、第一の層間絶縁膜１５とゲート絶縁膜４とを異方性エッチングすることにより、ゲート電極６の側面にサイドウォールスペーサー１６を形成するとともに、ゲート絶縁膜４をパターニングする（図５（ｄ））。次に、ゲート電極６及びサイドウォールスペーサー１６をマスクとして、Ｎ型の低濃度不純物領域８にはリンイオン２８を、Ｐ型の低濃度不純物領域１３にはボロンイオン１９をそれぞれイオン注入することで、Ｎ型の高濃度不純物領域２４及びＰ型の高濃度不純物領域２６をセルフアラインで形成するとともに、サイドウォールスペーサー１６の下の半導体層３に、Ｎ型のＬＤＤ領域２５及びＰ型のＬＤＤ領域２７をそれぞれセルフアラインで形成する（図５（ｅ）、（ｆ））。次に、熱処理を施して、Ｎ型のＬＤＤ領域２５、Ｐ型のＬＤＤ領域２７、Ｎ型の高濃度不純物領域２４及びＰ型の高濃度不純物領域２６に注入された不純物イオン７、１２、２８、１９の活性化や半導体層３全体の結晶性の回復を行った後、第二の層間絶縁膜２１、コンタクトホール及びソース・ドレイン配線２２を順次形成し、最後に第三の絶縁膜２３を形成する（図５（ｇ））。
このような従来のセルフアラインＬＤＤ構造を有するＮ型及びＰ型のＴＦＴを含んで構成される半導体装置によれば、高い信頼性を得ることができるとともに、ホットキャリア劣化を低減することができるが、オフ電流の更なる低減、及び、製造工程の簡略化において未だ改善の余地があった。また、このような半導体装置は、チャネル領域と、ソース・ドレイン領域である高濃度不純物領域とが同一の半導体層内に形成された構造を有するため、チャネル領域における電界効果移動度の向上、及び、ソース・ドレイン領域における抵抗の低減を同時に実現することができず、ＴＦＴの性能を向上させるのに適していないという点でも改善の余地があった。
これに対し、第一導電型高濃度ソース・ドレイン領域と第一チャネル領域との間に第一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ（セルフアラインＬＤＤ）構造を成す第一導電型ＴＦＴ、及び、第二導電型高濃度ソース・ドレイン領域と第二チャネル領域との間にオフセット領域を具備するオフセット構造を成す第二導電型ＴＦＴとを備える半導体装置が開示されている（例えば、特許文献４参照。）。この半導体装置によれば、高い信頼性を得ることができるとともに、オフ電流及びホットキャリア劣化を効果的に低減することができる。しかしながら、製造工程の簡略化及びＴＦＴの性能の向上において未だ改善の余地があった。
特開平６−１３４０４号公報（第２、７頁、第１図） 特開平６−１４０４２４号公報（第２、６頁、第１図） 特開平４−３２３８７５号公報（第２、４、７頁、第３図） 特開平９−１７２１８３号公報（第１６、５０頁、第１図）
本発明は、上記現状に鑑みてなされたものであり、オフ電流及びホットキャリア劣化を低減することができ、薄膜トランジスタの性能の向上を図ることができ、かつ、製造工程を簡略化することができる半導体装置及びその製造方法、薄膜トランジスタアレイ基板並びに液晶表示装置を提供することを目的とするものである。
本発明者らは、Ｐ型及びＮ型の薄膜トランジスタ（ＴＦＴ）を含んで構成される半導体装置に関し、オフ電流及びホットキャリア劣化を低減する方法について種々検討したところ、各導電型のＴＦＴの構成に着目した。そして、Ｎ型のＴＦＴの少なくとも１つには、基板上に半導体層、ゲート絶縁膜及びゲート電極をこの順に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に低濃度不純物層及び高濃度不純物層を備えた構造、いわゆるオフセットゲート構造を採用し、Ｐ型のＴＦＴの少なくとも１つには、ゲート電極の下以外の領域に形成されたＰ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面にサイドウォールスペーサー、及び、Ｐ型の低濃度不純物領域上にＰ型の高濃度不純物層を備えた構造、いわゆるＬＤＤ構造を採用することにより、これらのＴＦＴを含んで構成された半導体装置の同一基板上において、オフセットゲート構造を有するＴＦＴの特長であるオフ電流の低減、及び、ＬＤＤ構造を有するＴＦＴの特長であるホットキャリア劣化の低減を同時に実現することができることを見いだした。また、このような構造を有するＰ型及びＮ型のＴＦＴによれば、チャネル領域を含む半導体層とソース又はドレイン領域となる高濃度不純物層とが互いに独立した層として形成されているため、抵抗を下げるために高濃度不純物層の膜厚を厚くしたり、チャネル領域の電界効果移動度を高めるために半導体層の膜厚を薄くしたりすることにより、ＴＦＴの性能の向上を図ることができることを見いだした。
更に、本発明者らは、このような半導体装置の製造工程について種々検討したところ、Ｐ型の高濃度不純物層の構成及びその形成工程に着目した。そして、Ｐ型の高濃度不純物層をゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に形成されたものとし、Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層に含まれるＮ型の不純物とともに、Ｐ型の不純物をより高濃度で含有するものとすることにより、半導体装置の製造工程を簡略化することができることを見いだした。すなわち、例えば、ゲート電極及びサイドウォールスペーサーをマスクにしてＰ型及びＮ型のＴＦＴを構成することとなる半導体層上にＮ型の低濃度不純物層及びＮ型の高濃度不純物層を順次形成した後、Ｐ型のＴＦＴを構成することとなるＮ型の低濃度不純物層及びＮ型の高濃度不純物層中にＰ型の不純物を注入してＰ型の高濃度不純物層を形成することにより、Ｐ型及びＮ型の高濃度不純物層を形成する工程の中で、少なくともＮ型の不純物を注入する工程を削減することができることを見いだした。更に、導電型と構造との対応関係が逆の半導体装置、すなわちＬＤＤ構造を有するＮ型のＴＦＴとオフセットゲート構造を有するＰ型のＴＦＴとを含んで構成される半導体装置においても、同様の作用効果を得ることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、Ｐ型及びＮ型の薄膜トランジスタを含んで構成される半導体装置であって、上記Ｐ型及びＮ型の薄膜トランジスタは、不純物の濃度が異なる低濃度及び高濃度の不純物層又は不純物領域を必須とし、上記Ｎ型の薄膜トランジスタの少なくとも１つは、基板上に半導体層、ゲート絶縁膜及びゲート電極をこの順に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＮ型の低濃度不純物層及びＮ型の高濃度不純物層を備えたものであり、上記Ｐ型の薄膜トランジスタの少なくとも１つは、ゲート電極の下以外の領域に形成されたＰ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面にサイドウォールスペーサー、及び、Ｐ型の低濃度不純物領域上にＰ型の高濃度不純物層を備えたものであり、上記Ｐ型の高濃度不純物層は、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に形成されたものであり、Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層に含まれるＮ型の不純物とともに、Ｐ型の不純物をより高濃度で含有するものである半導体装置である。
以下に本発明を詳述する。
本発明の半導体装置は、Ｐ型及びＮ型の薄膜トランジスタ（ＴＦＴ）を含んで構成されるものである。なお、本明細書において、Ｐ型のＴＦＴとは、ｐ型半導体からなる層を含んで構成されるＴＦＴのことをいい、Ｎ型のＴＦＴとは、ｎ型半導体からなる層を含んで構成されるＴＦＴのことをいう。本発明の半導体装置の構成としては、Ｐ型及びＮ型のＴＦＴが互いに電気的に接続されていなくてもよいが、互いに電気的に接続されていることが好ましく、例えば、Ｐ型のＴＦＴとＮ型のＴＦＴとを含んで構成されたＣＭＯＳ（相補型回路）を有する構成が好適である。
上記Ｐ型及びＮ型の薄膜トランジスタは、不純物の濃度が異なる低濃度及び高濃度の不純物層又は不純物領域を必須とするものである。すなわち、本発明におけるＰ型及びＮ型のＴＦＴは、互いに不純物の濃度が異なる２以上の不純物半導体の層又は領域を必須として有するものである。なお、本明細書における「以上」、「以下」は、当該数値を含むものである。
なお、本明細書において、低濃度及び高濃度の不純物層又は不純物領域における「低濃度」及び「高濃度」とは、単に一方の不純物層又は不純物領域に含有される不純物の濃度が他方の不純物層又は不純物領域のそれよりも相対的に低いことや高いことを意味するものである。本発明におけるＰ型及びＮ型のＴＦＴでは、低濃度不純物層（低濃度不純物領域）と高濃度不純物層との不純物濃度が異なることを確認することができる限り、これらの層間（層−領域間）の境界が明確に存在していなくてもよい。また、上記不純物とは、半導体内において、キャリア（正孔又は電子）を作り出すイオン（原子）のことである。通常、Ｐ型の不純物層（不純物領域）では、正孔がキャリアとなり、Ｎ型の不純物層（不純物領域）では、電子がキャリアとなる。
上記Ｎ型の薄膜トランジスタの少なくとも１つ（以下、単に「Ｎ型のＴＦＴ」ともいう。）は、基板上に半導体層、ゲート絶縁膜及びゲート電極をこの順に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＮ型の低濃度不純物層及びＮ型の高濃度不純物層（ソース又はドレイン領域）を備えたものである。すなわち、上記Ｎ型のＴＦＴは、半導体層のサイドウォールスペーサーの下以外の領域にオフセット領域を備えた構造、いわゆるオフセットゲート構造を有することから、オフ電流を低減することができる。
上記Ｎ型の低濃度不純物層の材質としては、Ｎ型の高濃度不純物層と同一であることが好ましく、シリコンゲルマニウム（ＳｉＧｅ）等の選択成長が可能なシリサイド等が好ましい。Ｎ型の低濃度不純物層に含有させる不純物としては、例えば、リンイオン（原子）等が挙げられる。また、Ｎ型の低濃度不純物層に含有されるＮ型の不純物の濃度は、不純物の種類によって異なるが、具体的には、１Ｅ＋１４（１×１０１４）ｉｏｎｓ／ｃｍ３以上、１Ｅ＋２０（１×１０２０）ｉｏｎｓ／ｃｍ３以下であることが好ましい。更に、Ｎ型の低濃度不純物層は、２５℃での抵抗率が、１０ｋΩ／□以上、１０ＭΩ／□以下であることが好ましい。
上記Ｎ型の高濃度不純物層は、Ｎ型の低濃度不純物層上に形成される。Ｎ型の高濃度不純物層の材質としては、シリコンゲルマニウム（ＳｉＧｅ）等の選択成長が可能なシリサイド等が好ましい。Ｎ型の高濃度不純物層に含有されるＮ型の不純物としては、例えば、リンイオン（原子）等が挙げられる。また、Ｎ型の高濃度不純物層に含有させるＮ型の不純物の濃度は、不純物の種類によって異なるが、Ｎ型の低濃度不純物層に含有されるＮ型の不純物の濃度よりも高ければよく、具体的には、１Ｅ＋１８（１×１０１８）ｉｏｎｓ／ｃｍ３以上、１Ｅ＋２１（１×１０２１）ｉｏｎｓ／ｃｍ３以下であることが好ましい。更に、Ｎ型の高濃度不純物層は、２５℃での抵抗率が、１０ｋΩ／□以下であることが好ましい。
上記Ｐ型の薄膜トランジスタの少なくとも１つ（以下、単に「Ｐ型のＴＦＴ」ともいう。）は、ゲート電極の下以外の領域に形成されたＰ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面にサイドウォールスペーサー、及び、Ｐ型の低濃度不純物領域上にＰ型の高濃度不純物層を備えたものである。すなわち、上記Ｐ型のＴＦＴは、半導体層内のオフセット領域にＰ型の不純物を低濃度で添加（イオンドープ）した構造、いわゆるＬＤＤ構造を有することから、ホットキャリア劣化を低減することができるとともに、電界効果移動度や集積性を向上するべく、チャネル長を短くしても、半導体装置の信頼性を維持することができる。
上記Ｐ型の低濃度不純物領域は、半導体層のゲート電極の下以外の領域に形成される。これにより、ゲート電極をマスクとして、低濃度不純物領域をセルフアラインにて容易に形成することができ、このときチャネル領域も同時に形成することができる。上記Ｐ型の低濃度不純物領域の材質は、Ｐ型のＴＦＴを構成する半導体層の材質と同一であり、Ｐ型の高濃度不純物層と同一であることが好ましく、例えば、シリコンゲルマニウム（ＳｉＧｅ）等の選択成長が可能なシリサイド等が挙げられる。Ｐ型の低濃度不純物領域に含有されるＰ型の不純物としては、Ｐ型の高濃度不純物層に含有されるＰ型の不純物と同一であることが好ましく、例えば、ボロンイオン（原子）等が挙げられる。また、Ｐ型の低濃度不純物領域に含有されるＰ型の不純物の濃度は、不純物の種類によって異なるが、具体的には、１Ｅ＋１４（１×１０１４）ｉｏｎｓ／ｃｍ３以上、１Ｅ＋２０（１×１０２０）ｉｏｎｓ／ｃｍ３以下であることが好ましい。更に、Ｐ型の低濃度不純物領域は、２５℃での抵抗率が、１０ｋΩ／□以上、１０ＭΩ／□以下であることが好ましい。
上記Ｐ型の高濃度不純物層は、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に形成されたものであり、Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層に含まれるＮ型の不純物とともに、Ｐ型の不純物をより高濃度で含有するものである。このようなＰ型の高濃度不純物層は、本発明の半導体装置を作製する際、Ｎ型及びＰ型のＴＦＴを構成することとなる半導体層の両方に、Ｎ型の不純物を含む材料を用いてＮ型の不純物層を形成した後、Ｐ型のＴＦＴを構成することとなる半導体層上に形成されたＮ型の不純物層に、Ｐ型の不純物を注入することで形成することができる。その結果、Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層を形成するためにＮ型の不純物イオンを注入する工程を削減することができる。
また、上記Ｐ型の高濃度不純物層は、Ｐ型の低濃度不純物領域が形成された半導体層と独立して形成される。したがって、上記Ｐ型の高濃度不純物層によれば、半導体層にＰ型の不純物を注入することで形成されたＰ型の低濃度不純物領域に、更にＰ型の不純物を注入することで形成されたＰ型の高濃度不純物領域に比べて、結晶性の低下を抑制することができる。更に、上記Ｐ型の高濃度不純物層は、下層に結晶性が低下していない半導体層を有することから、熱処理等の工程により、結晶性を充分に回復させることができる。その結果、低抵抗のソース又はドレイン領域を形成することが可能となり、高性能のＴＦＴを備えた半導体装置を提供することができる。
なお、上記Ｐ型の高濃度不純物層の材質としては、シリコンゲルマニウム（ＳｉＧｅ）等の選択成長が可能なシリサイド等が好ましい。上記Ｐ型の高濃度不純物層に含有されるＰ型の不純物としては、ボロンイオン（原子）等が挙げられ、Ｐ型の高濃度不純物層に含有されるＮ型の低濃度不純物層及びＮ型の高濃度不純物層に含まれる不純物としては、リンイオン（原子）等が挙げられる。また、Ｐ型の高濃度不純物層に含有されるＰ型の不純物の濃度は、不純物の種類によって異なるが、Ｐ型の低濃度不純物領域に含有されるＰ型の不純物の濃度よりも高ければよく、具体的には、１Ｅ＋１８（１×１０１８）ｉｏｎｓ／ｃｍ３以上、１Ｅ＋２１（１×１０２１）ｉｏｎｓ／ｃｍ３以下であることが好ましい。更に、Ｐ型の高濃度不純物層は、２５℃での抵抗率が、１０ｋΩ／□以下であることが好ましい。
上記Ｎ型及びＰ型の高濃度不純物層の寸法は特に限定されるものではないが、接合障壁の形成を抑制する観点から、Ｎ型及びＰ型の高濃度不純物層は、それぞれＮ型の低濃度不純物層及びＰ型の低濃度不純物領域を覆うように形成されていることが好ましい。また、接合障壁の形成を抑制する観点から、Ｎ型及びＰ型の高濃度不純物層は、それぞれＮ型の低濃度不純物層及びＰ型の低濃度不純物領域とオーミック接触（オーム性接触）していることが好ましい。
本発明の半導体装置に含まれるＮ型及びＰ型のＴＦＴは、上述したことから分かるように、チャネル領域を含む半導体層とソース又はドレイン領域である高濃度不純物層とが互いに独立した層として設けられているため、半導体層及び高濃度不純物層の膜厚を独立して任意に制御することができる。したがって、電気抵抗を下げるために高濃度不純物層の膜厚を厚くしたり、チャネル領域の電界効果移動度を高めるために半導体層の膜厚を薄くしたりすることにより、ＴＦＴ及び半導体装置の性能の更なる向上を図ることができる。
上記Ｎ型のＴＦＴを構成する半導体層は、基板上に形成されたものであり、オフセット領域及びチャネル領域からなる。通常、Ｎ型のＴＦＴのチャネル領域は、半導体層のゲート電極の下の領域に形成されるものであり、オフセット領域は、半導体層のゲート電極の下以外の領域に形成されるものである。上記半導体層の材質としては、非晶質シリコン、微結晶シリコンであってもよいが、高い電界効果移動度の獲得、及び、低温プロセスで成膜することができる観点から、多結晶シリコンやＣＧシリコン（連続粒界結晶シリコン）等が好ましく、更にゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）、リン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）等を含有していてもよい。Ｎ型のＴＦＴを構成する半導体層がオフセット領域及びチャネル領域からなる場合、オフセット領域及びチャネル領域は、本発明の作用効果を奏することができる限り、低濃度の不純物を含んでいてもよいが、オフ電流を効果的に低減する観点から、オフセット領域は、真性半導体から形成されることが好ましい。
上記Ｐ型のＴＦＴを構成する半導体層は、基板上に形成され、かつ、ゲート電極の下以外の領域に形成されたＰ型の低濃度不純物領域をその一部として含むものであり、チャネル領域とＰ型の低濃度不純物領域からなるものである。通常、Ｐ型のＴＦＴのチャネル領域は、半導体層のゲート電極の下の領域に形成されるものであり、Ｐ型の低濃度不純物領域は、半導体層のサイドウォールスペーサーの下の領域に形成されるものである。上記チャネル領域は、オフ電流の低減の観点から、半導体層のうち、半導体が含有する不純物の濃度（不純物イオンのドープ量）が最も低い領域であることが好ましく、真性半導体から形成されていることがより好ましい。しかしながら、低濃度不純物領域と同一の不純物を同濃度で含む不純物半導体から形成されていてもよく、低濃度不純物領域と異なる不純物を所定の濃度で含む不純物半導体から形成されていてもよい。
更に、Ｐ型のＴＦＴを構成する半導体層の材質としては、Ｎ型のＴＦＴを構成する半導体層と一括形成する観点から、Ｎ型のＴＦＴを構成する半導体層と同一であることが好ましい。Ｐ型のＴＦＴを構成する半導体層のチャネル領域の電界効果移動度は、３０ｃｍ２／Ｖ・ｓｅｃ以上であることが好ましい。更に、そのチャネル領域の寸法は特に限定されないが、高い電界効果移動度及び集積性を得る観点から、幅（いわゆるチャネル長）は、３μｍ以下であることが好ましい。
上記Ｐ型及びＮ型のＴＦＴを構成する半導体層の形状としては、島状が好ましい。また、Ｐ型及びＮ型のＴＦＴを構成する半導体層の寸法は特に限定されるものではないが、チャネル領域の電界効果移動度を高める観点から、通常、半導体層の膜厚は薄いほど好ましい。
上記ゲート絶縁膜は、半導体層とゲート電極との間に設けられる。ゲート絶縁膜の材質としては、二酸化珪素（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、酸化タンタル、酸化アルミニウム等が好ましい。ゲート絶縁膜の寸法は特に限定されるものではない。ゲート絶縁膜の好ましい形態としては、ゲート電極及びサイドウォールスペーサーの下に存在する形態が挙げられ、ゲート電極及びサイドウォールスペーサーの下にのみ存在する形態がより好ましい。このような形態のゲート絶縁膜は、サイドウォールスペーサーを形成する工程にて同時にパターニング形成することができるものであり、半導体装置の製造工程の簡略化を図るのに好適である。
上記ゲート電極は、ゲート絶縁膜上に設けられる。ゲート電極の材質としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の高融点金属、高融点金属の窒化物等が好ましい。ゲート電極の構成としては特に限定されず、２種類以上の材料を積層したもの等を用いてもよい。ゲート電極の寸法は特に限定されるものではないが、電気抵抗を低減させる観点から、通常、ゲート電極の膜厚は厚いほど好ましい。
本発明の半導体装置を製造する際には、Ｐ型のＴＦＴ及びＮ型のＴＦＴを構成するＰ型の低濃度不純物領域を形成する際のＰ型の不純物を注入する工程において、このゲート電極をマスクとして用いることにより、Ｐ型の低濃度不純物領域をセルフアラインで容易に形成することができる。
上記サイドウォールスペーサーは、ゲート電極の側面に設けられる。サイドウォールスペーサーの材質としては、二酸化珪素（ＳｉＯ２）等が挙げられる。サイドウォールスペーサーの寸法は特に限定されないが、通常では、幅は、ゲート電極の端からゲート絶縁膜の端までの距離と等しくされ、厚さは、通常では、ゲート電極の厚さと等しくされる。
本発明の半導体装置を製造する際には、Ｎ型の低濃度不純物層、Ｎ型の高濃度不純物層及びＰ型の高濃度不純物層を形成する工程において、サイドウォールスペーサーをゲート電極とともにマスクとして用いることにより、それらの層をセルフアラインで容易に形成することができる。このとき、Ｎ型のＴＦＴにおいては、サイドウォールスペーサーの幅が半導体層におけるオフセット長と等しくなり、Ｐ型のＴＦＴにおいては、半導体層における低濃度不純物を添加されたオフセット長と等しくなる。したがって、サイドウォールスペーサーの幅を制御することにより、ＴＦＴの性能を制御することができる。本発明の作用効果を得る観点から、サイドウォールスペーサーの幅としては、１ｎｍ以上、１μｍ以下であることが好ましい。
本発明の半導体装置は、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置の好ましい形態としては、例えば、上記Ｐ型のＴＦＴ（以下、「Ｐ型ＴＦＴ−ＬＤＤ」とする。）及びＮ型のＴＦＴ（以下、「Ｎ型ＴＦＴ−ＯＦＦ」とする。）に加え、更にＬＤＤ構造のＮ型の薄膜トランジスタ（以下、「Ｎ型ＴＦＴ−ＬＤＤ」とする。）や、オフセットゲート構造のＰ型の薄膜トランジスタ（以下、「Ｐ型ＴＦＴ−ＯＦＦ」とする。）を含んで構成される形態が挙げられる。これらの形態の半導体装置も、上述した本発明の作用効果を奏することができ、モノリシック液晶ディスプレイの構成部材として好適に用いることができる。
上記Ｐ型ＴＦＴ−ＬＤＤ、Ｎ型ＴＦＴ−ＯＦＦ及びＮ型ＴＦＴ−ＬＤＤを含んで構成される半導体装置の形態としては、例えば、Ｐ型ＴＦＴ−ＬＤＤ、Ｎ型ＴＦＴ−ＯＦＦ及びＮ型ＴＦＴ−ＬＤＤは、不純物の濃度が異なる低濃度及び高濃度の不純物層又は不純物領域を必須とし、上記Ｎ型ＴＦＴ−ＯＦＦは、基板上に半導体層、ゲート絶縁膜及びゲート電極をこの順に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＮ型の低濃度不純物層及びＮ型の高濃度不純物層を備えたものであり、上記Ｐ型ＴＦＴ−ＬＤＤは、ゲート電極の下以外の領域に形成されたＰ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面にサイドウォールスペーサー、及び、Ｐ型の低濃度不純物領域上にＰ型の高濃度不純物層を備えたものであり、上記Ｐ型の高濃度不純物層は、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に形成されたものであり、Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層に含まれるＮ型の不純物とともに、Ｐ型の不純物をより高濃度で含有するものであり、上記Ｎ型ＴＦＴ−ＬＤＤは、ゲート電極の下以外の領域に形成されたＮ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＮ型の低濃度不純物層及びＮ型の高濃度不純物層を備えたものである形態が挙げられる。このような形態の半導体装置は、Ｐ型ＴＦＴ−ＬＤＤ及びＮ型ＴＦＴ−ＯＦＦを含んで構成される半導体装置の製造工程に対し、Ｎ型ＴＦＴ−ＬＤＤを構成することとなる半導体層内にＮ型の不純物を注入する工程を追加するだけで製造することができるものであり、モノリシック液晶ディスプレイの製造工程の簡略化を図るのに好適である。なお、このＮ型ＴＦＴ−ＬＤＤにおいて、低濃度不純物領域−低濃度不純物層間の境界、及び、低濃度不純物層−高濃度不純物層間の境界は、明確に存在していなくてもよい。
また、上記Ｐ型ＴＦＴ−ＬＤＤ、Ｎ型ＴＦＴ−ＯＦＦ及びＰ型ＴＦＴ−ＯＦＦを含んで構成される半導体装置の形態としては、例えば、上記Ｐ型ＴＦＴ−ＬＤＤ、Ｎ型ＴＦＴ−ＯＦＦ及びＰ型ＴＦＴ−ＯＦＦは、不純物の濃度が異なる低濃度及び高濃度の不純物層又は不純物領域を必須とし、上記Ｎ型ＴＦＴ−ＯＦＦは、基板上に半導体層、ゲート絶縁膜及びゲート電極をこの順に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＮ型の低濃度不純物層及びＮ型の高濃度不純物層を備えたものであり、上記Ｐ型ＴＦＴ−ＬＤＤは、ゲート電極の下以外の領域に形成されたＰ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面にサイドウォールスペーサー、及び、Ｐ型の低濃度不純物領域上にＰ型の高濃度不純物層を備えたものであり、上記Ｐ型の高濃度不純物層は、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に形成されたものであり、Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層に含まれるＮ型の不純物とともに、Ｐ型の不純物をより高濃度で含有するものであり、上記Ｐ型ＴＦＴ−ＯＦＦは、ゲート電極及びサイドウォールスペーサーの下以外の領域に形成されたＰ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＰ型の高濃度不純物層を備えたものであり、上記Ｐ型の高濃度不純物層は、Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層に含まれるＮ型の不純物とともに、Ｐ型の不純物をより高濃度で含有するものである形態が挙げられる。このような形態の半導体装置は、Ｐ型ＴＦＴ−ＬＤＤ及びＮ型ＴＦＴ−ＯＦＦを含んで構成される半導体装置の製造工程に対し、Ｐ型ＴＦＴ−ＯＦＦを構成することとなる半導体層内にＰ型の不純物を注入する工程を追加するだけで製造することができるものであり、モノリシック液晶ディスプレイの製造工程の簡略化を図るのに好適である。なお、このＰ型ＴＦＴ−ＯＦＦにおいても、低濃度不純物領域−高濃度不純物層間の境界は、明確に存在していなくてもよい。
本発明はまた、Ｐ型及びＮ型の薄膜トランジスタを含んで構成される半導体装置であって、上記Ｐ型及びＮ型の薄膜トランジスタは、不純物の濃度が異なる低濃度及び高濃度の不純物層又は不純物領域を必須とし、上記Ｐ型の薄膜トランジスタの少なくとも１つは、基板上に半導体層、ゲート絶縁膜及びゲート電極をこの順に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＰ型の低濃度不純物層及びＰ型の高濃度不純物層を備えたものであり、上記Ｎ型の薄膜トランジスタの少なくとも１つは、ゲート電極の下以外の領域に形成されたＮ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面に形成されたサイドウォールスペーサー、及び、Ｎ型の低濃度不純物領域上にＮ型の高濃度不純物層を備えたものであり、上記Ｎ型の高濃度不純物層は、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に形成されたものであり、Ｐ型の低濃度不純物層及びＰ型の高濃度不純物層に含まれるＰ型の不純物とともに、Ｎ型の不純物をより高濃度で含有するものである半導体装置でもある。この半導体装置の構成は、必須の構成要素として含まれるＴＦＴの導電型と構造との対応関係が逆であること以外は、上述した本発明の半導体装置と同様である。したがって、このような構成の本発明の半導体装置によっても、上述した構成の本発明の半導体装置と同様の作用効果を得ることができる。なお、好ましい形態等についても、構成要素として含まれるＴＦＴの導電型と構造との対応関係が逆であること以外は、上述した構成の本発明の半導体装置と同様である。
本発明はまた、Ｐ型及びＮ型の薄膜トランジスタを含んで構成される半導体装置の製造方法であって、上記半導体装置の製造方法は、基板上に半導体層を形成する工程と、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極をマスクにして、Ｐ型の薄膜トランジスタを構成することとなる半導体層中にＰ型の低濃度不純物領域を形成する工程と、ゲート電極の側面にサイドウォールスペーサーを形成するとともにゲート絶縁膜をエッチングする工程と、ゲート電極及びサイドウォールスペーサーをマスクにして、Ｐ型及びＮ型の薄膜トランジスタを構成することとなる半導体層上にそれぞれＮ型の低濃度不純物層及びＮ型の高濃度不純物層を順次形成する工程と、Ｐ型の薄膜トランジスタを構成することとなるＮ型の低濃度不純物層及びＮ型の高濃度不純物層中にＰ型の不純物を注入することによりＰ型の高濃度不純物層を形成する工程とを含む半導体装置の製造方法でもある。
上記半導体層の形成工程においては、プラズマ化学的気相成長（ＣＶＤ）法、低圧ＣＶＤ法等により、半導体材料を島状にパターニングすることが好ましい。上記半導体材料としては、非晶質シリコン、微結晶シリコン、多結晶シリコン等が好ましく、更にゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）、リン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）等を含有していてもよい。また、半導体層の形成後、半導体層に含有されるイオンを活性化するために、熱処理を施すことが好ましい。熱処理の方法としては、例えば、炉アニール法、ランプアニール法、レーザーアニール法等が挙げられる。
上記ゲート絶縁膜の形成工程においては、スパッタ法、常圧ＣＶＤ法、低圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により、半導体層上を覆うように絶縁性材料を成膜することが好ましい。上記絶縁性材料としては、二酸化珪素（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、酸化タンタル、酸化アルミニウム等が挙げられる。
上記ゲート電極の形成工程においては、スパッタ法等により、金属膜を形成することが好ましい。上記金属膜の材質としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の高融点金属、高融点金属の窒化物等が好ましい。
上記Ｐ型の低濃度不純物領域の形成工程においては、イオン打ち込み法、イオンドーピング法等により、Ｐ型のＴＦＴを構成することとなる半導体層内に不純物イオンを注入することが好ましい。これにより、ゲート電極をマスクにして、Ｐ型の低濃度不純物領域をセルフアラインで形成することができる。Ｐ型の低濃度不純物領域を形成する際に、イオン打ち込み法等を用いる場合には、その工程を行う前に、Ｎ型のＴＦＴ側の半導体層をレジスト等で被覆する工程を行うことが好ましい。なお、Ｐ型のＴＦＴ側の半導体層に注入する不純物イオンとしては、ボロンイオン等が挙げられる。また、不純物イオンの注入を低温プロセスで行う場合には、イオンドーピング法が好ましい。
上記ゲート絶縁膜のエッチング工程においては、サイドウォールスペーサーの元になる絶縁膜とゲート絶縁膜とを、垂直方向に強い異方性のある反応性イオンエッチング（ＲＩＥ）法等により、異方性エッチングすることが好ましい。これにより、ゲート絶縁膜をゲート電極及びサイドウォールスペーサーの下部に形成することができる。上記サイドウォールスペーサーの元になる絶縁膜の材質としては、二酸化珪素（ＳｉＯ２）等が挙げられる。
なお、異方性エッチングのプロセスとしては、ドライエッチングプロセスが好ましい。
上記Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層を形成する工程においては、Ｎ型の不純物を含む半導体材料を選択成長法等により成膜することが好ましい。このとき、Ｎ型の不純物の濃度を変えながら成膜を行うことで、Ｎ型の低濃度不純物層とＮ型の高濃度不純物層とを連続的に形成することができる。選択成長法等を用いることにより、Ｎ型の低濃度不純物層及び高濃度不純物層を形成する際に従来行われていたＮ型の不純物を注入する工程を削減することができ、半導体装置を簡便かつ安価に製造することができる。また、低抵抗のソース・ドレインを備えた高性能、高信頼性のＮ型のＴＦＴを形成することができる。なぜなら、Ｎ型の高濃度不純物層を予め導電型がＮ型の材料を用いて形成することにより、不純物イオンの注入によるＮ型の高濃度不純物層の損傷を回避することができ、熱処理によってＮ型の高濃度不純物層の結晶性を充分に向上させることが可能となるからである。
なお、上記Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層は、Ｐ型及びＮ型の薄膜トランジスタを構成することとなる半導体層を覆うように形成されることが好ましい。
上記Ｐ型の高濃度不純物層を形成する工程においては、イオン打ち込み法、イオンドーピング法等により、Ｐ型のＴＦＴを構成することとなる半導体層上のＮ型の低濃度不純物層及びＮ型の高濃度不純物層内にＰ型の不純物イオンを注入することが好ましい。また、Ｐ型の不純物イオンを注入した後、不純物の活性化や半導体層の結晶性の回復のために、熱処理を施す工程を行うことが好ましい。熱処理の方法としては、炉アニール法、ランプアニール法、レーザーアニール法等が挙げられる。
なお、Ｐ型のＴＦＴを構成することとなる半導体層上のＮ型の低濃度不純物層及びＮ型の高濃度不純物層内に注入する不純物イオンとしては、ボロンイオン等が挙げられる。また、不純物イオンの注入を低温プロセスで行う場合には、イオンドーピング法が好ましい。
また、本発明の半導体装置の製造方法によれば、Ｐ型及びＮ型のＴＦＴのそれぞれにおいて、半導体層と高濃度不純物層とをそれぞれ独立した層として形成するため、半導体層を薄くしてチャネル領域の電界効果移動度を高めたり、高濃度不純物層を厚くしてソース・ドレインを低抵抗にしたりすることが可能となる。
本発明の半導体装置の好ましい製造方法としては、例えば、上記Ｐ型の薄膜トランジスタ（以下、「Ｐ型ＴＦＴ−ＬＤＤ」とする。）及びＮ型の薄膜トランジスタ（以下、「Ｎ型ＴＦＴ−ＯＦＦ」とする。）に加え、更にＬＤＤ構造のＮ型の薄膜トランジスタ（以下、「Ｎ型ＴＦＴ−ＬＤＤ」とする。）や、オフセットゲート構造のＰ型の薄膜トランジスタ（以下、「Ｐ型ＴＦＴ−ＯＦＦ」とする。）を形成する半導体装置の製造方法が挙げられる。
上記Ｐ型ＴＦＴ−ＬＤＤ、Ｎ型ＴＦＴ−ＯＦＦ及びＮ型ＴＦＴ−ＬＤＤを含んで構成される半導体装置の製造方法としては、例えば、図２に示すように、基板１上に半導体層３を形成する工程（図２（ａ））と、半導体層３上にゲート絶縁膜４を形成する工程（図２（ｂ））と、ゲート絶縁膜４上にゲート電極６を形成する工程（図２（ｃ））と、ゲート電極６をマスクにして、Ｐ型ＴＦＴ−ＬＤＤを構成することとなる半導体層中にＰ型の低濃度不純物領域１３を形成する工程（図２（ｄ））と、ゲート電極６をマスクにして、Ｎ型ＴＦＴ−ＬＤＤを構成することとなる半導体層中にＮ型の低濃度不純物領域１７ａを形成する工程（図２（ｅ））と、ゲート電極６の側面にサイドウォールスペーサー１６を形成するとともにゲート絶縁膜４をエッチングする工程（図２（ｆ），（ｇ））と、ゲート電極６及びサイドウォールスペーサー１６をマスクにして、Ｐ型ＴＦＴ−ＬＤＤ、Ｎ型ＴＦＴ−ＯＦＦ及びＮ型ＴＦＴ−ＬＤＤを構成することとなる半導体層上にそれぞれＮ型の低濃度不純物層１７ａ及びＮ型の高濃度不純物層１７ｂを順次形成する工程（図２（ｈ））と、Ｐ型ＴＦＴ−ＬＤＤを構成することとなるＮ型の低濃度不純物層１７ａ及びＮ型の高濃度不純物層１７ｂ中にＰ型の不純物を注入することによりＰ型の高濃度不純物層２０を形成する工程（図２（ｉ））とを含むものが挙げられる。これによれば、少なくとも３種の異なる特性の薄膜トランジスタを簡便な工程で一括して製造することができることから、モノリシック液晶ディスプレイの製造方法として好適に用いることができる。
また、上記Ｐ型ＴＦＴ−ＬＤＤ、Ｎ型ＴＦＴ−ＯＦＦ及びＰ型ＴＦＴ−ＯＦＦを含んで構成される半導体装置の製造方法としては、例えば、図３に示すように、基板１上に半導体層３を形成する工程（図３（ａ））と、半導体層３上にゲート絶縁膜４を形成する工程（図３（ｂ））と、ゲート絶縁膜４上にゲート電極６を形成する工程（図３（ｃ））と、ゲート電極６をマスクにして、Ｐ型ＴＦＴ−ＬＤＤを構成することとなる半導体層中にＰ型の低濃度不純物領域１３を形成する工程（図３（ｄ））と、ゲート電極６の側面にサイドウォールスペーサー１６を形成するとともにゲート絶縁膜４をエッチングする工程（図３（ｅ），（ｆ））と、ゲート電極６及びサイドウォールスペーサー１６をマスクにして、Ｐ型ＴＦＴ−ＯＦＦを構成することとなる半導体層中にＰ型の低濃度不純物領域１３を形成する工程（図３（ｇ））と、ゲート電極６及びサイドウォールスペーサー１６をマスクにして、Ｐ型ＴＦＴ−ＬＤＤ、Ｎ型ＴＦＴ−ＯＦＦ及びＰ型ＴＦＴ−ＯＦＦを構成することとなる半導体層上にそれぞれＮ型の低濃度不純物層１７ａ及びＮ型の高濃度不純物層１７ｂを順次形成する工程（図３（ｈ））と、Ｐ型ＴＦＴ−ＬＤＤ及びＰ型ＴＦＴ−ＯＦＦを構成することとなるＮ型の低濃度不純物層１７ａ及びＮ型の高濃度不純物層１７ｂ中にＰ型の不純物を注入することによりＰ型の高濃度不純物層２０を形成する工程（図３（ｉ））とを含む形態が挙げられる。これによっても、少なくとも３種の異なる特性の薄膜トランジスタを簡便な工程で一括して製造することができることから、モノリシック液晶ディスプレイの製造方法として好適に用いることができる。
本発明はまた、Ｐ型及びＮ型の薄膜トランジスタを含んで構成される半導体装置の製造方法であって、上記半導体装置の製造方法は、基板上に半導体層を形成する工程と、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極をマスクにして、Ｎ型の薄膜トランジスタを構成することとなる半導体層中にＮ型の低濃度不純物領域を形成する工程と、ゲート電極の側面にサイドウォールスペーサーを形成するとともにゲート絶縁膜をエッチングする工程と、ゲート電極及びサイドウォールスペーサーをマスクにして、Ｐ型及びＮ型の薄膜トランジスタを構成することとなる半導体層上にそれぞれＰ型の低濃度不純物層及びＰ型の高濃度不純物層を順次形成する工程と、Ｎ型の薄膜トランジスタを構成することとなるＰ型の低濃度不純物層及びＰ型の高濃度不純物層中にＮ型の不純物を注入することによりＮ型の高濃度不純物層を形成する工程とを含む半導体装置の製造方法でもある。この半導体装置の製造方法は、必須の構成要素として含まれるＴＦＴの導電型と構造との対応関係を逆にすること以外は、上述した本発明の半導体装置の製造方法と同様である。したがって、このような本発明の半導体装置の製造方法によっても、上述した本発明の半導体装置の製造方法と同様の作用効果を得ることができる。なお、好ましい手法等についても、構成要素として含まれるＴＦＴの導電型と構造との対応関係を逆にすること以外は、上述した本発明の半導体装置の製造方法と同様である。
本発明は更に、上記半導体装置、又は、上記半導体装置の製造方法により製造された半導体装置を備えてなる薄膜トランジスタアレイ基板でもある。本発明のＴＦＴアレイ基板によれば、本発明の半導体装置、又は、本発明の半導体装置の製造方法により製造された半導体装置、すなわち高性能かつ高信頼性を有し、容易かつ安価に製造することができる半導体装置を備えたＴＦＴアレイ基板を提供することができる。このようなＴＦＴ基板は、駆動回路基板等として用いることができるが、液晶表示装置におけるアクティブマトリクス基板として用いることが好ましく、モノリシック液晶ディスプレイの構成部材として特に好適に用いることができる。本発明のＴＦＴアレイ基板をモノリシック液晶ディスプレイの構成部材として用いる場合には、低いオフ電流が要求される画素スイッチング素子にはオフセットゲート構造を有するＴＦＴが適用されることが好ましく、高いオン電流が要求される駆動回路のスイッチング素子にはＬＤＤ構造を有するＴＦＴが適用されることが好ましく、ＣＭＯＳ回路には、両方のＴＦＴが併せて適用されることが好ましい。なお、本発明のＴＦＴアレイ基板において、本発明の半導体装置の配置場所、配置形態等は、特に限定されるものではない。
本発明はそして、上記薄膜トランジスタアレイ基板を備えてなる液晶表示装置でもある。本発明の液晶表示装置によれば、高性能かつ高信頼性を有し、容易かつ安価に製造することができる半導体装置を備えた液晶表示装置を提供することができる。なお、本発明の液晶表示装置の用途等は、特に限定されるものではない。
本発明の半導体装置は、オフセットゲート構造のＴＦＴ及びＬＤＤ構造のＴＦＴを含んで構成されるものであるので、オフ電流及びホットキャリア劣化を同時に低減することができ、また、その構成要素であるチャネル領域を含む半導体層とソース又はドレイン領域となる高濃度不純物層とが互いに独立した層として設けられたものであるので、薄膜トランジスタの性能の向上を図ることができ、かつ、簡便かつ安価に製造することができる構成を有するものである。
以下に実施例を掲げ、本発明を更に詳細に説明するが、本発明はこの実施例のみに限定されるものではない。
（実施例１）
図１は、本発明に係る実施例の半導体装置の製造方法を示す断面模式図である。
まず、図１（ａ）に示すように、基板１上に半導体層３を形成した。この基板１としては、例えば、石英基板、ガラス基板、又は、絶縁膜で被覆されたガラス基板等を用いることができる。本実施例では、ガラス基板を絶縁膜２で被覆した基板を用いた。半導体層３としては、非晶質シリコン、微結晶シリコン、多結晶シリコン等の半導体膜を用いることができる。また、半導体層３としては、上記材料にゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）、リン（Ｐ）、ホウ素（Ｂ）、ひ素（Ａｓ）等を含有する材料を用いて形成してもよい。
なお、基板１として単結晶シリコン基板を用いた場合には半導体層３を形成する必要がなく、単結晶シリコン基板を半導体層３としてそのまま用いることができる。
上記半導体層３を成膜する場合には、膜厚が１０〜２００ｎｍとなるようにプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法等の成膜方法により形成することができる。例えば、多結晶シリコン膜は、ＬＰＣＶＤ法により、基板温度５８０〜６５０℃で基板１上に直接成膜することができる。また、ＬＰＣＶＤ法により基板温度４００〜６００℃で成膜した非晶質シリコン膜を、真空中又は不活性ガス中、５００〜６５０℃で６〜４８時間アニールすると、一層良好な多結晶シリコン膜を得ることができる。更に、非晶質シリコン膜は、プラズマＣＶＤ法により形成することができ、原料ガスとしてはＳｉＨ４、Ｓｉ２Ｈ６を用いることができる。非晶質シリコン膜のアニールは、ランプアニール法やレーザーアニール法で行ってもよい。
次に、図１（ｂ）に示すように、半導体層３をエッチングすることにより島状に形成した。その後、半導体層３の上にゲート絶縁膜４を成膜した。このゲート絶縁膜４は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により成膜することができ、本実施例では、膜厚５〜１５０ｎｍのＳｉＯ２膜をゲート絶縁膜４として形成した。その他、ゲート絶縁膜４は、窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を用いてもよい。
次に、図１（ｃ）に示すように、ゲート電極６を形成した。ゲート電極６としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の高融点金属、これら高融点金属の窒化膜、又は、２種類以上の材料を積層したもの等を用いることができる。本実施例では、スパッタ法により、膜厚２００〜４００ｎｍのＷ膜をゲート電極６として使用した。
次に、図１（ｄ）に示すように、Ｐ型の薄膜トランジスタ（ＴＦＴ）を形成する領域のみに不純物イオン１２が注入されるようにレジスト１１を形成した後、ゲート電極６をマスクにして自己整合的に不純物イオン１２を注入し、半導体層３にＰ型の低濃度不純物領域１３を形成した。このとき、半導体層３のゲート電極６下の部分には不純物イオン１２が注入されないのでチャネル領域１４が形成された。また、Ｎ型の薄膜トランジスタ形成領域はレジスト１１で覆われているので不純物イオン１２は注入されなかった。本実施例では、不純物イオン１２としてボロンイオンを用い、エネルギー５〜１００ｋｅＶでドーズ量３×１０１３ｉｏｎｓ／ｃｍ２の注入を行った。
次に、図１（ｅ）に示すように、第一の層間絶縁膜１５を成膜した。本実施例では、膜厚５０〜２０００ｎｍのＳｉＯ２膜を第一の層間絶縁膜１５として形成した。
次に、図１（ｆ）に示すように、第一の層間絶縁膜１５とゲート絶縁膜４を異方性でエッチングすることで、ゲート電極６の側面にサイドウォールスペーサー１６を形成するとともに、ゲート絶縁膜４のパターニングを行った。
次に、図１（ｇ）に示すように、Ｐ型の低濃度不純物領域１３上のうちゲート絶縁膜４に覆われていない部分、及び、Ｎ型のＴＦＴを構成することとなる半導体層３上のうちゲート絶縁膜４で覆われていない部分に、Ｎ型の低濃度不純物層１７ａとＮ型の高濃度不純物層１７ｂを選択的に成膜した。本実施例では、膜厚５〜２００ｎｍのＳｉＧｅ膜を低濃度不純物層１７ａと高濃度不純物層１７ｂとしてこの順で、不純物濃度を変えることで連続的に形成した。このとき、Ｎ型のＴＦＴを構成することとなる半導体層３のうちゲート絶縁膜４で覆われている部分はチャネル領域となる。また、Ｎ型のＴＦＴを構成することとなる半導体層３のうち低濃度不純物層１７ａで覆われた部分はオフセット領域となる。本実施例では、高濃度不純物層１７ａとしてＧｅが１〜４０ａｔｏｍ％、不純物としてリンが１Ｅ１６（１×１０１６）〜１Ｅ１８（１×１０１８）ｉｏｎｓ／ｃｍ３の膜を成膜した。高濃度不純物層１７ｂとしてＧｅが１〜４０ａｔｏｍ％、不純物としてリンが１Ｅ１７（１×１０１７）〜１Ｅ２０（１×１０２０）ｉｏｎｓ／ｃｍ３の膜を成膜した。
次に、図１（ｈ）に示すように、Ｐ型のＴＦＴを形成する領域のみに不純物イオン１９が注入されるようにレジスト１８を形成し、Ｎ型の低濃度不純物層１７ａ及びＮ型の高濃度不純物層１７ｂに不純物イオン１９を注入し、Ｐ型の高濃度不純物領域２０を形成した。このとき、Ｎ型のＴＦＴを形成する領域はレジスト１８で覆われているので不純物イオン１９は注入されない。本実施例では、不純物イオン１９としてボロンイオンを用い、エネルギー５〜１００ｋｅＶでドーズ量５×１０１６ｉｏｎｓ／ｃｍ２の注入を行った。次に、Ｐ型の低濃度不純物領域１３、Ｐ型の高濃度不純物領域２０の不純物イオン１２、１９の活性化を行った。この活性化は、炉アニール法、ランプアニール法、レーザーアニール法や自己活性法を用いて行うことができる。
最後に、図１（ｉ）に示すように、第二の層間絶縁膜２１を成膜した後、コンタクトホールの形成、ソース及びドレイン配線２２の形成を行い、その後、第三の絶縁膜２３を成膜した。
本実施例の半導体装置の製造方法によれば、オフセットゲート構造を有するＮ型のＴＦＴとＬＤＤ構造を有するＰ型のＴＦＴとを形成することができ、オフ電流の低減、及び、ホットキャリア劣化の低減を同時に実現することができた。また、低濃度不純物領域１３、低濃度不純物層１７ａ及び高濃度不純物層（ソース・ドレイン）１７ｂ、２０をセルフアラインで容易に形成することができた。更に、Ｎ型の低濃度不純物層１７ａ及び高濃度不純物層１７ｂを、予め導電型が決定された材料を用いて形成することにより、それらを形成するためのイオン注入工程及びレジストパターン形成工程を削減することができた。そして、Ｎ型のＴＦＴにおける高濃度不純物層１７ｂでは、不純物イオンの注入による損傷を防止するとともに、Ｎ型及びＰ型のＴＦＴにおける高濃度不純物層１７ｂ、２０の下には結晶性が低下していない低濃度不純物領域１３、１７ａが存在するため、熱処理によって高濃度不純物層１７ｂ、２０の結晶性を充分に向上させることができた。
また、本実施例の半導体装置の製造方法によれば、チャネル領域１４を含んで構成される半導体層３と高濃度不純物層１７ｂ、２０とをそれぞれ独立した層として形成するため、それらの膜厚を独立して任意に選ぶことができ、半導体層３を薄くしてチャネル領域９、１４の電界効果移動度を高めたり、高濃度不純物層１７ｂ、２０を厚くしてソース又はドレイン領域を低抵抗にしたりすることができる。
以上、本発明の半導体装置の製造方法について説明したが、本発明の半導体装置の製造方法は、実施例１に特に限定されるものではなく、各種の変更が可能である。実施例１においては、基板１上に、高濃度不純物層１７ｂがｎ＋、低濃度不純物層１７ａがｎ−のＮ型のＴＦＴと、高濃度不純物層２０がｐ＋、低濃度不純物領域１３がｐ−のＰ型のＴＦＴとが形成された半導体装置の製造方法として説明したが、例えば、基板１上に、高濃度不純物層１７ｂがｐ＋、低濃度不純物層１７ａがｐ−のＰ型のＴＦＴと、高濃度不純物層２０がｎ＋、低濃度不純物領域１３がｎ−のＮ型のＴＦＴとが形成された半導体装置の製造方法であってもよい。また、ゲート絶縁膜４、第一の層間絶縁膜１５、第二の層間絶縁膜２１、第三の絶縁膜２３を構成する絶縁膜材料としては、酸化シリコン、窒化シリコン、酸化タンタル、酸化アルミニウム等、種々の絶縁膜材料を用いることができ、また、これらの膜を複数組み合わせた積層構造にすることもできる。また、低濃度不純物層１７ａ及び高濃度不純物層１７ｂとしてはＳｉＧｅを成膜したが、選択成長が可能なシリサイドであれば、特に限定されない。ゲート絶縁膜４、第一の層間絶縁膜１５、第二の層間絶縁膜２１、第三の絶縁膜２３等の膜厚、チャネル長及び半導体層３の幅等、ＴＦＴの各部分の大きさも用途によって適宜変更することができる。
（参考例１）
図４（ａ）〜（ｊ）は、参考例の半導体装置の製造方法を示す断面模式図である。
まず、図４（ａ）に示すように、基板１上に半導体層３を形成した。この基板１としては、例えば、石英基板、ガラス基板、又は、絶縁膜で被覆されたガラス基板等を用いることができる。本参考例では、ガラス基板１を絶縁膜２で被覆した基板を用いた。半導体層３としては、非晶質シリコン、微結晶シリコン、多結晶シリコン等の半導体膜を用いることができる。また、半導体層３は、上述した材料にゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）、リン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）等を含有する材料を用いて形成してもよい。なお、基板１として単結晶シリコン基板を用いた場合には、半導体層３を形成する必要がなく、単結晶シリコン基板をそのまま半導体層３として用いることができる。
半導体層３を成膜する場合には、膜厚が１０〜２００ｎｍとなるように、プラズマ化学的気相成長（ＣＶＤ）法や低圧化学的気相成長（ＬＰＣＶＤ）法等により形成することができる。例えば、多結晶シリコン膜はＬＰＣＶＤ法により、基板温度５８０〜６５０℃で、基板１上に直接成膜することができる。また、ＬＰＣＶＤ法により基板温度４００〜６００℃で成膜した非晶質シリコン膜を、真空中又は不活性ガス中、５００〜６５０℃で６〜４８時間アニールすると、一層良好な多結晶シリコン膜を得ることができる。非晶質シリコン膜は、プラズマＣＶＤ法により形成することができ、その原料ガスとしてはＳｉＨ４、Ｓｉ２Ｈ６等を用いることができる。非晶質シリコン膜のアニールは、ランプアニール法やレーザーアニール法で行ってもよい。
次に、図４（ｂ）に示すように、半導体層３をエッチングすることにより島状に形成した。その後、半導体層３の上にゲート絶縁膜４を成膜した。このゲート絶縁膜４は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により成膜することができ、本参考例では、膜厚５〜１５０ｎｍのＳｉＯ２膜をゲート絶縁膜４として形成した。その他、ゲート絶縁膜４としては、窒化シリコン（ＳｉＮｘ）膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を用いてもよい。
次に、図４（ｃ）に示すようにゲート電極６を形成する。ゲート電極６としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の高融点金属、これら高融点金属の窒化膜、又は、２種類以上の材料を積層したもの等を用いることができる。本参考例では、スパッタ法により、膜厚２００〜４００ｎｍのＷ膜をゲート電極として形成した。
次に、図４（ｄ）に示すように、Ｎ型のＴＦＴを形成する領域のみに不純物イオン７が注入されるように、Ｐ型のＴＦＴを形成する領域にレジスト１０を形成し、ゲート電極６をマスクにしてセルフアラインで不純物イオン７を注入して、半導体層３にＮ型の低濃度不純物領域８を形成する。このとき、ゲート電極６下の半導体層３の部分には不純物イオン７が注入されないので、チャネル領域（半導体領域の一部）９が形成される。また、Ｐ型のＴＦＴを形成する領域は、レジスト１０で覆われているので不純物イオン７が注入されない。本参考例では、不純物イオン７としてリンイオンを用い、エネルギー：５〜１００ｋｅＶ、イオンドーズ量：３×１０１３ｉｏｎｓ／ｃｍ２の注入を行った。
次に、図４（ｅ）に示すように、Ｐ型のＴＦＴを形成する領域のみに不純物イオン１２が注入されるように、Ｎ型のＴＦＴを形成する領域にレジスト１１を形成し、ゲート電極６をマスクにしてセルフアラインで不純物イオン１２を注入して、半導体層３にＰ型の低濃度不純物領域１３を形成した。このとき、ゲート電極６下の半導体層３の部分には不純物イオン１２が注入されないので、チャネル領域（半導体領域の一部）１４が形成された。また、Ｎ型の薄膜トランジスタを形成した領域は、レジスト１１で覆われているので不純物イオン１２が注入されない。本参考例では、不純物イオン１２としてホウ素（Ｂ）イオンを用い、エネルギー：５〜１００ｋｅＶ、ドーズ量：３×１０１３ｉｏｎｓ／ｃｍ２の注入を行った。
次に、図４（ｆ）に示すように、第一の層間絶縁膜１５を成膜する。この参考例では、膜厚５０〜２０００ｎｍのＳｉＯ２膜を第一の層間絶縁膜１５として形成した。
次に、図４（ｇ）に示すように、第一の層間絶縁膜１５とゲート絶縁膜４とを異方性でエッチングすることで、ゲート電極６の側面にサイドウォールスペーサー１６を形成した。
次に、図４（ｈ）に示すように、高濃度不純物層（半導体領域の一部）１７をＮ型の低濃度不純物領域８上及びＰ型の低濃度不純物領域１３上うちゲート絶縁膜４以外の領域に選択的に成膜した。本参考例では、膜厚５〜２００ｎｍのシリコンゲルマニウム（ＳｉＧｅ）膜を高濃度不純物層１７として形成した。また、本参考例では、高濃度不純物層１７として、Ｇｅが１〜４０ａｔｏｍ％含まれ、不純物としてリンイオン（原子）が１Ｅ＋１７（１×１０１７）〜１Ｅ＋２０（１×１０２０）ｉｏｎｓ／ｃｍ３含まれる膜を成膜した。
次に、図４（ｉ）に示すように、Ｐ型のＴＦＴを形成する領域のみに不純物イオン１９が注入されるように、Ｎ型のＴＦＴを形成する領域にレジスト１８を形成し、高濃度不純物層１７に不純物イオン１９を注入して、Ｐ型の高濃度不純物層２０を形成した。このとき、Ｎ型のＴＦＴを形成する領域は、レジスト１８で覆われているので不純物イオン１９が注入されない。本参考例では、不純物イオン１８としてボロンイオンを用い、エネルギー：５〜１００ｋｅＶ、イオンドーズ量：５×１０１６ｉｏｎｓ／ｃｍ２の注入を行った。
その後、炉アニール法、ランプアニール法、レーザーアニール法や自己活性法を用いて、Ｎ型の低濃度不純物領域８、Ｐ型の低濃度不純物領域１３及びＰ型の高濃度不純物領域２０に注入した不純物イオンの活性化を行った。次に、図４（ｊ）に示すように、第二の層間絶縁膜２１を成膜し、コンタクトホール、ソース又はドレインの配線２２を形成し、その後、第三の絶縁膜２３を成膜した。
なお、本願は、２００４年１２月１４日に出願された日本国特許出願第２００４−３６１９８１号を基礎として、（合衆国法典３５巻第１１９条に基づく）優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
本発明に係る実施例の半導体装置の製造方法を示す断面模式図である。 本発明の半導体装置の製造方法の一例を示す断面模式図である。 本発明の半導体装置の製造方法の一例を示す断面模式図である。 参考例の半導体装置の製造方法を示す断面模式図である。 従来の半導体装置の製造方法を示す断面模式図である。
符号の説明
１：基板
２：絶縁膜
３：半導体層
４：ゲート絶縁膜
６：ゲート電極
７、１２、１９、２８：不純物イオン
８、２５：Ｎ型低濃度不純物領域（半導体領域の一部）
９、１４：チャネル領域（チャネル部、半導体領域の一部）
１０、１１、１８、２９、３０：レジスト
１３、２７：Ｐ型低濃度不純物領域（半導体領域の一部）
１５：第一の層間絶縁膜
１６：サイドウォールスペーサー
１７、１７ｂ、２４：Ｎ型高濃度不純物層（Ｎ型高濃度不純物領域）
１７ａ：Ｎ型低濃度不純物層（Ｎ型低濃度不純物領域）
２０、２６：Ｐ型高濃度不純物層（Ｐ型高濃度不純物領域）
２１：第二の層間絶縁膜
２２：配線
２３：第三の絶縁膜

Claims (14)

  1. Ｐ型及びＮ型の薄膜トランジスタを含んで構成される半導体装置であって、
    該Ｐ型及びＮ型の薄膜トランジスタは、不純物の濃度が異なる低濃度及び高濃度の不純物層又は不純物領域を必須とし、
    該Ｎ型の薄膜トランジスタの少なくとも１つは、基板上に半導体層、ゲート絶縁膜及びゲート電極をこの順に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＮ型の低濃度不純物層及びＮ型の高濃度不純物層を備えたものであり、
    該Ｐ型の薄膜トランジスタの少なくとも１つは、ゲート電極の下以外の領域に形成されたＰ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面にサイドウォールスペーサー、及び、Ｐ型の低濃度不純物領域上にＰ型の高濃度不純物層を備えたものであり、
    該Ｐ型の高濃度不純物層は、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に形成されたものであり、Ｎ型の低濃度不純物層及びＮ型の高濃度不純物層に含まれるＮ型の不純物とともに、Ｐ型の不純物をより高濃度で含有するものである
    ことを特徴とする半導体装置。
  2. 前記ゲート絶縁膜は、ゲート電極及びサイドウォールスペーサーの下に存在することを特徴とする請求項１記載の半導体装置。
  3. Ｐ型及びＮ型の薄膜トランジスタを含んで構成される半導体装置であって、
    該Ｐ型及びＮ型の薄膜トランジスタは、不純物の濃度が異なる低濃度及び高濃度の不純物層又は不純物領域を必須とし、
    該Ｐ型の薄膜トランジスタの少なくとも１つは、基板上に半導体層、ゲート絶縁膜及びゲート電極をこの順に備えるとともに、ゲート電極の側面に設けられたサイドウォールスペーサー、並びに、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に積層されたＰ型の低濃度不純物層及びＰ型の高濃度不純物層を備えたものであり、
    該Ｎ型の薄膜トランジスタの少なくとも１つは、ゲート電極の下以外の領域に形成されたＮ型の低濃度不純物領域をその一部として含む半導体層、ゲート絶縁膜及びゲート電極をこの順に基板上に備えるとともに、ゲート電極の側面にサイドウォールスペーサー、及び、Ｎ型の低濃度不純物領域上にＮ型の高濃度不純物層を備えたものであり、
    該Ｎ型の高濃度不純物層は、ゲート電極及びサイドウォールスペーサーの下以外の領域の半導体層上に形成されたものであり、Ｐ型の低濃度不純物層及びＰ型の高濃度不純物層に含まれるＰ型の不純物とともに、Ｎ型の不純物をより高濃度で含有するものである
    ことを特徴とする半導体装置。
  4. 前記ゲート絶縁膜は、ゲート電極及びサイドウォールスペーサーの下に存在することを特徴とする請求項２記載の半導体装置。
  5. Ｐ型及びＮ型の薄膜トランジスタを含んで構成される半導体装置の製造方法であって、
    該半導体装置の製造方法は、基板上に半導体層を形成する工程と、
    半導体層上にゲート絶縁膜を形成する工程と、
    ゲート絶縁膜上にゲート電極を形成する工程と、
    ゲート電極をマスクにして、Ｐ型の薄膜トランジスタを構成することとなる半導体層中にＰ型の低濃度不純物領域を形成する工程と、
    ゲート電極の側面にサイドウォールスペーサーを形成するとともにゲート絶縁膜をエッチングする工程と、
    ゲート電極及びサイドウォールスペーサーをマスクにして、Ｐ型及びＮ型の薄膜トランジスタを構成することとなる半導体層上にそれぞれＮ型の低濃度不純物層及びＮ型の高濃度不純物層を順次形成する工程と、
    Ｐ型の薄膜トランジスタを構成することとなるＮ型の低濃度不純物層及びＮ型の高濃度不純物層中にＰ型の不純物を注入することによりＰ型の高濃度不純物層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  6. Ｐ型及びＮ型の薄膜トランジスタを含んで構成される半導体装置の製造方法であって、
    該半導体装置の製造方法は、基板上に半導体層を形成する工程と、
    半導体層上にゲート絶縁膜を形成する工程と、
    ゲート絶縁膜上にゲート電極を形成する工程と、
    ゲート電極をマスクにして、Ｎ型の薄膜トランジスタを構成することとなる半導体層中にＮ型の低濃度不純物領域を形成する工程と、
    ゲート電極の側面にサイドウォールスペーサーを形成するとともにゲート絶縁膜をエッチングする工程と、
    ゲート電極及びサイドウォールスペーサーをマスクにして、Ｐ型及びＮ型の薄膜トランジスタを構成することとなる半導体層上にそれぞれＰ型の低濃度不純物層及びＰ型の高濃度不純物層を順次形成する工程と、
    Ｎ型の薄膜トランジスタを構成することとなるＰ型の低濃度不純物層及びＰ型の高濃度不純物層中にＮ型の不純物を注入することによりＮ型の高濃度不純物層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置を備えてなることを特徴とする薄膜トランジスタアレイ基板。
  8. 請求項３記載の半導体装置を備えてなることを特徴とする薄膜トランジスタアレイ基板。
  9. 請求項５記載の半導体装置の製造方法により製造された半導体装置を備えてなることを特徴とする薄膜トランジスタアレイ基板。
  10. 請求項６記載の半導体装置の製造方法により製造された半導体装置を備えてなることを特徴とする薄膜トランジスタアレイ基板。
  11. 請求項７記載の薄膜トランジスタアレイ基板を備えてなることを特徴とする液晶表示装置。
  12. 請求項８記載の薄膜トランジスタアレイ基板を備えてなることを特徴とする液晶表示装置。
  13. 請求項９記載の薄膜トランジスタアレイ基板を備えてなることを特徴とする液晶表示装置。
  14. 請求項１０記載の薄膜トランジスタアレイ基板を備えてなることを特徴とする液晶表示装置。
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