JP2006186382A - 電界効果トランジスタ - Google Patents
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Abstract
【課題】歪みSi層の下層のSiGe層のキャリア移動度を高めることができ、波動関数のSiGe層中へのしみ出しに伴う駆動力低下を抑制する。
【解決手段】歪みSiチャネルを利用した電界効果トランジスタにおいて、下地絶縁膜2上に形成された、面内方向に圧縮方向の格子歪みを有するSiGe結晶からなる第1の半導体層3と、第1の半導体層3上に形成された、面内方向に伸張方向の格子歪みを有するSi結晶からなる第2の半導体層4と、第2の半導体層4上にゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6を挟んで第2の半導体層4に形成されたソース・ドレイン領域9,10とを備えた。
【選択図】図1
【解決手段】歪みSiチャネルを利用した電界効果トランジスタにおいて、下地絶縁膜2上に形成された、面内方向に圧縮方向の格子歪みを有するSiGe結晶からなる第1の半導体層3と、第1の半導体層3上に形成された、面内方向に伸張方向の格子歪みを有するSi結晶からなる第2の半導体層4と、第2の半導体層4上にゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6を挟んで第2の半導体層4に形成されたソース・ドレイン領域9,10とを備えた。
【選択図】図1
Description
本発明は、集積回路素子の形成要素たる電界効果トランジスタに係わり、特に歪みSiチャネルの利用により高い電流駆動力を実現する電界効果トランジスタ(MOSFET)に関する。
近年、CMOS回路素子の高性能化,高機能化のため、歪みSiなどの高移動度のチャネル材料を用いることが検討されている。歪みSiは、基板面内方向に伸張歪みを有している。この伸張歪みの影響でバンド構造が変化し、電子,正孔の移動度が何れも無歪みのSiに比べて増大する。そして、歪みが増大するほど電子,正孔の移動度は高くなる。
通常、歪みSi層は、より格子定数の大きな格子緩和SiGe層上にエピタキシャル成長することにより形成される。下地のSiGe層のGe組成が大きくなるほど歪みSi層の歪み量が大きくなり、移動度はより高くなる。このような歪みSiチャネルを有するMOSFETでCMOSを構成すれば、同じサイズのSi−CMOSよりも高速動作が期待できる。
本発明者らを含む研究グループは、歪みSiとSOI(Si-On-Insulator)構造とを組み合わせたMOSFET(歪みSOI−MOSFET)を提案し、さらに動作実証してきた(例えば、非特許文献1参照)。この種の素子においては、歪みSiチャネルのキャリア移動度が高いことによるメリットのほか、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のSOI構造に起因するメリットを併せ持つ。
従って、歪みSOI−MOSFETでCMOS論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。特に、完全空乏型の超薄膜SOI構造は、チャネルの不純物濃度を著しく高めることなく短チャネル効果を抑制できるので、ハイエンドの高速ロジックCMOS回路に有効である。
ところで、このような完全空乏型の歪みSOI−MOSFETにおいては、短チャネル効果を抑制するために、ゲート長のスケーリングと共にボディー膜厚を薄くしていく必要がある。例えば、ゲート長が40nmの場合、歪みSi層と下地のSiGe層を足した厚さは10nm程度まで薄くする必要がある。すると、必然的に歪みSi層の厚さも10nm以下となる。歪みSi層の厚さが10nm以下の場合、電子,正孔反転層の波動関数のSiGe層へのしみ出しが無視できなくなる。特に、歪みSi層の厚さが5nm以下になると、波動関数の10%〜50%程度が下地のSiGe層へ分布する。
従来の構造で用いられている、ほぼ完全に格子緩和したSiGe層においては、電子,正孔の移動度は何れも歪みSiの移動度を下回っている。このため、従来の歪みSOI構造を単純に薄膜化すると、低移動度のSiGe層へのキャリア分布によって、歪みSiの移動度増大効果が相殺されてしまうという問題がある。さらに、微細化が進むにつれて、歪みSi層の厚さは薄くなるので、SiGe層へのキャリア分布はより増大し、単位ゲート幅当たりの駆動力がより低下してしまうという問題がある。
T.Mizuno, S.Takagi, N.Sugiyama, J.Koga, T.Tezuka, K.Usuda, T.Hatakeyama, A.Kurobe, and A.Toriumi, IEDM Technical Digests p.934 (1999), T.Tezuka, N.Sugiyama, T.Mizuno and S.Takagi, Symp. on VLSI Technology, p.96 (2002)
T.Mizuno, S.Takagi, N.Sugiyama, J.Koga, T.Tezuka, K.Usuda, T.Hatakeyama, A.Kurobe, and A.Toriumi, IEDM Technical Digests p.934 (1999), T.Tezuka, N.Sugiyama, T.Mizuno and S.Takagi, Symp. on VLSI Technology, p.96 (2002)
このように従来、歪みSiチャネルを利用した電界効果トランジスタにおいては、歪みSi層の下層のSiGe層におけるキャリア移動度が低いために、波動関数のSiGe層中へのしみ出しに伴う駆動力低下を招く問題があった。そしてこの問題は、歪みSi層が薄膜化してくるほど顕著になる。
本発明は、上記事情を考慮して成されたもので、その目的とするところは、歪みSi層の薄膜化に伴う駆動力低下を抑制することができ、駆動力の更なる向上に寄与し得る電界効果トランジスタを提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、歪みSiチャネルを利用した電界効果トランジスタにおいて、下地絶縁膜上に形成された、面内方向に圧縮方向の格子歪みを有するSiGe結晶からなる第1の半導体層と、第1の半導体層上に形成された、面内方向に伸張方向の格子歪みを有するSi結晶からなる第2の半導体層と、第2の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで第2の半導体層に形成されたソース・ドレイン領域と、を具備してなることを特徴とする。
本発明によれば、伸張歪みを有する歪みSi層の下地としてのSiGe層に圧縮歪みを与えることにより、SiGe層におけるキャリア移動度を高めることができ、これにより電子,正孔波動関数のSiGe層へのしみ出しによる駆動力低下が抑制される。従って、歪みSi層の薄膜化に伴う駆動力低下を抑制することができ、駆動力の更なる向上に寄与することができる。
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる歪みSiチャネルMOSFETの概略構成を示す断面図である。
図1は、本発明の第1の実施形態に係わる歪みSiチャネルMOSFETの概略構成を示す断面図である。
面方位(001)のSi基板1上に、厚さ100nmの酸化膜(SiO2 膜)2、圧縮歪みを有する厚さ5nmの歪みSiGe層(第1の半導体層)3、伸張歪みを有する厚さ5nmの歪みSi層4(第2の半導体層)の積層構造が形成されている。
以下の説明において、歪みεは、歪みのない場合の格子定数a0 に対する、伝導チャネルを含む面に平行方向の格子定数の変化率を示すこととする。即ち、
ε=(a//−a0)/a0
である。ここで、歪みSiGe層3のGe組成は50%で、1%の圧縮歪み(ε=−0.01)を有している。即ち、基板面内の格子定数が、歪みのない同一組成のSiGeの格子定数に比べて1%小さい。
ε=(a//−a0)/a0
である。ここで、歪みSiGe層3のGe組成は50%で、1%の圧縮歪み(ε=−0.01)を有している。即ち、基板面内の格子定数が、歪みのない同一組成のSiGeの格子定数に比べて1%小さい。
一方、歪みSi層4は、歪みSiGe層3上にエピタキシャル成長しており、1%の伸張歪み(ε=0.01)を有している。即ち、基板面内の格子定数が、歪みのないSiの格子定数に比べて1%大きい。これは、Ge組成50%の格子緩和したSiGe結晶の格子定数がSiに比べ2%大きいので、SiGeが1%の圧縮歪みを有していても、その基板面内方向の格子定数はSiより1%大きいためである。
歪みSiGe層4のチャネル領域上部には、ゲート絶縁膜として1.5nm厚さのSi酸化膜5、ゲート電極として幅40nmのSi多結晶層6(厚さ200nm)及びNiシリサイド層8(厚さ40nm)の積層構造が形成されている。ゲート電極6の両側には、側壁絶縁膜7が形成されている。ゲート電極6と側壁絶縁膜7を挟んで、歪みSi層4上にNiシリサイド層8が形成され、その上にソース領域9,ドレイン領域10とそれぞれコンタクトするための金属配線13が形成されている。
n型MOSFETにおけるソース・ドレイン領域のSi層は平均2×1020cm-3、エクステンション領域は平均1×1019cm-3の濃度の砒素でドーピングされている。一方、p型MOSFETにおけるソース・ドレイン領域のSi層は平均2×1020cm-3、エクステンション領域は平均1×1019cm-3の濃度の硼素でドーピングされている。
なお、本実施形態における歪みSiGe層3の歪みと組成の範囲については、図2と図3を用いて以下のように規定される。図2は、SiGeの正孔移動度を、Siの正孔移動度で規格化した移動度増大率を圧縮歪みの大きさに対して計算し、プロットした図である。本図より、歪みの増大と共に移動度増大率が単調に増加することが分かる。また、圧縮歪みが0.8%以上であれば、Ge組成が0.2以上において移動度増大率が1以上となる、即ち、Siに対し、歪みSiGeの移動度が増大することが分かる。
一方、図3は、SiGe層の歪みεSiGeを0.8%の圧縮歪みに固定した時の、歪みSi層の電子,正孔の無歪みSiに対する移動度増大率をGe組成に対して計算し、プロットした図である。なお、図中の実線は電子、波線は正孔を示している。図3において、Ge組成0.2未満のプロットが示されていないのは、Si基板上にエピタキシャル成長するといった通常の手法では0.8%の圧縮歪みをSiGe結晶に保持させることができないためである。
図3から、基本的にGe組成が0.2以上の全域において、歪みSiは電子,正孔共に移動度増大効果が得られることが分かる。特に、Ge組成0.35以上の領域で正孔の移動度増大が著しくなり、Ge組成0.4においては電子の移動度増大率を正孔の移動度増大率が上回ることが分かる。この場合、電子と正孔の移動度の差が無歪みの場合より小さくなるので、nMOSFETとpMOSFETの駆動力バランスが改善する。よって、CMOS回路において、pMOSFETとnMOSFETのゲート幅の比(β比)をより1に近づけることができるので、設計が容易になる、寄生容量が低減する、などのメリットが生じる。
以上の計算結果より、本実施形態においては、SiGe層の圧縮歪みは0.8%以上であることが望ましい。更に望ましくは、SiGe層の圧縮歪みが0.8%以上であり、かつGe組成が40%以上であることが望ましい。
次に、図4を用いて本実施形態のMOSFETの製造方法を説明する。
まず、図4(a)に示すように、Si基板1、厚さ100nmの埋め込み酸化膜2、厚さ10nmのSi薄膜14から構成されるSOI基板上に、厚さ17nm,Ge組成0.15のSiGe層15、厚さ5nmのSiキャップ層29をUHV−CVD,LP−CVDなどによりエピタキシャル成長する。
次いで、図4(b)に示すように、このウェハーを1050℃において酸素雰囲気中で熱処理し、表面に厚さ59nmの酸化膜16を形成する。この酸化中に、酸化膜からGe原子がSiGe層12中に押し出され、表面にはほぼ純粋なSi酸化膜16が生成される。一方、SiO2 中でのGeの拡散係数は、SiGe結晶中に比べて極めて小さいので、Ge原子はSiGe層15中に閉じ込められる。さらに、GeとSiとの相互拡散により酸化前に存在していたSi層14及び29とSiGe層15との界面は消失し、Ge組成は均一となる。
その結果、SiGe膜厚に反比例してGe組成は増大していく。酸化膜からGeを排出させ、かつ排出されたGe原子を十分に拡散させるためには、900℃以上の高温が必要となる。なお、この手法による絶縁膜上の結晶SiGe層の製造方法を便宜的に酸化濃縮法と呼ぶこととする。この酸化濃縮法により、Ge組成0.5,厚さ5nmの歪みSiGe膜3が形成される。この時点では、歪みSiGe膜3の基板に平行方向(基板面内方向)の格子定数はSiと同一のままである。
次いで、表面の酸化膜16を希弗酸、又は弗化アンモニウム溶液にて除去した後に、図4(c)に示すように、Si酸化膜16’を5nm、Si窒化膜17を100nm、さらにSi酸化膜18を20nm、CVDにて順次堆積し、フォトリソグラフィーとRIEにて活性領域をパターニングする。続いて、熱燐酸溶液にてSi窒化膜17の側壁を選択的に20nmエッチバックする。
次いで、図4(d)に示すように、このメサ構造全体を100nm厚さのCVD−Si酸化膜19で覆い、1100℃にて熱処理を行う。すると、高温における酸化膜の粘性により、歪みSiGe層3の歪みが徐々に緩和する。緩和の程度は、温度,熱処理時間によって決まる。本実施形態の場合、2時間の熱処理で、初め2%あった圧縮歪みが1%に減少した。ここで、圧縮歪みを完全に緩和させずに1%程度の歪みを残すことが重要である。
次いで、CMP(Chemical Mechanical Polishing)により、表面を平坦化し、窒化膜17の表面を露出させた後、図4(e)に示すように、熱燐酸により窒化膜17を、希弗酸で酸化膜16を、それぞれ除去する。
次いで、図4(f)に示すように、歪みSiGe層3上に6nm厚さの歪みSi層4を形成した後、熱酸化により1.5nm厚さのゲート酸化膜5を形成する。続いて、200nm厚さのポリSiゲート電極6を順次形成し、不純物イオン20をゲート電極6に注入する。このとき、nMOSFETの領域にはPイオンを40keVで4×1015cm-2のドーズ量注入し、pMOSFETの領域にはBF2 イオンを50keVで4×1015cm-2のドーズ量注入する。
次いで、図4(g)に示すように、リソグラフィーとRIEにより幅40nmのゲートを形成し、熱酸化によりポリSiゲート電極6の表面に3nmの酸化膜5’を形成し、エクステンション形成用のイオン注入を行う。ここで、nMOSFETの領域にはAsイオンを5keVで2×1013cm-2のドーズ量注入し、pMOSFETの領域にはBF2 イオンを4keVで2×1013cm-2のドーズ量注入する。
次いで、Si窒化膜を20nm堆積し、RIEによりポリSiゲート及びソース・ドレイン領域のSi層の表面が露出するまでエッチングを行い、図4(h)に示すように、ゲート側壁7を形成する。続いて、露出したポリSiゲート及びソース・ドレイン領域のSi層の表面のRIEダメージ層をCDEにより除去した後に、20nm厚のSi層4’を成長する。次いで、ソース・ドレイン領域への不純物イオン注入を行う。ここで、nMOSFETの領域にはAsイオンを10keVで2×1015cm-2のドーズ量注入し、pMOSFETの領域にはBF2 イオンを8keVで2×1015cm-2のドーズ量注入する。続いて、1000℃,5秒のRTAにより不純物を活性化する。
次いで、Niを20nm堆積し、500℃で窒素中で10分間熱処理し、ソース・ドレイン領域及びポリSiゲート上部にNiSi層8を形成する。続いて、塩酸・過酸化水素混合液にて未反応のNiを除去する。次いで、層間絶縁膜12を形成し、更にソース・ドレイン及びゲートにコンタクトするための金属配線13を形成する。最後に、希釈水素雰囲気中で450℃,30分間熱処理を行うことにより、前記図1に示す歪みSOI−MOSFETが完成する。
かくして製造される超薄膜ボディーを有する歪みSOI−MOSFETにおいては、伸張歪みを有する歪みSi層4の下地となるSiGe層3に圧縮歪みを与えることにより、電子,正孔波動関数のSiGe層3へのしみ出しによる駆動力低下が抑制される。特に、pチャネルにおいては、歪みSiGeの正孔移動度の増大が顕著であるため、むしろ駆動力が向上する。よって、短チャネル効果が十分に抑制された、かつ高駆動力の微細MOSFETが得られる。
(第2の実施形態)
図5は、本発明の第2の実施形態に係わる歪みSiチャネルMOSFETの概略構成を示す断面図である。
図5は、本発明の第2の実施形態に係わる歪みSiチャネルMOSFETの概略構成を示す断面図である。
本実施形態は、SOI構造の上下に伝導チャネルの存在する所謂ダブルゲート構造である。埋め込み酸化膜2より表面側の構造は第1の実施形態とほぼ共通である。一方、歪みSiGe層3の裏面にも歪みSi層23,ゲート酸化膜22,ポリSiゲート電極21が形成され、これらは埋め込み酸化膜2で囲まれている。ここで、歪みSiGe層3の厚さ、歪みSi層4,23の厚さはいずれも5nm、表面ゲート酸化膜5と裏面ゲート酸化膜22の厚さはいずれも1.5nmである。裏面歪みSi層23はゲート直下からエクステンション領域11,ソース領域9,ドレイン領域10の一部とオーバーラップしている。
本実施形態のダブルゲート構造により、第1の実施形態のシングルゲート構造に比べ、短チャネル効果を抑制することができる。また、サブスレッショールド係数(S-factor)を小さく抑えられるので、電源電圧を低電圧化することが可能である。本実施形態においては、第1の実施形態と同様の理由により、歪みSiGe層3の圧縮歪みは0.8%以上であることが望ましい。更に望ましくは、歪みSiGe層3の圧縮歪みが0.8%以上であり、かつGe組成が40%以上であることが望ましい。
次に、図6及び図7を用いて本実施形態のMOSFETの製造方法を説明する。
まず、図6(a)に示すように、Si基板1、厚さ50nmの埋め込み酸化膜28、厚さ50nmの埋め込み窒化膜25、厚さ200nmの埋め込み酸化膜2、厚さ10nmのSi薄膜14から構成されるSOI基板上に、厚さ17nm,Ge組成0.15のSiGe層15、厚さ5nmのSiキャップ層29をUHV−CVD,LP−CVDなどによりエピタキシャル成長する。
次いで、図6(b)に示すように、第1の実施形態にて説明した1050℃における酸化濃縮法により、表面に厚さ59nmの酸化膜16と、Ge組成0.5,厚さ5nmの歪みSiGe層3を形成する。この時点では、歪みSiGe層3の基板に平行方向の格子定数はSiと同一のままである。
次いで、表面の酸化膜16を希弗酸、又は弗化アンモニウム溶液にて除去した後に、図6(c)に示すように、5nm厚さのSi酸化膜16’をCVDにて堆積し、フォトリソグラフィーとRIEにて活性領域をパターニングする。
次いで、図6(d)に示すように、このメサ構造全体を100nm厚さのCVD−Si酸化膜19で覆い、1100℃にて熱処理を行う。すると、高温における酸化膜の粘性により、歪みSiGe層3の歪みが徐々に緩和する。緩和の程度は、温度,熱処理時間によって決まる。本実施形態の場合、2時間の熱処理で、初め2%あった圧縮歪みが1%に減少した。
次いで、図6(e)に示すように、表面の酸化膜を20nmまで薄膜化した後、フォトリソグラフィーによりレジスト24のパターンを形成し、RIEにより活性領域の両側面に窒化膜25に達する深さの穴26を形成する。
次いで、図6(f)に示すように、希弗酸又は弗化アンモニウム溶液により穴26の側面の酸化膜をエッチバックし、活性領域下部に空洞27を形成する。
次いで、図7(a)に示すように、歪みSiGe層3の露出部に歪みSi層をエピタキシャル成長することにより、歪みSiGe層3の下部に歪みSi層23が形成され、歪みSi層3の上部に歪みSi層4が形成される。続いて、熱酸化することにより、歪みSi層23の下部にゲート絶縁膜(バックゲート絶縁膜)22が形成され、歪みSi層4の上部にゲート絶縁膜5が形成される。その後、ポリSi膜を堆積することにより、ゲート絶縁膜22の下部にポリSiゲート電極(バックゲート電極)21が形成され、ゲート絶縁膜5の上部にポリSiゲート電極6が形成される。
ここで、ポリSiゲート電極6,21は堆積時に2×1020cm-3の濃度で不純物ドーピングされている。このとき、nMOSFETの領域には砒素を、pMOSFETの領域には硼素ドーピングする。
次いで、図7(b)に示すように、リソグラフィーとRIEによりポリSiゲート電極6を幅40nmのゲートパターンに加工し、熱酸化によりポリSiゲート表面に3nmの酸化膜を形成し、エクステンション形成用のイオン注入を行う。ここで、nMOSFETの領域にはAsイオンを10keVで4×1013cm-2のドーズ量注入し、pMOSFETの領域にはBF2 イオンを8keVで4×1013cm-2のドーズ量注入する。
次いで、図7(c)に示すように、Si窒化膜を20nm堆積し、RIEによりポリSiゲート及びソース・ドレイン領域のSi層の表面が露出するまでエッチングを行い、ゲート側壁7を形成する。続いて、露出したポリSiゲート及びソース・ドレイン領域のSi層の表面のRIEダメージ層をCDEにより除去した後に、20nm厚のSi層14を成長する。その後、ソース・ドレイン領域への不純物イオン注入を行う。ここで、nMOSFETの領域にはAsイオンを10keVで2×1015cm-2のドーズ量注入し、pMOSFETの領域にはBF2 イオンを8keVで2×1015cm-2のドーズ量注入する。
次いで、1000℃,5秒のRTAにより不純物を活性化する。続いて、図7(d)に示すように、Niを20nm堆積し、500℃で窒素中で10分間熱処理し、ソース・ドレイン領域及びポリSiゲート上部にNiSi層8を形成する。その後、塩酸・過酸化水素混合液にて未反応のNiを除去する。
次いで、層間絶縁膜12を形成し、更にソース・ドレイン及びゲートにコンタクトするための金属配線13を形成する。最後に、希釈水素雰囲気中で450℃,30分間熱処理を行うことにより、前記図5に示す歪みSOI−MOSFETが完成する。
かくして製造される歪みSOI−MOSFETにおいては、伸張歪みを有する歪みSi層4,23の下地となるSiGe層3に圧縮歪みを与えることにより、電子,正孔波動関数のSiGe層3へのしみ出しによる駆動力低下が抑制されることになり、先の第1の実施形態と同様の効果が得られる。また、SOI構造の上下に伝導チャネルの存在する所謂ダブルゲート構造を採用しているため、短チャネル効果の抑制,サブスレッショールド係数の低減が可能となり、電源電圧の更なる低電圧化をはかることができる。
(第3の実施形態)
図8は、本発明の第3の実施形態に係わる歪みSiチャネルMOSFETの概略構成を説明するためのもので、(a)は鳥瞰図、(b)は(a)のA−B断面図、(c)は(a)のC−D断面図である。
図8は、本発明の第3の実施形態に係わる歪みSiチャネルMOSFETの概略構成を説明するためのもので、(a)は鳥瞰図、(b)は(a)のA−B断面図、(c)は(a)のC−D断面図である。
本実施形態は、基板面に垂直方向に形成された壁面上に、基板面方向と平行方向のチャネルが形成された、所謂Fin−FET構造である。電流はC−D方向に沿って流れる。図8(a)のように、絶縁膜2上に、活性領域の形状をしたメサ構造が形成され、ゲート領域30の薄い壁状の領域の両側及び上部が伝導チャネルとなる。
図8(a)のゲート領域30の断面図が図8(b)に示されている。幅5nmの歪みSiGe層3の周囲が厚さ5nmの歪みSi層4で取り囲まれ、厚さ1.5nmのSiO2 ゲート絶縁膜5、200nm厚のポリSi層6と40nm厚のNiシリサイド層8からなるゲート電極がさらに取り巻いている。また、図8(c)に示すように、ゲート電極6の両脇には側壁絶縁膜7が形成されている。ソース・ドレイン領域9,10においては、歪みSi層4上にNiシリサイド膜8が形成されている。
本実施形態においては、第1の実施形態と同様の理由により、歪みSiGe層3の圧縮歪みは0.8%以上であることが望ましい。更に望ましくは、歪みSiGe層の圧縮歪みが0.8%以上であり、かつGe組成が40%以上であることが望ましい。また、チャネルの伝導方向及びチャネルの面指数に対し種々の選択が可能である。
まず、最も作成が容易で、かつ、pチャネルの駆動力が最大となる構造は、チャネル方向(C−D方向)が[110]方向で、ゲート領域30の基板に垂直な壁面32の面指数が(110)又は(1-10)となる構造である。これは、最も大量に流通している通常のオリエンタルフラット(OF)構造([110]方向)を持つ(001)SOI基板を使うことができる。
また、nチャネルの駆動力が最大となる構造は、チャネル方向(C−D方向)が[100]方向で、ゲート領域30の基板に垂直な壁面32の面指数が(100)又は(010)となる構造である。これは、OFが[100]方向の(001)SOI基板で作成可能である。或いは通常の[110]方向のOFを有する(001)SOI基板上に45°パターンを回転させることによっても可能である。更に、(011)SOI基板上に、チャネル方向(C−D方向)が[100]方向で、ゲート領域30の基板に垂直な壁面32の面指数が(0-11)となる構造、或いはチャネル方向(C−D方向)が[01-1]方向で、ゲート領域30の基板に垂直な壁面32の面指数が(100)となる構造も可能である。
次に、図9及び図10を用いて本実施形態のMOSFETの製造方法について説明する。
まず、図9(a)に示すように、Si基板1、厚さ100nmの埋め込み酸化膜2、厚さ30nmのSi薄膜14から構成されるSOI基板上に、厚さ167nm,Ge組成0.15のSiGe層15、厚さ5nmのSiキャップ層29をUHV−CVD,LP−CVDなどによりエピタキシャル成長する。
次いで、図9(b)に示すように、1050℃における酸化濃縮法により、表面に厚さ338nmの酸化膜16と、Ge組成0.5,厚さ50nmの歪みSiGe膜3を形成する。第1及び第2の実施形態の場合と異なり、本実施形態においては、酸化前SiGe膜厚が十分厚いため、酸化前に2%であった圧縮歪みがこの時点で1%に減少した。
次いで、図9(c1)の断面図及び(c2)の鳥瞰図に示すように、表面の酸化膜16を希弗酸、又は弗化アンモニウム溶液にて除去した後に、フォトリソグラフィーとRIEにて活性領域31をパターニングする。
次いで、図9(d1)の断面図及び(d2)の鳥瞰図に示すように、6nm厚さの歪みSi層4を形成し、続いて熱酸化により1.5nm厚さのゲート酸化膜5を形成する。次いで、200nm厚さのポリSiゲート電極6を順次形成する。ここで、ポリSiゲート電極6は堆積時に2×1020cm-3の濃度で不純物ドーピングされている。このとき、nMOSFETの領域には砒素を、pMOSFETの領域には硼素をドーピングする。次いで、リソグラフィーとRIEにより幅40nmのポリSiゲート電極6を形成する。次いで、熱酸化によりポリSiゲート電極6の表面に3nmの酸化膜を形成し、エクステンション形成用の不純物イオン20の注入を行う。
ここで、チャネルとなる壁面に注入するため、図9(d2)に示すように、壁面に対して45°の角度で2方向から注入を行う。nMOSFETの領域にはAsイオンを5keVで一方向当たり2×1013cm-2のドーズ量注入し、pMOSFETの領域にはBF2 イオンを4keVで一方向当たり2×1013cm-2のドーズ量注入する。
次いで、Si窒化膜を20nm堆積し、RIEによりポリSiゲート及びソース・ドレイン領域9,10のSi層の表面が露出するまでエッチングを行い、図10(a1)の断面図及び(a2)の鳥瞰図に示すように、ゲート側壁7を形成する。次いで、露出したポリSiゲート及びソース・ドレイン領域9,10のSi層の表面のRIEダメージ層をCDEにより除去した後に、20nm厚のSi層4’を成長する。
次いで、ソース・ドレイン領域への不純物イオン注入を行う。ここで、チャネルとなる壁面に注入するため、図10(a2)に示すように、壁面に対して45°の角度で2方向から注入を行う。nMOSFETの領域にはAsイオンを10keVで2×1015cm-2のドーズ量注入し、pMOSFETの領域にはBF2 イオンを8keVで一方向当たり2×1015cm-2のドーズ量注入する。次いで、1000℃、5秒のRTAにより不純物を活性化する。
次いで、図10(b1)の断面図及び(b2)の鳥瞰図に示すように、Niを20nm堆積し、500℃で窒素中で10分間熱処理し、ソース・ドレイン領域9,10及びポリSiゲート上部にNiSi層8を形成する。続いて、塩酸・過酸化水素混合液にて未反応のNiを除去する。その後、層間絶縁膜12を形成し、更にソース・ドレイン領域9,10及びゲートにコンタクトするための金属配線13を形成する。最後に、希釈水素雰囲気中で450℃,30分間熱処理を行うことにより、前記図8に示す歪みSOI−MOSFETが完成する。
なお、図9(c)の活性領域パターンを得る方法として、図11に示す方法を用いることも可能である。即ち、まず図11(a)に示すように、Si基板1、厚さ100nmの埋め込み酸化膜2、厚さ10nmのSi薄膜14から構成されるSOI基板上に、厚さ58nm,Ge組成0.09のSiGe層15、厚さ5nmのSiキャップ層29をUHV−CVD,LP−CVDなどによりエピタキシャル成長する。
次いで、図11(b1)の断面図及び(b2)の鳥瞰図に示すように、フォトリソグラフィーとRIEにて活性領域31をパターニングする。このとき、後の酸化工程にてゲート部の壁の幅Wgが減少することを考慮し、最終的な値である5nmに対し、酸化で消費される厚さを加え、Wg=50nmとした。
次いで、図11(c1)の断面図及び(c2)の鳥瞰図に示すように、1050℃における酸化濃縮法により、表面に厚さ50nmの酸化膜16と、Ge組成0.5,Wg=5nmの歪みSiGe層3を形成する。第1及び第2の実施形態の場合と異なりこの場合には、酸化前SiGe膜厚が十分厚いため、酸化前に2%であった圧縮歪みがこの時点で1%に減少した。次いで、表面の酸化膜16を希弗酸、又は弗化アンモニウム溶液にて除去する。これ以降は、図9(d)以降の工程と共通となる。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。第1から第3の実施形態においては、表面側(ゲート側)チャネルは全て歪みSi層であったが、積層順が逆となる、表面側(ゲート側)が歪みSiGe層となる構造も可能である。何故なら、ボディー膜厚の薄膜化につれ、波動関数が両方の層に分布するため、積層順を逆にしても同様の効果が得られるためである。また、ボディーを形成する材料としては、SiとSiGeの組み合わせのみならず、Si,Ge,C,Snのいずれか、或いはこれらによって構成される任意の合金(Si1-xCx,Si1-x-yGexCy,Si1-x-yGexSny など)の組み合わせを用いることもできる。例えば、Si1-xGex とSi1-yGey (x≠y)、SiとSi1-xCx、GeとSi1-xGex、或いはGeとGe1-xSnx、等の組み合わせが有効である。
なお、本発明は上述した各実施形態に限定されるものではない。第1から第3の実施形態においては、表面側(ゲート側)チャネルは全て歪みSi層であったが、積層順が逆となる、表面側(ゲート側)が歪みSiGe層となる構造も可能である。何故なら、ボディー膜厚の薄膜化につれ、波動関数が両方の層に分布するため、積層順を逆にしても同様の効果が得られるためである。また、ボディーを形成する材料としては、SiとSiGeの組み合わせのみならず、Si,Ge,C,Snのいずれか、或いはこれらによって構成される任意の合金(Si1-xCx,Si1-x-yGexCy,Si1-x-yGexSny など)の組み合わせを用いることもできる。例えば、Si1-xGex とSi1-yGey (x≠y)、SiとSi1-xCx、GeとSi1-xGex、或いはGeとGe1-xSnx、等の組み合わせが有効である。
また、第2の半導体層としての歪みSi結晶の膜厚は5nmに限るものではなく、仕様に応じて適宜変更可能である。但し、電子,正孔反転層の波動関数のSiGe層へのしみ出しが無視できなくなるのが10nm以下であるため、歪みSi層が10nm以下で本発明の効果は顕著に表れる。また、第1の半導体層としてのSiGe結晶の圧縮歪みは1%としたが、0.8%以上であればよい。さらに、SiGe結晶のGe組成xは0.2以上であればよく、特に正孔の移動度増大のためには0.4以上が望ましい。また、歪みSiGe層の下地絶縁膜は、必ずしもSiO2 に限るものではなく、仕様に応じて適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
1…Si基板、2…埋め込み絶縁層、3…歪みSiGe層(第1の半導体層)、4…歪みSi層(第2の半導体層)、5…ゲート絶縁膜、6…ゲート電極、7…側壁絶縁膜、8…シリサイド層、9…ソース領域、10…ドレイン領域、11…エクステンション領域、12…層間絶縁膜、13…金属配線、14…Si層、15…SiGe層、16…Si酸化膜、17…Si窒化膜、18…Si酸化膜、19…Si酸化膜、20…不純物イオン、21…バックゲート電極、22…バックゲート絶縁膜、23…裏面歪みSi層、24…フォトレジスト、25…Si窒化膜、26…穴、27…空洞、28…埋め込み酸化膜、29…Siキャップ層、30…ゲート領域、31…活性領域、32…壁面。
Claims (5)
- 下地絶縁膜上に形成された、面内方向に圧縮方向の格子歪みを有するSiGe結晶からなる第1の半導体層と、
第1の半導体層上に形成された、面内方向に伸張方向の格子歪みを有するSi結晶からなる第2の半導体層と、
第2の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで第2の半導体層に形成されたソース・ドレイン領域と、
を具備してなることを特徴とする電界効果トランジスタ。 - 第2の半導体層としての歪みSi結晶の膜厚が10nm以下であることを特徴とする請求項1記載の電界効果トランジスタ。
- 第1の半導体層としての歪みSiGe結晶の歪みが0.8%以上であることを特徴とする請求項1記載の電界効果トランジスタ。
- 第1の半導体層としての歪みSiGe結晶のGe組成xが0.4以上であることを特徴とする請求項1記載の電界効果トランジスタ。
- 前記下地絶縁膜は、Si結晶基板上に形成されたSi酸化膜であることを特徴とする請求項1記載の電界効果トランジスタ。
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