JPH10144929A - アクティブマトリクス型表示装置およびその作製方法 - Google Patents

アクティブマトリクス型表示装置およびその作製方法

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JPH10144929A JP8315486A JP31548696A JPH10144929A JP H10144929 A JPH10144929 A JP H10144929A JP 8315486 A JP8315486 A JP 8315486A JP 31548696 A JP31548696 A JP 31548696A JP H10144929 A JPH10144929 A JP H10144929A
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淳 芳之内
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宏勇 張
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Abstract

(57)【要約】 【課題】 アクティブマトリクス型表示装置において、
画素マトリクス部と周辺駆動回路部とにおいて、必要と
する特性を備えた薄膜トランジスタを選択的に配置す
る。 【解決手段】 同一基板上に画素マトリクス部と周辺駆
動回路部とを備えた構成において、画素マトリクス部と
周辺駆動回路部のＮチャネルドライバー部とには、非自
己整合プロセスで形成されたソース及びドレイン領域１
０８、１１０、１１１、１１３、さらに自己整合プロセ
スで形成された低濃度不純物領域１２７、１３０、１３
１、１３３を備えたＮチャネル型の薄膜トランジスタを
形成する。また、周辺駆動回路部のＰチャネルドライバ
ー部には、低濃度不純物領域を形成せず自己整合プロセ
スのみによってソース及びドレイン領域１３４、１３６
を形成したＰチャネル型の薄膜トランジスタを形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
アクティブマトリクス型の液晶表示装置の構成に関す
る。特に周辺駆動回路を一体化したアクティブマトリク
ス型の液晶表示装置の構成に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
が知られている。これは、マトリクス状に配置された数
百×数百個の画素電極のそれぞれに薄膜トランジスタを
個別に配置した構造を有している。各画素に配置された
薄膜トランジスタは、各画素電極に出し入れする電荷を
制御する機能を有している。
【０００３】また最近では、周辺駆動回路一体型と称さ
れる構成が知られている。これは、画素マトリクス部と
周辺駆動回路部とを同一ガラス基板上に集積化したもの
である。この周辺駆動回路一体型の構成は、作製コスト
を低減でき、また全体の構成を小型化できるという有意
性がある。
【０００４】一般に画素マトリクス回路には、Ｐまたは
Ｎチャネル型の薄膜トランジスタの一方がスイッチング
素子として配置される。また、周辺駆動回路にはＰチャ
ネル型とＮチャネル型とで構成される回路が配置され
る。
【０００５】
【発明が解決しようとする課題】上述したような周辺駆
動回路一体型の液晶表示装置においては、画素マトリク
ス回路と周辺駆動回路とに配置される薄膜トランジスタ
とが同一基板上に同時に平行して作製される。
【０００６】一般に、画素マトリクス回路と周辺駆動回
路とでは、要求されるトランジスタ特性が異なる。
【０００７】例えば、画素マトリクス回路に配置される
薄膜トランジスタは、それ程の高速動作は要求されない
が、画素電極における電荷保持機能が必要とされるた
め、厳しい低ＯＦＦ電流特性が要求される。
【０００８】他方、周辺駆動回路に配置される薄膜トラ
ンジスタは、高速動作や大電流を流すことができる特性
が優先的に要求される。特にバッファー回路を構成する
薄膜トランジスタには、高速動作を行わすことができ、
かつ大電流を流すことができる特性が要求される。
【０００９】また、周辺駆動回路に配置される薄膜トラ
ンジスタは、高速動作が要求される関係上、特性の劣化
が少ないことも必要である。即ち、高速動作をさせれば
それだけ劣化の影響が顕在化するので、その影響が極力
少ないものが要求される。
【００１０】また、一般にＮチャネル型の薄膜トランジ
スタは、Ｐチャネル型の薄膜トランジスタに比較して、
移動度が２〜３倍高い。このことは、ＣＭＯＳ構造を採
用する場合にその動作のバランス上問題となる。このこ
とは、ＣＭＯＳ構造が利用される周辺駆動回路において
特に問題となる。
【００１１】そこで、Ｎチャネル型の薄膜トランジスタ
とＰチャネル型の薄膜トランジスタとの移動度の違いを
是正する工夫が必要とされる。
【００１２】本明細書で開示する発明は、上述した各種
要求事項を満足した周辺駆動回路一体型のアクティブマ
トリクス型液晶表示装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】本明細書で開示する発明
の一つは、図９（Ａ）にその具体的な構成例を示すよう
に、同一基板上に画素マトリクス部と周辺駆動回路部
（図９に示す例においては、Ｎチャネルドライバー部と
Ｐチャネルドライバー部とで構成される）とを配置した
構成を有し、前記画素マトリクス部には、高濃度不純物
領域のソース領域１０８およびドレイン領域１１０と、
チャネル領域１２９（図８参照）とソースおよびドレイ
ン領域との間にソース／ドレイン領域よりも低濃度の不
純物領域１２７と１３０をソース側とドレイン側の寸法
が同じになるように有するＮチャネル型の薄膜トランジ
スタが配置され、前記周辺駆動回路部には、高濃度不純
物領域のソース領域１１１およびドレイン領域１１３
と、チャネル領域１３２とソースおよびドレイン領域と
の間にソース／ドレイン領域よりも低濃度の不純物領域
１３１と１３３をソース側よりもドレイン側（１３３の
領域）の寸法が大きくなるように有するＮチャネル型の
薄膜トランジスタと、前記低濃度の不純物領域を有さな
いＰチャネル型の薄膜トランジスタと、が配置され、て
いることを特徴とする。
【００１４】本明細書で開示する他の発明の一つは、図
１〜図４にその作製工程の一例を示すように、同一基板
１０１上に画素マトリクス部と周辺駆動回路部とを配置
した構成を有し、前記画素マトリクス部と周辺駆動回路
部とに配置されるＮチャネル型の薄膜トランジスタのソ
ース及びドレイン領域１０８、１１０、１１１、１１３
となるべき領域に非自己整合プロセスによりＮ型を付与
する不純物をドーピングする工程（図１（Ｂ））と、前
記周辺駆動回路部に配置されるＰチャネル型の薄膜トラ
ンジスタのソース及びドレインとなるべき領域１３４、
１３６に自己整合プロセスによりＰ型を付与する不純物
をドーピングする工程（図４（Ａ））と、を有すること
を特徴とする。
【００１５】他の発明の構成は、図１〜図４にその作製
工程の一例を示すように、同一基板１０１上に画素マト
リクス部と周辺駆動回路部とを配置した構成を有し、前
記画素マトリクス部と周辺駆動回路部とに配置されるＮ
チャネル型の薄膜トランジスタのソース及びドレイン領
域となるべき領域１０８、１１０、１１１、１１３に非
自己整合プロセスによりＮ型を付与する不純物をドーピ
ングする工程（図１（Ｂ））と、前記Ｎチャネル型の薄
膜トランジスタのソース及びドレイン領域となるべき領
域に隣接した領域１２７、１３０、１３１、１３３に自
己整合プロセスによりＮ型を付与する不純物を前記ソー
ス及びドレイン領域となるべき領域よりも低濃度にドー
ピングする工程（図３（Ｂ））と、前記周辺駆動回路部
に配置されるＰチャネル型の薄膜トランジスタのソース
及びドレインとなるべき領域１３４、１３６に自己整合
プロセスによりＰ型を付与する不純物をドーピングする
工程（図４（Ａ））と、を有することを特徴とする。
【００１６】上記構成をさらに変形したものとして、図
８（Ｂ）に示す工程のように、自己整合プロセスにおい
てＮ型を付与する不純物がドーピングされる領域は、ソ
ース領域側に形成される第１の領域１２７、１３１と、
ドレイン領域側に形成される第２の領域１３０、１３３
とでなり、周辺駆動回路部では前記第１の領域１３１の
寸法は、Ｎ型を付与する不純物をドーピングする非自己
整合プロセスにおける位置合わせ精度より大きく、前記
第２の領域１３３の寸法は、前記第１の領域１３１の寸
法より大きいものとすることにより、特にＮチャネル型
ドライバー部において、ドライブ能力を低下させずに高
い信頼性を与えたものとすることができる。
【００１７】なお上記の寸法は、キャリアの移動経路に
沿った方向におけるものとして定義される。
【００１８】図４に示す構成においては、周辺駆動回路
を構成する要素として、Ｎチャネル型ドライバー部とＰ
チャネル型ドライバー部とが示されている。周辺駆動回
路の概念には、画素マトリクス部を直接駆動する回路
（一般にドライバー回路と称される）以外にシフトレジ
スタ回路、さらには各種情報処理回路や記憶回路が含ま
れる場合がある。
【００１９】本明細書でいう周辺駆動回路とは、主にド
ライバー回路のことをいう。従って、上記の周辺駆動回
路を構成する要素の全てが本明細書で開示する発明の構
成を具備する必要はない。
【００２０】
【発明の実施の形態】図４に示すように画素マトリクス
部、Ｎチャネル型ドライバー、Ｐチャネル型ドライバー
のそれぞれにおいて、薄膜トランジスタの構造を異なる
ものとする。
【００２１】即ち、画素マトリクス部においては、図１
（Ｂ）に示す非自己整合プロセスにおいて形成したソー
ス領域１０８と１１０、さらに図３（Ｂ）に示す自己整
合プロセスによって形成された低濃度不純物領域１２７
と１３０を備えたＮチャネル型の薄膜トランジスタを配
置する。
【００２２】この画素マトリクス部における低濃度不純
物領域は、ＯＦＦ電流を低減するために１μｍ〜５μｍ
程度の比較的大きな寸法とする。また、ドレインに加わ
る信号電圧が反転した場合における動作の対称性を確保
するためにソース側とドレイン側の低濃度不純物領域の
寸法はできる限り同じになるように努める。
【００２３】なお、本明細書中においては、この寸法
は、キャリアの移動方向におけるものとして定義され
る。
【００２４】上記のような構成とすることで、画素マト
リクス部に配置する薄膜トランジスタを低ＯＦＦ電流特
性を有したものとする。
【００２５】また、Ｎチャネル型ドライバー部において
は、図８（Ｂ）に示すゲイト電極１２２を利用した自己
整合プロセスを利用することで、低濃度不純物領域１３
１と１３３を形成したＮチャネル型の薄膜トランジスタ
を配置する。
【００２６】特にソース領域側に形成される第１の領域
１３１の寸法は、Ｎ型を付与する不純物をドーピングす
る非自己整合プロセスにおける位置合わせ精度より大き
くする。また、第１の領域１３１の寸法は、ドレイン領
域側に形成される第２の領域１３３よりその寸法を小さ
くする。
【００２７】こうような構成とすることで、Ｎチャネル
型ドライバー部に配置する薄膜トランジスタをドライブ
能力がそれほど低下せず、かつ高信頼性を有したものと
することができる。
【００２８】また、Ｐチャネル型ドライバー部において
は、図９（Ｂ）に示されるように、陽極酸化膜３３を利
用したオフセットゲイト領域１４３及び１４４を配置す
るだけの構成とし、高いドライブ能力を得られるように
する。
【００２９】こうような構成とすることで、Ｐチャネル
型ドライバー部に配置される薄膜トランジスタとＮチャ
ネル型ドライバー部に配置される薄膜トランジスタとの
ドライブ能力の違いを是正した構成とすることができ
る。即ち、その移動度の違いを是正した構成とすること
ができる。
【００３０】
【実施例】
〔実施例１〕図１〜図６に本実施例の作製工程を示す。
本実施例では、ガラス基板上に画素マトリクス部に配置
されるＮチャネル型の薄膜トランジスタと、該画素マト
リクス部を駆動するための駆動回路（バッファー回路）
を構成するＰ及びＮチャネル型の薄膜トランジスタとを
同時に作製する工程を示す。
【００３１】図において、Ｎチャネル型ドライバー部と
いうのは、周辺駆動回路を構成するＮチャネル型の薄膜
トランジスタ部のことである。また、Ｐチャネル型ドラ
イバー部というのは、周辺駆動回路を構成するＰチャネ
ル型の薄膜トランジスタ部のことである。
【００３２】本実施例では、薄膜トランジスタの形式と
してゲイト電極が活性層の上方に存在するトップゲイト
型のものを示す。
【００３３】本実施例では、図１（Ａ）に示すようにガ
ラス基板１０１を利用する。ガラス基板の代わりに石英
基板を利用してもよい。
【００３４】まず、ガラス基板１０１上に図示しない下
地膜を成膜する。ここでは、下地膜としてスパッタ法に
よって、２５００Å厚の酸化珪素膜を成膜する。
【００３５】次にプラズマＣＶＤ法により図示しない非
晶質珪素膜を５００Åの厚さに成膜する。プラズマＣＶ
Ｄ法の代わりに減圧熱ＣＶＤ法を利用してもよい。本実
施例においては、真性または実質的に真性（人為的に導
電型を付与しないという意味）な非晶質珪素膜を成膜す
る。
【００３６】図示しない非晶質珪素膜を成膜したら、パ
ターニングを施すことにより、図１（Ａ）の１０２、１
０３、１０４で示すパターンを形成する。このパターン
は、それぞれ薄膜トランジスタの活性層となる。この状
態ではこれら各活性層は非晶質珪素膜で構成されたもの
となっている。
【００３７】ここで、１０２が画素マトリクス部に配置
される薄膜トランジスタの活性層である。また１０３が
Ｎチャネル型ドライバー部に配置される薄膜トランジス
タの活性層である。また１０４がＰチャネル型ドライバ
ー部に配置される薄膜トランジスタの活性層である。こ
のようにして図１（Ａ）に示す状態を得る。
【００３８】図では作図の関係上からそれぞれ１つの薄
膜トランジスタの作製工程が示されている。しかし、実
際には必要とする数が同時に形成される。また、図示す
る以外の形式の薄膜トランジスタが同時に形成される場
合もある。
【００３９】図１（Ａ）に示す状態を得たら、次に図１
（Ｂ）に示すようにレジストマスク１０５、１０６、１
０７を配置する。そしてＰ（リン）のドーピングを行
う。このドーピング工程は、Ｎチャネル型の薄膜トラン
ジスタのソース及びドレイン領域を形成するための条件
で行う。
【００４０】図１（Ｂ）に示すような工程で行われるド
ーピングの方法としては、プラズマドーピング法とイオ
ン注入法を挙げることができる。
【００４１】プラズマドーピング法は、ＰＨ3 やＢ2 Ｈ
6 といったドーパント元素を含んだガスを高周波放電等
でプラズマ化し、このプラズマ中からイオン化した不純
物イオンを電界によって引き出し、さらにこの不純物イ
オンを電界によって加速して被ドーピング領域にドーピ
ングするものである。
【００４２】このプラズマドーピング法は、大面積への
対応が容易であるという特徴を有している。
【００４３】他方、イオン注入法は、ＰやＢといった不
純物のイオンを磁界を利用した質量分離によって選択的
に得、それを電気的に加速して被ドーピング領域にドー
ピングするものである。この場合、ＰやＢといった不純
物のイオンは、プラズマドーピング法と同様にＰＨ3 や
Ｂ2 Ｈ6 といったドーパント元素を含んだガスを高周波
放電等でプラズマ化し、そこから得る形式が多い。
【００４４】イオン注入法は、質量分離を行っているの
で、目的とする元素のみをドーピングできる有意性があ
る。しかし、大面積への対応に難点がある。
【００４５】本実施例では、ドーピングの方法として、
大面積への対応が容易なプラズマドーピング法を用い
る。
【００４６】図において、ヘビードーピングと記載され
ているのは、後に再度行われるＰ元素のドーピングに比
較して、高いドーズ量でもってドーピングを行うことを
便宜的に示すものである。この工程においてＰ（リン）
がドーピングされる領域を便宜上Ｎ+ で表記する。
【００４７】図１（Ｂ）に示すように、この工程におい
ては、１０４の活性層パターンにはレジストマスク１０
７が存在する関係上Ｐはドーピングされない。また、１
０９と１１２の領域もレジストマスクに遮蔽されてＰは
ドーピングされない。従って、活性層１０４、領域１０
９と１１２はＩ型（真性）領域として残存する。
【００４８】また、１０８、１１０、１１１、１１３の
各領域はＰが直接ドーピングされてＮ+ 型となる。（厳
密にはこの後の活性化工程後にＮ+ 型となる）
【００４９】このドーピング工程は、非自己整合プロセ
スで行われる。この非自己整合プロセスにおいては、フ
ォトリソグラフィー工程によってマスク（レジストマス
ク）を配置し、このマスクを遮蔽物として選択的に所望
の領域に不純物のドーピングが行われる。
【００５０】このようにして、図１（Ｂ）に示す工程を
行う。次にレジストマスク１０５、１０６、１０７を除
去する。
【００５１】この状態においては、１０２、１０３、１
０４の各活性層パターンは非晶質状態である。
【００５２】次に図１（Ｃ）に示すように、レーザー光
の照射を行う。このレーザー光の照射は、 ・各活性層パターンの結晶化 ・ドーピングされたＰ（リン）の活性化 ・Ｐのドーピングによって生じた損傷のアニール といった作用を有している。
【００５３】このレーザー光の照射によって、画素マト
リクス部においては、１０８、１１０で示されるＮ+ 型
領域の結晶化と活性化、さらに１０９で示されるＩ型領
域の結晶化が同時に行われる。
【００５４】また、Ｎチャネル型ドライバー部において
は、１１１、１１３で示されるＮ+型領域の結晶化と活
性化、さらに１１２で示されるＩ型領域の結晶化とが同
時に行われる。
【００５５】また、Ｐチャネル型ドライバー部において
は、活性層パターン１０４全体の結晶化が行われる。Ｐ
チャネル型ドライバー部においては、活性層パターン１
０４に不純物がドーピングされていないので、結晶化だ
けが行われる。
【００５６】図１（Ｃ）に示す工程において重要なの
は、画素マトリクス部とＮチャネル型ドライバー部とに
おいて、Ｎ+ 型領域とＩ型領域との接合部（境界部）お
よびその近傍にレーザー光が照射されることである。こ
れは、接合付近における欠陥密度を減少させることに大
きな効果がある。
【００５７】また上記ようなレーザー光の照射を行う
と、結晶化と同時に注入されたＰ元素を十分活性化させ
ることができ、ソース及びドレイン領域として機能させ
るのに十分な特性を得ることができる。
【００５８】次に図２（Ａ）に示すように、ゲイト電極
を構成するためのアルミニウム膜１１５を４０００Åの
厚さにスパッタ法によって成膜する。
【００５９】アルミニウム膜１１５を成膜したら、陽極
酸化法により陽極酸化膜１１６を形成する。ここでは、
陽極酸化膜１１６の膜厚を１００Åとする。この陽極酸
化膜は、後に形成されるレジストマスクの密着性を高め
るために機能する。
【００６０】このようにして図２（Ａ）に示す状態を得
る。次に図２（Ｂ）に示すようにレジストマスク１１
７、１１８、１１９を配置する。このレジストマスク
は、アルミニウム膜１１５をパターニングし、ゲイト電
極を形成するために利用される。
【００６１】次にレジストマスク１１７、１１８、１１
９を利用してパターニングを行う。こうして、図２
（Ｃ）に示す状態を得る。
【００６２】次にレジストマスク１１７、１１８、１１
９を除去することにより、図３（Ａ）に示す状態を得
る。
【００６３】図３（Ａ）に示す状態において、１２０が
画素マトリクス部の薄膜トランジスタのゲイト電極であ
る。１２１が該ゲイト電極の上部に残存した陽極酸化膜
である。
【００６４】図示されていないが、ゲイト電極１２０か
らは、ソース線と共に格子状に配置されるゲイト線が延
在して形成されている。
【００６５】１２２がＮチャネル型ドライバー部の薄膜
トランジスタのゲイト電極である。１２３が該ゲイト電
極の上部に残存した陽極酸化膜である。
【００６６】１２４がＰチャネル型ドライバー部の薄膜
トランジスタのゲイト電極である。１２５が該ゲイト電
極の上部に残存した陽極酸化膜である。
【００６７】図３（Ａ）に示す状態を得たら、再度の陽
極酸化を行う。この陽極酸化によって、図３（Ｂ）の３
１、３２、３３で示される陽極酸化膜を１０００Åの厚
さに形成する。この陽極酸化膜は、図３（Ａ）に示す工
程における１２１、１２３、１２５で示される陽極酸化
膜と一体化される。
【００６８】次に図３（Ｂ）に示すようにレジストマス
ク１２６を配置する。
【００６９】そして、再びＰ（リン）のドーピングを行
う。ここでは、図１（Ｂ）に示す工程における場合より
低ドーズ量でもってＰのドーピングを行う。図ではこの
工程におけるドーピングを便宜上ライトドーピングと記
載してある。
【００７０】この工程において、１２７と１３０、さら
に１３１と１３３の領域にＰ（リン）がライトドーピン
グされる。これらの領域は、１０８や１１０、さらに１
１１や１１３の領域に比較してより低濃度にＰを含有し
たものとなる。この１２７と１３０、１３１と１３３の
領域は、より低濃度にＰ元素がドーピングがなされたこ
とを示す意味でＮ- 型と表記する。
【００７１】なお、１０８と１１０、さらに１１１と１
１３の領域は、Ｎ+ 型の領域にさらに重ねてＰがライト
ドーピングされることになるので、Ｎ+ 型として残存す
る。
【００７２】上記のドーピング工程は、ゲイト電極１２
０と１２２のパターンを利用するもので、自己整合プロ
セスと称される。自己整合プロセスの特徴は、そのプロ
セス専用のマスクを設けることなく、既に形成されてい
る電極パターン等を利用して選択的なドーピングが行え
ることである。
【００７３】ここでは、ゲイト電極とその表面に形成さ
れた陽極酸化膜（これらを合わせてゲイト電極部と称す
る）をマスクとして選択的にＰのドーピングが行われ
る。
【００７４】こうして、画素マトリクス部において、Ｎ
- 型を有する１２７及び１３０の領域（低濃度不純物領
域）が自己整合的に形成される。また、Ｎチャネル型ド
ライバー部において、Ｎ- 型を有する１３１及び１３３
の領域（低濃度不純物領域）が自己整合的に形成され
る。
【００７５】なお、ドレイン領域側の低濃度不純物領域
１３０と１３３が一般にＬＤＤ（ライトドープドレイン
領域）と称される領域となる。
【００７６】こうして、画素マトリクス部においては、
１０８がソース領域、１１０がドレイン領域となる。ま
たＮチャネル型ドライバー部においては、１１１がソー
ス領域、１１３がドレイン領域となる。
【００７７】また、１２９と１３２で示される領域は、
Ｐがドーピングされず、Ｉ型の領域として残存する。
【００７８】このようにして図３（Ｂ）に示す状態を得
る。次にレジストマスク１２６を除去する。そして図４
（Ａ）に示すように再度レジストマスク４１と４２を配
置する。
【００７９】そしてこの状態において、Ｂ（ボロン）の
ドーピングを行う。ここでもプラズマドーピング法を利
用して、ドーピングを行う。
【００８０】この工程においては、１３４と１３６の領
域にＢのドーピングが選択的に行われる。このドーピン
グは、ゲイト電極１２４とその周囲に形成された陽極酸
化膜３３（両者を合わせてゲイト電極部と称する）をマ
スクとして、自己整合的に行われる。
【００８１】このＢのドーピングは、１３４と１３６の
領域をＰチャネル型の薄膜トランジスタのソース及びド
レイン領域とする条件でもって行う。図面では、Ｐ（リ
ン）のドーピング条件と対応させるため、便宜上ヘビー
ドーピングと表記する。
【００８２】この工程において、１３４と１３６の領域
に自己整合的にＢがドーピングされ、Ｐ+ 型の領域が形
成される。また、１３５の領域は、ゲイト電極部がマス
クとなるので、ＢがドーピングされずにＩ型として残存
する。
【００８３】こうして図４（Ａ）に示す状態を得る。次
にレジストマスク４１と４２を除去し、図４（Ｂ）に示
す状態を得る。
【００８４】図４（Ｂ）に示す状態を得たら、レーザー
光の照射を行い、注入された不純物の活性化とドーピン
グ時のイオンの衝撃によって生じた結晶構造の損傷のア
ニールとを行う。
【００８５】本実施例に示す構成においては、ゲイト電
極の周囲に陽極酸化膜が形成されている。従って、ゲイ
ト電極部をマスクとしたドーピングを行うと、ゲイト電
極側面の陽極酸化膜の下部に対応する活性層の領域に、
陽極酸化膜の厚さに対応して、オフセット領域（オフセ
ットゲイト領域とも称される）が形成される。
【００８６】オフセット領域は、真性または実質的に真
性な導電型を有し、チャネル領域としても、またソース
／ドレイン領域としても機能しない。オフセット領域
は、チャネル領域とソース領域との間、及びチャネル領
域とドレイン領域との間に配置された高抵抗領域として
機能する。
【００８７】オフセット領域も低濃度不純物領域と同様
に、ソース／チャネル間、あるいはチャネル／ドレイン
間に形成される高電界を緩和させる機能を有している。
オフセット領域を設けることで、低濃度不純物領域を配
置する場合と同様に、ＯＦＦ電流値の低減、ホットキャ
リア効果の低減といった効果を得ることができる。
【００８８】図４（Ｂ）にはこの陽極酸化膜３１、３
２、３３の厚さの分で形成されるオフセット領域が示さ
れている。
【００８９】即ち、１３７と１３９が陽極酸化膜３１の
厚さの分で形成されるオフセット領域である。また、１
４０と１４２が陽極酸化膜３２の厚さの分で形成される
オフセット領域である。また、１４３と１４５で示され
る領域が陽極酸化膜３３の厚さに分で形成されるオフセ
ット領域である。
【００９０】本実施例においては、３１、３２、３３で
示される陽極酸化膜の厚さを１０００Åとしているの
で、上記オフセット領域の寸法も概略１０００Åとな
る。
【００９１】図４（Ｂ）に示す状態を得たら、図５
（Ａ）に示すように第１の層間絶縁膜１４６を成膜す
る。ここでは、第１の層間絶縁膜１４６として、窒化珪
素膜をプラズマＣＶＤ法により３０００Åの厚さに成膜
する。
【００９２】そしてコンタクトホールの形成を行い、コ
ンタクト電極を構成するための図示しない金属膜を成膜
する。ここでは、この金属膜として、チタン膜とアルミ
ニウム膜とチタン膜との３層膜をスパッタ法により成膜
する。そしてこの金属膜（積層膜）をパターニングする
ことにより、１４７、１４８、１４９、１５０、１５
１、１５２で示される電極を形成する。
【００９３】ここで、１４７はソース電極、１４８はド
レイン電極、１４９はソース電極、１５０はドレイン電
極、１５１はソース電極、１５２はドレイン電極であ
る。
【００９４】こうして図５（Ａ）に示す状態を得る。次
に図５（Ｂ）に示すように第２の層間絶縁膜１５３とし
て再び窒化珪素膜を２０００Åの厚さにプラズマＣＶＤ
法でもって成膜する。
【００９５】そして、第３の層間絶縁膜１５４をポリイ
ミドでもって形成する。ここでは、スピンコート法でも
って第３の層間絶縁膜１５４を形成する。樹脂膜を利用
した場合には、図示されるようにその表面を平坦にする
ことができる。
【００９６】こうして図５（Ｂ）に示す状態を得る。次
にコンタクトホールの形成を行い、図６に示すように画
素電極１５５を形成する。ここでは、まずＩＴＯ膜を１
０００Åの厚さにスパッタ法でもって成膜し、これをパ
ターニングすることにより、１５５で示される画素電極
を形成する。
【００９７】最後に３５０℃の水素雰囲気中において、
１時間の加熱処理を行い、半導体層中の欠陥を減少させ
る。
【００９８】こうして、液晶パネルを構成する一方の基
板を完成させる。この基板はＴＦＴ基板と称される。こ
の後、液晶を配向させるためのラビング膜（図示せず）
や封止材を形成し、別に作製した対向基板と張り合わせ
る。そして、ＴＦＴ基板と対向基板との間に液晶を充填
させることにより、液晶パネルを完成させる。
【００９９】本実施例に示す構成においては、画素マト
リクス部、Ｎチャネル型ドライバー部、Ｐチャネル型ド
ライバー部のそれぞれにおいて、異なる構造の薄膜トラ
ンジスタを配置している。
【０１００】画素マトリクス部には、低濃度不純物領域
を配置した低ＯＦＦ電流特性を有する薄膜トランジスタ
を配置している。
【０１０１】Ｎチャネル型ドライバー部においては、低
濃度不純物領域を配置することにより、高い信頼性を得
た薄膜トランジスタを配置している。この低濃度不純物
領域を配置した構造は、高信頼性を得られると同時に比
較的ドライブ能力を低下させなくても済むという有意性
がある。
【０１０２】ドレイン側に配置された低濃度不純物領域
は、チャネル領域とドレイン領域との間の電界を緩和さ
せるという機能を有している。その機能によって、ＯＦ
Ｆ動作時におけるドレイン−チャネル間のキャリアの移
動を抑制し、ＯＦＦ電流を低減させることができる。他
方で上記機能によって、ホットキャリア効果による劣化
を抑制することができる。
【０１０３】また、Ｐチャネル型ドライバー部において
は、陽極酸化膜によるオフセット領域のみの配置とし、
ドライブ能力を低下させない構造となっている。
【０１０４】一般にＰチャネル型の薄膜トランジスタ
は、Ｎチャネル型の薄膜トランジスタに比較して、ドラ
イブ能力が低い。従って、Ｎチャネル型ドライバー部と
の特性のバランスをとるために上記のような構成とする
ことは好ましいことといえる。
【０１０５】なお、周辺駆動回路においては、ＯＦＦ電
流値はそれ程問題とならない。またＰチャネル型の薄膜
トランジスタは、ホットキャリア効果による劣化も問題
とならない。従って、Ｎチャネル型の薄膜トランジスタ
のような低濃度不純物領域を配置する必要はない。
【０１０６】以上示したように本実施例に示す構成を採
用することにより、 ・低ＯＦＦ電流特性を有した画素マトリクス部 ・高速動作に適し、高信頼性を有したＮチャネル型ドラ
イバー部 ・高速動作に適し、かつＮチャネル型ドライバー部との
特性のバランスを考慮したＰチャネル型ドライバー部 といった構成を同一ガラス基板上に集積化させることが
できる。
【０１０７】〔実施例２〕本実施例は、実施例１に示す
構成を変形したものである。実施例１に示す構成におい
ては、Ｎチャネル型ドライバー部に同じ寸法を有する低
濃度不純物領域１３１と１３３を配置している。（図３
（Ｂ）参照）
【０１０８】この低濃度不純物領域は、高周波特性とド
ライブ能力を極力低下させずに信頼性を向上させるため
に配置されている。しかし、主にその機能（劣化防止機
能）を発揮するのは、ドレイン領域１１３側の低濃度不
純物領域１３３である。従って、極端にいうならば、低
濃度不純物領域１３１は必要ではない。
【０１０９】劣化防止という機能が期待できないのであ
れば、低濃度不純物領域１３１は、高周波特性とドライ
ブ能力を阻害するだけの存在と考えることもできる。
【０１１０】本実施例は、Ｎチャネル型ドライバー部に
おいて、ドレイン側の低濃度不純物領域の長さ（ソース
／チャネル／ドレインを結ぶ方向における長さ）をソー
ス側のそれに比べて長くすることを特徴とする。
【０１１１】そして、ソース側の低濃度不純物領域は、
ゲイト電極を形成する際のマスク合わせ精度の誤差を吸
収する程度の長さとする。こうすることで、その存在に
よる高周波特性やドライブ能力への影響を小さなものと
することができると同時に、非自己整合プロセスにおけ
るマスク合わせ誤差による影響（薄膜トランジスタの特
性に与える影響）を低減することができる。
【０１１２】図７〜図９に本実施例の作製工程を示す。
各部の符号は図１〜図６に示すものと同じである。また
各部の作製工程の詳細は特に断らない限り実施例１に示
すものと同じである。
【０１１３】まず、図７（Ａ）に示すようにガラス基板
１０１上に非晶質珪素膜でなる活性層パターン１０２、
１０３、１０４を形成する。次に図７（Ｂ）に示すよう
にレジストマスク１０５、１０６、１０７を配置する。
そしてこれらマスクを利用してＰ（リン）のドーピング
を行う。
【０１１４】こうして、１０８、１１０、１１１、１１
３で示されるＮ+ 型の領域が形成される。これらの領域
は後にソースまたはドレイン領域となる。
【０１１５】次にレジストマスクを除去し、図７（Ｃ）
に示す状態を得る。そしてこの状態において、レーザー
アニールを行うことにより、１０２、１０３、１０４で
示される各活性層パターンを結晶化させる。また、図７
（Ｂ）の工程でドーピングされたＰの活性化を行う。ま
た、図７（Ｂ）のドーピング工程で生じた損傷のアニー
ルも同時に行われる。
【０１１６】次に図８（Ａ）に示すようにゲイト電極１
２０、１２２、１２４を形成する。各ゲイト電極の形成
方法は基本的に図２に示すものと同じである。
【０１１７】ここで実施例１の場合と異なるのは、ゲイ
ト電極１２２の配置位置である。本実施例においては、
ゲイト電極１２２の配置位置を相対的にソース領域１１
１側に寄った位置とする。こうすることで、後の工程に
おいて、ドレイン側の低濃度不純物領域１３３の寸法を
ソース側の低濃度不純物領域１３１の寸法に比較して長
くすることができる。
【０１１８】次に図８（Ｂ）に示すような状態におい
て、Ｐのドーピングを図７（Ｂ）に示す工程における場
合より低ドーズ量で行う。この結果、低濃度不純物領域
１２７と１３０、さらに１３１と１３３が同時に形成さ
れる。
【０１１９】本実施例においては、低濃度不純物領域１
３１より低濃度不純物領域１３３の長さ（ソース／ドレ
インを結ぶ線上の長さ）を長いものとしている。
【０１２０】また本実施例においては、領域１３１の長
さをゲイト電極１２２の形成時のマスク合わせ精度より
も大きな寸法に設定する。このようにすることで、マス
ク合わせ時の位置ズレの影響を抑制することができる。
【０１２１】次に図９（Ａ）に示すようにレジストマス
ク４１と４２を配置してＢ（ボロン）のドーピングを行
う。この工程においては、Ｐチャネル型ドライバー部へ
の不純物ドーピングが行われる。この工程で、Ｐチャネ
ル型ドライバー部における薄膜トランジスタのソース領
域１３４とドレイン領域１３６とが自己整合的に形成さ
れる。また１３５で示される領域は、Ｉ型の領域として
残存する。
【０１２２】そして、レジストマスク４１と４２を除去
することにより、図９（Ｂ）に示す状態を得る。後は、
実施例１に示したのと同様な工程を経ることにより、画
素マトリクス部、Ｎチャネル型ドライバー部、Ｐチャネ
ル型ドライバー部が同一ガラス基板上に集積化された構
成を完成させる。
【０１２３】本実施例に示す構成では、Ｎチャネル型ド
ライバー側に配置される薄膜トランジスタにおいて、本
来必要とされるドレイン領域側に十分な寸法を有した低
濃度不純物領域（ＬＤＤ）を配置することができる。従
って、Ｎチャネル型ドライバー部に高い信頼性を与える
ことができる。また、高信頼性に特に寄与しないソース
領域側の低濃度不純物領域の寸法を小さくすることで、
Ｎチャネル型ドライバー部のドライブ能力低下を防ぐこ
とができる。
【０１２４】〔実施例３〕本実施例は、実際例１に示す
構成において、マスクの数を１枚減らした構成に関す
る。
【０１２５】図１０及び図１１に本実施例の作製工程を
示す。本実施例において特徴とするのは、図１０（Ｂ）
に示す工程において、レジストマスクを用いずに全面に
Ｐのドーピングを行うことである。この工程は、図３
（Ｂ）に対応する。
【０１２６】この工程においては、Ｐチャネル型の薄膜
トランジスタのソース及びドレインとなるべき領域１
１、１３にＮ型を付与する不純物であるＰ（リン）がラ
イトドーピングされる。なお１２はドーピングがされな
い領域である。
【０１２７】そして図１１（Ａ）に示す工程において、
Ｐチャネル型ドライバー部だけにＢのドーピングを行
う。この工程で先にライトドーピングされたＰ（リン）
の効果は、ヘビードーピングされるＢによって相殺さ
れ、さらに過剰にドーピングされたＢの作用により、導
電型はＰ型に反転する。１３４、１３６で示される領域
がＰ+ 型領域が得られる。
【０１２８】この後、実施例１に示す工程と同様な工程
を経ることにより、全体の構成を完成させる。
【０１２９】本実施例に示す構成を採用することによ
り、実施例１に示すものと実質的に同様な構成をマスク
数を１枚減らした作製工程において得ることができる。
【０１３０】〔実施例４〕本実施例は、Ｐチャネルドラ
イバー部に配置されるＰチャネル型の薄膜トランジスタ
の移動度を最大限高めた構成に関する。具体的には、実
施例１に示した構成において、Ｐチャネル型の薄膜トラ
ンジスタにオフセット領域を配置しない構成とし、ソー
ス／ドレイン間の抵抗を最大限低くした構成に関する。
【０１３１】図１２および図１３に本実施例の作製工程
を示す。特に説明しない箇所や符号の同じものは実施例
１の場合と同じである。
【０１３２】まず実施例１と同様な工程に従って、図１
２（Ａ）に示す状態を得る。この状態は、図２（Ａ）に
示す状態と全く同じである。
【０１３３】図１２（Ａ）に示す状態を得たら、ゲイト
電極を形成するためのレジストマスク１１７、１１８、
１１９を形成する。
【０１３４】こうして図１２（Ｂ）に示す状態を得る。
次に図１２（Ｃ）に示すように、レジストマスク１２０
１を配置する。こうすることで、画素マトリクス部とＮ
チャネル型ドライバー部とがマスクされる。そして、Ｐ
チャネルドライバー部だけが露呈する。
【０１３５】図１２（Ｃ）に示す状態において、Ｂ（ボ
ロン）のドーピングを行う。この工程において、ソース
領域１３４およびドレイン領域１３６が自己整合的に形
成される。また、自己整合的にチャネル領域１３５が画
定される。
【０１３６】この工程において、ゲイト電極１２４の側
面に陽極酸化膜が形成されていないので、オフセットゲ
イト領域は形成されない。
【０１３７】次に図１３（Ａ）に示すようにレジストマ
スク１２０１を除去する。そして再度の陽極酸化によ
り、３１、３２、３３で示される陽極酸化膜を形成す
る。
【０１３８】次に図１３（Ｂ）に示すようにＰのドーピ
ングを行う。この工程において、１２７、１３０、１３
１、１３３で示される低濃度不純物領域が形成される。
後の工程は、実施例１と同様である。
【０１３９】本実施例の構成においては、Ｐチャネル型
ドライバーに形成される薄膜トランジスタをオフセット
領域のないものとすることが特徴である。
【０１４０】このようにすることにより、Ｐチャネル型
ドライバーのドライブ能力を最大にすることができ、Ｎ
チャネル型ドライバー部とのバランスを改善することが
できる。
【０１４１】
【発明の効果】本明細書で開示する発明を利用すること
で、同一基板上に異なる特性を有する薄膜トランジスタ
を集積化した得ることができる。そして、全体としての
バランスがとれた周辺駆動回路一体型のアクティビマト
リクス型液晶表示装置を提供することができる。
【０１４２】具体的には、画素マトリクス部において
は、低ＯＦＦ電流を特性を有した薄膜トランジスタを形
成できる。
【０１４３】また、Ｎチャネル型ドライバー部において
は、高信頼性を有し、かつ高いドライブ能力を有した薄
膜トランジスタを形成できる。
【０１４４】また、Ｐチャネル型ドライバー部において
は、Ｎチャネル型ドライバー部に見合うような高いドラ
イブ能力を有した薄膜トランジスタを形成することがで
きる。
【０１４５】本明細書に開示する発明は、アクティブマ
トリクス型を有した他のフラットパネルディスプレイに
利用することもできる。例えば、ＥＬ素子を利用したア
クティブマトリクス表示装置に利用することができる。
【図面の簡単な説明】
【図１】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図２】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図３】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図４】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図５】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図６】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図７】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図８】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図９】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図１０】発明を利用した薄膜トランジスタの作製工程
を示す図。
【図１１】発明を利用した薄膜トランジスタの作製工程
を示す図。
【図１２】発明を利用した薄膜トランジスタの作製工程
を示す図。
【図１３】発明を利用した薄膜トランジスタの作製工程
を示す図。
【符号の説明】
１０１ ガラス基板 １０２、１０３、１０４ 活性層パターン １０５、１０６、１０７ レジストマスク １０８ Ｎ+ 型領域（ソース領域） １０９ Ｉ型領域 １１０ Ｎ+ 型領域（ドレイン領域） １１１ Ｎ+ 型領域（ソース領域） １１２ Ｉ型領域 １１３ Ｎ+ 型領域（ドレイン領域） １１４ 酸化珪素膜（ゲイト絶縁膜） １１５ アルミニウム膜 １１６ 陽極酸化膜（酸化アルミニウ
ム膜） １１７、１１８、１１９ レジストマスク １２０、１２２、１２４ ゲイト電極 １２１、１２３、１２５ 残存した陽極酸化膜 １２６ レジストマスク １２７ Ｎ- 型領域（低濃度不純物領
域） １２９ Ｉ型領域 １３０ Ｎ- 型領域（低濃度不純物領
域） １３１ Ｎ- 型領域（低濃度不純物領
域） １３２ Ｉ型領域 １３３ Ｎ- 型領域（低濃度不純物領
域） ３１、３２、３３ 陽極酸化膜（酸化アルミニウ
ム膜） １３４ Ｐ+ 型領域（ソース領域） １３５ Ｉ型領域 １３６ Ｐ+ 型領域（ドレイン領域） ４１、４２ レジストマスク １３７ オフセット領域（Ｉ型領域） １３８ チャネル領域（Ｉ型領域） １３９ オフセット領域（Ｉ型領域） １４０ オフセット領域（Ｉ型領域） １４１ チャネル領域（Ｉ型領域） １４２ オフセット領域（Ｉ型領域） １４３ オフセット領域（Ｉ型領域） １４４ チャネル領域（Ｉ型領域） １４５ オフセット領域（Ｉ型領域） １４６ 層間絶縁膜（窒化珪素膜） １４７ ソース電極 １４８ ドレイン電極 １４９ ソース電極 １５０ ドレイン電極 １５１ ソース電極 １５２ ドレイン電極 １５３ 層間絶縁膜（酸化珪素膜） １５４ 層間絶縁膜（樹脂膜） １５５ 画素電極（ＩＴＯ電極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 張 宏勇 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 武内 晃 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】同一基板上に画素マトリクス部と周辺駆動
    回路部とを配置した構成を有し、 前記画素マトリクス部には、 高濃度不純物領域のソースおよびドレイン領域と、 チャネル領域とソースおよびドレイン領域との間にソー
    ス／ドレイン領域よりも低濃度の不純物領域をソース側
    とドレイン側の寸法が同じになるように有するＮチャネ
    ル型の薄膜トランジスタが配置され、前記周辺駆動回路
    部には、 高濃度不純物領域のソースおよびドレイン領域と、 チャネル領域とソースおよびドレイン領域との間にソー
    ス／ドレイン領域よりも低濃度の不純物領域をソース側
    よりもドレイン側の寸法が大きくなるように有するＮチ
    ャネル型の薄膜トランジスタと、 前記低濃度の不純物領域を有さないＰチャネル型の薄膜
    トランジスタと、 が配置され、 ていることを特徴とするアクティブマトリクス型表示装
    置。
  2. 【請求項２】請求項１において、 寸法はキャリアの移動経路に沿った方向におけるものと
    して定義されることを特徴とするアクティブマトリクス
    型表示装置。
  3. 【請求項３】同一基板上に画素マトリクス部と周辺駆動
    回路部とを配置した構成を有し、 前記画素マトリクス部と周辺駆動回路部とに配置される
    Ｎチャネル型の薄膜トランジスタのソース及びドレイン
    領域となるべき領域に非自己整合プロセスによりＮ型を
    付与する不純物をドーピングする工程と、 前記周辺駆動回路部に配置されるＰチャネル型の薄膜ト
    ランジスタのソース及びドレインとなるべき領域に自己
    整合プロセスによりＰ型を付与する不純物をドーピング
    する工程と、 を有することを特徴とするアクティブマトリクス型表示
    装置の作製方法。
  4. 【請求項４】同一基板上に画素マトリクス部と周辺駆動
    回路部とを配置した構成を有し、 前記画素マトリクス部と周辺駆動回路部とに配置される
    Ｎチャネル型の薄膜トランジスタのソース及びドレイン
    領域となるべき領域に非自己整合プロセスによりＮ型を
    付与する不純物をドーピングする工程と、 前記Ｎチャネル型の薄膜トランジスタのソース及びドレ
    イン領域となるべき領域に隣接した領域に自己整合プロ
    セスによりＮ型を付与する不純物を前記ソース及びドレ
    イン領域となるべき領域よりも低濃度にドーピングする
    工程と、 前記周辺駆動回路部に配置されるＰチャネル型の薄膜ト
    ランジスタのソース及びドレインとなるべき領域に自己
    整合プロセスによりＰ型を付与する不純物をドーピング
    する工程と、 を有することを特徴とするアクティブマトリクス型表示
    装置の作製方法。
  5. 【請求項５】請求項３または請求項４において、 非自己整合プロセスによるＮ型を付与する不純物のドー
    ピング工程後にソース／ドレイン領域及びチャネル領域
    となるべき領域にレーザー光の照射を行うことを特徴と
    するアクティブマトリクス型表示装置の作製方法。
  6. 【請求項６】請求項３または請求項４において、 非自己整合プロセスにおいては、レジストマスクを利用
    して選択的なドーピングが行われることを特徴とするア
    クティブマトリクス型表示装置の作製方法。
  7. 【請求項７】請求項３または請求項４において、 自己整合プロセスにおいては、ゲイト電極部をマスクと
    して利用することにより、選択的なドーピングが行われ
    ることを特徴とするアクティブマトリクス型表示装置の
    作製方法。
  8. 【請求項８】請求項４において、 自己整合プロセスにおいてＮ型を付与する不純物がドー
    ピングされる領域は、ソース領域側に形成される第１の
    領域とドレイン領域側に形成される第２の領域とでな
    り、 画素マトリクス部では前記第１の領域と第２の領域の寸
    法は概略同じであり、 周辺駆動回路部では前記第２の領域の寸法は前記第１の
    領域の寸法より大きいことを特徴とするアクティブマト
    リクス型表示装置の作製方法。
  9. 【請求項９】請求項４において、 自己整合プロセスにおいてＮ型を付与する不純物がドー
    ピングされる領域は、 ソース領域側に形成される第１の領域とドレイン領域側
    に形成される第２の領域とでなり、 画素マトリクス部では前記第１の領域と第２の領域の寸
    法は概略同じであり、 周辺駆動回路部では、前記第１の領域の寸法は、Ｎ型を
    付与する不純物をドーピングする非自己整合プロセスに
    おける位置合わせ精度より大きく、 前記第２の領域の寸法は、前記第１の領域の寸法より大
    きいことを特徴とするアクティブマトリクス型表示装置
    の作製方法。
  10. 【請求項１０】請求項８または請求項９において、 寸法はキャリアの移動経路に沿った方向におけるものと
    して定義されることを特徴とするアクティブマトリクス
    型表示装置の作製方法。
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