KR100317622B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로서 기판과, 상기 기판 상에 다결정실리콘으로 이루어지며 가운데 부분에 채널영역이 형성되고 양측 부분에 소오스 및 드레인영역이 형성되며 상기 채널영역과 소오스 및 드레인영역 사이에 LDD(Lightly Doped Drain) 영역으로 사용되는 저농도영역이 형성된 활성층과, 상기 활성층의 상기 채널영역을 제외한 표면에 형성된 결정화시드층과, 상기 활성층 및 결정화시드층을 덮도록 형성된 게이트절연층과, 상기 게이트절연층 상에 상기 채널영역 및 상기 결정화시드층의 일부분과 대응되게 형성된 게이트전극을 포함한다. 따라서, 활성층이 균일한 크기를 갖는 다결정실리콘으로 형성되므로 균일한 전기적 특성을 가지며, 또한, 소오스 및 드레인영역이 결정화시드층에 의해 제 1 및 제 2 배선 또는 제 1 및 제 2 연결배선과 접촉되지 않으므로 산화가 방지되어 접촉 저항이 증가되는 것을 방지한다. 그리고, 결정화시드층에 의해 활성층이 상부에서 하부로 결정화되므로 표면이 평탄하여 소자 특성이 저하되는 것을 방지할 수 있다.
Description
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로 특히, 활성층을 비정질 실리콘 박막을 결정화하여 형성하는 다결정 실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다.
능동매트릭스(Active Matrix) 방식의 액정표시장치(Liquid Crystal Display :이하, LCD라 칭함)는 화소부의 스위칭(switching) 소자와 구동회로부의 구동소자로 박막트랜지스터(Thin Film Transistor : 이하, TFT라 칭함)가 사용된다. 그러므로, 공정 수를 감소시키기 위해 구동회로부와 화소부의 TFT를 동일한 물질로 동시에 형성하는 것이 요구되고 있다. 화소부의 TFT는 비정질실리콘 또는 다결정실리콘으로 형성하여도 소자 동작에 큰 영향이 없다.
그러나, 구동회로부는 소자가 고속으로 동작하여야 하므로 TFT를 전자이동도가 낮은 비정질 실리콘으로 형성하지 않는다.
따라서, 전자이동도가 높은 다결정실리콘을 저온으로 형성하여 활성층으로 사용하는 기술이 개발되고 있다. 상기에서 다결정실리콘 박막은 비정질실리콘을 증착한 후 열처리하여 결정화시킴으로써 형성될 수 있다. 즉, 비정질실리콘 박막을 350℃ 정도의 저온에서 증착한 후 레이저 등으로 어닐링(annealing)하여 결정화한다.
비정질실리콘의 결정화는 그레인(grain)을 성장시키는 방식으로 진행된다. 즉, 그레인은 성장하다가 인접하는 그레인과 접촉하면 성장을 멈추는데, 이 과정에서 그레인 사이에 그레인 바운더리(grain boundary)가 생성된다.
도 1은 종래의 기술에 따른 박막트랜지스터의 단면도이다.
종래의 기술에 따른 박막트랜지스터는 기판(11) 상에 버퍼층(13)이 형성되며, 이 버퍼층(13) 상에 다결정실리콘으로 이루어진 활성층(15)이 형성된다. 활성층(15) 상의 소정 부분, 즉, 가운데 부분에 게이트절연막(19)과 알루미늄 또는 몰리브덴 등의 도전성 금속으로 이루어진 게이트전극(21)이 적층되어 형성되는 데, 게이트전극(21)은 게이트절연막(19) 양측 끝단이 노출되도록 짧은 길이로 형성된다.
활성층(15)의 게이트전극(21) 양측 부분에 N형 또는 P형의 불순물이 도핑되는 데, 게이트절연막(19)이 형성되지 않은 부분은 고농도로 도핑된 소오스 및 드레인영역(23)(25)이, 게이트절연막(19)과 중첩되는 부분이 저농도로 도핑되어 LDD(Lightly Doped Drain) 영역으로 이용되는 저농도영역(27)이 형성된다. 상기에서 활성층(15)의 게이트전극(21)와 중첩되는 부분은 채널영역이 된다. 상기에서 소오스 및 드레인영역(23)(25)과 저농도영역(27)을 포함하는 활성층(15)은 비정질실리콘을 증착하고 레이저를 조사하여 결정화시킨 다결정실리콘으로 형성된다.
상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘으로 이루어진 제 1 절연층(29)이 형성되며, 이 제 1 절연층(29)에 소오스 및 드레인영역(23)(25)을 노출시키는 제 1 접촉구(31)가 형성된다. 그리고, 제 1 접촉구(31) 내에 알루미늄 등의 금속으로 이루어져 소오스 및 드레인영역(23)(25)과 접촉되어 전기적으로 연결된 소오스 및 드레인전극(33)(34)이 형성된다.
제 1 절연층(29) 상에 소오스 및 드레인전극(33)(34)을 덮도록 산화실리콘 또는 질화실리콘 등의 절연물질로 이루어진 제 2 절연층(35)이 형성되며, 이 제 2 절연층(35)에 드레인전극(34)을 노출시키는 제 2 접촉구(37)가 형성된다. 그리고, 제 2 절연층(35) 상에 제 2 접촉구(37)를 통해 노출된 드레인전극(34)과 접촉되어 전기적으로 연결되는 화소전극(39)이 형성된다. 상기에서 화소전극(39)은 인듐주석산화막(Indium Tin Oxide : 이하, ITO라 칭함) 또는 주석산화막(Tin Oxide : 이하, TO라 칭함) 등의 투명한 전도성물질로 형성된다.
도 2a 내지 도 2e는 종래 기술에 따른 박막트랜지스터 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 유리 등의 투명한 기판(11) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 버퍼층(13)을 형성한다.
버퍼층(13) 상에 비정질 실리콘을 증착한다. 그리고, 비정질실리콘을 레이저를 조사하여 결정화시켜 활성층(15)을 형성한다. 이 때, 버퍼층(13)은 기판(11) 내의 불순물이 활성층(15)으로 침투되는 것을 방지한다. 활성층(15)을 버퍼층(13)의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝한다.
도 2b를 참조하면, 버퍼층(13) 상에 활성층(15)을 덮도록 산화실리콘 또는 질화실리콘 등의 절연물질을 CVD 방법으로 증착하고, 이 절연물질 상에 알루미늄 또는 몰리브덴 등의 도전성 금속을 증착한다.
도전성 금속 상에 포토레지스트(17)를 도포하고 노광 및 현상하여 활성층(15)의 가운데 부분, 즉, 채널영역과 대응하는 부분에만 잔류하도록 패터닝한다. 그리고, 포토레지스트(17)를 마스크로하여 도전성 금속 및 절연물질을 순차적으로 패터닝하여 게이트전극(21) 및 게이트절연막(19)을 형성한다. 상기에서 게이트전극(21) 및 게이트절연막(19)을 형성하는 방법은, 먼저, 포토레지스트(17)를 마스크로하여 도전성 금속을 절연물질이 노출되도록 등방성식각하여 게이트전극(21)을 형성한 후, 다시, 포토레지스트(17)를 마스크로하여 절연물질을 활성층(15)이 노출되도록 이방성 방법으로 식각하여 게이트절연막(19)을 형성한다. 상기에서 게이트전극(21)은 등방성식각하여 형성되므로 포토레지스트(17)의 하부로 언더 컷되어 게이트절연막(19)보다 짧은 길이로 형성된다.
도 2c를 참조하면, 포토레지스트(17)을 제거한다. 그리고, 게이트전극(21)을 마스크로 사용하여 활성층(15)에 인(P) 등의 N형 불순물 또는 붕소(B) 등의 P형 불순물을 높은 도우즈와 낮은 에너지로, 그리고, 낮은 도우즈와 높은 에너지로 각각 이온 주입하여 소오스 및 드레인영역(23)(25)과 저농도영역(27)을 형성된다. 상기에서 소오스 및 드레인영역(23)(25)은 활성층(15)의 게이트절연막(19)이 형성되지 않은 노출된 부분에, 그리고, 저농도영역(27)은 게이트절연막(19)과 중첩되는 부분에 각각 형성된다. 상기에서 활성층(15)의 게이트전극(21) 하부 저농도영역(27) 사이는 채널 영역이 된다.
도 2d를 참조하면, 상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘 등의 절연물질을 CVD 방법으로 증착하여 제 1 절연층(29)을 형성한다. 그리고, 제 1 절연(29)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인영역(23)(25)을 노출시키는 제 1 접촉구(31)를 형성한다.
제 1 절연층(29) 상에 제 1 접촉구(31)를 채워 소오스 및 드레인영역(23)(25)과 접촉되도록 알루미늄 등의 전도성 금속을 증착한다. 그리고, 전도성 금속을 포토리쏘그래피 방법으로 제 1 접촉구(31)를 통해 소오스 및 드레인영역(23)(25)과 접촉되도록 패터닝하여 소오스 및 드레인전극(33)(34)을 형성한다. 이 때, 테이터라인(도시되지 않음)도 소오스전극(33)과 연결되게 형성된다.
도 2e를 참조하면, 제 1 절연층(29) 상에 산화실리콘 또는 질화실리콘 등의 절연물질을 CVD 방법으로 소오스 및 드레인전극(33)(34)을 덮도록 증착하여 제 2절연층(35)을 형성한다. 그리고, 제 2 절연층(35)을 포토리쏘그래피 방법으로 제거하여 드레인전극(34)을 노출시키는 제 2 접촉구(37)를 형성한다.
제 2 절연층(35) 상에 제 2 접촉구(37)를 통해 드레인전극(34)과 접촉되도록 ITO 또는 TO 등의 투명한 전도성물질을 증착하고 패터닝하여 화소전극(39)을 형성한다.
상술한 바와 같이 종래 기술에 따른 박막트랜지스터는 활성층이 비정질실리콘을 증착한 후 레이저로 어닐링하여 다결정실리콘으로 결정화하므로써 형성된다.
그러나, 종래 기술에 따른 박막트랜지스터는 레이저의 밀도가 일정하지 않으므로 레이저의 어닐링에 의해 결정화된 결정의 크기가 균일하지 않아 소자의 전기적 특성이 불균일하게 되는 문제점이 있었다. 또한, 활성층을 다결정실리콘으로 결정화시킬 때 하부에 용융되지 않은 부분을 시드로하여 상부로 결정화가 진행되어 인접하는 그레인과 접촉되면 성장을 멈추는 데 그레인 바운더리 부분이 표면으로 돌출되어 활성층의 표면이 평탄화되지 않아 소자 특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 결정의 크기가 균일한 다결정실리콘으로 형성되어 균일한 전기적 특성을 갖는 박막트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 소오스 및 드레인영역의 소오스 및 드레인전극과 전기적으로 연결될 부분이 산화되는 것을 방지하여 접촉 저항이 증가되는 것을 방지하는 박막트랜지스터를 제공함에 있다.
본 발명의 또 다른 목적은 활성층의 표면을 평탄하게하여 소자 특성이 저하되는 것을 방지할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 소오스 및 드레인영역과 소오스 및 드레인전극을 전기적으로 연결하는 배선들에 의해 소오스 및 드레인영역이 산화되는 것을 방지하여 접촉 저항이 증가되는 것을 방지할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는 기판과, 상기 기판 상에 다결정실리콘으로 이루어지며 가운데 부분에 채널영역이 형성되고 양측 부분에 소오스 및 드레인영역이 형성되며 상기 채널영역과 소오스 및 드레인영역 사이에 LDD(Lightly Doped Drain) 영역으로 사용되는 저농도영역이 형성된 활성층과, 상기 활성층의 상기 채널영역을 제외한 표면에 형성된 결정화시드층과, 상기 활성층 및 결정화시드층을 덮도록 형성된 게이트절연층과, 상기 게이트절연층 상에 상기 채널영역 및 상기 결정화시드층의 일부분과 대응되게 형성된 게이트전극을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판 상에 비정질실리콘을 증착하고 패터닝하여 활성층을 형성하는 공정과, 상기 활성층 상의 가운데 부분에 블록층 형성하고 불순물을 낮은 도우즈로 이온 주입하여 저농도영역을 형성하면서 채널영역을 한정하는 공정과, 상기 저농도영역의 표면을 실리사이드화하여 결정화시드층을 형성하고 상기 블록층을 제거하는 공정과, 상기 기판 상에 상기 활성층 및 결정화시드층을 덮도록 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 채널영역 및 상기 저농도영역의 일부분과 대응하는 부분에 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 저농도영역층에 상기 불순물과 동일한 도전형의 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역을 형성하는 공정과, 상기 활성층에 레이저를 조사하여 상기 주입된 불순물을 활성화하면서 상기 결정화시드층에 의해 상기 활성층을 다결정상태로 결정화하는 공정을 구비한다.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판 상의 소정 부분에 소오스 및 드레인매몰배선을 형성하는 공정과, 상기 기판 상에 상기 소오스 및 드레인매몰배선을 덮도록 버퍼층을 형성하는 공정과, 상기 버퍼층 상에 비정질실리콘을 증착하고 패터닝하여 활성층을 형성하는 공정과, 상기 활성층 상의 가운데 부분에 블록층 형성하고 불순물을 낮은 도우즈로 이온 주입하여 저농도영역을 형성하면서 채널영역을 한정하는 공정과, 상기 저농도영역의 표면을 실리사이드화하여 결정화시드층을 형성하고 상기 블록층을 제거하는 공정과, 상기 기판 상에 상기 활성층 및 결정화시드층을 덮도록 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 채널영역 및 상기 저농도영역의 일부분과 대응하는 부분에 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 저농도영역층에 상기 불순물과 동일한 도전형의 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역을 형성하는 공정과, 상기 활성층에 레이저를 조사하여 상기 주입된 불순물을 활성화하면서 상기 결정화시드층에 의해 상기 활성층을 다결정상태로 결정화하는 공정과, 상기 게이트절연층 상에 상기 게이트전극을 덮는 절연층을 형성하고 상기 소오스 및 드레인영역 상의 상기 결정화시드층을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인매몰배선을 노출시키는 제 2 접촉구를 형성하는 공정과, 상기 제 1 접촉구과 상기 제 2 접촉구를 통해 상기 소오스매몰배선과 상기 소오스영역 상의 결정화시드층과 접촉되는 제 1 연결배선과 상기 드레인매몰배선과 상기 드레인영역 상의 결정화시드층과 접촉되는 제 2 연결배선을 형성하는 공정을 구비한다.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판 상에 비정질실리콘을 증착하고 패터닝하여 활성층을 형성하는 공정과, 상기 활성층 상의 가운데 부분에 블록층 형성하고 불순물을 낮은 도우즈로 이온 주입하여 저농도영역을 형성하면서 채널영역을 한정하는 공정과, 상기 저농도영역의 표면을 실리사이드화하여 결정화시드층을 형성하고 상기 블록층을 제거하는 공정과, 상기 기판 상에 상기 활성층 및 결정화시드층을 덮도록 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 채널영역 및 상기 저농도영역의 일부분과 대응하는 부분에 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 저농도영역층에 상기 불순물과 동일한 도전형의 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역을 형성하는 공정과, 상기 게이트절연층 상에 상기 게이트전극을 덮도록 절연층을 형성하면서 상기 활성층 내에 주입된 불순물을 활성화 및 상기 결정화시드층에 의해 상기 활성층을 다결정 상태로 결정화하는 공정을 구비한다.
도 1은 종래의 기술에 따른 박막트랜지스터의 단면도
도 2a 내지 도 2e는 종래 기술에 따른 박막트랜지스터 제조공정도
도 3는 본 발명의 실시예에 따른 박막트랜지스터의 단면도
도 4는 본 발명의 다른 실시예에 따른 박막트랜지스터의 단면도
도 5a 내지 도 5e는 도 3에 도시된 박막트랜지스터 제조공정도
도 6a 내지 도 6d는 도 4에 도시된 박막트랜지스터 제조공정도
도 7a 내지 도 7b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조공정도.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 실시예 따른 박막트랜지스터의 단면도이다.
본 발명의 실시예에 따른 박막트랜지스터는 기판(111) 상에 버퍼층(113)이 형성된다. 그리고, 버퍼층(113) 상의 소정 부분에 패터닝된 다결정실리콘으로 이루어진 활성층(115)이 형성되며, 활성층(115) 표면의 가운데 부분, 즉, 채널영역을 제외한부분에 결정화시드층(121)이 형성된다. 상기에서 결정화시드층(121)은 활성층(115)의 패터닝된 측면에도 형성된다.
상기에서 결정화시드층(121)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 백금(Pt) 또는 텅스텐(W) 등의 실리사이드화가 가능한 금속이 활성층(115)과 반응하여 형성된 실리사이드로 이루어지며 활성층(115)의 패터닝된 측면에도 형성된다. 상기에서 결정화시드층(121)은 비정질실리콘의 활성층(115)을 금속 유도 측면 결정화(Metal Induced Lateral Crystallization : 이하, MILC라 칭함) 현상에 의해 결정화된 다결정실리콘으로 형성된다. 상기에서 활성층(115)이 결정화시드층(224)에 인해 MILC 현상이 발생되어 비정질실리콘 상태에서 다결정상태로 결정화되므로 결정화된 결정의 크기가 크고 균일하게 되어 소자의 전기적 특성이 균일하여 이동도가 증가된다.
활성층(115)의 결정화시드층(121)이 형성되지 않은 가운데 부분을 제외한 양측에 N형 또는 P형의 불순물이 도핑된다. 상기에서 활성층(115)의 양측 끝단에 N형 또는 P형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(127)(128)이, 상기 가운데 부분과 소오스 및 드레인영역(127)(128) 사이에 N형 또는 P형의 불순물이 저농도로 도핑되어 LDD 영역으로 이용되는 저농도영역(119)이 형성된다. 상기에서 활성층(115)의 불순물이 도핑되지 않은 가운데 부분은 채널영역이 된다.
버퍼층(113) 상에 산화실리콘 또는 질화실리콘으로 이루어진 게이트절연층(123)이 활성층(115) 및 결정화시드층(121)을 덮도록 형성되며, 이 게이트절연층(123) 상의 활성층(115)의 불순물이 도핑되지 않은 가운데 부분과 대응되는 부분에 알루미늄또는 몰리브덴 등의 도전성 금속으로 이루어진 게이트전극(125)이 형성된다.
게이트절연층(123) 상에 산화실리콘 또는 질화실리콘으로 이루어진 제 1 절연층(130)이 게이트전극(125)를 덮도록 형성된다. 게이트절연층(123) 및 제 1 절연층(130)에 소오스 및 드레인영역(127)(128) 상의 결정화시드층(121)을 노출시키는 제 1 접촉구(132)가 형성된다. 그리고, 제 1 접촉구(132) 내에 알루미늄 등의 금속으로 이루어져 결정화시드층(121)과 접촉되어 소오스 및 드레인영역(127)(128)와 전기적으로 연결된 소오스 및 드레인전극(134)(135)이 형성된다.
제 1 절연층(130) 상에 산화실리콘 또는 질화실리콘 등의 절연물질로 이루어진 제 2 절연층(137)이 소오스 및 드레인전극(134)(135)을 덮도록 형성되며, 이 제 2 절연층(137)에 드레인전극(135)을 노출시키는 제 2 접촉구(139)가 형성된다. 그리고, 제 2 절연층(137) 상에 제 2 접촉구(139)를 통해 노출된 드레인전극(134)과 접촉되어 전기적으로 연결되는 화소전극(141)이 형성된다. 상기에서 화소전극(141)은 ITO 또는 TO 등의 투명한 전도성물질로 형성된다.
상술한 본 발명의 일 실시예에 따른 박막트랜지스터는 활성층(115)이 결정화시드층(121)에 인해 MILC 현상이 발생되어 비정질실리콘 상태에서 다결정실리콘 상태로 결정화되므로 결정화된 결정의 크기가 크고 균일하게 되어 소자의 전기적 특성이 균일하여 이동도가 크게 증가된다.
도 4는 본 발명의 다른 실시예에 따른 박막트랜지스터의 단면도이다.
본 발명의 다른 실시예에 따른 박막트랜지스터는 기판(211) 상의 소정 부분에 알루미늄 또는 몰리브덴 등의 금속으로 이루어진 소오스 및 드레인매몰배선(213)(214)이 이격되게 형성된다.
기판(211) 상에 산화실리콘 또는 질화실리콘으로 이루어진 버퍼층(216)이 소오스 및 드레인매몰배선(213)(214)을 덮도록 증착되어 형성된다. 그리고, 버퍼층(216) 상의 소오스 및 드레인매몰배선(213)(214) 사이에 패터닝된 다결정실리콘으로 이루어진 활성층(218)이 형성되며, 활성층(218) 표면의 가운데 부분을 제외한 부분에 결정화시드층(224)이 형성된다. 상기에서 결정화시드층(224)은 활성층(218)의 패터닝된 측면에도 형성된다.
상기에서 결정화시드층(224)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 백금(Pt) 또는 텅스텐(W) 등의 실리사이드화가 가능한 금속이 활성층(218)과 반응하여 형성된 실리사이드로 이루어지며 활성층(218)의 패터닝된 측면에도 형성된다. 상기에서 결정화시드층(224)은 비정질실리콘의 활성층(218)을 MILC 현상에 의해 결정화된 다결정실리콘으로 형성된다. 상기에서 활성층(218)이 결정화시드층(224)에 인해 MILC 현상이 발생되어 비정질실리콘 상태에서 다결정상태로 결정화되므로 결정화된 결정의 크기가 크고 균일하게 되어 소자의 전기적 특성이 균일하여 이동도가 증가된다.
활성층(218)의 결정화시드층(224)이 형성되지 않은 가운데 부분을 제외한 양측에 N형 또는 P형의 불순물이 도핑된다. 상기에서 활성층(218)의 양측 끝단에 N형 또는 P형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(230)(231)이, 상기 가운데 부분과 소오스 및 드레인영역(230)(231) 사이에 N형 또는 P형의 불순물이 저농도로 도핑되어 LDD 영역으로 이용되는 저농도영역(222)이 형성된다. 상기에서활성층(218)의 불순물이 도핑되지 않은 가운데 부분은 채널영역이 된다.
버퍼층(213) 상에 산화실리콘 또는 질화실리콘으로 이루어진 게이트절연층(226)이 활성층(218) 및 결정화시드층(224)을 덮도록 형성되며, 이 게이트절연층(226) 상의 활성층(218)의 불순물이 도핑되지 않은 가운데 부분과 대응되는 부분에 알루미늄 또는 몰리브덴 등의 도전성 금속으로 이루어진 게이트전극(228)이 형성된다.
게이트절연층(226) 상에 산화실리콘 또는 질화실리콘으로 이루어진 절연층(233)이 게이트전극(228)를 덮도록 형성된다. 그리고, 소오스 및 드레인영역(230)(231) 상의 결정화시드층(224)을 노출시키는 제 1 접촉구(235)와, 소오스 및 드레인매몰배선(213)(214)을 노출시키는 제 2 접촉구(237)가 형성된다. 상기에서 제 1 접촉구(235)는 게이트절연층(226) 및 절연층(233)이 식각되어 형성되며, 제 2 접촉구(237)는 버퍼층(216), 게이트절연층(226) 및 절연층(233)이 식각되어 형성된다.
제 1 접촉구(235) 및 제 2 접촉구(237)를 통해 소오스매몰배선(213)과 소오스영역(230)를 전기적으로 연결하는 제 1 연결배선(239)과, 드레인매몰배선(214)과 드레인영역(231)를 전기적으로 연결하는 제 2 연결배선(241)이 형성된다. 상기에서 제 1 및 제 2 연결배선(239)(241)은 ITO 또는 TO 등의 투명한 전도성물질로 형성되는 데, 이 제 1 및 제 2 연결배선(239)(241)이 제 1 접촉구(235)를 통해 소오스 및 드레인영역(230)(231)과 직접 접촉되지 않고 결정화시드층(224)을 사이에 두고 접촉된다. 그러므로, 결정화시드층(224)은 소오스 및 드레인영역(230)(231)이 제 1 및 제 2 연결배선(239)(241)을 이루는 ITO 또는 TO 등에 함유된 산소에 의해 산화되지 않도록하여 접촉 저항이 증가되는 것을방지한다. 제 2 연결배선(241)은 드레인매몰배선(214)을 형성하지 않은 상태에서 드레인영역(231)과 전기적으로 연결된 화소영역(도시되지 않음)으로 연장되어 화소전극으로도 사용된다.
상술한 본 발명의 다른 실시예에 따른 박막트랜지스터는 활성층(218)을 MILC 현상이 발생되어 비정질실리콘 상태에서 다결정실리콘 상태로 결정화시키는 결정화시드층(224)에 의해 제 1 및 제 2 접촉구(235)(237)를 통해 소오스매몰배선(213)과 소오스영역(230), 또한, 드레인매몰배선(214)과 드레인영역(231)을 각각 전기적으로 연결하는 제 1 및 제 2 연결배선(239)(241)이 소오스 및 드레인영역(230)(231)과 직접 접촉되지 않게 한다. 그러므로, 소오스 및 드레인영역(230)(231)이 제 1 및 제 2 연결배선(239)(241)에 의해 산화되지 않도록하여 접촉 저항이 증가되는 것을 방지한다.
도 5a 내지 도 5e는 도 3에 도시된 본 발명의 실시예에 따른 박막트랜지스터의 제조공정도이다.
도 5a를 참조하면, 기판(111) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 버퍼층(113)을 형성한다. 버퍼층(113) 상에 비정질실리콘을 CVD 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 활성층(115)을 형성한다. 상기에서 활성층(115)을 비정질실리콘 상태로 형성하므로 낮은 증착 온도로 형성할 수 있다.
활성층(115) 상의 가운데 부분에 블록층(117)을 형성한다. 상기에서 블록층(117)은 버퍼층(113) 상에 활성층(115)을 덮도록 버퍼층(113)과 식각 선택비가 다른 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착한 후 활성층(115) 상의 가운데 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하므로써 형성된다. 상기에서 버퍼층(113)은 활성층(115)을 형성할 때 기판(111) 내의 불순물이 활성층(115)으로 확산되는 것을 방지한다.
블록층(117)을 마스크로 사용하여 활성층(115)의 노출된 부분에 인(P) 등의 N형 불순물 또는 붕소(B) 등의 P형 불순물을 낮은 도우즈로 이온 주입하여 LDD 영역으로 이용되는 저농도영역(119)을 형성한다. 상기에서 활성층(115)의 블록층(117)에 의해 불순물이 주입되지 않은 가운데 부분은 채널영역이 된다.
도 5b를 참조하면, 활성층(115)의 노출된 표면, 즉, 저농도영역(119)의 표면을 실리사이드화하여 결정화시드층(121)을 형성한다. 상기에서 버퍼층(113) 상에 활성층(115) 및 블록층(117)을 덮도록 티타늄(Ti), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 백금(Pt) 또는 텅스텐(W) 등의 실리사이드가 가능한 금속을 스퍼터링 방법에 의해 30∼100Å 정도의 두께로 증착한다. 이 때, 활성층(115)과 금속이 자발 반응하여 계면이 실리사이드화되어 결정화시드층(121)이 형성된다. 상기에서 버퍼층(113) 및 블록층(117)은 금속과 반응하지 않아 실리사이드가 형성되지 않는다. 그리고, 버퍼층(113) 및 블록층(117)과 활성층(115) 상의 반응하지 않은 금속을 인산(H3PO4), 질산(HNO3), 초산, (NH4)2S2O8또는 인산＋초산＋질산＋물의 혼산 등으로 습식 식각하여 선택적으로 제거한다.
블록층(117)을 불산 또는 인산으로 버퍼층(113)에 대해 선택적으로 습식 식각하여제거한다.
도 5c를 참고하면, 버퍼층(113) 상에 산화실리콘 또는 질화실리콘을 활성층(115) 및 결정화시드층(121)을 덮도록 CVD 방법으로 증착하여 게이트절연층(123)을 형성한다.
게이트절연층(123) 상의 활성층(115)의 불순물이 도핑되지 않은 가운데 부분과 대응되는 부분에 게이트전극(125)을 형성한다. 상기에서 게이트전극(125)은 게이트절연층(123) 상에 알루미늄 또는 몰리브덴 등의 도전성 금속을 CVD 방법 또는 스퍼터링 방법으로 증착한 후 활성층(115)의 불순물이 도핑되지 않은 가운데 부분과 대응되는 부분이 잔류하도록 포토리쏘그래피 방법으로 패터닝하므로써 형성된다. 이 때, 게이트전극(125)을 결정화시드층(121)과 소정 부분 중첩되게 형성한다.
활성층(115)의 게이트전극(125)과 중첩되지 않은 부분에 인(P) 등의 N형 불순물 또는 붕소(B) 등의 P형 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역(127)(128)을 형성한다. 이 때, 저농도영역(119)은 게이트전극(125)과 중첩되는 부분에만 남게 된다.
활성층(115) 내에 주입되어 저농도영역(119)과 소오스 및 드레인영역(127)(128)을 형성하는 불순물을 레이저를 조사하거나 열처리 노(furnace)에서 400∼600℃의 온도로 1∼3 시간 동안 활성화시킨다. 이 때, 비정질실리콘으로 이루어진 활성층(115)은 결정화시드층(121)에 의해 MILC 현상이 발생되어 결정화되므로 다결정실리콘 상태로 변하게 된다. 상기에서 활성층(115)이 결정화시드층(121)으로 인한 MILC 현상에 의해 비정질실리콘 상태에서 다결정실리콘 상태로 결정화되므로 결정화된 결정의 크기가 크고 균일하게 되어 소자의 전기적 특성이 균일하여 이동도가 증가하게 된다. 또한, 활성층(115)이 결정화시드층(121)을 시드로하여 상부에서 하부로 결정화되므로 그레인 바운더리 부분이 표면으로 돌출되지 않아 표면이 평탄하게 되어 소자 특성이 저하되는 것을 방지한다.
도 5d를 참조하면, 게이트절연층(123) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 게이트전극(125)를 덮도록 증착하여 제 1 절연층(130)을 형성한다. 상기에서 제 1 절연층(130)을 400℃ 이상의 온도에서 형성하는 데, 이 온도에 의해 발생되는 열이 활성층(115)의 충분히 결정화되지 않은 부분을 재결정화시켜 소자 특성을 향상시킬 수 있다.
제 1 절연층(130) 및 게이트절연층(123)을 식각하여 소오스 및 드레인영역(127)(128) 상의 결정화시드층(121)을 노출시키는 제 1 접촉구(132)를 형성한다.
제 1 절연층(130) 상에 알루미늄 또는 몰리브덴 등의 금속을 스퍼터링 방법으로 제 1 접촉구(132) 내부를 채워 결정화시드층(121)과 접촉되도록 증착한다. 그리고, 금속을 제 1 접촉구(132) 내부에 잔류되도록 패터닝하여 소오스 및 드레인영역(127)(128)와 전기적으로 연결된 소오스 및 드레인전극(134)(135)을 형성한다.
도 5e를 참조하면, 제 1 절연층(130) 상에 산화실리콘 또는 질화실리콘 등의 절연물질을 CVD 방법으로 소오스 및 드레인전극(134)(135)을 덮도록 증착하여 제 2 절연층(137)을 형성한다. 제 2 절연층(137)을 드레인전극(135)이 노출되도록 식각하여 제 2 접촉구(139)를 형성한다. 그리고, 제 2 절연층(137) 상에 제 2 접촉구(139)를 통해 노출된 드레인전극(134)과 접촉되도록 ITO 또는 TO 등의 투명한 전도성물질을 증착하고 패터닝하여 드레인전극(135)와 전기적으로 연결되는 화소전극(141)을 형성한다.
상술한 바와 같이 본 발명의 실시예에 따른 박막트랜지스터의 제조방법은 비정질실리콘으로 이루어진 활성층(115)을 결정화시드층(121)을 사용하여 MILC 현상을 유발시키는 것에 의해 결정화되어 다결정실리콘 상태로 변하므로 결정의 크기가 균일하게 되어 소자의 전기적 특성이 균일하게 된다. 또한, 활성층(115)이 결정화시드층(121)을 시드로하여 상부에서 하부로 결정화되므로 그레인 바운더리 부분이 표면으로 돌출되지 않아 표면이 평탄하게 되어 소자 특성이 저하되는 것을 방지할 수 있다.
도 6a 내지 도 6d는 도 4에 도시된 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조공정도이다.
도 6a를 참조하면, 기판(211) 상에 알루미늄 또는 몰리브덴 등의 금속을 스퍼터링 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인매몰배선(213)(214)을 형성한다.
도 6b를 참조하면, 기판(211) 상에 산화실리콘 또는 질화실리콘을 소오스 및 드레인매몰배선(213)(214)을 덮도록 CVD 방법으로 증착하여 버퍼층(216)을 형성한다. 그리고, 버퍼층(216) 상에 비정질실리콘을 CVD 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 활성층(218)을 형성한다. 상기에서 활성층(218)을 비정질실리콘 상태로 형성하므로 낮은 증착 온도로 형성할 수 있다.
활성층(218) 상의 가운데 부분에 버퍼층(216)과 식각 선택비가 다른 질화실리콘 또는 산화실리콘으로 블록층(220)을 형성한다. 상기에서 블록층(220)은 버퍼층(216) 상에 활성층(218)을 덮도록 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착한 후 활성층(218) 상의 가운데 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하므로써 형성된다. 상기에서 버퍼층(216)은 활성층(218)을 형성할 때 기판(211) 내의 불순물이 활성층(218)으로 확산되는 것을 방지한다.
블록층(220)을 마스크로 사용하여 활성층(218)의 노출된 부분에 인(P) 등의 N형 불순물 또는 붕소(B) 등의 P형 불순물을 낮은 도우즈로 이온 주입하여 LDD 영역으로 이용되는 저농도영역(222)을 형성한다. 상기에서 활성층(218)의 블록층(220)에 의해 불순물이 주입되지 않은 가운데 부분은 채널영역이 된다.
도 6c를 참조하면, 활성층(218)의 노출된 표면, 즉, 저농도영역(222)의 표면을 실리사이드화하여 결정화시드층(224)을 형성한다. 상기에서 버퍼층(216) 상에 활성층(218) 및 블록층(220)을 덮도록 티타늄(Ti), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 백금(Pt) 또는 텅스텐(W) 등의 실리사이드가 가능한 금속을 스퍼터링 방법에 의해 30∼100Å 정도의 두께로 증착한다. 이 때, 활성층(218)과 금속이 자발 반응하여 계면이 실리사이드화되어 결정화시드층(224)이 형성된다. 상기에서 버퍼층(216) 및 블록층(220)은 금속과 반응하지 않아 실리사이드가 형성되지 않는다. 그리고, 버퍼층(216) 및 블록층(220)과 활성층(218) 상의 반응하지 않은 금속을 인산(H3PO4), 질산(HNO3), 초산,(NH4)2S2O8또는 인산＋초산＋질산＋물의 혼산 등으로 습식 식각하여 선택적으로 제거한다.
블록층(220)을 불산 또는 인산으로 버퍼층(216)에 대해 선택적으로 습식 식각하여 제거한다.
도 6d를 참고하면, 버퍼층(216) 상에 산화실리콘 또는 질화실리콘을 활성층(218) 및 결정화시드층(224)을 덮도록 CVD 방법으로 증착하여 게이트절연층(226)을 형성한다.
게이트절연층(226) 상에 알루미늄 또는 몰리브덴 등의 도전성 금속을 CVD 방법 또는 스퍼터링 방법으로 증착한다. 그리고, 금속을 활성층(218)의 불순물이 도핑되지 않은 가운데 부분과 대응되는 부분이 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트전극(228)을 형성한다. 이 때, 게이트전극(228)을 결정화시드층(224)과 소정 부분 중첩되게 형성한다.
활성층(218)의 게이트전극(228)과 중첩되지 않은 부분에 인(P) 등의 N형 불순물 또는 붕소(B) 등의 P형 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역(230)(231)을 형성한다. 이 때, 저농도영역(222)은 게이트전극(228)과 중첩되는 부분에만 남게 된다.
활성층(218) 내에 주입되어 저농도영역(119)과 소오스 및 드레인영역(127)(128)을 형성하는 불순물을 레이저를 조사하여 400∼600℃의 온도에서 1∼3 시간 동안 활성화는 시킨다. 이 때, 비정질실리콘으로 이루어진 활성층(218)은 결정화시드층(224)에 의해 MILC 현상이 발생되어 결정화되므로 다결정실리콘 상태로 변하게 된다. 상기에서 활성층(218)이 결정화시드층(224)을 시드로하여 MILC 현상에 의해 비정질실리콘 상태에서 다결정실리콘 상태로 결정화되므로 결정화된 결정의 크기가 균일하게 되어 소자의 전기적 특성이 균일하게 되며, 또한, 결정화가 상부에서 하부로 이루어지므로 그레인 바운더리 부분이 표면으로 돌출되지 않게되어 표면이 평탄하게 되어 소자 특성이 저하되는 것을 방지한다.
도 6e를 참조하면, 게이트절연층(216) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 게이트전극(228)를 덮도록 증착하여 절연층(233)을 형성한다. 상기에서 절연층(233)을 400℃ 이상의 온도에서 형성하는 데, 이 온도에 의해 발생되는 열이 활성층(218)의 충분히 결정화되지 않은 부분을 재결정화시켜 소자 특성을 향상시킬 수 있다.
소오스 및 드레인영역(230)(231) 상의 결정화시드층(224)을 노출시키는 제 1 접촉구(235)와, 소오스 및 드레인매몰배선(213)(214)을 노출시키는 제 2 접촉구(237)를 동시에 형성한다. 상기에서 제 1 접촉구(235)를 게이트절연층(226) 및 절연층(233)을 식각하여 형성하며, 제 2 접촉구(237)를 버퍼층(216), 게이트절연층(226) 및 절연층(233)을 식각하여 형성한다.
절연층(233) 상에 제 1 접촉구(235)를 통해 소오스 및 드레인영역(230)(231) 상의 결정화시드층(224)와 접촉되고 제 2 접촉구(237)를 통해 소오스 및 드레인매몰배선(213)(214)과 전기적으로 연결되도록 ITO 또는 TO 등의 투명한 전도성물질을 스퍼터링 방법으로 증착한다. 그리고, 투명한 전도성물질을 포토리쏘그래피 방법으로 패터닝하여 소오스매몰배선(213)과 소오스영역(230)을 전기적으로 연결하는 제 1 연결배선(239)과, 드레인매몰배선(214)과 드레인영역(231)를 전기적으로 연결하는 제 2 연결배선(241)을 형성한다. 상기에서 제 2 연결배선(241)은 드레인매몰배선(214)을 형성하지 않은 상태에서 드레인영역(231)과 전기적으로 연결된 화소영역(도시되지 않음)으로 연장되어 화소전극으로도 사용된다.
상기에서 제 1 및 제 2 연결배선(239)(241)이 제 1 접촉구(235)를 통해 소오스 및 드레인영역(230)(231)과 직접 접촉되지 않고 결정화시드층(224)을 사이에 두고 접촉되므로 소오스 및 드레인영역(230)(231)이 제 1 및 제 2 연결배선(239)(241)을 이루는 ITO 또는 TO 등에 함유된 산소에 의해 산화되는 것을 방지한다. 그러므로, 소오스 및 드레인영역(230)(231)의 접촉 저항이 증가되는 것을 방지한다.
상술한 바와 같이 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법은 비정질실리콘으로 이루어진 활성층(218)을 결정화시드층(224)을 사용하여 MILC 현상에 의해 결정화되어 다결정실리콘 상태로 변하므로 결정의 크기가 균일하고, 또한, 활성층(218)이 상부에서 하부로 결정화되므로 그레인 바운더리 부분이 표면으로 돌출되지 않아 표면이 평탄하게 될 뿐만 아니라, 결정화시드층(224)이 ITO 또는 TO 등으로 이루어진 제 1 및 제 2 연결배선(239)(241)이 소오스 및 드레인영역(230)(231)과 접촉되지 않도록 하므로 소오스 및 드레인영역(230)(231)의 산화에 의한 접촉 저항이 증가를 방지한다.
도 7a 내지 도 7b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조공정도이다.
도 7a를 참조하면, 도 7a 및 도 7b의 공정을 완료한 후 버퍼층(113) 상에 산화실리콘 또는 질화실리콘을 활성층(115) 및 결정화시드층(121)을 덮도록 CVD 방법으로 증착하여 게이트절연층(123)을 형성한다.
게이트절연층(123) 상에 알루미늄 또는 몰리브덴 등의 도전성 금속을 CVD 방법 또는 스퍼터링 방법으로 증착한 후 활성층(115)의 불순물이 도핑되지 않은 가운데 부분과 대응되는 부분에 결정화시드층(121)의 소정 부분과 중첩되게 포토리쏘그래피 방법으로 패터닝하여 게이트전극(125)을 형성한다.
활성층(115)의 게이트전극(125)과 중첩되지 않은 부분에 인(P) 등의 N형 불순물 또는 붕소(B) 등의 P형 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역(127)(128)을 형성한다. 이 때, 저농도영역(119)은 게이트전극(125)과 중첩되는 부분에만 남게 된다.
도 7b를 참조하면, 게이트절연층(123) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 게이트전극(125)를 덮도록 증착하여 제 1 절연층(130)을 형성한다. 상기에서 제 1 절연층(130)을 400℃ 이상의 온도에서 형성하여 활성층(115) 내에 주입되어 저농도영역(119)과 소오스 및 드레인영역(127)(128)을 형성하는 불순물을 활성화 시킨다. 이 때, 결정화시드층(121)에 의해 비정질실리콘으로 이루어진 활성층(115)은 MILC 현상에 의해 결정화되어 다결정실리콘 상태로 변하게 된다. 상기에서 활성층(115)이 MILC 현상에 의해 비정질실리콘 상태에서 다결정실리콘 상태로 결정화되므로 결정화된 결정의 크기가 크고 균일하게 되어 소자의 전기적 특성이 균일하여 이동도가 증가하게 된다. 또한, 활성층(115)이 결정화시드층(121)을 시드로하여 상부에서 하부로 결정화되므로 그레인 바운더리 부분이 표면으로 돌출되지 않아 표면이 평탄하게 되어 소자 특성이 저하되는 것을 방지한다.
제 1 절연층(130) 및 게이트절연층(123)을 식각하여 소오스 및 드레인영역(127)(128) 상의 결정화시드층(121)을 노출시키는 제 1 접촉구(132)를 형성한다.
제 1 절연층(130) 상에 알루미늄 또는 몰리브덴 등의 금속을 스퍼터링 방법으로 제 1 접촉구(132) 내부를 채워 결정화시드층(121)과 접촉되도록 증착한다. 그리고, 금속을 제 1 접촉구(132) 내부에 잔류되도록 패터닝하여 소오스 및 드레인영역(127)(128)와 전기적으로 연결된 소오스 및 드레인전극(134)(135)을 형성한다.
그리고, 이 후의 공정을 진행하여 화소전극을 형성한다.
상술한 바와 같이 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법은 비정질실리콘으로 이루어진 활성층(115)을 레이저를 조사하지 않고 제 1 절연층(130)을 형성할 때 열에 의해 MILC 현상을 발생시켜 결정화되어 다결정실리콘 상태로 변하게 하므로 공정이 간소화된다.
따라서, 본 발명은 활성층이 균일한 크기를 갖는 다결정실리콘으로 형성되므로 균일한 전기적 특성을 가지며, 소오스 및 드레인영역이 결정화시드층에 의해 제 1 및 제 2 배선, 또는, 제 1 및 제 2 연결배선과 접촉되지 않으므로 산화가 방지되어 접촉 저항이 증가되는 것을 방지한다. 또한, 결정화시드층에 의해 활성층이 상부에서 하부로 결정화되므로 표면이 평탄하여 소자 특성이 저하되는 것을 방지할 수 있는잇점이 있다. 그리고, 실리사이드시드층과 게이트금속이 겹치는 부분은 게이트금속을 증착한 후 400℃ 이상으로 보호막을 증착하는 공정에서 미활성화 또는 미결정화된 부분을 추가로 활성화 또는 결정화하는 효과가 있다.
Claims (20)
- 기판과,상기 기판 상에 다결정실리콘으로 이루어지며 가운데 부분에 채널영역이 형성되고 양측 부분에 소오스 및 드레인영역이 형성되며 상기 채널영역과 소오스 및 드레인영역 사이에 LDD(Lightly Doped Drain) 영역으로 사용되는 저농도영역이 형성된 활성층과,상기 활성층의 상기 채널영역을 제외한 표면에 형성된 결정화시드층과,상기 활성층 및 결정화시드층을 덮도록 형성된 게이트절연층과,상기 게이트절연층 상에 상기 채널영역 및 상기 결정화시드층의 일부분과 대응되게 형성된 게이트전극을 포함하는 박막트랜지스터.
- 청구항 1에 있어서 상기 활성층이 상기 결정화시드층에 의해 금속 유도 측면 결정화(Metal Induced Lateral Crystallization) 현상에 의해 결정화된 박막트랜지스터.
- 청구항 1에 있어서 상기 결정화시드층은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 백금(Pt) 또는 텅스텐(W)의 실리사이드로 형성된 박막트랜지스터.
- 청구항 1에 있어서,상기 게이트절연층 상에 상기 게이트전극을 덮도록 형성된 제 1 절연층과,상기 소오스 및 드레인영역 상의 상기 결정화시드층을 노출시키도록 형성된 제 1 접촉구와,상기 제 1 접촉구 내에 상기 결정화시드층과 접촉되게 형성된 소오스 및 드레인전극과,상기 제 1 절연층 상에 상기 소오스 및 드레인전극을 덮도록 형성된 제 2 절연층과,상기 드레인전극을 노출시키도록 형성된 제 2 접촉구와,상기 제 2 절연층 상에 상기 제 2 접촉구를 통해 노출된 상기 드레인전극과 접촉되게 형성되는 화소전극을 더 포함하는 박막트랜지스터.
- 청구항 1에 있어서 상기 기판 상에 상기 활성영역과 전기적으로 이격되게 형성된 소오스 및 드레인매몰배선을 더 포함하는 박막트랜지스터.
- 청구항 6에 있어서 상기 소오스 및 드레인매몰배선과 상기 결정화시드층을 전기적으로 연결하는 제 1 및 제 2 연결배선을 더 포함하는 박막트랜지스터.
- 청구항 7에 있어서 상기 제 1 및 제 2 연결배선이 인듐주석산화막(Indium TinOxide) 또는 주석산화막(Tin Oxide)의 투명한 전도성물질로 형성된 박막트랜지스터.
- 기판 상에 비정질실리콘을 증착하고 패터닝하여 활성층을 형성하는 공정과,상기 활성층 상의 가운데 부분에 블록층 형성하고 불순물을 낮은 도우즈로 이온 주입하여 저농도영역을 형성하면서 채널영역을 한정하는 공정과,상기 저농도영역의 표면을 실리사이드화하여 결정화시드층을 형성하고 상기 블록층을 제거하는 공정과,상기 기판 상에 상기 활성층 및 결정화시드층을 덮도록 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 채널영역 및 상기 저농도영역의 일부분과 대응하는 부분에 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로 사용하여 상기 저농도영역층에 상기 불순물과 동일한 도전형의 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역을 형성하는 공정과,상기 활성층에 레이저를 조사하여 상기 주입된 불순물을 활성화하면서 상기 결정화시드층에 의해 상기 활성층을 다결정상태로 결정화하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 9에 있어서 상기 기판 상에 산화실리콘 또는 질화실리콘의 절연물질로 버퍼층을 형성하는 공정을 더 구비하는 박막트랜지스터의 제조방법.
- 청구항 9 또는 청구항 10에 있어서 상기 블록층을 상기 버퍼층과 식각 선택비가 다른 질화실리콘 또는 산화실리콘으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 9에 있어서 상기 결정화시드층을 상기 버퍼층 상에 상기 활성층 및 블록층을 덮도록 티타늄(Ti), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 백금(Pt) 또는 텅스텐(W)의 고융점 금속을 증착하여 상기 활성층과 증착된 금속이 자발 반응에 의해 계면에 실리사이드화되므로써 형성하는 박막트랜지스터의 제조방법.
- 청구항 9에 있어서 상기 활성층 내의 불순물의 활성화 및 활성층의 결정화를 400∼600℃의 온도에서 1∼3 시간 동안 진행하는 박막트랜지스터의 제조방법.
- 청구항 9에 있어서 상기 게이트절연층 상에 상기 게이트전극을 덮도록 제 1 절연층을 형성하는 공정과,상기 소오스 및 드레인영역 상의 상기 결정화시드층을 노출시키는 제 1 접촉구를 형성하는 공정과,상기 제 1 접촉구 내에 상기 결정화시드층과 접촉되게 소오스 및 드레인전극을 형성하는 공정과,상기 제 1 절연층 상에 상기 소오스 및 드레인전극을 덮도록 제 2 절연층을 형성하는 공정과,상기 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과,상기 제 2 절연층 상에 상기 제 2 접촉구를 통해 상기 드레인전극과 접촉되게 화소전극을 형성하는 공정을 더 구비하는 박막트랜지스터의 제조방법.
- 기판 상의 소정 부분에 소오스 및 드레인매몰배선을 형성하는 공정과,상기 기판 상에 상기 소오스 및 드레인매몰배선을 덮도록 버퍼층을 형성하는 공정과,상기 버퍼층 상에 비정질실리콘을 증착하고 패터닝하여 활성층을 형성하는 공정과,상기 활성층 상의 가운데 부분에 블록층 형성하고 불순물을 낮은 도우즈로 이온 주입하여 저농도영역을 형성하면서 채널영역을 한정하는 공정과,상기 저농도영역의 표면을 실리사이드화하여 결정화시드층을 형성하고 상기 블록층을 제거하는 공정과,상기 기판 상에 상기 활성층 및 결정화시드층을 덮도록 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 채널영역 및 상기 저농도영역의 일부분과 대응하는 부분에 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로 사용하여 상기 저농도영역층에 상기 불순물과 동일한 도전형의 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역을 형성하는 공정과,상기 활성층에 레이저를 조사하여 상기 주입된 불순물을 활성화하면서 상기 결정화시드층에 의해 상기 활성층을 다결정상태로 결정화하는 공정과,상기 게이트절연층 상에 상기 게이트전극을 덮는 절연층을 형성하고 상기 소오스 및 드레인영역 상의 상기 결정화시드층을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인매몰배선을 노출시키는 제 2 접촉구를 형성하는 공정과,상기 제 1 접촉구과 상기 제 2 접촉구를 통해 상기 소오스매몰배선과 상기 소오스영역 상의 결정화시드층과 접촉되는 제 1 연결배선과 상기 드레인매몰배선과 상기 드레인영역 상의 결정화시드층과 접촉되는 제 2 연결배선을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 15에 있어서 상기 블록층을 상기 버퍼층과 식각 선택비가 다른 물질로 형성하는 박막트랜지스터의 제조방법.
- 청구항 15에 있어서 상기 결정화시드층을 상기 버퍼층 상에 상기 활성층 및 블록층을 덮도록 티타늄(Ti), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 백금(Pt) 또는 텅스텐(W)의 고융점 금속을 증착하여 상기 활성층과 증착된 금속이 자발 반응에 의해 계면에 실리사이드화되므로써 형성하는 박막트랜지스터의 제조방법.
- 청구항 15에 있어서 상기 활성층 내의 불순물의 활성화 및 활성층의 결정화를 400∼600℃의 온도에서 1∼3 시간 동안 진행하는 박막트랜지스터의 제조방법.
- 청구항 15에 있어서 상기 제 1 및 제 2 배선을 인듐주석산화막(Indium Tin Oxide) 또는 주석산화막(Tin Oxide)의 투명한 전도성물질로 동시에 형성하는 박막트랜지스터의 제조방법.
- 기판 상에 비정질실리콘을 증착하고 패터닝하여 활성층을 형성하는 공정과,상기 활성층 상의 가운데 부분에 블록층 형성하고 불순물을 낮은 도우즈로 이온 주입하여 저농도영역을 형성하면서 채널영역을 한정하는 공정과,상기 저농도영역의 표면을 실리사이드화하여 결정화시드층을 형성하고 상기 블록층을 제거하는 공정과,상기 기판 상에 상기 활성층 및 결정화시드층을 덮도록 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 채널영역 및 상기 저농도영역의 일부분과 대응하는 부분에 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로 사용하여 상기 저농도영역층에 상기 불순물과 동일한 도전형의 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역을 형성하는 공정과,상기 게이트절연층 상에 상기 게이트전극을 덮도록 절연층을 형성하면서 상기 활성층 내에 주입된 불순물을 활성화 및 상기 결정화시드층에 의해 상기 활성층을 다결정 상태로 결정화하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 20에 있어서 상기 절연층을 400℃ 이상의 온도로 형성하는 박막트랜지스터의 제조방법.
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