KR20020080864A - 박막트랜지스터 액정표시장치의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 액정표시장치의 제조방법에 관한 것으로, 투명성 절연물로 이루어진 기판을 제공하는 단계와, 전기도전체로 이루어진 게이트를 형성하는 단계와, 실리콘계열 물질로 이루어진 게이트 절연막을 형성하는 단계와, 비정질 실리콘으로 이루어진 채널층 및 도핑된 비정질 실리콘으로 이루어진 오믹층을 형성하는 단계와, 금속유도 측면결정화가 가능한 금속을 포함한 금속복합층 또는 금속단일층으로 이루어진 소오스/드레인 전극을 형성하고 후속 열처리 하는 단계와, 실리콘계열 물질로 이루어진 패시베이션막을 형성하고 그 소정부분에 비아홀을 형성하는 단계와, 전도체로 이루어지고 상기 비아홀을 통하여 드레인 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 구성되며, 높은 전계효과 이동도와 고속 응답특성, 우수한 공정 마진을 가지며, 저온 공정의 폴리실리콘 박막트랜지스터 액정표시장치를 제조할 수 있게 된다.
Description
본 발명은 박막트랜지스터 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는 높은 전계효과 이동도와 고속 응답특성을 지니며, 저온 공정의 폴리실리콘 박막트랜지스터 액정표시장치의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터와 같은 스위칭소자는 신호를 전달할 수 있는 반도체층을 활성층으로 사용하며, 이러한 활성층에 이용되는 물질은 비정질 실리콘 또는 결정질 폴리실리콘을 주로 사용한다.
상기 비정질 실리콘을 이용한 박막트랜지스터는 비교적 저온(최대 약 섭씨 350도 정도)에서 제조할 수 있는 반면에 낮은 전자이동도(1㎝/Vsec)와 고속 구동회로소자와 연동하여 동작하기엔 속도가 매우 낮은 단점이 있다.
그러나, 결정질 폴리실리콘을 이용한 박막트랜지스터는 새로운 처리단계가 필요하지만 비정질 실리콘의 예보다 빠른 응답속도를 갖고 있기 때문에 스위칭소자로 적당하다.
이러한 폴리실리콘을 결정화하는 방법은 고상결정화방법(SPC; Solid PhaseCrystalization), 엑시머 레이저 어닐링(ELA; Eximer Laser Annealing), 금속유도결정화(MIC; Metal Induced Crystalization)등이 있다.
도 1a 내지 1b는 종래 폴리실리콘 결정화방법의 하나인 고상결정화 방법으로 비정질 실리콘을 결정질인 폴리실리콘으로 형상하는 개략적인 공정을 나타내는 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(100)을 준비한 후 그 상부에 비정질 실리콘을 증착하여 비정질 실리콘층(102)을 형성한다. 그 다음, 도 1b에 도시된 바와 같이, 상기 비정질 실리콘층(102)이 형성된 기판(100)을 섭씨 약 550도 이상의 온도에서 20시간 이상 열처리를 하면 다결정인 폴리실리콘층(104)이 형성된다.
도 2a 내지 2b는 종래 폴리실리콘 결정화방법의 하나인 엑시머 레이저 어닐링 방법으로 비정질 실리콘을 결정질인 폴리실리콘으로 형상하는 개략적인 공정을 나타내는 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(200)을 준비하고, 그 상부에 비정질 실리콘을 증착하여 비정질 실리콘층(202)을 형성한 후, 상기 비정질 실리콘층(202) 전면상에 엑시머 레이저(204)를 조사한다. 그 결과, 도 2b에 도시된 바와 같이, 상기 기판(200)상에 결정질인 폴리실리콘(206)이 형성된다.
도 3a 내지 3b는 종래 폴리실리콘 결정화방법의 하나인 금속유도 결정화 방법으로 비정질 실리콘을 결정질인 폴리실리콘으로 형상하는 개략적인 공정을 나타내는 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 기판(300)상에 비정질 실리콘층(302)을 형성한 후, 박막트랜지스터 채널영역을 한정하고 상기 비정질 실리콘층(302)상에 보호막(304)을 형성한다. 다음으로, 상기 보호막(304)이 형성된 비정질 실리콘층(302)상에 소정의 금속, 예를 들어 니켈(Ni) 또는 팔라듐(Pd)등으로 이루어진 금속막(306)을 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 기판(300)을 섭씨 약 500도 온도에서 10시간 정도 열처리(채널폭이 약 30㎛인 경우)를 하면 금속막(306)이 형성된 그 하부의 비정질 실리콘층은 물론 상기 금속막(306)이 형성되지 않은 보호막(304)하의 비정질 실리콘층(302)도 양 측면으로부터 그 안쪽으로 결정화되어 나아가 결정질인 폴리실리콘층(303)을 형성한다.
그러나, 상기한 바와 같은 고상결정화 방법은 고온 및 장시간의 열처리 공정이 필요하므로 양산능력 및 대면적에 대응하지 못할 뿐 아니라 고온 열처리로 인해 코닝글래스(corning glass)와 같은 고가의 고융점 글래스 기판이 필요하므로 제조단가가 높다는 문제점이 있다.
그리고, 엑시머 레이저 어닐링 방법은 고가의 장비와 레이저 빔 사이즈의 한계로 인해 대면적 대응이 어렵다는 문제점이 있다.
또한, 금속유도 결정화 방법은 박막트랜지스터내 불순물의 존재로 인하여 누설전류(leakage current)의 발생등 전기적 특성 문제와 장시간의 공정시간이 필요하므로 제조수율이 감소되는 문제점이 있다.
이에 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 금속유도 결정화방법에 의한 비정질 실리콘의 결정화 특성을 박막트랜지스터의 소오스/드레인 전극 형성 공정에 적용하여 폴리실리콘 박막트랜지스터 액정표시장치의 제조방법을 제공함에 있다
도 1a 및 1b는 종래 고상결정화 방법에 따른 폴리실리콘 결정화를 도시한 공정 단면도.
도 2a 및 2b는 종래 엑시머 레이저 어닐링 방법에 따른 폴리실리콘 결정화를 도시한 공정 단면도.
도 3a 및 3b는 종래 금속유도 결정화 방법에 따른 폴리실리콘 결정화를 도시한 공정 단면도.
도 4a 내지 4e는 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명에 따른 금속유도 결정화 및 금속유도 측면결정화의 도식적 표현을 나타내는 단면도.
도 6은 본 발명에 따른 박막트랜지스터 액정표시장치의 비아홀을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
400; 기판402; 게이트
404; 게이트 절연막406; 채널층
407; 오믹층408; 활성층
410; 데이타 라인410a; 소오스 전극
410b; 드레인 전극412; 패시베이션막
414; 화소전극
상기한 본 발명의 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법은, 투명성 절연물로 이루어진 기판을 제공하는 단계와, 전기도전체로 이루어진 게이트를 형성하는 단계와, 실리콘계열 물질로 이루어진 게이트 절연막을 형성하는 단계와, 비정질 실리콘으로 이루어진 채널층 및 도핑된 비정질 실리콘으로 이루어진 오믹층을 형성하는 단계와, 금속유도 측면결정화가 가능한 금속을 포함한 금속복합층 또는 금속단일층으로 이루어진 소오스/드레인 전극을 형성하고 후속 열처리 하는 단계와, 실리콘계열 물질로 이루어진 패시베이션막을 형성하고 그 소정부분에 비아홀을 형성하는 단계와, 전도체로 이루어지고 상기 비아홀을 통하여 드레인 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
이하 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 4a는 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하여, 먼저 기판(400)상에 전기전도도가 우수한 게이트 전극용금속을 증착한 후 마스크 공정으로 이를 패터닝하여 게이트 전극(402)을 형성한다.
도 4b를 참조하여, 상기 게이트 전극(400)이 형성된 기판(400)전면상에 게이트 절연막(404), 예를 들어, 실리콘질화막(SiNx)을 증착한다. 계속하여, 상기 게이트 절연막(404) 전면상에 채널층 형성용 비정질 실리콘층과 오믹층 형성용 도핑된 비정질 실리콘층을 순차로 증착하고 난 후, 마스크 공정으로 상기 비정질 실리콘층과 도핑된 비정질 실리콘층을 원하는 형태로 패터닝하여 채널층(406) 및 오믹층(407), 즉 활성층(408)을 형성한다.
도 4c를 참조하여, 상기 활성층(408)이 형성된 기판(400)상의 결과물 전면상에 금속유도 측면결정화가 가능한 금속을 포함한 금속복합층을 증착한 후, 이를 마스크 공정으로 패터닝하여 소오스 전극(410a)과 드레인 전극(410b)을 포함한 데이타 라인(410)을 형성한다.
여기서, 상기 금속유도 측면결정화가 가능한 금속으로는 니켈(Ni), 팔라듐(Pd), 구리(Cu), 은(Ag), 금(Au), 코발트(Co), 이리듐(Ir), 철(Fe), 크롬(Cr), 알루미늄(Al), 탄탈륨(Ta), 루테늄(Ru)에서 선택된다.
한편, 활성층의 주요 구성재질인 실리콘과 결정격자상수가 비슷하고 이동도가 빠른 금속, 예를 들면, 실리콘과 결정격자 차이가 5% 미만인 니켈(Ni)을 사용하는 것이 바람직하다. 한편, 실리콘이 아닌 다른 물질이 상기 활성층(408)의 재질로 적용된다면, 상기 금속유도 결정화가 가능한 금속도 이에 따라 달라지게 될 것이다.
한편, 상기 금속복합층의 구성은, 예를 들어 상중하 3개층으로 구성할 때,상하 2개층은 상기한 니켈(Ni), 팔라듐(Pd), 구리(Cu)등으로 구성하고 중층은 알루미늄 또는 알루미늄네오디뮴합금과 같은 전기전도도가 우수한 금속으로 구성한다.
그 다음, 상기 데이타 라인(410), 즉, 소오스 전극(410a)과 드레인 전극(410b)을 형성한 후에는 후속 열처리 공정을 행하는 데, 열처리 공정 온도를 상승시키면 열처리 공정 시간이 단축되기는 하나 기판의 내열성 문제가 도출되고, 열처리 공정 온도가 너무 낮으면 열처리 공정 시간이 장기가 되므로 적당한 열처리 공정 온도로는 섭씨 약 300 내지 700도, 바람직하게는 섭씨 약 500 내지 600도가 최적이다.
만일, 열처리 공정 온도가 섭씨 약 500도 정도이면 열처리 공정 시간은 약 10시간 정도(채널폭이 약 30㎛인 경우) 소요되지만, 열처리 공정 온도를 섭씨 약 600도 정도로 하면 열처리 공정 시간은 약 1시간 정도만 소요되어 공정시간이 단축된다.
한편, 상기 후속 열처리 공정은 여기에서와 같이 소오스 전극(410a)과 드레인 전극(410b)을 형성한 후에 진행시킬 수 있고, 이와 달리 박막트랜지스터가 완성된 후에 진행시킬 수도 있다.
도 4d를 참조하여, 상기 데이타 라인(410)이 형성된 기판(400)상의 결과물 전면상에 실리콘계열 물질, 예를 들어, 실리콘 질화물(SiNx)로 패시베이션막(412)을 형성한다. 그 다음, 상기 드레인 전극(410b) 일부분과 후속 공정에 의해 형성될 화소전극이 콘택할 수 있도록 상기 패시베이션막(412)의 일부분을 건식식각하여 비아홀(h)을 형성하는데, 상기 비아홀(h)형성시 사용되는 건식식각용 가스는 플루오르(F)계열의 가스를 사용하는 것이 바람직하다.
도 4e를 참조하여, 상기 드레인 전극(410b)의 일부분과 비아홀(h)을 통하여 콘태할 수 있도록 상기 패시베이션막(412)이 형성된 기판(400)상에 화소전극(414)을 마스크 공정으로 형성하여 박막트랜지스터를 완성한다. 이때, 상기 화소전극(414)으로는 전도체, 예를 들어, ITO와 같은 투명전도체로 구성하는 것이 투과율을 상승시키는데 바람직하다.
이하, 금속유도 측면결정화 방법으로 상기 활성층(408)이 비정질 구조에서 결정질 구조로 변화하는 것에 대하여 설명한다.
도 5는 편의상 박막트랜지스터의 일부만을 간략히 도시한 것으로, 게이트 절연막(404)상에 활성층(408)이 있고, 그 양 측면상부에 각각 소오스 전극(410a)과 드레인 전극(410b)이 형성되어 있다.
여기서, 상기 활성층(408)은 비정질 실리콘으로 구성되어 있음은 이미 상술한 바와 같다. 그리고, 이미 상술한 바와 같이, 상기 상중하 3개층의 소오스 전극(410a) 및 드레인 전극(410b)은 금속유도 측면결정화가 가능한 금속이 상하층을 형성하고 있으며, 전기전도도가 우수한 금속이 중층을 형성하고 있다.
이때, 편의상 상기 소오스 전극(410a) 및 드레인 전극(410b)의 상하층은 니켈(Ni)로 구성되어 있고, 중층은 알루미늄(Al)으로 구성되어 있다고 가정한다. 니켈 및 알루미늄외에 이와 동일 유사한 특성을 갖는 물질도 적용가능한 것은 물론이다.
상기 후속 열처리 공정에 의해 상기 소오스 전극(410a) 및 데이타전극(410b)의 3개층중 하층을 형성하는 니켈과 상기 활성층(408)을 구성하는 비정질 실리콘이 접촉할 경우, 상기 니켈과 비정질 실리콘의 계면(interface)에서 결정질 니켈실리사이드(crystalline Ni silicide)가 생성되는데, 상기 니켈 실리사이드가 비정질 실리콘층내로 확산하므로써 비정질 실리콘은 빠른 속도로 결정화되어 나간다.
즉, 상기 활성층(408)의 양 측면상의 니켈과 비정질 실리콘이 직접 접촉하는 영역은, 도 5에 도시된 바와 같이, 니켈실리사이드에 의해 수직선 방향으로 니켈유도 결정화가 진행된다. 이와 달리, 니켈과 비정질 실리콘이 직접 접촉하지 않는 영역인 활성층(408)을 구성하는 채널부에 있어서 니켈실리사이드는 니켈이 존재하는 영역에서부터, 도 5에 도시된 바와 같이, 수평선 방향으로 니켈 부재 영역인 측면으로 결정화되어 나아간다.(니켈유도 측면결정화)
이러한, 니켈유도 측면결정화의 구동력(driving force)은 니켈실리사이드의 높은 이동도(mobility)와 영역에 따른 니켈의 농도구배율(concentration gradient)또는 비정질 실리콘과 결정질 실리콘의 자유에너지 차이에 의한다고 알려져 있다.
도 6은 비아홀(h) 부근의 영역을 확대한 것으로, 채널층(406)과 오믹층(407)으로 구성된 활성층(408)상에 형성된 드레인 전극(410b) 상부에 패시베이션막(412)이 형성된 단면도이다.
여기서, 실리콘계열 물질인 실리콘질화물(SiNx)등으로 이루어진 패시베이션막(412)상에 드레인 전극(410b)과 후에 형성될 화소전극(미도시)을 콘택시키기 위한 비아홀(h)을 형성하는 경우, 상기 비아홀이 형성될 영역을 건식식각하는데 사용하는 가스는 상술한 바와 같이 플루오르(F)계열 가스를 사용하는 것이 바람직하다. 상기 플루오르(F)계열 가스를 사용하여 건식식각하면 상기 드레인 전극(410b)의 3개층중 상부층을 형성하는 니켈이 제거되지 않는다. 따라서, 니켈의 실리콘질화물에 대한 건식식각 선택비(dry etching selectivity)로 인하여 비아홀(h)의 건식식각시 상기 패시베이션막(412)은 제거됨에 비하여 드레인 전극(410b)은 에천트(etchant)의 케미칼 어택(chemical attack)을 받지 않는다.
결론하여, 소오스 전극(410a) 및 드레인 전극(410b)을 이루고 있는 3개층중 하부의 니켈은 비정질 구조의 활성층(408)을 결정질 구조로 변화시키는 작용에 적용되며, 상부의 니켈은 비아홀 형성시 에천트에 의한 케미칼 어택을 방지하는 작용에 적용되는 것이다.
한편, 본 발명에 있어서는 3개층, 즉 니켈/알루미늄/니켈이 적층된 금속복합층을 바람직한 실시예로 하였지만, 이외에 2개층, 예를 들면 니켈/알루미늄으로 구성된 금속복합층으로 소오스/드레인전극을 구성할 수 있으며, 이때 니켈이 알루미늄 상부 또는 그 하부 어느 위치에 적층되어 있어도 된다.
더 나아가서, 금소복합층이 아닌 니켈만으로 구성된 금속단일층으로도 소오스/드레인전극을 구성할 수 있다.
상기 여러 실시예에 있어서도, 니켈이외에 이미 상술한 팔라듐(Pd), 구리(Cu), 은(Ag), 금(Au), 코발트(Co), 이리듐(Ir), 철(Fe), 크롬(Cr), 알루미늄(Al), 탄탈륨(Ta), 루테늄(Ru)에서 선택되는 금속으로 대체할 수 있다.
본 명세서는 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법을 설명하기 위한 일실시예를 개시한 것이지, 본 발명을 상기 일실시예에 한정하려는 의도는 아니다. 따라서, 본 발명에 따른 결정화기술은 액정표시장치의 박막트랜지스터의 제조방법 외에 다른 반도체 공정에도 적용될 수 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 박막트랜지스터 액정표시장치는 다음과 같은 효과가 있다.
본 발명은 니켈, 팔라듐, 구리 등과 같이 유도결정화가 가능한 금속이 비정질 실리콘과 접촉한 상태에서 일정온도로 열처리을 진행할 경우 금속과 비정질 실리콘이 직접 접촉한 영영 뿐만 아니라 금속 부재 영역까지 측면으로도 결정화가 진행되는 특성을 이용한 것으로, 높은 전계효과 이동도(50 ~ 150㎝/Vsec)와 비정질 실리콘의 경우보다 최고 200배 빠른 고속 응답특성, 저온 공정의 다결정질 실리콘 박막트랜지스터를 구비한 액정표시장치를 제조할 수 있는 방법이다.
특히, 탑게이트구조, 스테거구조, 인버트 스태거구조 등 여타 구조의 박막트랜지스터 구조에도 응용할 수 있다.
또한, 상기와 금속의 우수한 건식식각 선택비로 인하여 비아홀 건식식각 공정에서 우수한 공정 마진(margin)을 확보할 수 있게 된다.
따라서, 우수한 결정특성과 전기적 특성을 지닌 활성층을 가진 다결정질 실리콘 박막트랜지스터 액정표시장치를 제조할 수 있다.
Claims (10)
- 투명성 절연물로 이루어진 기판을 제공하는 단계와,전기도전체로 이루어진 게이트를 형성하는 단계와,실리콘계열 물질로 이루어진 게이트 절연막을 형성하는 단계와,비정질 실리콘으로 이루어진 채널층 및 도핑된 비정질 실리콘으로 이루어진 오믹층을 형성하는 단계와,금속유도 측면결정화가 가능한 금속을 포함한 금속복합층 또는 금속단일층으로 이루어진 소오스/드레인 전극을 형성하고 후속 열처리 하는 단계와,실리콘계열 물질로 이루어진 패시베이션막을 형성하고, 그 소정부분에 비아홀을 형성하는 단계와,전도체로 이루어고 상기 비아홀을 통하여 드레인 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 금속유도 측면결정화가 가능한 금속은 니켈(Ni), 팔라듐(Pd), 구리(Cu), 은(Ag), 금(Au), 코발트(Co), 이리듐(Ir), 철(Fe), 크롬(Cr), 알루미늄(Al), 탄탈륨(Ta), 루테늄(Ru)에서 선택되는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 2 항에 있어서,상기 금속유도 측면결정화가 가능한 금속은 바람직하게는 상기 채널층 및 오믹층의 주재질과 유사한 결정격자상수와 고이동도 특성을 갖는 금속인 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 3 항에 있어서,상기 바람직한 금속유도 측면결정화가 가능한 금속은 니켈인 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 금속복합층은 알루미늄 또는 알루미늄네오디뮴합금을 포함하여 금속유도 측면결정화가 가능한 금속이 양면에 적층된 3층구조이거나, 알루미늄 또는 알루미늄네오디뮴합금을 포함하여 금속유도 측면결정화가 가능한 금속이 일면에 적층된 2층구조인 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 금속단일층은 니켈(Ni), 팔라듐(Pd), 구리(Cu), 은(Ag), 금(Au), 코발트(Co), 이리듐(Ir), 철(Fe), 크롬(Cr), 알루미늄(Al), 탄탈륨(Ta), 루테늄(Ru)에서 선택되는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 후속 열처리 공정 온도는 섭씨 300 내지 700도, 바람직하게는 섭씨 500 내지 600도 범위인 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 금속복합층은 도핑된 비정질 실리콘과 접촉하여 금속실리사이드를 형성하고, 상기 접촉면상의 금속/도핑된 비정질 실리콘 영역을 결정화시켜 결정질 오믹층을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 8 항에 있어서,상기 금속실리사이드는 비접촉면 하부의 금속 부재 영역으로 측면결정화하여 결정질 채널층을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 비아홀은 페시베이션막의 소정부분을 플루오르(F)계열의 가스를 사용하여 건식식각하여 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
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