KR19990039331A - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로, 비정질 실리콘층을 결정화하여 활성층으로 사용하되, MILC 영역을 채널영역으로 사용하는 박막트랜지스터에 있어서, 결정구조의 급격한 차이를 보이는 MIC영역과 MILC영역의 경계가 채널영역과 소오스/드레인 영역의 졍션에 위치하기 때문에 채널영역 부분에서 유발되는 트랩을 방지하기 위하여, MIC영역과 MILC영역의 경계를 채널영역의 외부에 위치시키도록 하려 하는 것으로, MIC에 의한 비정질 실리콘의 결정화가 금속층이 있는 부분에만 일어나고, MILC에 의한 비정질 실리콘의 결정화가 MIC 영역과 경계를 이루고 그 측면방향으로 일어나는 것을 이용하여, 채널영역과 그 주변부에 금속오프셋영역을 형성한 후, 저온열처리를 통하여 실리콘을 결정화하는 것이며, 종래의 기술에 비하여 트랩현상을 감소시킬 수 있고, 누설전류를 감소시킬 수 있어서, 박막트랜지스터의 특성을 향상시킬 수 있다.

Description

박막트랜지스터 및 그 제조방법
본 발명은 박막트랜지스터 제조방법에 관한 것으로 특히, 비정질 실리콘층을 결정화하여 활성층으로 사용하되, MILC(Metal Induced Lateral Crystallization; 금속유도화 측면결정)에 의하여 결정화된 영역(이하, MILC 영역이라 함)을 채널영역으로 사용하는 박막트랜지스터에 있어서, MIC(Metal Induced Crystallization; 금속유도화결정)에 의하여 결정화된 영역(이하, MIC영역이라 함)과 MILC 영역의 경계를 채널영역 외부에 위치시킴으로써, 채널영역과 소오스/드레인 영역의 졍션(junction) 부분에서 결정구조의 급격한 변화에 따른 트랩(trap)을 감소시킬 수 있도록 한 박막트랜지스터 제조방법에 관한 것이다.
MIC에 의한 비정질 실리콘의 결정법은 특정한 종류의 금속층을 비정질실리콘에 증착하거나 코팅한 후, 열처리하여 저온에서도 비정질실리콘을 결정화하는 것이다. 비정질 실리콘의 저온 결정화라는 커다란 장점에도 불구하고 오랫동안 MIC는 실제 전자소자에 적용되지 못하였는데, 그 이유는 결정화된 실리콘 박막 내에 금속들이 유입됨으로써, 고유의 실리콘 특성을 변화, 저하시키기 때문이다. 실제로 MIC에 의한 효과는 금속 첨가량이 증가될수록 극대화되는 반면에 금속오염문제도 역시 심각하다. 그런데 MILC에 의한 비정질 실리콘의 결정화가 이를 해결할 수 있는 새로운 방법으로 제시되고 있다.
도 1a 내지 도 1d는 MILC를 설명하기 위한 샘플의 개략적인 단면도이다.
먼저, 도 1a와 같이, 절연막(도면 미표시)에 결정화할 비정질 실리콘층(11)을 1000Å정도로 형성하고, 비정질 실리콘층(11)의 상단에 소정의 패턴을 가지는 금속패턴, 예를 들어, 니켈 패턴(13)을 형성한 샘플을 준비한다.
이후, 샘플을 350∼500℃에서 열처리하고 노냉하면, 도 1b에 보인 바와 같은 비정질 실리콘층(11)의 결정화가 진행된다. 니켈(13)이 상단에 위치한 비정질 실리콘층 부분 즉, "A" 영역에서는 니켈과 비정질 실리콘의 일부가 반응하여 니켈 실리사이드(14)가 형성되고, 이 니켈 실리사이드(14)는 결정화핵이 되어 비정질 실리콘층(11)의 결정화에 촉진제로 작용한다. 이때, 니켈이 증착된 "A" 영역에는 니켈 실리사이드(14)의 형성 때문에 큰 압축응력이 생성되고, 니켈 실리사이드(14)의 형성에 의하여 비정질 실리콘 내에는 여분의 과도한 실리콘 원자(11S)들이 생성되며 이들은 실리콘이 결정화되면서 결정격자에 충족되는 만큼을 제외하고는 계속해서 비정질 실리콘내로 밀려가게 된다. 따라서, 니켈 실리사이드(14)가 직접 작용하여 실리콘을 결정화한 "A"영역은 언급한 바와 같이, MIC영역이라 할 수 있다.
소정의 시간이 지나면, 도 1c에 보인 바와 같이, "A"영역에서 MIC가 완료되고, "A"영역의 결정화된 실리콘의 바운더리가 새로운 씨드로 작용하여 "B"영역에서의 실리콘의 결정화를 래터럴하게 진행한다. "B"영역은 결정핵이 없고, 아직 고화되지 않은 상태이기 때문에 결정화가 완료된 MIC에 의하여 실리콘의 결정화가 래터럴하게 이루어질 수 있는 것이다. 따라서, "B"영역은 니켈 실리사이드(14)에 의한 결정화를 MIC에 대하여 측면으로 유도한 MILC 영역이라 할 수 있다.
도 1d는 결정화가 완료된 실리콘층의 단면을 나타낸 것으로, MIC 영역과 MILC 영역을 보여 준다. MILC 영역은 MIC 영역에 비하여 금속의 오염이 작고. 결정정도가 훨씬 우수하며, 결정화된 표면의 거칠기가 덜하기 때문에 박막트랜지스터의 채널영역으로 사용된다.
도 2a내지 도 2d는 MILC를 채널영역에 이용하는 종래의 기술에 따른 박막트랜지스터 제조방법을 나타낸 것이다.
도 2a를 참조하면, 완충막(도면 미표시)이 상단에 형성된 절연기판(20)에 비정질 실리콘층을 증착한 후, 사진식각공정에 의하여 패터닝하여 활성층(21)을 형성한다. 이 후, 활성층(21) 상에 통상적인 방법에 의하여 게이트절연막(22)과 게이트전극(23)을 형성한다.
도 2b를 참조하면, 전면에 20Å정도의 두께를 가지는 니켈층(24)을 스퍼터링에 의하여 형성한다. 이 후, 기판 전면에 고농도불순물 도핑공정을 실시하여 활성층(21)에 고농도불순물 영역인 소오스영역(21S)과 드레인영역(21D)을 형성한다. 미설명 도면부호 21C는 채널영역을 나타낸다.
도 2c를 참조하면, 상기 공정을 끝낸 기판에 350∼500℃정도의 열처리 작업을 진행하여 활성층(21)의 비정질 실리콘을 결정화한다. 그 결과, 니켈이 증착된 소오스영역(21S)과 드레인영역(21D)은 MIC에 의하여 실리콘의 결정화가 이루어진 MIC 영역이고, 니켈이 증착되지 않은 채널영역(21C)은 MILC에 의하여 실리콘의 결정화가 이루어진 MILC 영역이다. 이 때, 소오스와 드레인영역에서는 열처리 과정중에 비정질 실리콘의 결정화와 더불어 불순물의 활성화가 일어난다.
상술한 종래의 기술에 의하여 제조된 박막트랜지스터에서는 채널영역의 경계가 MIC에 의한 실리콘의 결정구조와 MILC에 의한 실리콘의 결정구조의 경계이다. 이와 같이, 소오스/드레인 영역과 채널영역의 졍션부분에 결정입자의 구조가 서로 다른 MIC 영역과 MILC 영역의 경계가 위치하기 때문에 졍션부분에는 결정입자구조의 급격한 차이를 나타낸다. 그 결과, 박막트랜지스터를 작동시킬때, 졍션부분에서 트랩을 야기시키고, 불안정한 채널을 형성함으로서, 박막트랜지스터의 특성을 저하시킨다.
본 발명은 MIC에 의한 비정질 실리콘의 결정화가 금속층이 있는 부분에만 일어나고, MILC에 의한 비정질 실리콘의 결정화가 MIC 영역과 경계를 이루고 그 측면방향으로 일어나는 것을 이용하여, 금속을 이용하여 비정질 실리콘을 결정화할 때, 채널영역과 그 주변부에 금속 오프셋영역을 형성함으로써, 실질적으로 MIC영역과 MILC영역의 경계를 채널영역의 외부에 위치하도록 실리콘을 결정화하려 하는 것이다.
본 발명은 결정구조의 급격한 차이를 보이는 MIC영역과 MILC영역의 경계가 채널영역과 소오스/드레인 영역의 졍션에 위치함으로써 채널영역 부분에서 유발되는 트랩을 방지하기 위하여 MIC영역과 MILC영역의 경계를 채널영역의 외부에 위치시키도록 하려 하는 것이다.
이에 따른 본 발명은 절연기판 상에 위치하되, 제 1 MILC 영역과, 상기 제 1 MILC 영역의 측면에 접하는 제 2 MILC 영역과, 상기 제 2 MILC 영역의 측면에 접하는 MIC 영역이 형성되어 있는 활성층과, 상기 활성층의 제 1 MILC 영역에 정의되는 채널영역과, 상기 활성층의 MIC 영역에 제 1 형의 고농도 불순물이 도핑되어 정의되는 소오스/드레인 영역과, 상기 채널영역 상에 게이트절연막을 개재하고 형성된 게이트전극을 포함하는 박막트랜지스터이다. 이 때, 상기 활성층의 제 2 MILC 영역도 제 1 형의 고농도 불순물로 도핑하여 소오스/드레인 영역으로 함께 사용할 수 있다.
이를 구현하기 위한 본 발명은 1) 절연기판에 비정질 실리콘층을 형성하는 단계와, 2) 상기 비정질 실리콘층을 패터닝하여 채널영역 및 상기 채널영역의 좌우에 제 1 영역과 제 2 영역이 각각 정의되는 활성층을 형성하는 단계와, 3) 상기 활성층의 채널영역 상에 게이트절연막이 개재된 게이트전극을 형성하는 단계와, 4) 상기 활성층의 일부에 불순물을 도핑하는 단계와, 5) 상기 활성층의 제 2 영역을 노출시키는 감광막패턴을 형성하는 단계와, 6) 상기 감광막패턴과 상기 노출된 활성층의 제 2 영역을 덮는 금속층을 형성하는 단계와, 7) 상기 감광막패턴과 상기 감광막패턴을 덮는 금속층 부분을 리프트 오프에 의하여 제거하여 상기 활성층의 제 2 영역의 상단에 금속층을 잔류시키는 단계와, 8) 상기 단계들의 결과인 기판을 열처리하는 단계를 포함하는 박막트랜지스터 제조방법이다.
또한, 본 발명은 1) 절연기판에 비정질 실리콘층을 형성하는 단계와, 2) 상기 비정질 실리콘층을 패터닝하여 채널영역 및 상기 채널영역의 좌우에 제 1 영역과 제 2 영역이 각각 정의되는 활성층을 형성하는 단계와, 3) 상기 활성층의 채널영역 상에 게이트절연막이 개재된 게이트전극을 형성하는 단계와, 4) 상기 활성층의 제 2 영역을 노출시키는 감광막패턴을 형성하는 단계와, 5) 상기 감광막패턴과 상기 노출된 활성층의 제 2 영역을 덮는 금속층을 형성하는 단계와, 6) 상기 노출된 활성층의 제 2 영역에 고농도의 불순물을 도핑하는 단계와, 7) 상기 감광막패턴과 상기 감광막패턴을 덮는 금속층 부분을 리프트 오프에 의하여 제거하여 상기 활성층의 제 2 영역의 상단에 금속층을 잔류시키는 단계와, 8) 상기 단계들의 결과인 기판을 열처리하는 단계를 포함하는 박막트랜지스터 제조방법이다.
이 때, 상기 금속층은 20∼50Å정도의 두께로 형성하고, Ni, Pd, Ti, Ag, Au, Al, Sb 혹은, Sb등과 같은 금속물질 중 하나를 사용하여 형성하는 것이 유리하다. 또한, 상기 활성층의 제 1 영역의 길이는 0.5∼5㎛정도로 하는 것이 좋다.
도 1a부터 도 1d는 MIC와 MILC에 따른 실리콘층의 결정화를 설명하는 도면
도 2a부터 도 2c는 종래의 기술에 따른 MILC TFT의 제조 공정도
도 3a부터 도 3e는 본 발명에 따른 MILC TFT 제조공정의 제 1 실시예
도 4a부터 도 4d는 본 발명에 따른 MILC TFT 제조공정의 제 2 실시예
도 5a부터 도 5d는 본 발명에 따른 MILC TFT 제조공정의 제 3 실시예
도 6a부터 도 6d는 본 발명에 따른 MILC TFT 제조공정의 제 4 실시예
도 7은 종래의 MILC TFT와 본 발명의 MILC의 ＶD－ＩD특성도
도 8은 니켈오프셋의 길이에 따른 누설전류의 변화 특성도
도 3a내지 도 3d는 본 발명에 따른 박막트랜지스터 제조방법의 제 1 실시예를 설명하기 위한 도면이다.
도 3a를 참조하면, 완충막(도면 미표시)이 형성된 절연기판(30)에 LPCVD (Low Pressure Chemical Vapor Deposition)에 의하여 비정질 실리콘층을 1000Å정도 증착한 후, 비정질 실리콘층에 사진식각공정을 진행하여 활성층(31)을 형성한다. 그다음, ECR-PECVD(Electron Cyclotron Resonance - Plasma Enhanced Chemical Vapor Deposition)에 의하여 게이트절연막용 절연막을 1000Å정도의 두께로 증착하고, 연속적으로 스퍼터링(sputtering)에 의하여 게이트전극형성용 금속층을 2000Å정도의 두께로 증착한다. 이어서, 게이트전극 형성용 금속층을 사진식각공정에 의하여 패터닝하여 게이트전극(33)을 형성하고, 게이트전극(33)을 마스크로하여 그 하단에 있는 게이트절연막용 절연막을 식각하여 게이트절연막(32)을 형성한다.
도 3b를 참조하면, 기판 전면에 고농도의 불순물 도핑공정을 실시하여 활성층(31)의 노출된 부분에 고농도 불순물을 도핑하여 소오스영역(31S)과 드레인영역(31D)을 형성한다. 이때, 게이트전극(33)은 불순물 도핑시, 도핑 마스크로 작용한다.
도 3c를 참조하면, 전면에 감광물질을 도포한 후, 사진식각공정에 의하여 패터닝하여 게이트(33)보다 약 1∼10㎛정도 큰 감광막패턴(PR)을 형성한다. 그 다음, 스퍼터링에 의하여 수 십Å 혹은, 20∼50Å정도의 두께를 가지는 니켈층(34)을 형성한다. 이 때, 니켈 대신에 Pd, Ti, Ag, Au, Al, Sb 혹은, Sb등과 같은 금속물질 중 하나를 사용하여 금속층을 형성할 수 있다.
도 3d를 참조하면, LIFT-OFF에 의하여 감광막패턴(PR)을 제거한다. 공정결과, 감광막패턴을 덮고 있는 니켈층의 일부가 제거되고, 활성층의 일부에 니켈오프셋영역이 마련된다. 이 때, 게이트의 에지(edge)에서부터 니켈이 제거된 부분이 니켈오프셋영역이다. 언급한 도 3c에서 감광막패턴을 게이트보다 약 1∼10㎛정도 크게 형성하였기 때문에, LIFT-OFF 공정 결과 형성되는 니켈 오프셋영역의 길이(ℓ)는 약 0.5∼5㎛정도이다.
이와 같이, 감광물질을 사용하여 니켈층 패턴을 형성하는 이유는 니켈층과 비정질 실리콘이 반응하는 것을 막기 위한 것이다. 통상적인 방법으로 금속을 먼저 증착하고 이를 사진식각에 의하여 패터닝하는 경우에는 금속이 증착과 동시에 비정질 실리콘과 반응하여 완전히 제거되지 않기 때문이다.
도 3e를 참조하면, 상기 공정들이 끝난 기판을 관상로에서 350∼500℃정도에서 열처리를하여 비정질 실리콘의 결정화를 진행한다. 비정질 실리콘의 결정화는 도면에 보인 바와 같이, 니켈이 있는 부분에는 MIC에 의한 결정화가 이루어지고, 니켈오프셋영역과 채널영역에는 MILC에 의한 결정화가 이루어진다. 따라서 소오스와 드레인 영역(31S)(31D) 중 니켈이 있는 부분은 MIC 영역이 되고, 채널영역(31C)과 소오스와 드레인영역(31S)(31D) 중 니켈오프셋영역은 MILC 영역이 된다.
상술한 바와 같이 본 발명의 제 1 실시예에서는 결정입자의 구조가 다른 MIC 영역과 MILC 영역의 경계를 채널영역의 외부에 위치시킴으로써, 졍션부분에서 실리콘의 결정구조가 동일하도록 하였다. 따라서, 종래의 기술에 비교할 때, 졍션부분에서 실리콘의 결정구조가 변함으로써 야기되는 트랩을 방지할 수 있다.
도 4a내지 도 4d는 본 발명에 따른 박막트랜지스터 제조방법의 제 2 실시예를 설명하기 위한 도면이다.
도 4a를 참조하면, 상술한 도 3a에 보인 바와 같이, 절연기판(40)에 비정질 실리콘층을 사용하여 활성층(41)을 형성하고, 게이트절연막(42)과 게이트전극(43)을 형성한다.
그 다음, 기판 전면에 저농도의 불순물 도핑공정을 실시하여 활성층(41)의 노출된 부분에 저농도 불순물을 도핑한다. 이때, 게이트전극(43)은 불순물 도핑시 도핑 마스크로 작용한다. 미설명 도면부호 41L은 활성층(41)에 저농도 불순물로 도핑되어 형성된 저농도불순물 영역을 나타내고, 41C는 채널영역을 나타낸다.
도 4b를 참조하면, 전면에 감광물질을 도포한 후, 사진식각공정에 의하여 패터닝하여 게이트(43)보다 약 1∼10㎛정도 큰 감광막패턴(PR)을 형성한다. 그 다음, 스퍼터링에 의하여 수 십Å 혹은, 20∼50Å정도의 두께를 가지는 니켈층(44)을 형성한다. 이 후, 고농도의 불순물을 사용하는 불순물 도핑공정을 전면에 실시하여 감광막패턴(PR)에 의하여 블로킹되지 않고 노출된 활성층(41)의 저농도불순물 영역(41L)의 일부에 소오스영역(41S)과 드레인영역(41D)을 형성한다.
도 4c를 참조하면, LIFT-OFF에 의하여 감광막패턴(PR)을 제거함으로써, 감광막패턴(PR)을 덮고 있는 니켈층의 일부를 제거하여 활성층의 일부에 니켈오프셋영역을 마련한다. 이 때, 게이트의 에지에서부터 니켈이 제거된 부분이 니켈오프셋영역이 된다. 언급한 도 4b에서 감광막패턴을 게이트보다 약 1∼10㎛정도 크게 형성하였기 때문에, LIFT-OFF 공정 결과 형성되는 니켈오프셋영역의 길이(ℓ)는 약 0.5∼5㎛정도이다.
도 4d를 참조하면, 상기 공정들이 끝난 기판을 관상로에서 350∼500℃정도의 온도조건에서 열처리하여 비정질 실리콘의 결정화를 진행한다. 비정질 실리콘의 결정화는 도면에 보인 바와 같이, 니켈이 있는 부분에는 MIC에 의한 결정화가 이루어지고, 니켈오프셋영역과 채널영역에는 MILC에 의한 결정화가 이루어진다. 따라서 소오스와 드레인 영역(41S)(41D)은 MIC 영역이 되고, 채널영역(41C)과 저농도 불순물 영역(41L)은 MILC 영역이 된다. 이 때, 결정화와 더불어 소오스와 드레인 영역(31S)(31D)에는 불순물의 활성화도 함께 진행된다.
상술한 바와 같이 본 발명의 제 2 실시예에서는 결정입자의 구조가 다른 MIC 영역과 MILC 영역의 경계를 채널영역의 외부에 위치시킴으로써, 졍션부분에서 실리콘의 구조가 동일하도록 하였다. 따라서, 종래의 기술에 비교할 때, 졍션부분에서 실리콘의 결정구조가 변함으로써 야기되는 트랩을 감소시킬 수 있다.
상술한 본 발명에 따른 제 2 실시예에서, 도 4a에서의 저농도 불순물 도핑공정을 생략한 후, 이후의 공정들을 실시하게 되면, 저농도 불순물 영역(41L)은 불순물이 도핑되지 않는 불순물 오프셋영역이 된다. 이렇게하여 제조된 박막트랜지스터 역시, 본 발명의 제 2 실시예에 따라 제조된 박막트랜지스터와 마찬가지로 채널영역의 경계에서 유발되는 트랩현상을 감소시킬 수 있다. 동일한 효과를 얻을 수 있다.
도 5a내지 도 5d는 본 발명에 따른 박막트랜지스터 제조방법의 제 3 실시예를 설명하기 위한 도면이다.
도 5a를 참조하면, 상술한 도 3a에 보인 바와 같이, 절연기판(50)에 비정질 실리콘층을 사용하여 활성층(51)을 형성하고, 게이트절연막(52)과 게이트전극(53)을 형성한다.
그 다음, 전면에 감광물질을 도포한 후, 사진식각공정에 의하여 패터닝하여 게이트(53)보다 약 1∼10㎛정도 큰 감광막패턴(PR)을 형성한다. 그 다음, 스퍼터링에 의하여 수 십Å 혹은, 20∼50Å정도의 두께를 가지는 니켈층(54)을 형성한다.
도 5b를 참조하면, LIFT-OFF에 의하여 감광막패턴(PR)을 제거함으로써, 감광막패턴(PR)을 덮고 있는 니켈층의 일부를 제거하여 활성층의 일부에 니켈오프셋영역을 마련한다. 이 때, 게이트의 에지에서부터 니켈이 제거된 부분이 니켈오프셋영역이 된다. 언급한 도 5a서 감광막패턴을 게이트보다 약 1∼10㎛정도 크게 형성하였기 때문에, LIFT-OFF 공정 결과 형성되는 니켈 오프셋영역의 길이(ℓ)는 약 0.5∼5㎛정도이다.
도 5c를 참조하면, 고농도의 불순물을 전면에 도핑하여 활성층(51)에 소오스와 드레인영역(51S)(51D)을 형성한다. 이 과정에서 게이트전극(53)은 도핑 블로킹용으로 사용된다. 고농도 불순물을 얇은 니켈층을 통과하여 실리콘층에 도달한다. 미설명 도면부호 51C는 채널영역을 나타낸다.
도 5d를 참조하면, 상기 공정들이 끝난 기판을 관상로에서 열처리하면, 비정질 실리콘의 결정화가 진행된다. 비정질 실리콘의 결정화는 도면에 보인 바와 같이, 니켈이 있는 곳에는 MIC에 의한 결정화가 진행되고, 니켈이 없는 니켈 오프셋 영역에는 MILC에 의한 결정화가 진행된다. 따라서 소오스와 드레인 영역(51S)(51D)에서 니켈이 있는 부분은 MIC에 의한 결정화가 진행되고, 채널영역(51C)과 소오스와 드레인 영역(51S)(51D)에서 니켈 오프셋영역()은 니켈이 증착되지 않은 부분이어서 MILC에 의한 결정화가 진행된다.
도 6a내지 도 6d는 본 발명에 따른 박막트랜지스터 제조방법의 제 4 실시예를 설명하기 위한 도면이다.
도 6a를 참조하면, 상술한 도 3a에 보인 바와 같이, 절연기판(60)에 비정질 실리콘층을 사용하여 활성층(61)을 형성하고, 게이트절연막(62)과 게이트전극(63)을 형성한다.
그 다음, 전면에 감광물질을 도포한 후, 사진식각공정에 의하여 패터닝하여 게이트(63)보다 약 1∼10㎛정도 큰 감광막패턴(PR)을 형성한다. 그 다음, 스퍼터링에 의하여 수 십Å 혹은, 20∼50Å정도의 두께를 가지는 니켈층(64)을 형성한다.
도 6b를 참조하면, 고농도의 불순물을 전면에 도핑하여 활성층(61)에 소오스와 드레인영역(61S)(61D)을 형성한다. 이 과정에서 감광막패턴(PR)은 도핑 블로킹용으로 사용된다. 고농도 불순물을 얇은 니켈층을 통과하여 실리콘층에 도달한다. 미설명 도면부호 61C는 채널영역이고, 61F는 감광막패턴(PR)에 의하여 불순물 도핑이 블로킹된 도핑 오프셋영역이다.
도 6c를 참조하면, LIFT-OFF에 의하여 감광막패턴(PR)을 제거함으로써, 감광막패턴(PR)을 덮고 있는 니켈층의 일부를 제거하여 활성층의 일부에 니켈오프셋영역을 마련한다. 이 때, 게이트(63)(62)의 에지에서부터 니켈이 제거된 부분이 니켈오프셋영역이다. 언급한 도 6a서 감광막패턴을 게이트보다 약 1∼10㎛정도 크게 형성하였기 때문에, LIFT-OFF 공정 결과 형성되는 니켈 오프셋영역의 길이(ℓ)는 약 0.5∼5㎛정도이다.
도 6d를 참조하면, 상기 공정들이 끝난 기판을 관상로에서 열처리하면, 비정질 실리콘의 결정화가 진행된다. 비정질 실리콘의 결정화는 도면에 보인 바와 같이, 니켈이 있는 곳에는 MIC에 의한 결정화가 진행되고, 니켈이 없는 니켈 오프셋 영역에는 MILC에 의한 결정화가 진행된다. 따라서 소오스와 드레인 영역(61S)(61D)에서 니켈이 있는 부분은 MIC에 의한 결정화가 진행되고, 채널영역(61C)과 도핑 오프셋영역(61F)은 니켈이 증착되지 않은 부분이어서 MILC에 의한 결정화가 진행된다.
이상 본 발명의 제 3 및 제 4 실시예에서도 언급한 제 1 및 제 2 실시예와 같이, 결정입자의 구조가 다른 MIC 영역과 MILC 영역의 경계를 채널영역의 외부에 위치시킴으로써, 졍션부분에서 실리콘의 구조가 동일하도록 하였다. 따라서, 종래의 기술에 비교할 때, 졍션부분에서 실리콘의 결정구조가 변함으로써 야기되는 트랩을 감소시킬 수 있다.
도 8은 종래의 기술에 따라 MILC에 의하여 제조된 박막트랜지스터와 본 발명에 따른 MILC에 의하여 제조된 박막트랜지스터의 I(드레인전류)-V(게이트전압) 특성을 나타낸 것이다. 샘플로 사용된 각 박막트랜지스터는 500℃이하의 저온에서 15시간 동안 열처리를 하였고, W/L은 10㎛/10㎛이다. 본 발명에 따른 박막트랜지스터에서의 니켈오프셋길이는 약 2.5㎛정도이다.
실험결과를 보인 도면을 보면 알 수 있듯이, 드레인전압(ＶD)이 0.1, 5, 10Ｖ인 모든 경우에 있어서, 본 발명에 의하여 제조된 박막트랜지스터는 통상적인 MILC에 의하여 제조된 박막트랜지스터보다 작은 누설전류값을 가진다. 특히, 드레인전압(ＶD)이 10Ｖ일 경우에는 누설전류의 on/off 전류비가 상당히 큼을 알 수 있다.
도 9는 본 발명에 따라 제조된 박막트랜지스터에서 게이트전압이 0Ｖ이고, 드레인전압이 15Ｖ일 경우, 니켈오프셋길이에 따른 누설전류의 변화를 나타낸 것이다.
도면에 보인 바와 같이, 누설전류는 니켈오프셋길이가 0.5∼5㎛정도에서는 작은 값을 보인다. 특히, 누설전류는 니켈오프셋길이가 0∼0.7㎛정도에서는 감소하다가 이후로는 니켈오프셋길이에 무관한 값을 보인다. 따라서 본 발명에 따른 박막트랜지스터에서는 니켈오프셋길이를 적절하게 조절하여 하는 것이 누설전류를 감소시킬 수 있다.
본 발명은 결정구조의 급격한 차이를 보이는 MIC영역과 MILC영역의 경계를 채널영역의 외부에 위치시킴으로써, MIC영역과 MILC영역의 경계를 채널영역 부분에 위치하는 종래의 기술에 비하여 채널영역과 소오스와 드레인 영역의 졍션에서 유발되는 트랩현상을 감소시킬 수 있고, 박막트랜지스터의 누설전류를 감소시킬 수 있다. 따라서 본 발명은 안정한 채널영역을 형성할 수 있고, 박막트랜지스터의 특성을 향상시킬 수 있다.

Claims (19)

  1. 절연기판 상에 위치하되, 제 1 MILC 영역과, 상기 제 1 MILC 영역의 측면에 접하는 제 2 MILC 영역과, 상기 제 2 MILC 영역의 측면에 접하는 MIC 영역이 형성되어 있는 활성층과,
    상기 활성층의 제 1 MILC 영역에 정의되는 채널영역과,
    상기 활성층의 MIC 영역에 제 1 형의 고농도 불순물이 도핑되어 정의되는 소오스/드레인 영역과,
    상기 채널영역 상에 게이트절연막을 개재하고 형성된 게이트전극을 포함하는 박막트랜지스터.
  2. 청구항 1에 있어서,
    상기 활성층의 제 2 MILC 영역이 제 1 형의 고농도 불순물이 도핑되어 있는 것이 특징인 박막트랜지스터.
  3. 청구항 1에 있어서,
    상기 활성층의 제 2 MILC 영역이 제 1 형의 저농도 불순물이 도핑되어 있는 것이 특징인 박막트랜지스터.
  4. 청구항 1에 있어서,
    상기 활성층의 제 2 MILC 영역은 0.5∼5㎛정도 인 것이 특징인 박막트랜지스터.
  5. 청구항 4에 있어서,
    상기 활성층의 제 2 MILC 영역은 0.7㎛정도 인 것이 특징인 박막트랜지스터.
  6. 1) 절연기판에 비정질 실리콘층을 형성하는 단계와,
    2) 상기 비정질 실리콘층을 패터닝하여 채널영역 및 상기 채널영역의 좌우에 제 1 영역과 제 2 영역이 각각 정의되는 활성층을 형성하는 단계와,
    3) 상기 활성층의 채널영역 상에 게이트절연막이 개재된 게이트전극을 형성하는 단계와,
    4) 상기 활성층의 일부에 불순물을 도핑하는 단계와,
    5) 상기 활성층의 제 2 영역을 노출시키는 감광막패턴을 형성하는 단계와,
    6) 상기 감광막패턴과 상기 노출된 활성층의 제 2 영역을 덮는 금속층을 형성하는 단계와,
    7) 상기 감광막패턴과 상기 감광막패턴을 덮는 금속층 부분을 리프트 오프에 의하여 제거하여 상기 활성층의 제 2 영역의 상단에 금속층을 잔류시키는 단계와,
    8) 상기 단계들의 결과인 기판을 열처리하는 단계를 포함하는 박막트랜지스터 제조방법.
  7. 청구항 6에 있어서,
    상기 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sb 혹은, Sb등과 같은 금속물질 중 하나를 사용하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  8. 청구항 6에 있어서,
    상기 금속층은 20∼50Å정도의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  9. 청구항 6에 있어서,
    상기 활성층의 제 1 영역의 길이는 0.5∼5㎛정도인 것을 특징으로 하는 박막트랜지스터 제조방법.
  10. 청구항 6에 있어서,
    상기 8)단계에서의 열처리는 350∼500℃정도에서 진행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  11. 청구항 6에 있어서, 상기 4)단계는,
    상기 활성층의 제 1 및 제 2 영역에 고농도의 불순물을 도핑하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  12. 청구항 6에 있어서,
    상기 4)단계에서, 상기 활성층의 제 1 및 제 2 영역에 저농도의 불순물을 도핑하고, 상기 6)단계 후, 상기 활성층의 제 2 영역에 고농도의 불순물을 도핑하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  13. 청구항 6에 있어서,
    상기 4)단계의 불순물 도핑공정을 생략하고, 상기 6)단계 후, 상기 활성층의 제 2 영역에 고농도의 불순물을 도핑하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  14. 1) 절연기판에 비정질 실리콘층을 형성하는 단계와,
    2) 상기 비정질 실리콘층을 패터닝하여 채널영역 및 상기 채널영역의 좌우에 제 1 영역과 제 2 영역이 각각 정의되는 활성층을 형성하는 단계와,
    3) 상기 활성층의 채널영역 상에 게이트절연막이 개재된 게이트전극을 형성하는 단계와,
    4) 상기 활성층의 제 2 영역을 노출시키는 감광막패턴을 형성하는 단계와,
    5) 상기 감광막패턴과 상기 노출된 활성층의 제 2 영역을 덮는 금속층을 형성하는 단계와,
    6) 상기 노출된 활성층의 제 2 영역에 고농도의 불순물을 도핑하는 단계와,
    7) 상기 감광막패턴과 상기 감광막패턴을 덮는 금속층 부분을 리프트 오프에 의하여 제거하여 상기 활성층의 제 2 영역의 상단에 금속층을 잔류시키는 단계와,
    8) 상기 단계들의 결과인 기판을 열처리하는 단계를 포함하는 박막트랜지스터 제조방법.
  15. 청구항 14에 있어서,
    상기 6)단계의 고농도 불순물 도핑 공정을 상기 7)단계 이후에 진행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  16. 청구항 14에 있어서,
    상기 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sb과 Sb으로 이루어진 금속물질 군중 하나를 사용하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  17. 청구항 14에 있어서,
    상기 금속층은 20∼50Å정도의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  18. 청구항 14에 있어서,
    상기 활성층의 제 1 영역의 길이는 0.5∼5㎛정도인 것을 특징으로 하는 박막트랜지스터 제조방법.
  19. 청구항 14에 있어서,
    상기 8)단계에서의 열처리는 350∼500℃정도에서 진행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020080864A (ko) * 2001-04-18 2002-10-26 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터 액정표시장치의 제조방법
KR100398591B1 (ko) * 2001-09-05 2003-09-19 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 제조방법
KR100426381B1 (ko) * 2001-03-30 2004-04-08 주승기 결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조방법
KR100458710B1 (ko) * 2001-11-06 2004-12-03 네오폴리((주)) Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법
KR100530041B1 (ko) * 2003-03-28 2005-11-22 주승기 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및이를 이용한 박막 트랜지스터의 제조방법
KR100590265B1 (ko) * 2001-03-12 2006-06-15 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법
KR100611225B1 (ko) * 2003-11-22 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조방법
KR100753635B1 (ko) * 2005-06-28 2007-09-28 네오폴리((주)) 금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법
US7714391B2 (en) 2003-11-22 2010-05-11 Samsung Mobile Display Co., Ltd. Thin film transistor and method for fabricating the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985741A (en) * 1993-02-15 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6326226B1 (en) * 1997-07-15 2001-12-04 Lg. Philips Lcd Co., Ltd. Method of crystallizing an amorphous film
US6312979B1 (en) * 1998-04-28 2001-11-06 Lg.Philips Lcd Co., Ltd. Method of crystallizing an amorphous silicon layer
US6297080B1 (en) * 1998-11-09 2001-10-02 Lg. Philips Lcd Co. Ltd. Method of crystallizing a silicon film and a method of manufacturing a liquid crystal display apparatus
KR100390522B1 (ko) 2000-12-01 2003-07-07 피티플러스(주) 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법
KR100437474B1 (ko) * 2001-04-04 2004-06-23 삼성에스디아이 주식회사 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법
US7288444B2 (en) * 2001-04-04 2007-10-30 Samsung Sdi Co., Ltd. Thin film transistor and method of manufacturing the same
US20040039881A1 (en) * 2002-08-23 2004-02-26 Netdelivery Corporation Systems and methods for storing differing data formats in fixed field definitions
JP3933039B2 (ja) * 2002-11-22 2007-06-20 王子製紙株式会社 インクジェット記録体
US7202143B1 (en) 2003-10-23 2007-04-10 The Board Of Trustees Of The University Of Arkansas Low temperature production of large-grain polycrystalline semiconductors
US8436355B2 (en) * 2007-11-14 2013-05-07 Panasonic Corporation Thin-film transistor, manufacturing method therefor, and electronic device using a thin-film transistor
CN102709184B (zh) * 2011-05-13 2016-08-17 京东方科技集团股份有限公司 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100590265B1 (ko) * 2001-03-12 2006-06-15 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법
KR100426381B1 (ko) * 2001-03-30 2004-04-08 주승기 결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조방법
KR20020080864A (ko) * 2001-04-18 2002-10-26 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터 액정표시장치의 제조방법
KR100398591B1 (ko) * 2001-09-05 2003-09-19 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 제조방법
KR100458710B1 (ko) * 2001-11-06 2004-12-03 네오폴리((주)) Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법
KR100530041B1 (ko) * 2003-03-28 2005-11-22 주승기 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및이를 이용한 박막 트랜지스터의 제조방법
KR100611225B1 (ko) * 2003-11-22 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조방법
US7220993B2 (en) 2003-11-22 2007-05-22 Samsung Sdi Co., Ltd. Thin film transistor having a metal induced lateral crystallization region and method for fabricating the same
US7714391B2 (en) 2003-11-22 2010-05-11 Samsung Mobile Display Co., Ltd. Thin film transistor and method for fabricating the same
KR100753635B1 (ko) * 2005-06-28 2007-09-28 네오폴리((주)) 금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법

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KR100276378B1 (ko) 2001-01-15
US6097037A (en) 2000-08-01

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