KR100340124B1 - 박막트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로, MILC에 의한 결정화 과정에서 발생하는 금속 실리사이드 라인을 채널영역 외부에 위치시키기 위하여 기판 상에 채널영역 및 상기 채널영역의 연결되도록 각각 위치하는 제1 영역과 제2 영역이 정의되는 반도체층을 형성하는 단계와, 상기 반도체층의 채널영역 상에 게이트절연막＼게이트전극을 형성하는 단계와, 상기 반도체층의 제1 및 제2 영역에 고농도 불순물을 도핑하는 단계와, 상기 반도체층의 제1 영역이 금속 오프셋이 되도록 하는 금속 박막 패턴을 상기 반도체층 상에 형성하는 단계와, 상기 금속 박막 패턴이 형성된 반도체층과 기판 전면에 열처리 작업을 진행하여 상기 반도체층을 결정화하는 단계를 포함하며, 전계효과 이동도와 문턱전압 특성을 향상시킬 수 있고, 누설전류를 감소시킬 수 있다.

Description

박막트랜지스터 제조방법
본 발명은 박막트랜지스터 제조방법에 관한 것으로 특히, MILC(Metal Induced Lateral Crystallization)에 의한 결정화 과정에서 발생하는 금속 실리사이드 라인을 채널영역 외부에 위치시킬 수 있도록 한 박막트랜지스터 제조방법에 관한 것이다.
액정표시장치에서는 고해상도와 빠른 작동을 위하여 비정질 실리콘 박막트랜지스터보다는 다결정 실리콘 박막트랜지스터를 사용한다. 레이저를 이용한 결정화 기술의 발전으로, 비정질 실리콘 박막트랜지스터의 제조 공정시와 비슷한 온도하에서 다결정 실리콘 박막트랜지스터의 제작이 가능하기 때문에 대형 유리기판 상에 제작이 가능하게 되었다. 그러나, 레이저를 이용한 결정화기술에 의하여 제조되는 박막트랜지스터는 장시간의 공정시간이 필요하고, 그에 따른 공정장비등의 추가로 인하여 대량생산에 문제가 있다.
MIC (Metal Induced Crystallization) 기술에 의한 결정화는 특정한 종류의 금속층을 비정질 실리콘층 상에 형성한 후, 열처리하여 금속층을 입힌 부분의 비정질 실리콘을 결정화하는 것으로, 저온에서도 결정화가 가능하고 고가의 장비를 필요로 하지 않는다는 장점이 있다. 그러나, MIC는 비정질 실리콘의 저온 결정화라는 장점에도 불구하고, 결정화된 박막내에 금속들이 유입됨으로써, 실리콘 고유의 물질특성을 변화 혹은, 저하시키기 때문에 금속에 의한 오염이 발생한다는 문제점이 있다.
최근에는 MILC에 의한 결정화기술(S. W. Lee & S. K. Joo, IEEE Electron Device Lett., 17(4), P.160, (1996))이 제안되고 있다. 이 기술에 의하면, 400℃정도의 저온에서도 비정질 실리콘을 결정화할 수 있다. MILC는 MIC에 의하여 결정화된 실리콘의 바운더리가 새로운 씨드로 작용하여 실리콘의 결정화가 래터럴하게 진행되면서 결정화가 이루어진다. 즉, MIC에 의한 결정화에 대하여 실리콘의 결정화가 측면으로 유도된다고 할 수 있다.
도 1a부터 도 1d는 종래의 기술을 설명하기 위한 도면으로, MILC에 의하여결정화된 실리콘층을 채널영역으로 사용하는 박막트랜지스터의 제조공정도를 나타낸 것이다.
도 1a를 참조하면, 완충막(도면 미표시)이 상단에 형성된 절연기판(100)에 비정질 실리콘층을 증착한 후, 사진식각공정에 의하여 패터닝하여 활성층(10)을 형성한다. 이 후, 활성층(10) 상에 통상적인 방법에 의하여 게이트절연막(11)과 게이트전극(12)을 형성한다.
도 1b를 참조하면, 전면에 20Å정도의 두께를 가지는 니켈박막(13)을 스퍼터링에 의하여 증칙한다. 따라서, 게이트전극이 상부에 위치하지 않는 활성층 부분은 니켈과 접촉된다.
도 1c를 참조하면, 기판 전면에 고농도 불순물 도핑공정을 실시하여 활성층(10)에 고농도 불순물 영역인 소오스영역(10Ｓ)과 드레인영역(10Ｄ)을 형성한다. 미설명 도면부호 21C는 채널영역을 나타낸다.
도 1d를 참조하면, 상기 공정을 끝낸 기판에 300∼500℃정도의 열처리 작업을 진행하여 활성층(10)을 구성하는 비정질 실리콘을 결정화한다. 그 결과, 니켈이 증착된 소오스영역(10Ｓ)과 드레인영역(10Ｄ)이 형성된 비정질 실리콘 부분은 MIC에 의한 결정화가 이루어지고, 니켈이 증착되지 않은 채널영역(10Ｃ)이 정의된 비정질 실리콘 부분은 MILC에 의한 결정화가 이루어진다.
그러나 상기와 같은 종래의 기술에서는 도 2a(채널영역의 중앙에 형성되는 니켈 실리사이드 라인을 보여주는 TEM 사진)과 도 2b(종래의 기술에 의하여 결정화한 후의 박막트랜지스터의 평면도로, 화살표는 MILC에 의한 결정방향을 나타냄)에보인 바와 같이, 활성층의 채널영역의 중앙에 니켈 실리사이드 라인이 형성된다. 이는 소오스와 드레인 영역에 형성된 얇은 니켈 실리사이드 침전물(Ni-silicide precipitates)이 실리콘을 결정화시키면서 채널영역으로 이동하게 되고, 그 결과, 양 방향에서 시작된 니켈 실리사이드 침전물의 이동이 채널영역의 중앙에서 서로 만나 니켈 실리사이드 라인을 형성하기 때문이다. 이러한 채널영역에서의 니켈 실리사이드 라인은 디바이스 특성을 저하시키는 결함으로 작용하여 전계효과이동도와 문턱전압특성을 저하시킨다. 따라서 다결정 실리콘 박막트랜지스터의 전기적 특성을 저하시키게 된다.
본 발명은 MILC에 의한 반도체층의 결정화를 진행하는 과정에서 발생되는 금속 실리사이드 라인을 채널영역의 외부에 위치하게 하여 금속 실리사이드가 채널영역에 결함으로 작용하는 것을 방지하려 하는 것이다.
본 발명은 MILC에 의하여 반도체층을 결정화하되, 그 과정에서 형성되는 금속 실리사이드 라인을 채널영역의 외부에 위치시킴으로써, 박막트랜지스터의 특성을 향상시킬 수 있는 박막트랜지스터 제조방법을 제공하고자 한다.
이를 위한 본 발명은 기판 상에 채널영역 및 상기 채널영역의 연결되도록 각각 위치하는 제1 영역과 제2 영역이 정의되는 반도체층을 형성하는 단계와, 상기 반도체층의 채널영역 상에 게이트절연막＼게이트전극을 형성하는 단계와, 상기 반도체층의 제1 및 제2 영역에 고농도 불순물을 도핑하는 단계와, 상기 반도체층의 제1 영역이 금속 오프셋이 되도록 하는 금속 박막 패턴을 상기 반도체층 상에 형성하는 단계와, 상기 금속 박막 패턴이 형성된 반도체층과 기판 전면에 열처리 작업을 진행하여 상기 반도체층을 결정화하는 단계를 포함하는 박막트랜지스터의 제조방법이다. 이 때, 상기 금속 박막 패턴의 금속 오프셋은 상기 반도체층의 제 1 영역 중 상기 게이트에 근접하는 부분에 정의되거나, 상기 반도체층의 제 1 영역 전부에 정의되게 할 수 있다.
도 1a부터 도 1d는 종래의 기술에 따른 박막트랜지스터의 제조공정도
도 2a와 도 2b는 종래의 기술에 의하여 제조된 따른 박막트랜지스터의 결정화상태
도 3a부터 도 3d는 본 발명에 따른 박막트랜지스터 제조공정의 실시예
도 4는 본 발명에 의하여 제조된 박막트랜지스터의 결정화상태
도 5는 본 발명과 종래의 기술에 의하여 제조된 박막트랜지스터의 I-V 특성
도 6은 본 발명과 종래의 기술에 의하여 제조된 박막트랜지스터의 고드레인전압에서의 I-V 특성
도 3a내지 도 3d는 본 발명에 따른 박막트랜지스터 제조방법의 실시예를 설명하기 위한 도면으로, 드레인영역(혹은 소오스영역)의 일부에 니켈 오프셋을 형성하고, 니켈에 의한 MILC 결정화를 비정질 실리콘층에 진행하여 형성한 박막트랜지스터의 제조공정도를 나타낸 것이다. .
도 3a를 참조하면, 완충막(도면 미표시)이 형성된 절연기판(200) 상에 LPCVD (Low Pressure Chemical Vapor Deposition)에 의하여 활성층 형성용 비정질 실리콘층을 1000Å정도 증착한 후, 비정질 실리콘층에 사진식각공정을 진행하여 활성층(20)을 형성한다. 그다음, ECR(Electron Cyclotron Resonance)-plasma oxidation과 ECR-PECVD(Electron Cyclotron Resonance - Plasma Enhanced Chemical Vapor Deposition) 공정을 연속적으로 진행하여 게이트절연막 형성용 실리콘 산화막을 1000Å정도의 두께로 증착하고, 연속적으로 스퍼터링(sputtering)에 의하여 게이트전극 형성용 몰리브덴층을 2000Å정도의 두께로 증착한다. 이어서, 몰리브덴층과 실리콘 산화막을 사진식각공정에 의하여 패터닝하여 게이트전극(22)과 게이트절연막(21)을 형성한다. 이 때, 게이트전극의 형성에 의하여 활성층(20)에는 채널영역(20Ｃ)과 채널영역의 좌우에 활성층의 제1 영역(20-1)과 활성층의 제 2 영역(20-2)이 정의된다.
도 3b를 참조하면, 전면에 감광물질을 도포한 후, 선택 노광 및 현상작업을 진행하여 감광막패턴(PR)을 형성한다. 감광막패턴(PR)은 도면에 보인 바와 같이, 활성층의 제2 영역(20-2) 중 게이트에 근접하는 활성층의 일부분을 덮을 수 있도록 형성한다. 즉, 게이트를 기준으로 하여 감광막 패턴이 비대칭적으로 위치하도록 형성한다. 이 후, 스퍼터링에 의하여 20∼200Å정도의 두께를 가지는 니켈 박막(23)을 증착한다. 니켈 박막(23)은 이 후의 공정에서 MIC에 의한 결정화를 진행하기 위한 유도 금속물질로 작용한다.
도 3c를 참조하면, 리프트 오프(lift-off)에 의하여 감광막패턴(PR)을 제거함으로써, 감광막패턴(PR) 상에 위치하는 니켈 박막 부분을 제거한다. 그 결과, 활성층의 제 2 영역(20-2)의 내측부분 즉, 게이트 부근의 제 2 영역(20-2)에는 니켈이 존재하지 않는 니켈 오프셋이 존재한다.
이 후, 기판 전면에 고농도 불순물 도핑공정을 실시하여 활성층(20)에 n형 혹은, p형의 고농도 불순물을 도핑하여 소오스영역(20Ｓ)과 드레인영역(20Ｄ)을 형성한다. 게이트전극은 불순물 도핑시, 채널영역의 도핑 마스크로 작용한다. 이 때, 드레인영역의 일부는 니켈이 없는 상태가 되는데 이후, 이 부분을 니켈 오프셋 드레인 영역이라 한다.
도 3d를 참조하면, 상기 공정들이 끝난 기판을 300∼500 ℃정도에서 열처리 작업을 진행하여 활성층인 비정질 실리콘의 결정화를 이룬다. 비정질 실리콘의 결정화는 도면에 보인 바와 같이, 니켈이 있는 부분에는 MIC에 의한 결정화가 이루어지고, 니켈과 접촉되지 않는 채널영역과 니켈 오프셋 드레인영역에는 MILC에 의한 결정화가 이루어진다. 니켈에 접촉된 부분에서의 MIC 결정화에 의하여 생성된 결정 실리콘의 바운더리가 새로운 씨드로 작용하여 채널영역과 니켈오프셋 드레인 영역에 실리콘의 결정화가 래터럴하게 진행되는 MILC에 의한 결정화가 이루어진 것이다. 이 때, 양방향에서 성장한 결정실리콘이 니켈 오프셋 드레인영역에서 만나게 되어 이 부분에 니켈 실리사이드 라인을 형성한다. 따라서, 니켈 실리사이드 라인이 채널영역의 외부에 위치하게 된다.
도 4는 상술한 본 발명의 실시예에서의 실리콘의 결정화 상태를 보여주는 평면도이다.
활성층인 비정질 실리콘층(20) 상에 게이트전극(22)이 위치하고, 그 위로 감광막패턴(PR)이 드레인영역으로 치우치게 위치하도록 형성되어 있다. 따라서 이 후에 니켈 박막을 증착하게 되면, 상부에 게이트전극과 감광막패턴이 위치하는 비정질 실리콘층 부분이 니켈 오프셋이 된다. 열처리 작업을 진행하면, 니켈과 접하는 비정질 실리콘층 부분에는 니켈의 유도에 의하여 MIC에 의한 결정화가 진행되고, 니켈이 접하지 않은 비정질 실리콘층 부분에는 MILC에 의한 결정화가 이루어진다. MILC에 의한 결정화는 MIC에 의하여 결정화된 실리콘의 바운더리가 새로운 씨드로 작용하여 실리콘의 결정화가 래터럴하게 진행함으로써 이루어진다. 이 때, 비정질 실리콘층의 드레인영역에서 소오스영역과 드레인영역의 양 방향에서 성장한 결정 실리콘이 만나게 되어 이 부분에 니켈 실리사이드 라인을 형성한다. 따라서, 채널영역에 니켈 실리사이드 라인이 형성되는 것을 방지할 수 있다. 언급한 바와 같이, 채널영역에서의 결함이 전계효과이동도와 문턱전압특성을 저하시키기 때문에 채널영역에 니켈 실리사이드가 형성되는 것을 방지하는 것이 필요하다. 니켈 실리사이드 라인이 디바이스 특성을 저하시키는 결함으로 작용하기 때문이다.
상기 실시예에서는 결정화를 위한 유도 금속 물질로 니켈을 사용하였지만, 니켈 이외에 Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Ti, Tr, Ru, Rh, Cd 혹은, Pt 등과 같은 일반적인 금속물질을 사용할 수 있다. 또한, 본 발명에서는 드레인영역의 일부를 니켈 오프셋(혹은, 금속 오프셋)으로 하였지만, 동일한 방법에 의하여 소오스영역의 일부에 니켈 오프셋(혹은 금속 오프셋)을 정의하여 동일 공정으로 비정질 실리콘의 결정화를 진행할 수 있다. 감광막패턴 형성공정에서 감광막패턴을 게이트에 근접하는 부분의 소오스영역의 일부를 덮도록 형성하는 것이 다를 뿐이다. (이 때, 니켈과 접촉되지 않는 소오스영역을 후술과정에서 니켈 오프셋 소오스영역이라 칭함) 이 경우, 니켈 실리사이드 라인(혹은 금속 실리사이드 라인)은 니켈 오프셋 소오스영역(혹은, 금속 오프셋 소오스영역)에 위치하게 된다.
또한, 상기 실시에에서는 도 2b와 도 2c에 보인 바와 같이, 비정질 실리콘층에 니켈 오프셋을 정의하는 니켈 패턴을 형성한 후, 불순물 도핑 공정을 진행하여 소오스와 드레인영역을 형성하였지만, 이들의 순서를 바꾸어서 진행할 수 있다. 즉, 노출된 비정질 실리콘층에 불순물 도핑공정을 진행하여 소오스와 드레인영역을 형성한 후, 비정질 실리콘층에 니켈 오프셋을 정의하는 니켈 패턴을 형성하여 비정질 실리콘층을 결정화하고 후속공정에 의하여 박막트랜지스터를 제조할 수 있다.
도 5는 종래의 기술과 본 발명에 의하여 제조된 n형 다결정 실리콘 박막트랜지스터의 I-V 특성을 비교하기 위한 도면이다.
본 발명에 의한 박막트랜지스터는 종래의 기술에 의하여 제조된 박막트랜지스터보다 온전류(on current)와 문턱전압특성이 좋다. 본 발명에서 온전류의 향상은 채널영역에서의 전하흐름을 방해하는 결함 즉, 니켈 실리사이드 라인이 없기 때문이다.
아래의 <표 1>은 n형 박막트랜지스터에서의 디바이스 특성을 나나낸 도표이다. 여기서 문턱전압은 1Ｖ의 드레인 전압과 0.1㎂의 드레인 전류 하에서 정의된다. 전계효과 이동도는 1Ｖ의 드레인전압 하에서의 선형영역에서 계산된 값이다. 최대 온/오프 전류비는 -10Ｖ∼20Ｖ의 게이트전압과 1Ｖ의 드레인 전압하에서 얻어진 값이다.
박막트랜지스터 종류 니켈 오프셋 소오스영역 니켈 오프셋 드레인영역 종래기술
문턱전압(Ｖ) 2.5 2.5 3.3
서브문턱전압의기울기(Ｖ/dec) 0.98 0.93 0.97
전걔효과이동도(㎠/Ｖ) 120 82 60
최대 온/오프 전류비 2E6 2E6 1.3E6
표에서 알 수 있듯이 종래의 기술에 의하여 제조된 박막트랜지스터보다 니켈 오프셋이 소오스영역 혹은 드레인영역에 있는 본 발명에 의하여 제조된 박막트랜지스터에서 소자의 물리적 특성이 훨씬 좋다.
도 4는 고드레인 전류에서 측정되는 박막트랜지스터의 트랜스퍼 특성을 나타낸 것으로, 10V의 드레인 전압에서의 각 박막트랜지스터의 I-V 특성을 나타낸다.도면에 보인 바와 같이, 니켈 오프셋이 드레인영역에 있는 박막트랜지스터에서 누설전류가 가장 작다. 즉, 누설전류의 정도는 니켈 오프셋의 위치에 의존함을 알 수 있다.
상기에서는 본 발명은 니켈 실리사이드 라인(혹은, 금속 실리사이드 라인)을 드레인영역 혹은 소오스영역에 위치시키기 위하여 니켈 오프셋(혹은, 금속 오프셋)을 게이트 부근의 소오스영역(혹은 드레인영역)에 정의하였지만, 니켈 실리사이드 라인(혹은, 금속실리사이드 라인)이 채널영역에 위치하지 않는 방법에 다양하게 적용할 수 있다. 즉, 니켈 오프셋을 소오스영역(혹은 드레인영역) 전부에 정의하도록 니켈 박막을 드레인영역(혹은, 소오스영역)에만 형성할 수 있다. 또한, 본 발명은 비정질 실리콘 이외의 다른 반도체 물질을 결정화하는 공정에 적용할 수 있다.
본 발명은 MILC에 의한 반도체층의 결정화를 진행하는 과정에서 발생되는 금속 실리사이드 라인을 채널영역의 외부에 위치하게 함으로써, 전계효과 이동도와 문턱전압을 향상시킬 수 있고, 누설전류를 감소시킬 수 있다. 따라서 매우 효과적이고 고재현성이 있는 다결정 실리콘 박막트랜지스터를 형성할 수 있다.

Claims (11)

  1. 기판 상에 채널영역 및 상기 채널영역의 연결되도록 각각 위치하는 제1 영역과 제2 영역이 정의되는 반도체층을 형성하는 단계와,
    상기 반도체층의 채널영역 상에 게이트절연막＼게이트전극을 형성하는 단계와,
    상기 반도체층의 제1 및 제2 영역에 고농도 불순물을 도핑하는 단계와,
    상기 반도체층의 제1 영역이 금속 오프셋이 되도록 하는 금속 박막 패턴을 상기 반도체층 상에 형성하는 단계와,
    상기 금속 박막 패턴이 형성된 반도체층과 기판 전면에 열처리 작업을 진행하여 상기 반도체층을 결정화하는 단계를 포함하는 박막트랜지스터의 제조방법.
  2. 청구항 1에 있어서,
    상기 금속 박막 패턴의 금속 오프셋은 상기 반도체층의 제 1 영역 중 상기 게이트에 근접하는 부분에 정의되는 것이 특징인 박막트랜지스터의 제조방법.
  3. 청구항 1에 있어서,
    상기 금속 박막 패턴의 금속 오프셋은 상기 반도체층의 제 1 영역에 정의되는 것이 특징인 박막트랜지스터의 제조방법.
  4. 청구항 1에 있어서, 상기 금속 박막 패턴은,
    상기 반도체층의 제1 영역의 소정부분을 덮는 감광막패턴을 형성하는 단계와,
    상기 감광막패턴과 노출된 기판 전면에 금속박막을 증착하는 단계와,
    상기 감광막패턴을 리프트 오프 공정으로 제거하는 단계를 포함하는 것이 특징인 박막트랜지스터의 제조방법.
  5. 청구항 4에 있어서,
    상기 감광막 패턴을 상기 반도체층의 제 1 영역 중 상기 게이트에 근접하는 부분을 덮도록 형성되는 것이 특징인 박막트랜지스터의 제조방법.
  6. 청구항 4에 있어서,
    상기 감광막 패턴을 상기 반도체층의 제 1 영역 전부를 덮도록 형성되는 것이 특징인 박막트랜지스터의 제조방법.
  7. 청구항 1에 있어서,
    상기 금속 박막 패턴은 니켈을 사용하여 형성하는 것이 특징인 박막트랜지스터의 제조방법.
  8. 청구항 1에 있어서,
    상기 금속 박막 패턴은 Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Ti, Tr, Ru, Rh, Cd 혹은, Pt 등과 같은 금속물질을 사용하여 형성하는 것이 특징인 박막트랜지스터의 제조방법.
  9. 청구항 1내지 청구항 4에 있어서,
    상기 금속 박막 패턴은 20∼200Å정도의 두께로 형성하는 것이 특징인 박막트랜지스터 제조방법.
  10. 청구항 1에 있어서,
    상기 열처리 작업은 300∼500℃정도에서 진행하는 것이 특징인 박막트랜지스터 제조방법.
  11. 기판 상에 채널영역 및 상기 채널영역의 연결되도록 각각 위치하는 제1 영역과 제2 영역이 정의되는 반도체층을 형성하는 단계와,
    상기 반도체층의 채널영역 상에 게이트절연막＼게이트전극을 형성하는 단계와,
    상기 반도체층의 제1 영역이 금속 오프셋이 되도록 하는 금속 박막 패턴을 상기 반도체층 상에 형성하는 단계와,
    상기 반도체층의 제1 및 제2 영역에 고농도 불순물을 도핑하는 단계와,
    상기 금속 박막 패턴이 형성된 반도체층과 기판 전면에 열처리 작업을 진행하여 상기 반도체층을 결정화하는 단계를 포함하는 박막트랜지스터의 제조방법.
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