KR100620888B1 - 비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법 - Google Patents

비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법 Download PDF

Info

Publication number
KR100620888B1
KR100620888B1 KR1020040005815A KR20040005815A KR100620888B1 KR 100620888 B1 KR100620888 B1 KR 100620888B1 KR 1020040005815 A KR1020040005815 A KR 1020040005815A KR 20040005815 A KR20040005815 A KR 20040005815A KR 100620888 B1 KR100620888 B1 KR 100620888B1
Authority
KR
South Korea
Prior art keywords
crystallization
thin film
semiconductor thin
milc
amorphous semiconductor
Prior art date
Application number
KR1020040005815A
Other languages
English (en)
Other versions
KR20050078392A (ko
Inventor
주승기
Original Assignee
네오폴리((주))
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 네오폴리((주)) filed Critical 네오폴리((주))
Priority to KR1020040005815A priority Critical patent/KR100620888B1/ko
Publication of KR20050078392A publication Critical patent/KR20050078392A/ko
Application granted granted Critical
Publication of KR100620888B1 publication Critical patent/KR100620888B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N29/00—Investigating or analysing materials by the use of ultrasonic, sonic or infrasonic waves; Visualisation of the interior of objects by transmitting ultrasonic or sonic waves through the object
    • G01N29/22—Details, e.g. general constructional or apparatus details
    • G01N29/225—Supports, positioning or alignment in moving situation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N29/00—Investigating or analysing materials by the use of ultrasonic, sonic or infrasonic waves; Visualisation of the interior of objects by transmitting ultrasonic or sonic waves through the object
    • G01N29/22—Details, e.g. general constructional or apparatus details
    • G01N29/24—Probes

Abstract

본 발명은 활성층으로서 금속유도 측면 결정화방법(MILC)에 의해 비정질 실리콘을 결정질 실리콘으로 변환시킬 때 결정화된 영역의 경계면이 채널 영역의 외부에 존재하도록 결정화시키는 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다.
본 발명은 기판 위에 형성된 비정질 반도체 박막의 일부 영역에 미리 설정된 거리를 두고 제1 및 제2 결정화촉진 금속 패턴을 형성하는 단계와, 상기 기판을 열처리함과 동시에 제1 및 제2 결정화촉진 금속 패턴에 서로 다른 극성의 전압을 인가하여, 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 제1 및 제2 비정질 반도체 박막 부분은 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 제3 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되어, 인가 전압의 극성에 따라 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의하여 결정화된 영역의 경계면을 일측으로 편이시켜 형성하는 것을 특징으로 한다.
반도체 박막, 결정화, MILC, 채널영역, 경계면 위치, 결정화 속도

Description

비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법{Method of Manufacturing Thin Film Transistor Using Crystallization Method of Amorphous Semiconductor Thin Film}
도 1a 내지 도 1d는 종래의 MILC 방법을 이용하여 비정질 결정질 실리콘 박막을 결정질 실리콘 박막으로 결정화시키는 공정을 설명하기 위한 공정 단면도,
도 2는 도 1에 따라 제조된 박막 트랜지스터의 활성층의 결정화 상태를 나타내는 도면,
도 3a 및 도 3d는 다른 종래의 MILC 현상을 이용하여 결정질 실리콘 박막 트랜지스터를 제조하는 공정을 설명하기 위한 공정 단면도,
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 결정질 실리콘 박막 트랜지스터를 제조하는 공정을 설명하기 위한 공정 단면도,
도 5는 본 발명의 일 실시예에 따른 비정질 반도체 박막을 결정질 반도체 박막으로 변환하기 위한 어닐링시에 전압 인가하는 방법을 설명하기 위한 전압 인가용 배선 배치도,
도 6은 어닐링시에 전압을 인가할 경우, 극성에 따른 MILC 속도(rate)를 나타내는 그래프,
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 제조하기 위한 결정화 촉진 금속막의 형성방법을 보여주는 단면도이다.
* 도면의 주요부분에 대한 부호설명 *
40,70 ; 기판 41,411-414 ; 활성층
41C ; 채널영역 41D ; 드레인 영역
41S ; 소스 영역 42 ; 게이트 절연층
43 ; 게이트 전극 44 ; 포토레지스트 패턴
45,45a,45b ; 결정화촉진 금속층 46 ; MIC 결정화 영역
47 ; MILC 결정화 영역 48 ; 경계면
49 ; 오프셋 영역 50 ; 직류전원공급장치
51,52 ; 전극단자 71 ; 비정질 실리콘층
72 ; 절연막 73 ; 게이트 전극
75,75a-75e ; 결정화촉진 금속 패턴 76 ; 층간절연막
본 발명은 비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법에 관한 것으로, 특히 액티브 매트릭스 평판 디스플레이 장치에 사용되는 박막 트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 이루는 활성층(active layer)으로서 금속유도 측면 결정화방법(MILC)에 의해 비정질 실리콘을 결정질 실리콘(crystalline silicone)으로 변환시킬 때 결정화된 영역의 경계면이 채널 영역의 외부에 존재하도록 결정화시킬 수 있는 비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법에 관한 것이다.
액정 디스플레이 장치(Liquid Crystal Display; LCD), 유기발광 다이오드(Organic Light Emitting Diode; OLED) 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다. 박막 트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘 층을 증착시켜 형성된다. 그러나 CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘 층은 비정질(amorphous) 실리콘 막으로서 결정질 실리콘 막보다 상대적으로 낮은 전자 이동도(electron mobility)를 가진다.
박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘 막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. 이러한 목적을 위하여 비정질 실리콘 층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 실리콘 층으로 결정화하는 기술이 사용되고 있다.
박막 트랜지스터의 비정질 실리콘 층을 결정질 실리콘 층으로 결정화시키기 위하여 여러가지 방법이 제안되었다. 고상 결정화법(Solid Phase Crystallization: SPC)은 비정실 실리콘 층을 기판을 형성하는 물질인 유리의 변형 온도인 600℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고 기판의 면적이 큰 경우에 600℃ 이하의 온도에서도 장시간의 열처리 과정에서 기판의 변형이 일어날 수 있는 문제점이 있다.
엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 엑시머 레이저를 실리콘 층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도를 발생시켜 순간적으로 실리콘 층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한번에 하나씩의 기판만을 가공할 수 있기 때문에 고로에서 여러 기판을 동시에 배치 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다.
이러한 종래의 실리콘 층 결정화 방법의 단점을 극복하기 위하여 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우 200℃ 정도의 저온에서도 비정질 실리콘이 다결정 실리콘으로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막트랜지스터를 제조하였을 경우에 박막트랜지스터의 활성층을 구성하는 다결정 실리콘 내에 금속이 잔류하여 특히 박막 트랜지스터의 채널부에 전류 누설을 발생시키는 문제가 발생한다.
최근에는 MIC와 같이 금속이 직접 비정질 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 비정질 실리콘 층을 결정화시키는 방법이 본원의 발명자 등에 의해 제안되었다(S.W. Lee & S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조).
이러한 MILC 현상을 일으키는 금속으로는 특히, 니켈(Ni)과 팔라듐(Pd) 등이 알려져 있는데, MILC 현상을 이용하여 실리콘 층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘 층의 상변화가 전파됨에 따라 측면으로 이동하는 MILC 현상을 이용하여 결정화된 실리콘 층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터 활성화 층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 기판의 손상 없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
첨부된 도 1a 내지 도 1d는 MILC 현상을 이용하여 TFT를 구성하는 비정질 실리콘 층을 결정화시키는 종래 기술의 공정을 도시하는 공정 단면도이다. 먼저 도 1a와 같이 비정질 실리콘 층을 버퍼층(도시되지 않음)이 형성되어 있는 절연 기판(10) 위에 증착하고, 포토리소그래피에 의하여 비정질 실리콘 층을 패터닝하여 아일랜드 형상의 활성층(11)을 형성한다. 그후 게이트 절연층(12) 및 게이트 전극(13)을 통상적인 방법을 사용하여 활성층(11) 위에 형성한다.
이어서 도 1b와 같이 게이트 전극(13)을 이온주입 마스크로 사용하여 기판 전체를 불순물로 도핑하여 활성층(11)에 소스 영역(11S), 채널 영역(11C) 및 드레인 영역(11D)을 형성한다. 그후, 도 1c에서 보는 바와 같이 게이트 전극과 게이트 전극 주변의 소스 영역 및 드레인 영역이 덮이도록 포토레지스트 패턴(14)을 형성하고 기판(10) 및 포토레지스트 패턴(14)의 표면 전체에 결정화촉진 금속층(15)을 증착시킨다.
이어서, 도 1d에서 보는 바와 같이 포토레지스트 패턴(14) 부분의 결정화촉진 금속층(15)을 제거하여 오프셋을 설정하고, 기판 전체를 300℃ 내지 500℃의 온도에서 어닐링함에 의해 잔류된 결정화촉진 금속층(15a) 바로 아래의 소스 및 드레인 영역(16a,16b)을 MIC 현상에 의하여 결정화시키고, 결정화촉진 금속층(15a)이 덮혀 있지 않은(metal-offset) 소스 및 드레인 영역의 부분과 게이트 전극 아래의 채널 영역 부분(17)은 잔류된 결정화촉진 금속층(15a)으로부터 유도되는 MILC 현상에 의하여 결정화가 이루어진다.
상기 도 1a 내지 도 1d의 공정에서 포토레지스트 패턴(14)을 게이트 전극 양측의 소스 및 드레인 영역까지 덮도록 형성하는 이유는 채널 영역과 소스, 드레인 영역의 경계면까지 결정화촉진 금속층(15)이 증착되는 경우에 이들 경계면과 채널 영역(11C) 내에 MIC 현상에 의하여 유입된 금속 성분이 잔류하여 채널 영역의 전류 누설과 동작 특성을 저하시키는 문제가 발생하기 때문이다.
상기 채널 영역을 제외한 소스 및 드레인 영역은 잔류 금속 성분에 의하여 동작에 큰 지장을 받지 않으므로 채널 영역에서 약 0.01-5μm 이상 떨어진 소스 및 드레인 영역은 MIC 현상에 의하여 결정화시키고, 채널영역 및 채널 주변 영역에 대하여만 MILC 현상에 의한 결정화를 유도하여 결정화 시간을 단축시킨다. 그러나 도 1a 내지 도 1d에 도시된 종래 기술에 따르면, 도 1d에 도시된 바와 같이 채널 영역(11C) 내에 채널 양측에서 전파되는 MILC 결정화 영역의 경계면(18)이 형성된다.
도 2는 도 1a-도 1d의 공정에서 결정화촉진 금속으로 니켈(Ni)을 사용하는 경우 채널의 중앙부에 형성되는 니켈-실리사이드 라인의 TEM 사진이다. 도 2에 도시된 바와 같이 소스와 드레인 영역에 형성된 결정화촉진 금속층으로부터 채널 영역쪽으로 MILC 현상에 의한 결정화를 유도하는 니켈-실리사이드 물질은 양측의 결정화가 진행되면서 채널 영역 쪽으로 이동하게 되고 결국에는 채널 영역 중앙에서 만나 경계면을 형성하게 된다. 니켈-실리사이드에 포함되어 있는 금속 성분은 채널 영역의 전계효과 이동도, 문턱 전압 특성 등을 저하시켜 TFT의 전기적 특성을 저하시키게 된다.
이와 같은 문제를 해결하기 위하여 도 3a 내지 도 3d에 도시된 바와 같은 다른 기술이 제안되었다. 도 3a는 기판(30), 활성층(31), 게이트 절연층(32), 게이트 전극(33)이 형성된 구조이다. 그 후에 도 3b와 같이 게이트 전극(33)을 마스크로 사용하여 기판 전체를 불순물로 도핑하여 활성층에 소스 영역(31S), 채널 영역(31C) 및 드레인 영역(31D)을 형성한다.
도 3c는 상기한 활성층(31), 게이트 전극(33) 위에 포토레지스트 패턴(34)을 형성시키고 기판 전체와 포토레지스트 패턴 상에 결정화촉진 금속층(35)을 증착시킨 상태의 단면도이다. 이 경우, 포토레지스트 패턴(34)은 게이트 전극(33)과 소스 및 드레인 영역(31S,31D)의 일부를 덮되 소스 또는 드레인 영역의 어느 한 측으로 치우치도록 형성된다. 이어서, 포토레지스트 패턴(34)을 리프트오프 등의 방법으로 제거하면 도 3d와 같이 채널 주변의 소스 및 드레인 영역에 결정화촉진 금속층이 제거된 오프셋 영역(39)이 생기고 나머지 소스와 드레인 영역에 금속층(35a)이 남게된다.
이 상태에서 기판을 어닐링 하게 되면 도 3d와 같이 결정화촉진 금속층(35a)이 증착된 소스 및 드레인 영역(36)에서는 MIC에 의한 결정화가 이루어지고, 소스 및 드레인 영역(31S,31D)에서 금속층(35a)이 덮이지 않은 부분과 채널 영역(31C)에서는 MILC에 의한 결정화가 이루어진다.
이 경우에 소스 영역 또는 드레인 영역 중 어느 한 쪽의 금속이 오프셋된 영역이 다른 쪽에 비하여 넓기 때문에 도 3d에 도시된 바와 같이 MILC에 의하여 결정화된 영역(37)의 경계면(38)이 채널 영역(31C) 외부에 생기게 되어 MILC 경계면(38)에 의하여 채널 영역의 전기적 특성이 저하되는 문제가 발생하지 않는다.
그러나, 이 경우에는 MILC에 의해 결정화를 해야하는 거리가 상기한 동일한 금속 오프셋 거리를 갖는 MILC 결정화 보다 상대적으로 길기 때문에 열처리에 많은 시간이 소요되고 따라서, 생산성이 크게 떨어지는 문제점이 있다.
따라서 본 발명은 이러한 종래기술의 문제점을 감안하여 안출된 것으로, 그 목적은 MILC 방법을 이용하여 비정질 반도체 박막을 결정질 반도체 박막으로 변환시키기 위한 어닐링시에 박막 양단에 인가해주는 전압의 극성에 따라 양단으로부터의 결정화속도가 달라지는 현상을 이용하여 MILC 방법에 의하여 결정화된 영역의 경계면을 채널 영역 외부에 존재하도록 설정할 수 있는 비정질 반도체 박막을 결정질 반도체 박막으로 변환시키는 방법을 이용한 박막 트랜지스터의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 MILC 방법에 의해 비정질 반도체 박막을 결정질 반도체 박막으로 변환시킬 때 박막의 양단에 서로 다른 극성의 직류전압을 인가해 주는 것에 의해 MILC에 의한 결정화 속도를 증가시키며 또한 결정화 거리를 증가시키지 않고도 결정화된 영역의 경계면을 채널 영역 외부에 설정할 수 있어 결정화시간의 단축에 따라 생산성을 향상시킬 수 있는 비정질 반도체 박막을 결정질 반도체 박막으로 변환시키는 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위하여, 기판 위에 비정질 반도체 박막을 형성하는 단계와, 상기 비정질 반도체 박막을 아일랜드 형태로 패턴닝하는 단계와, 상기 아일랜드 형태의 비정질 반도체 박막의 중앙부에 절연막과 도전성막을 형성하고 이를 패턴닝하여 게이트 절연막과 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 이용하여 기판에 불순물을 주입하여 아일랜드 형태의 비정질 반도체 박막에 소스 영역 및 드레인 영역과 이들 사이에 채널 영역을 형성하는 단계와, 상기 게이트 전극과 게이트 전극 주변의 소스 영역 및 드레인 영역이 덮이도록 포토레지스트 패턴을 형성하고 기판 및 포토레지스트 패턴의 표면 전체에 결정화촉진 금속막을 형성하는 단계와, 각각 상기 게이트 절연막의 양단과 미리 설정된 오프셋 거리를 두고 제1 및 제2 결정화촉진 금속 패턴을 남기도록 상기 포토레지스트 패턴과 포토레지스트 패턴을 둘러싸고 있는 결정화촉진 금속막 부분을 리프트 오프법에 의해 제거하는 단계와, 상기 기판을 열처리함과 동시에 제1 및 제2 결정화촉진 금속 패턴에 서로 다른 극성의 전압을 100V/cm~1MV/cm 사이로 인가하여, 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 소스 및 드레인 영역의 일부는 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되어, 상기 MILC를 이용한 비정질 반도체 박막의 어닐링시에 제1 및 제2 결정화촉진 금속 패턴을 통하여 비정질 반도체 박막 양단에 전압을 인가해줄 때 인가 전압의 극성에 따라 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의하여 결정화된 영역의 경계면을 채널영역의 외측에 위치시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
삭제
삭제
삭제
삭제
삭제
상기한 바와 같이 본 발명에서는 MILC 방법을 이용한 어닐링시에 박막 양단에 인가해주는 전압의 극성에 따라 양단으로부터의 결정화속도가 달라지므로 간단하게 MILC 방법에 의하여 결정화된 영역의 경계면을 채널 영역 외부에 설정할 수 있게 되어 결정화 영역 경계면을 따른 전류 누설현상을 방지할 수 있게 된다.
또한, 본 발명에서는 MILC 방법에 의한 어닐링시에 결정화 영역 경계면을 채널 영역 외부에 설정하기 위하여 결정화 촉진 금속막의 일측 오프셋 영역을 길게 설정함에 의해 결정화 시간이 길어지는 문제를 해결하여, MILC 방법에 의한 어닐링시에 박막의 양단에 서로 다른 극성의 직류전압을 인가해 주는 것에 의해 MILC에 의한 결정화 속도를 증가시키며 또한 결정화 촉진 금속막의 일측 오프셋 영역을 짧게 설정한 상태에서 결정화될 비정질 박막의 양단에 서로 다른 극성의 직류전압을 인가해 주는 것에 의해 MILC에 의한 결정화 길이와 시간을 줄일 수 있어 생산성을 향상시킬 수 있다.
(실시예)
이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부도면을 참고하여 더욱 상세하게 설명한다.
첨부된 도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 결정질 실리콘 박막 트랜지스터를 제조하는 공정을 설명하기 위한 공정 단면도, 도 5는 본 발명의 일 실시예에 따른 비정질 반도체 박막을 결정질 반도체 박막으로 변환하기 위한 어닐링시에 전압 인가하는 방법을 설명하기 위한 전압 인가용 배선 배치도, 도 6은 어닐링시에 전압을 인가할 경우, 극성에 따른 MILC 속도(rate)를 나타내는 그래프이 다.
본 발명에 따른 금속유도 측면 결정화(MILC)법을 사용하는 박막 트랜지스터를 제작하는 방법을 살펴보면 다음과 같다.
도 4a를 참고하면, 먼저 박막 트랜지스터의 활성층을 구성할 비정질 실리콘층을 절연 기판(40) 위에 전면적으로 형성하고 아일랜드 형태로 패터닝하여 활성층(41)을 형성한다. 이 경우, 기판(40)은 코닝 1737 유리, 석영 또는 산화 실리콘, 실리콘 등의 절연 물질로 구성될 수 있다. 또한, 선택적으로는 기판(40) 위에 기판으로부터 활성층(41)으로 오염 물질이 확산되는 것을 방지하기 위한 하부 절연층(도시되지 않음)이 형성될 수 있다.
상기 하부 절연층으로는 산화실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD (plasma-enhanced chemical vapor deposition), LPCVD (low-pressure chemical vapor deposition), APCVD (atmosphere pressure chemical vapor deposition), ECR CVD (Electron Cyclotron Resonance CVD) 등의 증착법을 이용하여 600℃ 이하의 온도에서 300 내지 10,000Å, 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다.
상기 활성층(41)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 활성층(41)은 소스, 드레인 및 채널 영역을 포함하고 후에 형성될 기타 소자/전극 영역을 포함한다. 기판 상에 형성되는 활성층은 제조하고자 하는 TFT의 규격에 맞도록 패터닝된다.
그후 기판(40)과 패너닝된 활성층(41) 위에 게이트 절연층(42)과 게이트 전극(43)을 형성한다. 게이트 절연층(42)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 이어서, 게이트 절연층 상에 금속 재료 또는 도핑된 다결정 실리콘 등의 도전성 재료를 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 1,000 내지 8,000Å, 양호하게는 2,000 내지 4,000Å 두께로 게이트 전극층을 증착시키고 이를 패터닝하면 게이트 전극(43)이 형성된다.
도 4b는 게이트 전극을 마스크로 사용하여 활성층의 소스 영역(41S) 및 드레인 영역(41D)을 도핑하는 공정을 나타내는 도면이다. N-MOS TFT를 제조하는 경우에는 이온샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 10-200KeV(양호하게는 30-100KeV)의 에너지로 1E11-1E22/cm3(양호하게는 1E15-1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3 등의 도펀트를 10-200KeV의 에너지로 1E11-1E22/cm3(양호하게는 1E14-1E21/cm3)의 도우즈로 도핑한다. 필요에 따라 드레인 영역에 불순물이 약하게 도핑된 LDD 구조 또는 오프셋 영역이 있는 접합부를 형성할 수도 있다. CMOS를 형성하는 경우에는 추가의 마스크를 이용한 여러 차례의 도핑 공정을 진행할 수도 있다.
도 4b에서 부재번호 41C는 불순물이 주입되지 않은 채널 영역을 나타낸다.
그 후, 도 4c와 같이 게이트 전극과 게이트 전극 주변의 소스 영역 및 드레인 영역이 덮이도록 포토레지스트 패턴(44)을 형성하고 기판(40) 및 포토레지스트 패턴(44)의 표면 전체에 결정화촉진 금속층(45)을 증착시킨다.
상기 결정화촉진 금속층(45)으로서 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속이 사용될 수 있다. 이 때, 결정화촉진 금속층(45)의 증착 두께는 실리콘 표면에 균일한 박막이 형성되어 MIC를 일으킬 수 있는 두께이어야 하므로 수십Å ~ 수백Å이어야 한다.
이어서, 포토레지스트 패턴(44)을 리프트 오프 등의 방법으로 제거하면 도 4d와 같이 채널 주변의 소스 및 드레인 영역(41S,41D)에 결정화촉진 금속층(45)이 제거된 오프셋 영역(49)이 생기고 소스와 드레인 영역(41S,41D)의 일부에 금속층(45a,45b)이 남게 된다. 이 경우 금속 오프셋 영역(49)의 길이는 0.1~30㎛, 바람직하게는 5㎛로 설정하는 것이 좋다.
도 4e는 도 4d에 도시된 하나의 TFT를 기판 전체에 매트릭스 상태로 배열하여 다수의 TFT를 형성하기 위한 패턴을 나타낸다. 도 4e에서 아일랜드 형상의 다수의 활성층(411-414)이 매트릭스 형태로 수평방향으로 배치되고, 상기 다수의 활성층(411-414)과 교차하여 수직방향으로 라인 형태의 게이트 절연층(42)이 배치되어 있으며, 게이트 절연층(42)의 양측에는 금속 오프셋 만큼 설정된 거리를 두고 라인 형태의 한쌍의 결정화촉진 금속층(45a,45b)이 활성층(41)의 양단을 커버하도록 배열되어 있다.
이 때, 다수의 활성층(411-414) 각각의 양단부를 덮고 있는 다수의 결정화촉진 금속층(45a)과 다수의 결정화촉진 금속층(45b)은 각각 상호 연결되어 기판 전체에 걸쳐 도 5와 같이 직류전원공급장치(50)의 (+) 및 (-) 전극단자(51,52)에 접속되어 있다.
열처리 중에 도 5와 같이 전극단자(51,52)에 직류전압을 인가함으로써 각 활성층(411-414)에 일정한 전압을 인가할 수 있다. 이와 같이 활성층(411-414)의 양단에 전압을 인가하면서 열처리를 진행하면, MILC에 의한 결정화 속도는 (-) 전압이 인가되는 음극의 다수의 결정화촉진 금속층(45b) 방향이 (+) 전압이 인가되는 양극의 다수의 결정화촉진 금속층(45a) 방향보다 빠른 현상을 나타낸다. 이러한 현상에 의해 도 4d와 같이 MILC에 의하여 결정화된 영역(47)의 경계면(48)은 채널영역(41C)의 밖에 존재하도록 제어하는 것이 가능하다.
인가 전압의 극성과 인가 전압의 크기에 따른 MILC 결정화 속도를 도 6에 나타내었다. 도 6에서 보는 바와 같이, 인가되는 전압이 증가함에 따라 양극에서는 결정화 속도가 크게 감소하고, 음극에서는 결정화 속도가 크게 증가함을 알 수 있다.
이와 같은 현상에 의해 도 4d, 도 4e 및 도 5와 같이 활성층(411-414) 각각의 양단부를 다수의 결정화촉진 금속층(45a)과 다수의 결정화촉진 금속층(45b)이 덮고 있는 구조에서 열처리와 동시에 양극과 음극 사이에 직류전압을 인가하여 결정화를 진행하면, 결정화촉진 금속층(45a)과 결정화촉진 금속층(45b)이 증착된 소스 및 드레인 영역에서는 MIC에 의한 결정화가 이루어져서 MIC 결정화 영역(46)이 형성되고, 소스 및 드레인 영역(41S,41D)에서 금속층(45a,45b)이 덮이지 않은 부분과 채널 영역(41C)에서는 MILC에 의한 결정화가 이루어져서 MILC 결정화 영역(47)이 형성됨과 동시에 이온 주입된 불순물의 활성화가 이루어진다.
이 경우 인가전압은 100V/cm~1MV/cm, 바람직하게는 500V/cm가 적당하며, 인가전압의 크기를 조절하면 MILC에 의하여 결정화된 영역(47)의 경계면(48)을 도 4d와 같이 채널영역(41C) 밖에 존재하도록 할 수 있다.
상기 열처리는 퍼니스(Furnace)를 사용하여 여러 장의 기판을 400~800℃, 바람직하게는 450℃에서 수행한다. 열처리는 상기 고로방법 이외에, 레이저(Laser)에 의한 가열법, 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 또는 800℃정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법, 선형 어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 방법, 마이크로웨이브를 이용한 가열법 등이 사용될 수 있다.
상기와 같이 본 발명에 의한 어닐링 방법을 사용하면 종래의 방법과는 달리 MILC에 의하여 결정화된 영역의 경계면을 채널영역 밖에 존재하도록 하기 위하여 결정화 거리를 길게 할 필요가 없으며, 또한 인가한 전압에 따라 결정화 속도가 빨라지므로 열처리 시간을 크게 줄여 생산성을 크게 향상할 수 있다.
그 후 주지된 방법에 의해 덮개막과 배선 금속을 형성하여 트랜지스터를 제작할 수 있다. 이 경우 결정화촉진 금속층은 패터닝되어 배선 금속으로 이용될 수 있다.
한편, 상기한 본 발명에 따른 결정화 방법은 도 7a 내지 도 7e에 도시된 어 느 하나의 구조를 이용하여 직류전압을 인가하면서 열처리를 진행하는 것도 동일한 결과를 얻을 수 있다.
먼저, 도 7a와 같이 기판(70) 위에 비정질 실리콘 층(71)을 형성하고 채널 영역이 형성될 위치마다 라인 형태 또는 아일랜드 형태의 결정화촉진 금속 패턴(75)을 소정거리를 두고 형성한 후에, 상기한 어닐링 경우에서와 마찬가지로 전압을 인가한 상태로 열처리를 진행하면, 비정질 실리콘층이 결정질 실리콘으로 변환된다. 이 후에 주지된 방법에 따라 결정질 실리콘을 패터닝 하여 TFT를 제작한다.
또한, 이러한 결정화촉진 금속의 형성 및 어닐링 방법은 도 7b와 같이 비정질 실리콘 층(71) 위에 절연막(72)을 형성하고, 절연막(72)에 비정질 실리콘 층(71)에 대한 접촉창을 형성하여 결정화촉진 금속 패턴(75b)을 형성하고 어닐링을 한다.
또 다른 방법으로는 도 7c와 같이 비정질 실리콘 층(71)을 섬형상으로 패터닝한 후에 결정화촉진 금속 패턴(75c)을 형성하여 어닐링을 진행할 수 도 있다. 또한, 도 7d와 같이 비정질 실리콘 층(71) 위에 게이트 절연막(72)을 형성하고 그 후에 결정화촉진 금속 패턴(75d)을 형성할 수 도 있으며, 도 7e와 같이 게이트 전극(73) 위에 층간절연막(76)을 형성하고 컨택트 홀을 통하여 소스 및 드레인 영역이 형성될 비정질 실리콘 층(71)에 접촉되도록 결정화촉진 금속 패턴(75e)을 형성할 수도 있다.
상기한 바와 같이 본 발명에서는 MILC 방법을 이용한 어닐링시에 박막 양단에 인가해주는 전압의 극성에 따라 양단으로부터의 결정화속도가 달라지므로 간단하게 MILC 방법에 의하여 결정화된 영역의 경계면을 채널 영역 외부에 설정할 수 있게 되어 결정화 영역 경계면을 따른 전류 누설현상을 방지할 수 있게 된다.
또한, 본 발명에서는 MILC 방법에 의한 어닐링시에 결정화 영역 경계면을 채널 영역 외부에 설정하기 위하여 결정화 촉진 금속막의 일측 오프셋 영역을 길게 설정함에 의해 결정화 시간이 길어지는 문제를 해결하여, MILC 방법에 의한 어닐링시에 박막의 양단에 서로 다른 극성의 직류전압을 인가해 주는 것에 의해 MILC에 의한 결정화 속도를 증가시키며 또한 결정화 촉진 금속막의 일측 오프셋 영역을 짧게 설정한 상태에서 결정화될 비정질 박막의 양단에 직류전압을 인가해 주는 것에 의해 MILC에 의한 결정화 시간을 줄일 수 있어 생산성을 향상시킬 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 기판 위에 비정질 반도체 박막을 형성하는 단계와,
    상기 비정질 반도체 박막을 아일랜드 형태로 패턴닝하는 단계와,
    상기 아일랜드 형태의 비정질 반도체 박막의 중앙부에 절연막과 도전성막을 형성하고 이를 패턴닝하여 게이트 절연막과 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 이온주입 마스크로 이용하여 기판에 불순물을 주입하여 아일랜드 형태의 비정질 반도체 박막에 소스 영역 및 드레인 영역과 이들 사이에 채널 영역을 형성하는 단계와,
    상기 게이트 전극과 게이트 전극 주변의 소스 영역 및 드레인 영역이 덮이도록 포토레지스트 패턴을 형성하고 기판 및 포토레지스트 패턴의 표면 전체에 결정화촉진 금속막을 형성하는 단계와,
    각각 상기 게이트 절연막의 양단과 미리 설정된 오프셋 거리를 두고 제1 및 제2 결정화촉진 금속 패턴을 남기도록 상기 포토레지스트 패턴과 포토레지스트 패턴을 둘러싸고 있는 결정화촉진 금속막 부분을 리프트 오프법에 의해 제거하는 단계와,
    상기 기판을 열처리함과 동시에 제1 및 제2 결정화촉진 금속 패턴에 서로 다른 극성의 직류(DC)전압을 100V/cm~1MV/cm 사이로 인가하여, 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 소스 및 드레인 영역의 일부는 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되어,
    상기 MILC를 이용한 비정질 반도체 박막의 어닐링시에 제1 및 제2 결정화촉진 금속 패턴을 통하여 비정질 반도체 박막 양단에 직류(DC)전압을 인가해줄 때 인가 전압의 극성에 따라 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의하여 결정화된 영역의 경계면을 채널영역의 외측에 위치시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 삭제
  13. 제11항에 있어서, 상기 오프셋 거리는 0.1~30㎛로 설정되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  14. 삭제
  15. 삭제
KR1020040005815A 2004-01-29 2004-01-29 비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법 KR100620888B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040005815A KR100620888B1 (ko) 2004-01-29 2004-01-29 비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040005815A KR100620888B1 (ko) 2004-01-29 2004-01-29 비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법

Publications (2)

Publication Number Publication Date
KR20050078392A KR20050078392A (ko) 2005-08-05
KR100620888B1 true KR100620888B1 (ko) 2006-09-13

Family

ID=37265546

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040005815A KR100620888B1 (ko) 2004-01-29 2004-01-29 비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법

Country Status (1)

Country Link
KR (1) KR100620888B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232170B1 (ko) * 2006-06-30 2013-02-12 엘지디스플레이 주식회사 폴리실리콘 박막트랜지스터의 제조방법 및 이를 이용한액정표시소자의 제조방법
KR100770266B1 (ko) 2006-11-10 2007-10-25 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
KR102239841B1 (ko) 2014-08-06 2021-04-14 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법
WO2024005617A1 (ko) * 2022-07-01 2024-01-04 주식회사 에이치피에스피 3차원 낸드 플래시 메모리 어레이의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168114A (ja) * 1997-08-26 1999-03-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR19990069494A (ko) * 1998-02-10 1999-09-06 주승기 박막트랜지스터 제조방법
KR20000018565A (ko) * 1998-09-03 2000-04-06 최덕균 비정질 실리콘 박막을 결정화하는 방법과이를 이용한 다결정실리콘 박막트랜지스터 제조방법
KR20000040729A (ko) * 1998-12-19 2000-07-05 구본준 실리콘 박막을 결정화하는 방법
KR20000065442A (ko) * 1999-04-03 2000-11-15 구본준 폴리실리콘 반도체층을 포함한 박막트랜지스터 제조방법
KR20050058677A (ko) * 2003-12-12 2005-06-17 학교법인 한양학원 Ａｃ와 ｄｃ의 혼합 전계에 의한 다결정 실리콘 박막의제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168114A (ja) * 1997-08-26 1999-03-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR19990069494A (ko) * 1998-02-10 1999-09-06 주승기 박막트랜지스터 제조방법
KR20000018565A (ko) * 1998-09-03 2000-04-06 최덕균 비정질 실리콘 박막을 결정화하는 방법과이를 이용한 다결정실리콘 박막트랜지스터 제조방법
KR20000040729A (ko) * 1998-12-19 2000-07-05 구본준 실리콘 박막을 결정화하는 방법
KR100348780B1 (ko) * 1998-12-19 2002-12-26 엘지.필립스 엘시디 주식회사 실리콘박막을결정화하는방법
KR20000065442A (ko) * 1999-04-03 2000-11-15 구본준 폴리실리콘 반도체층을 포함한 박막트랜지스터 제조방법
KR20050058677A (ko) * 2003-12-12 2005-06-17 학교법인 한양학원 Ａｃ와 ｄｃ의 혼합 전계에 의한 다결정 실리콘 박막의제조방법

Also Published As

Publication number Publication date
KR20050078392A (ko) 2005-08-05

Similar Documents

Publication Publication Date Title
KR100390522B1 (ko) 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법
KR100439345B1 (ko) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
KR100426381B1 (ko) 결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조방법
KR100958826B1 (ko) 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는다결정 실리콘 박막 트랜지스터 및 그의 제조방법
KR100426380B1 (ko) 실리콘 박막의 결정화 방법 및 이를 이용한 반도체 소자제조 방법
KR100776362B1 (ko) 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법
KR20020057382A (ko) 반도체 소자 제조 방법 및 장치
KR100620888B1 (ko) 비정질 반도체 박막의 결정화 방법을 이용한 박막 트랜지스터의 제조방법
KR100965980B1 (ko) 금속 유도 측면 결정화를 이용한 다결정 실리콘 박막트랜지스터 및 그의 제조방법
US20030096459A1 (en) Crystalline silicon thin film transistor panel for LCD and method of fabricating the same
KR100929093B1 (ko) 금속 유도 수직 결정화를 이용한 비정질 실리콘 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법
KR100753635B1 (ko) 금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법
US20030102479A1 (en) Crystalline silicon thin film transistor panel for LCD and method of fabricating the same
KR100205069B1 (ko) 다결정 실리콘 박막 트랜지스터의 제조방법
KR100669499B1 (ko) 금속유도 측면결정화법을 이용한 비정질 실리콘 박막의결정화 방법
KR100541986B1 (ko) 결정화 속도가 서로 다른 두 금속을 이용한 금속 유도측면 결정화에 의한 비정질 반도체 박막의 결정화 방법 및이를 이용한 박막 트랜지스터의 제조방법
JP2734359B2 (ja) 薄膜トランジスタ及びその製造方法
JP3488361B2 (ja) 半導体装置の作製方法
KR100552936B1 (ko) 금속 오프셋 영역을 포함하는 결정질 박막트랜지스터의제조 방법
KR100593267B1 (ko) 결정질 실리콘 박막트랜지스터의 제조 방법
KR101031702B1 (ko) 금속유도결정화에 의한 액정표시소자 제조방법
KR20020076791A (ko) 실리콘 박막의 결정화 방법 및 이를 이용한박막트랜지스터 제조 방법
KR101036726B1 (ko) 금속유도결정화를 이용한 액정표시소자 제조방법
KR20060040175A (ko) 자기장결정화방법에 의해 결정화된 폴리실리콘을 사용하는액정표시소자 제조방법
KR20090058750A (ko) 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110706

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120712

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee