KR102239841B1 - 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법 - Google Patents

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Abstract

본 발명은 공정이 단순화되어 제조가 용이한 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법을 위하여, 제1영역과 상기 제1영역 일측의 제2영역과 상기 제1영역 타측의 제3영역을 갖는 기판과, 상기 기판 상에 배치되는 폴리실리콘층과, 상기 제1영역과 상기 제3영역에서 상기 폴리실리콘층 상에 위치하며 상기 폴리실리콘층 근방에서 메탈실리사이드층을 갖는 소스전극과 드레인전극을 구비하는, 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법을 제공한다.

Description

박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법{Thin film transistor, display apparatus comprising the same, method for manufacturing thin film transistor, and method for manufacturing display apparatus}
본 발명의 실시예들은 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법에 관한 것으로서, 더 상세하게는 공정이 단순화되어 제조가 용이한 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 게이트전극, 소스전극/드레인전극 및 반도체층을 포함한다. 이때 반도체층으로 폴리실리콘층을 이용할 수 있다. 이러한 종래의 박막트랜지스터의 제조과정에서는, 소스전극/드레인전극과 폴리실리콘층의 컨택저항이 매우 높기에 이를 낮추기 위해, 고가의 도핑장비를 이용한 도핑을 통해 폴리실리콘층에 LDD 영역을 형성하는 등의 과정을 거쳐야만 한다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 공정이 단순화되어 제조가 용이한 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1영역과 상기 제1영역 일측의 제2영역과 상기 제1영역 타측의 제3영역을 갖는 기판과, 상기 기판 상에 배치되는 폴리실리콘층과, 상기 제1영역과 상기 제3영역에서 상기 폴리실리콘층의 상에 위치하며 상기 폴리실리콘층 근방에서 메탈실리사이드층을 갖는 소스전극과 드레인전극을 구비하는, 박막 트랜지스터가 제공된다.
상기 소스전극과 드레인전극은 상기 메탈실리사이드층 상면에 컨택하는 추가메탈층을 구비할 수 있다.
이때, 상기 메탈실리사이드층은 상기 추가메탈층이 포함하는 성분의 실리사이드를 포함할 수 있다.
또는, 상기 추가메탈층은 상기 메탈실리사이드층 상의 제1층과 상기 제1층 상의 제2층을 포함할 수 있다.
한편, 상기 메탈실리사이드층은 상기 폴리실리콘층을 결정화하는데 사용된 촉매금속을 포함할 수 있다.
나아가, 상기 메탈실리사이드층은 상기 촉매금속을 게터링할 수 있는 물질의 실리사이드일 수 있다. 구체적으로, 상기 메탈실리사이드층은 티타늄실리사이드일 수 있다.
본 발명의 다른 일 관점에 따르면, 상술한 것과 같은 박막 트랜지스터들 중 어느 하나와, 상기 박막 트랜지스터의 상기 소스전극과 상기 드레인전극 중 적어도 어느 하나에 전기적으로 연결된 디스플레이소자를 포함하는, 디스플레이 장치가 제공된다.
본 발명의 또 다른 일 관점에 따르면, 제1영역과 제1영역 일측의 제2영역과 제1영역 타측의 제3영역을 갖는 기판 상에 비정질실리콘층을 형성하는 단계와, 비정질실리콘층 상면에 촉매금속을 배치하는 단계와, 제2영역 및 제3영역에서 비정질실리콘층과 촉매금속을 덮는 메탈층을 형성하는 단계와, 열처리를 통해 비정질실리콘층을 폴리실리콘층으로 만들며 메탈층이 메탈실리사이드층을 포함하도록 만드는 단계를 포함하는, 박막 트랜지스터 제조방법이 제공된다.
상기 메탈층을 형성하는 단계는, 비정질실리콘층과 촉매금속을 덮는 메탈층을 형성하는 단계와, 제1영역의 적어도 일부에서 메탈층의 부분을 제거하는 단계를 포함할 수 있다. 이때, 상기 메탈층의 부분을 제거하는 단계는, 제1영역에서 메탈층과 비정질실리콘층 사이의 촉매금속의 적어도 일부도 제거하는 단계일 수 있다.
상기 메탈층이 메탈실리사이드층을 포함하도록 만드는 단계는, 메탈층이 모두 메탈실리사이드층이 되도록 하는 단계일 수 있다. 이때, 메탈실리사이드층에 컨택하는 추가메탈층을 형성하는 단계를 더 포함할 수 있다.
이 경우, 상기 추가메탈층을 형성하는 단계는, 상기 메탈층을 형성하는 단계에서 사용되는 물질과 동일한 물질을 이용하는 단계일 수 있다. 또는, 상기 추가메탈층을 형성하는 단계는, 상기 메탈층을 형성하는 단계에서 사용되는 물질과 동일한 물질을 포함하는 제1층과, 제1층 상에 위치하며 상이한 물질을 포함하는 제2층을 형성하는 단계일 수 있다.
한편, 상기 메탈층이 메탈실리사이드층을 포함하도록 만드는 단계는, 메탈층의 비정질실리콘층 방향의 일부분이 메탈실리사이드층이 되도록 하여 메탈층의 잔여부분이 추가메탈층이 되도록 하는 단계일 수 있다.
상기 메탈층을 형성하는 단계는, 제2영역 및 제3영역에서 비정질실리콘층과 촉매금속을 덮는 제1층과, 제1층 상에 위치하며 제1층과 상이한 물질을 포함하는 제2층을 형성하는 단계일 수 있다. 나아가, 상기 메탈층이 메탈실리사이드층을 포함하도록 만드는 단계는, 제1층의 비정질실리콘층 방향의 일부분이 메탈실리사이드층이 되도록 하여 제1층의 잔여부분과 제2층이 추가메탈층이 되도록 하는 단계일 수 있다.
본 발명의 또 다른 일 관점에 따르면, 상술한 것과 같은 방법들 중 어느 하나를 이용하여 박막 트랜지스터를 형성하는 단계와, 박막 트랜지스터에 전기적으로 연결된 디스플레이 소자를 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 공정이 단순화되어 제조가 용이한 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 6은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 제조방법의 공정을 개략적으로 도시하는 단면도이다.
도 7 내지 도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 10 내지 도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
본 실시예에 따른 박막 트랜지스터 제조방법에 따르면, 기판(10)을 준비한다. 기판(10)은 글라스재, 금속재, 또는 PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 기판(10)은 제1영역(1A)과, 제1영역(1A)의 (-x 방향인) 일측에 위치한 제2영역(2A)과, 제1영역(1A)의 (+x 방향인) 타측에 위치한 제3영역(3A)을 가질 수 있다. 물론 기판(10)의 제1영역(1A) 내지 제3영역(3A)은 단순한 위치 상의 구분으로, 그러한 영역들에 있어서 기판(10)의 성분이나 특성 등이 상이한 것은 아니다. 제1영역(1A)은 후술할 게이트전극(G)에 대응할 수 있다. 물론 제1영역(1A)은 추후 채널영역으로 해석되고, 제2영역(2A)과 제3영역(3A)은 소스영역이나 드레인영역으로 해석될 수 있다.
이와 같이 기판(10)을 준비한 후, 기판(10) 상에 비정질실리콘층(40')을 형성한다. 물론 비정질실리콘층(40')을 형성하기에 앞서, 실리콘옥사이드나 실리콘나이트라이드 등과 같은 물질로 기판(10) 상에 버퍼층(미도시)을 형성하는 단계를 거칠 수 있다. 버퍼층은 비정질실리콘층(40')이나 이 비정질실리콘층(40')이 결정화된 폴리실리콘층에 불순물이 침투하는 것이 방지되도록 할 수 있다. 물론 필요하다면 버퍼층 형성용 물질로 PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), 폴리아크릴레이트(Polyacrylate) 또는 폴리이미드(Polyimide) 등과 같은 유기 절연물질을 사용할 수도 있다.
물론, 비정질실리콘층(40') 형성에 앞서, 도 1에 도시된 것과 같이 도전성 물질로 제1영역(1A)에 대응하도록 게이트전극(G)을 형성하고, 실리콘옥사이드, 실리콘나이트라이드 및/또는 기타 절연성 유무기물 등과 같은 절연물질로 게이트전극(G)을 덮는 게이트절연막(30)을 형성할 수도 있다. 여기서 제1영역(1A)에 대응하도록 게이트전극(G)을 형성한다는 것은 게이트전극(G)이 제1영역(1A) 내에만 위치하도록 형성한다는 것은 아니며, 게이트전극(G)의 중심이 대략적으로 제1영역(1A)의 중심에 대응한다는 것을 의미한다. 예컨대 도 1에 도시된 것과 같이 게이트전극(G)의 일부가 제1영역(1A)을 벗어날 수도 있고, 이와 달리 게이트전극(G)이 제1영역(1A)을 모두 채우지 못할 수도 있다.
비정질실리콘층(40')을 형성한 후, 도 1에 도시된 것과 같이 비정질실리콘층(40') 상면에 촉매금속(50)을 배치한다. 촉매금속(50)은 스퍼터링법으로 비정질실리콘층(40') 상에 배치시킬 수 있다. 도 1에서는 촉매금속(50)이 상호 이격된 것으로 도시하고 있으나, 이와 달리 비정질실리콘층(40') 상면에 촉매금속(50)으로 형성된 얇은 막이 형성할 수도 있다. 이러한 촉매금속(50)은 Ni을 포함할 수 있으며, 그 외에도 Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co,Mo, Tr, Ru, Rh, Cd 또는 Pt 등을 포함할 수 있다.
이후, 제2영역(2A) 및 제3영역(3A)에서 비정질실리콘층(40')과 촉매금속(50)을 덮는 메탈층(60)을 형성하는 단계를 거친다. 이는 다양한 방법으로 이루어질 수 있는데, 예컨대 도 2에 도시된 것과 같이 비정질실리콘층(40')의 상면의 전면(全面)을 덮는 메탈층(60)을 형성하고, 이후 도 3에 도시된 것과 같이 제1영역(1A)의 적어도 일부에서 메탈층(60)의 부분을 제거하여 이루어질 수 있다. 메탈층(60)은 촉매금속과 상이한 물질로서 촉매금속(50)을 게터링할 수 있는 물질로 형성할 수 있는데, 예컨대 Ti으로 형성할 수 있다.
메탈층(60)의 부분을 제거할 시, 제1영역(1A)에서 메탈층(60)과 비정질실리콘층(40') 사이의 촉매금속(50)의 적어도 일부도 함께 제거할 수 있다. 이 과정에서 도 3에 도시된 것과 같이 제1영역(1A)에 있어서 비정질실리콘층(40')의 상면의 일부도 함께 제거되어, 제1영역(1A)의 적어도 일부에서의 비정질실리콘층(40')의 두께가 제2영역(2A)이나 제3영역(3A)에서의 비정질실리콘층(40')의 두께보다 얇아질 수 있다. 물론 이러한 과정을 거치더라도 제1영역(1A)에서 촉매금속(50)이 완전히 제거되지 않을 수도 있다. 하지만 제2영역(2A)이나 제3영역(3A)에서의 촉매금속(50)의 농도보다 제1영역(1A)에서의 촉매금속(50)의 농도를 상대적으로 줄일 수 있다.
이후, 열처리를 통해, 도 4에 도시된 것과 같이 촉매금속(50)에 의해 비정질실리콘층(40')이 폴리실리콘층(40)이 되도록 한다. 이때, 제1영역(1A)에 촉매금속(50)이 존재하지 않거나, 제1영역(1A)에 촉매금속(50)이 존재한다 하더라도 그 농도가 제2영역(2A)이나 제3영역(3A)에서의 촉매금속(50)의 농도보다 훨씬 작기에, 결정화 과정에서 그레인 사이즈가 획기적으로 커지도록 할 수 있다. 이에 따라 폴리실리콘층(40)의 이동도 등의 전기적 특성이 우수해지도록 할 수 있다.
한편, 열처리를 통해 비정질실리콘층(40')을 폴리실리콘층(40)으로 만들 시, 메탈층(60)은 메탈실리사이드층(61)이 된다. 메탈층(60)을 티타늄으로 형성한다면 메탈실리사이드층(61)은 티타늄실리사이드를 포함하게 된다. 이때, 메탈층(60)이 촉매금속(50)을 게터링할 수 있는 물질로 형성할 수 있기에, 메탈층(60)과 비정질실리콘층(40') 사이에 존재하던 촉매금속(50)은 메탈층(60) 내로 게터링된다. 이에 따라 결정화된 폴리실리콘층(40) 내에서의 촉매금속(50)의 농도를 획기적으로 낮춤으로써, 박막 트랜지스터가 완성될 시 이동도나 문턱전압 특성 등의 그 전기적 특성을 높일 수 있다. 또한, 비정질실리콘층(40')을 결정화하여 폴리실리콘층(40)으로 만든 후 촉매금속(50)을 제거하는 과정을 별도로 거칠 필요도 없게 되므로, 제조공정을 획기적으로 단순화할 수 있다.
종래의 박막 트랜지스터 제조방법의 경우, 메탈층(60)이 존재하지 않는 상태에서 촉매금속(50)을 이용해 비정질실리콘층(40')을 결정화하여 폴리실리콘층(40)으로 만들었다. 그러한 상태에서 소스전극/드레인전극과 폴리실리콘층(40)을 컨택시키면 소스전극/드레인전극과 폴리실리콘층(40) 사이의 컨택저항이 매우 높기에, 고가의 도핑장비를 이용한 도핑을 통해 LDD 영역을 형성하는 등의 과정을 거쳐야만 했다.
그러나 본 실시예에 따른 박막 트랜지스터 제조방법의 경우, 비정질실리콘층(40')의 결정화 과정에서 제2영역(2A)과 제3영역(3A)에 대응하는 위치에 자연스럽게 메탈실리사이드층(61)이 형성되도록 하는바, 이러한 메탈실리사이드층(61)은 소스전극/드레인전극과 폴리실리콘층(40) 사이에 개재될 시 소스전극/드레인전극과 폴리실리콘층(40) 사이의 컨택저항을 획기적으로 낮출 수 있다. 따라서 고가의 도핑장비를 이용하지 않고도 특성이 우수한 박막 트랜지스터를 제조할 수 있다.
한편, 도 4에 도시된 것과 같이 메탈층(60)이 모두 메탈실리사이드층(61)이 되도록 할 수 있다. 이 경우 도 5에 도시된 것과 같이 메탈실리사이드층(61)에 컨택하는 추가메탈층(62)을 형성하는 단계를 거칠 수 있다. 이 경우 메탈실리사이드층(61)과 추가메탈층(62)을 포함하는 적층체를 소스전극/드레인전극(S/D)이라 이해할 수 있다. 이 경우 추가메탈층(62)의 제1영역(1A) 중앙방향의 단부면(62a)은 메탈실리사이드층(61)의 제1영역(1A) 중앙방향의 단부면(61a)과 일치하지 않을 수 있다. 메탈실리사이드층(61)을 형성하는데 사용되는 메탈층(60)은 추가메탈층(62)이 패터닝되는 공정이 아닌 다른 공정에서 패터닝되기 때문이다.
추가메탈층(62)은 다양한 물질로 형성할 수 있는데, 특히 메탈층(60)을 형성하는 단계에서 사용되는 물질과 동일한 물질로 형성할 수 있다. 예컨대 메탈층(60)을 티타늄을 이용해 만들어서 메탈실리사이드층(61)이 티타늄실리사이드를 포함할 경우, 추가메탈층(62)은 티타늄으로 형성할 수 있다. 이 경우 추가메탈층(62)과 메탈실리사이드층(61)이 동일/유사한 성분을 포함하기에, 그 접합력이 우수하고 또한 이들 사이의 컨택저항을 획기적으로 낮출 수 있다.
한편, 추가메탈층(62)을 형성하는 단계는 이와 달리, 도 6에 도시된 것과 같이 제1층(621)과 이 제1층(621) 상에 위치하는 제2층(622)을 형성하는 단계일 수 있다. 이때 제1층(621)은 메탈층(60)을 형성하는 단계에서 사용되는 물질과 동일한 물질을 이용해서 형성하고, 제2층(622)은 이와 상이한 물질로 형성할 수 있다. 예컨대 메탈층(60)을 티타늄을 이용해 만들어서 메탈실리사이드층(61)이 티타늄실리사이드를 포함할 경우, 제1층(621)은 티타늄으로 형성하고 제2층(622)은 구리로 형성할 수 있다.
이 경우 추가메탈층(62)의 제1층(621)과 메탈실리사이드층(61)이 동일/유사한 성분을 포함하기에, 그 접합력이 우수하고 또한 이들 사이의 컨택저항을 획기적으로 낮출 수 있다. 또한 제2층(622)이 도전성 등의 전기적 특성이 우수한 구리를 포함하기에, 소스전극/드레인전극(S/D)의 도전성 등의 전기적 특성을 높일 수 있다. 참고로 제1층(621)과 제2층(622)을 포함하는 추가메탈층(62)과 메탈실리사이드층(61)을 포함하는 적층체를 소스전극/드레인전극(S/D)이라 이해할 수 있다.
이때, 추가메탈층(62)의 제1층(621)과 제2층(622)은 동시에 패터닝됨으로써 제1층(621)의 제1영역(1A) 중앙방향으로의 단부면(621a)과 제2층(622)의 제1영역(1A) 중앙방향으로의 단부면(622a)은 일치할 수 있다. 그러나 이 경우에도 제1층(621)의 제1영역(1A) 중앙방향으로의 단부면(621a)과 제2층(622)의 제1영역(1A) 중앙방향으로의 단부면(622a)은, 메탈실리사이드층(61)의 제1영역(1A) 중앙방향의 단부면(61a)과 일치하지 않을 수 있다. 메탈실리사이드층(61)을 형성하는데 사용되는 메탈층(60)은 제1층(621)이나 제2층(622)이 패터닝되는 공정이 아닌 다른 공정에서 패터닝되기 때문이다.
도 7 내지 도 9는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 제조방법의 공정들을 개략적으로 도시하는 단면도들이다. 본 실시예에 따른 박막 트랜지스터 제조방법에 따르면, 도 7에 도시된 것과 같이, 티타늄 등으로 메탈층(60)을 형성할 시 도 2에 도시된 것과 달리 그 두께를 두껍게 형성할 수 있다. 이 경우 도 8에 도시된 것과 같이 제1영역(1A)의 적어도 일부에서 메탈층(60)의 부분을 제거하고 이후 열처리를 하게 되면, 역시 마찬가지로 도 9에 도시된 것과 같이 촉매금속(50)에 의해 비정질실리콘층(40')이 폴리실리콘층(40)이 되도록 할 수 있다.
이때 메탈층(60)은 그 두께가 두껍기 때문에, 전체가 메탈실리사이드층이 되는 것이 아니라 메탈층(60)의 비정질실리콘층(40') 방향의 일부분만 메탈실리사이드층(61)이 된다. 이 경우 메탈층(60)의 잔여부분은 추가메탈층(62)인 것으로 이해될 수 있다. 이 때의 메탈실리사이드층(61)과 추가메탈층(62)을 포함하는 적층체를 소스전극/드레인전극(S/D)이라 이해할 수 있다. 이 경우 추가메탈층(62)의 제1영역(1A) 중앙방향의 단부면(62a)과 메탈실리사이드층(61)의 제1영역(1A) 중앙방향의 단부면(61a)은 일치할 수 있다. 두꺼운 메탈층(60)이 패터닝된 후 그 일부가 메탈실리사이드층(61)이 된 것이기 때문이다.
물론 이 경우 메탈실리사이드층(61)과 추가메탈층(62) 사이의 계면이 도 9에 도시된 것과 같이 명확하지 않을 수도 있다. 즉, 소스전극/드레인전극(S/D) 내에서, (+y 방향인) 기판(10)에 가까운 부분에서 기판(10)으로부터 먼 방향으로 갈수록 메탈실리사이드의 농도가 낮아지는 것으로 이해될 수도 있다.
이와 같은 본 실시예에 따른 박막 트랜지스터 제조방법의 경우, 추가메탈층(62)을 별도로 형성하는 공정을 거치지 않으면서도 메탈실리사이드층(61)과 추가메탈층(62)을 포함하는 소스전극/드레인전극(S/D)을 형성할 수 있다.
도 10 내지 도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 제조방법의 공정들을 개략적으로 도시하는 단면도들이다. 본 실시예에 따른 박막 트랜지스터 제조방법에 따르면, 도 10에 도시된 것과 같이, 비정질실리콘층(40') 상에 메탈층(60)을 형성할 시, 티타늄 등으로 형성된 두꺼운 제1층(60a)과, 제1층(60a) 상에 위치하며 제1층(60a)과 상이한 물질(예컨대 구리)을 포함하는 제2층(60b)을 형성할 수 있다. 즉, 제1층(60a)과 제2층(60b)을 포함하는 메탈층(60)을 형성하는 것으로 이해될 수 있다. 이 경우 도 11에 도시된 것과 같이 제1영역(1A)의 적어도 일부에서 메탈층(60)의 부분을 제거하고, 이후 열처리를 하게 되면, 역시 마찬가지로 도 12에 도시된 것과 같이 촉매금속(50)에 의해 비정질실리콘층(40')이 폴리실리콘층(40)이 되도록 할 수 있다.
이때 제1층(60a)은 그 두께가 두껍기 때문에, 전체가 메탈실리사이드층이 되는 것이 아니라 제1층(60a)의 비정질실리콘층(40') 방향의 일부분만 메탈실리사이드층(61)이 된다. 이 경우 제1층(60a)의 잔여부분은 그대로 잔존하는데, 도 12에서는 제1층(621)인 것으로 참조번호를 바꾸어 표시하고 있다. 도 12에서는 제2층(60b)도 제2층(622)인 것으로 참조번호를 바꾸어 표시하고 있다. 이러한 제1층(621)과 제2층(622)은 추가메탈층(62)인 것으로 이해될 수 있다. 이 때의 메탈실리사이드층(61)과 추가메탈층(62)을 포함하는 적층체를 소스전극/드레인전극(S/D)이라 이해할 수 있다. 이 경우 제1층(621)의 제1영역(1A) 중앙방향의 단부면(621a)과, 제2층(622)의 제1영역(1A) 중앙방향의 단부면(622a)과, 메탈실리사이드층(61)의 제1영역(1A) 중앙방향의 단부면(61a)은 모두 일치할 수 있다. 두꺼운 메탈층(60)이 패터닝된 후 그 일부가 메탈실리사이드층(61)이 된 것이기 때문이다.
물론 이 경우 메탈실리사이드층(61)과 추가메탈층(62)의 제1층(621) 사이의 계면이 도 12에 도시된 것과 같이 명확하지 않을 수도 있다. 즉, 도 12에서 메탈실리사이드층(61)과 추가메탈층(62) 사이에는 명확한 계면이 존재하지 않고, 이들 내에서 (+y 방향인) 기판(10)에 가까운 부분에서 기판(10)으로부터 먼 방향으로 갈수록 메탈실리사이드의 농도가 낮아지는 것으로 이해될 수도 있다.
이와 같은 본 실시예에 따른 박막 트랜지스터 제조방법의 경우, 추가메탈층(62)의 제1층(621)과 메탈실리사이드층(61)이 동일/유사한 성분을 포함하기에 그 접합력이 우수하고 또한 이들 사이의 컨택저항을 획기적으로 낮추고, 제2층(622)이 도전성 등의 전기적 특성이 우수한 구리를 포함하기에 소스전극/드레인전극(S/D)의 도전성 등의 전기적 특성을 높아지도록 할 수 있다.
지금까지 박막 트랜지스터 제조방법에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 상술한 것과 같은 박막 트랜지스터 제조방법들 중 어느 한 방법을 이용해 박막 트랜지스터를 형성하고 이 박막 트랜지스터에 전기적으로 연결되는 디스플레이 소자를 형성함으로서 디스플레이 장치를 제조하는 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다.
그리고 물론, 상술한 것과 같은 박막 트랜지스터 제조방법들에 의해 제조된 박막 트랜지스터들 역시 본 발명의 범위에 속한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 예컨대 도 4에 도시된 것과 같은 구조를 가질 수 있다. 즉, 본 실시예에 다른 박막 트랜지스터는, 기판(10), 기판(10) 상에 배치되는 폴리실리콘층(40) 및 소스전극/드레인전극(S/D)을 구비할 수 있다. 기판(10)은 제1영역(1A)과, 제1영역(1A)의 (-x 방향인) 일측에 위치한 제2영역(2A)과, 제1영역(1A)의 (+x 방향인) 타측에 위치한 제3영역(3A)을 가질 수 있다. 이때 소스전극/드레인전극(S/D)은 제1영역(1A)과 제3영역(3A)에서 폴리실리콘층(40) 상에 위치하며, 폴리실리콘층(40) 근방에서 메탈실리사이드층(61)을 가질 수 있다.
이러한 본 실시예에 따른 박막 트랜지스터는 소스전극/드레인전극(S/D)이 메탈실리사이드층(61)을 가지며 이 메탈실리사이드층(61)이 폴리실리콘층(40)과 컨택하기에, 소스전극/드레인전극(S/D)과 폴리실리콘층(40) 사이의 컨택저항을 획기적으로 낮출 수 있다. 이에 따라 고가의 도핑장비를 이용하지 않고도 저비용으로 제조가 가능하다.
메탈실리사이드층(61)은, 폴리실리콘층(40)을 결정화하는데 사용된 촉매금속을 포함할 수 있다. 촉매금속은 Ni을 포함할 수 있으며, 그 외에도 Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co,Mo, Tr, Ru, Rh, Cd 또는 Pt 등을 포함할 수 있다. 메탈실리사이드층(61)은 이러한 촉매금속을 게터링할 수 있는 물질의 실리사이드일 수 있다. 예컨대 메탈실리사이드층(61)은 티타늄 실리사이드를 포함할 수 있다. 이를 통해 제조 과정에서 폴리실리콘층(40)의 결정화에 사용된 촉매금속이 폴리실리콘층(40) 내에 잔존하지 않고 메탈실리사이드층(61)으로 이동하도록 함으로써, 완성된 박막 트랜지스터의 전기적 특성을 높일 수 있다.
한편, 도 5에 도시된 것과 같이 박막 트랜지스터는 메탈실리사이드층(61) 상면에 컨택하는 추가메탈층(62)을 더 구비할 수 있다. 이 경우 메탈실리사이드층(61)과 추가메탈층(62)을 포함하는 적층체를 소스전극/드레인전극(S/D)이라 이해할 수 있다. 이 경우 추가메탈층(62)의 제1영역(1A) 중앙방향의 단부면(62a)은 메탈실리사이드층(61)의 제1영역(1A) 중앙방향의 단부면(61a)과 일치하지 않을 수 있다.
이때, 메탈실리사이드층(61)은 추가메탈층(62)이 포함하는 성분의 실리사이드를 포함할 수 있다. 예컨대 메탈실리사이드층(61)은 티타늄 실리사이드를 포함하고, 추가메탈층(62)은 티타늄을 포함할 수 있다. 이 경우 추가메탈층(62)과 메탈실리사이드층(61)이 동일/유사한 성분을 포함하기에, 그 접합력이 우수하고 또한 이들 사이의 컨택저항을 획기적으로 낮출 수 있다.
한편, 본 발명의 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도인 도 6에 도시된 것과 같이, 추가메탈층(62)은 메탈실리사이드층(61) 상의 제1층(621)과 이 제1층(621) 상의 제2층(622)을 포함할 수 있다. 이때 메탈실리사이드층(61)은 제1층(621)이 포함하는 성분의 실리사이드를 포함할 수 있다. 제2층(622)은 제1층(621)과 상이한 물질을 포함할 수 있다. 예컨대 메탈실리사이드층(61)은 티타늄실리사이드를 포함하고, 제1층(621)은 티타늄을 포함하며, 제2층(622)은 구리를 포함할 수 있다.
이 경우 추가메탈층(62)의 제1층(621)과 메탈실리사이드층(61)이 동일/유사한 성분을 포함하기에, 그 접합력이 우수하고 또한 이들 사이의 컨택저항을 획기적으로 낮출 수 있다. 또한 제2층(622)이 도전성 등의 전기적 특성이 우수한 구리를 포함하기에, 소스전극/드레인전극(S/D)의 도전성 등의 전기적 특성을 높일 수 있다. 참고로 제1층(621)과 제2층(622)을 포함하는 추가메탈층(62)과 메탈실리사이드층(61)을 포함하는 적층체를 소스전극/드레인전극(S/D)이라 이해할 수 있다.
이때, 추가메탈층(62)의 제1층(621)과 제2층(622)은 제조 과정에서 동시에 패터닝됨으로써 제1층(621)의 제1영역(1A) 중앙방향으로의 단부면(621a)과 제2층(622)의 제1영역(1A) 중앙방향으로의 단부면(622a)은 일치하도록 할 수 있다. 그러나 이 경우에도 제1층(621)의 제1영역(1A) 중앙방향으로의 단부면(621a)과 제2층(622)의 제1영역(1A) 중앙방향으로의 단부면(622a)은, 메탈실리사이드층(61)의 제1영역(1A) 중앙방향의 단부면(61a)과 일치하지 않을 수 있다. 메탈실리사이드층(61)을 형성하는데 사용되는 메탈층(60, 도 3 참조)은 제1층(621)이나 제2층(622)이 패터닝되는 공정이 아닌 다른 공정에서 패터닝되기 때문이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도이다. 본 실시예에 따른 박막 트랜지스터의 경우 도 5를 참조하여 전술한 실시예에 따른 박막 트랜지스터와 달리, 티타늄실리사이드 등을 포함하는 메탈실리사이드층(61)의 제1영역(1A) 중앙방향의 단부면(61a)과, 티타늄 등을 포함하는 추가메탈층(62)의 제1영역(1A) 중앙방향으로의 단부면(62a)이 일치한다. 이는 메탈실리사이드층(61)과 추가메탈층(62)을 별도로 형성한 것이 아니라, 두꺼운 메탈층(60, 도 7 참조)을 형성하고 이를 패터닝한 후( 도 8 참조), 메탈층(60)의 비정질실리콘층(40') 방향의 일부분만 메탈실리사이드층(61)이 되도록 했기 때문이다. 여기서 메탈층(60)의 잔여부분이 추가메탈층(62)인 것으로 이해될 수 있다. 이 때의 메탈실리사이드층(61)과 추가메탈층(62)을 포함하는 적층체를 소스전극/드레인전극(S/D)이라 이해할 수 있다.
물론 이 경우 메탈실리사이드층(61)과 추가메탈층(62) 사이의 계면이 도 9에 도시된 것과 같이 명확하지 않을 수도 있다. 즉, 소스전극/드레인전극(S/D) 내에서, (+y 방향인) 기판(10)에 가까운 부분에서 기판(10)으로부터 먼 방향으로 갈수록 메탈실리사이드의 농도가 낮아지는 것으로 이해될 수도 있다.
이와 같은 본 실시예에 따른 박막 트랜지스터의 경우, 추가메탈층(62)을 별도로 형성하는 공정을 거치지 않으면서도 메탈실리사이드층(61)과 추가메탈층(62)을 포함하는 소스전극/드레인전극(S/D)을 형성할 수 있기에, 저렴한 비용과 간단한 공정으로 제조할 수 있다. 아울러 메탈실리사이드층(61)이 티타늄실리사이드를 포함하고 추가메탈층(62)이 티타늄을 포함하는 등 동일/유사한 성분을 포함하기에, 이들 사이의 컨택저항을 낮추면서도 이들 사이의 접합력이 높아지도록 할 수 있다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도이다. 본 실시예에 따른 박막 트랜지스터가 도 9를 참조하여 전술한 실시예에 따른 박막 트랜지스터와 상이한 점은, 추가메탈층(62)이 제1층(621)과 제2층(622)을 갖는다는 것이다. 아울러 본 실시예에 따른 박막 트랜지스터가 도 6을 참조하여 전술한 실시예에 따른 박막 트랜지스터와 상이한 점은, 제1층(621)의 제1영역(1A) 중앙방향의 단부면(621a)과, 제2층(622)의 제1영역(1A) 중앙방향의 단부면(622a)과, 메탈실리사이드층(61)의 제1영역(1A) 중앙방향의 단부면(61a)은 모두 일치한다는 것이다.
이와 같은 본 실시예에 따른 박막 트랜지스터의 경우, 도 9를 참조하여 전술한 실시예에 따른 박막 트랜지스터와 달리 제2층(622)을 더 갖는다. 이에 따라 제2층(622)을 구리 등과 같은 도전성이 높은 물질로 형성함으로써, 박막 트랜지스터의 전기적 특성을 더욱 높일 수 있다. 한편, 도 6을 참조하여 전술한 실시예에 따른 박막트랜지스터와 달리 메탈실리사이드층(61)을 형성한 후 추가메탈층(62)을 형성하는 것이 아니라, 두꺼운 제1층(60a, 도 10 참조)과 제2층(60b, 도 10 참조)을 형성하고 이를 패터닝한 후( 도 11 참조), 제1층(60a)의 비정질실리콘층(40') 방향의 일부분만 메탈실리사이드층(61)이 되도록 했기 때문이다. 여기서 제1층(60a)의 잔여부분을 제1층(621)이라 하고, 제2층(60b)을 제2층(622)이라 하면, 이 제1층(621)과 제2층(622)의 적층구조가 추가메탈층(62)인 것으로 이해될 수 있다. 그리고 이 때의 메탈실리사이드층(61)과 추가메탈층(62)을 포함하는 적층체를 소스전극/드레인전극(S/D)이라 이해할 수 있다.
물론 이 경우 메탈실리사이드층(61)과 추가메탈층(62)의 제1층(621) 사이의 계면이 도 12에 도시된 것과 같이 명확하지 않을 수도 있다. 즉, 소스전극/드레인전극(S/D) 내에서, (+y 방향인) 기판(10)에 가까운 부분에서 기판(10)으로부터 먼 방향으로 갈수록 메탈실리사이드의 농도가 낮아지는 것으로 이해될 수도 있다.
이와 같은 본 실시예에 따른 박막 트랜지스터의 경우, 패터닝 공정 횟수를 줄일 수 있기에, 저렴한 비용과 간단한 공정으로 제조할 수 있다. 아울러 메탈실리사이드층(61)이 티타늄실리사이드를 포함하고 추가메탈층(62)의 제1층(621)이 티타늄을 포함하는 등 동일/유사한 성분을 포함하도록 하여, 이들 사이의 컨택저항을 낮추면서도 이들 사이의 접합력이 높아지도록 할 수 있다. 그리고 제2층(622)이 구리 등과 같은 도전성이 높은 물질을 포함하도록 하여, TFT의 전기적 특성을 높일 수 있다.
지금까지 박막 트랜지스터에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 상술한 것과 같은 박막 트랜지스터를 포함하는 디스플레이 장치 역시 본 발명의 범위에 속한다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는, 기판(10) 상에 형성된 박막 트랜지스터와, 이 박막트랜지스터의 소스전극/드레인전극(S/D) 중 어느 하나에 전기적으로 연결된 디스플레이소자를 포함할 수 있다. 도 13에서는 디스플레이소자로서 화소전극(91), 대향전극(93), 그리고 이들 사이에 개재되며 발광층을 포함하는 중간층(92)을 포함하는 유기발광소자(90)를 도시하고 있다. 물론 이러한 디스플레이 소자 하부에는 보호막 또는 평탄화막(70)이 위치하도록 할 수도 있고, 필요에 따라 화소정의막(80)이 화소전극(91)의 가장자리를 덮도록 할 수도 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 디스플레이소자에 인가될 전기적 신호를 제어하는 박막 트랜지스터의 소스전극/드레인전극(S/D)이 메탈실리사이드층(61)을 갖도록 함으로써, 소스전극/드레인전극(S/D)과 폴리실리콘층(40) 사이의 컨택저항을 줄여 디스플레이 장치 전체의 전기적 효율성 등을 높일 수 있다.
한편, 박막 트랜지스터의 소스전극/드레인전극(S/D)을 형성할 시 커패시터의 전극이나 다른 배선(WR) 등을 동일 물질로 동시에 형성할 수도 있다. 이 경우 도 13에 도시된 것과 같이, 배선(WR) 등은 박막 트랜지스터의 소스전극/드레인전극(S/D)과 동일/유사한 구조를 가질 수 있다.
도 13에서는 박막 트랜지스터가 도 12를 참조하여 전술한 것과 같은 구조를 갖기에, 배선(WR) 역시 메탈실리사이드층(61')과, 제1층(621')과 제2층(622')을 포함하는 추가메탈층(62')을 포함하는 것으로 도시하고 있다. 물론 도 13에 도시된 것과 같이 도 12에 도시된 것과 달리 소스전극/드레인전극(S/D)은 패터닝될 수 있다. 만일 디스플레이 장치가 도 5에 도시된 것과 같은 박막 트랜지스터나 도 6에 도시된 것과 같은 박막 트랜지스터나 도 9에 도시된 것과 같은 박막 트랜지스터를 가질 경우, 배선(WR)은 추가메탈층(62')이 단일층이거나, 배선(WR)의 각 층들 사이의 단부면이 일치하거나 일치하지 않는 등, 박막 트랜지스터의 소스전극/드레인전극의 구조와 동일/유사한 구조를 갖게 될 것이다.
한편, 도 13에 도시된 것과 같이 폴리실리콘층(40)의 두께는 기판(10)의 영역에 따라 바뀔 수 있다. 예컨대, 소스전극/드레인전극(S/D)이 위치하는 제2영역(2A)과 제3영역(3A)에서의 폴리실리콘층(40)의 두께와, 배선(WR)이 위치하는 제4영역(4A)에서의 폴리실리콘층(40)의 두께는, 그 외의 영역에서의 폴리실리콘층(40)의 두께보다 두꺼울 수 있다. 이는 배선(WR) 등이 박막 트랜지스터의 소스전극/드레인전극(S/D)과 동일/유사한 구조를 갖기에, 제조 과정에서 제1영역(1A) 내지 제4영역(4A) 외의 영역에서의 비정질실리콘층(40')의 상면 일부가 제거될 수 있기 때문이다(도 3, 도 8 또는 도 11 참조).
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1A: 제1영역 2A: 제2영역
3A: 제3영역 4A: 제4영역
10: 기판 30: 게이트절연막
40': 비정질실리콘층 40: 폴리실리콘층
50: 촉매금속 60: 메탈층
61: 메탈실리사이드층 62: 추가메탈층
621: 제1층 622: 제2층

Claims (19)

  1. 제1영역, 상기 제1영역 일측의 제2영역 및 상기 제1영역 타측의 제3영역을 갖는, 기판;
    상기 기판 상에 배치되는 폴리실리콘층; 및
    상기 제1영역과 상기 제3영역에서 상기 폴리실리콘층 상에 위치하며, 상기 폴리실리콘층 근방의 메탈실리사이드층과, 상기 메탈실리사이드층의 상면에 컨택하는 추가메탈층을 갖는, 소스전극과 드레인전극;
    을 구비하며,
    상기 메탈실리사이드층은 상기 추가메탈층이 포함하는 성분의 실리사이드를 포함하는, 박막 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 추가메탈층은 상기 메탈실리사이드층 상의 제1층과 상기 제1층 상의 제2층을 포함하는, 박막 트랜지스터.
  5. 삭제
  6. 제1영역, 상기 제1영역 일측의 제2영역 및 상기 제1영역 타측의 제3영역을 갖는, 기판;
    상기 기판 상에 배치되는 폴리실리콘층; 및
    상기 제1영역과 상기 제3영역에서 상기 폴리실리콘층 상에 위치하며, 상기 폴리실리콘층 근방에서 메탈실리사이드층을 갖는, 소스전극과 드레인전극;
    을 구비하고,
    상기 메탈실리사이드층은 상기 폴리실리콘층을 결정화하는데 사용된 촉매금속을 게터링할 수 있는 물질의 실리사이드인, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 메탈실리사이드층은 티타늄실리사이드인, 박막 트랜지스터.
  8. 제1항, 제4항, 제6항 및 제7항 중 어느 한 항의 박막 트랜지스터; 및
    상기 박막 트랜지스터의 상기 소스전극과 상기 드레인전극 중 적어도 어느 하나에 전기적으로 연결된 디스플레이소자;
    를 포함하는, 디스플레이 장치.
  9. 제1영역, 제1영역 일측의 제2영역 및 제1영역 타측의 제3영역을 갖는 기판 상에, 비정질실리콘층을 형성하는 단계;
    비정질실리콘층 상면에 촉매금속을 배치하는 단계;
    촉매금속을 게터링할 수 있는 물질로, 제2영역 및 제3영역에서 비정질실리콘층과 촉매금속을 덮는 메탈층을 형성하는 단계; 및
    열처리를 통해 비정질실리콘층을 폴리실리콘층으로 만들며 메탈층이 메탈실리사이드층을 포함하도록 만드는 단계;
    를 포함하는, 박막 트랜지스터 제조방법.
  10. 제9항에 있어서,
    상기 메탈층을 형성하는 단계는,
    비정질실리콘층과 촉매금속을 덮는 메탈층을 형성하는 단계; 및
    제1영역의 적어도 일부에서 메탈층의 부분을 제거하는 단계;
    를 포함하는, 박막 트랜지스터 제조방법.
  11. 제10항에 있어서,
    상기 메탈층의 부분을 제거하는 단계는, 제1영역에서 메탈층과 비정질실리콘층 사이의 촉매금속의 적어도 일부도 제거하는 단계인, 박막 트랜지스터 제조방법.
  12. 제9항에 있어서,
    상기 메탈층이 메탈실리사이드층을 포함하도록 만드는 단계는, 메탈층이 모두 메탈실리사이드층이 되도록 하는 단계인, 박막 트랜지스터 제조방법.
  13. 제12항에 있어서,
    메탈실리사이드층에 컨택하는 추가메탈층을 형성하는 단계를 더 포함하는, 박막 트랜지스터 제조방법.
  14. 제13항에 있어서,
    상기 추가메탈층을 형성하는 단계는, 상기 메탈층을 형성하는 단계에서 사용되는 물질과 동일한 물질을 이용하는 단계인, 박막 트랜지스터 제조방법.
  15. 제13항에 있어서,
    상기 추가메탈층을 형성하는 단계는, 상기 메탈층을 형성하는 단계에서 사용되는 물질과 동일한 물질을 포함하는 제1층과, 제1층 상에 위치하며 상이한 물질을 포함하는 제2층을 형성하는 단계인, 박막 트랜지스터 제조방법.
  16. 제9항에 있어서,
    상기 메탈층이 메탈실리사이드층을 포함하도록 만드는 단계는, 메탈층의 비정질실리콘층 방향의 일부분이 메탈실리사이드층이 되도록 하여 메탈층의 잔여부분이 추가메탈층이 되도록 하는 단계인, 박막 트랜지스터 제조방법.
  17. 제9항에 있어서,
    상기 메탈층을 형성하는 단계는, 제2영역 및 제3영역에서 비정질실리콘층과 촉매금속을 덮는 제1층과, 제1층 상에 위치하며 제1층과 상이한 물질을 포함하는 제2층을 형성하는 단계인, 박막 트랜지스터 제조방법.
  18. 제17항에 있어서,
    상기 메탈층이 메탈실리사이드층을 포함하도록 만드는 단계는, 제1층의 비정질실리콘층 방향의 일부분이 메탈실리사이드층이 되도록 하여 제1층의 잔여부분과 제2층이 추가메탈층이 되도록 하는 단계인, 박막 트랜지스터 제조방법.
  19. 제9항 내지 제18항 중 어느 한 항의 박막 트랜지스터 제조방법을 이용해 박막 트랜지스터를 형성하는 단계; 및
    박막 트랜지스터에 전기적으로 연결된 디스플레이 소자를 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
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