KR102527227B1 - 박막트랜지스터 기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 일 실시예는, 기판; 및 상기 기판 상에 위치하며, 게이트전극, 반도체층, 소스전극 및 드레인전극을 포함하는 박막트랜지스터;를 포함하며, 상기 소스전극 및 상기 드레인전극은, 상기 반도체층 상에 순차적으로 적층된 도전층 및 보호층을 포함하고, 상기 보호층은 30 내지 40 원자퍼센트의 수소를 갖는 절연물질을 포함하는, 박막트랜지스터 기판을 제공한다.

Description

박막트랜지스터 기판 및 그의 제조 방법{Thin film transistor substrate and manufacturing method of the same}
본 발명은 박막트랜지스터 기판 및 그의 제조 방법에 관한 것이다.
유기발광표시장치, 액정표시장치 등과 같은 평판 표시 장치는 구동을 위해 적어도 하나의 박막트랜지스터(Thin Film Transistor: TFT) 및 커패시터 등과 이들을 연결하는 배선을 포함하는 패턴이 형성된 기판상에 제작된다. 여기서, 박막트랜지스터는 활성층(active layer)과, 채널 영역 상부에 형성되며 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극과, 활성층에 전기적으로 연결되는 소스 전극 및 드레인 전극으로 이루어진다.
최근 들어, 평판 표시 장치는 대면적화, 고정세화 및 구동 주파수의 증가에 따라 배선 저항 및 기생 용량이 증대되어 배선 지연 문제가 발생한다. 이러한 배선 지연을 억제하기 위해서 구리, 금, 은 등 저저항 재료를 사용하여 배선을 형성하는 기술이 검토되고 있다.
그러나, 종래의 박막트랜지스터 기판은 저저항 배선을 이용하여 제조하는 과정에서 저저항 물질에 의한 백채널(back channel)에 오염이 발생하여 전류 손실(leakage current)를 증가시키는 문제점이 있다.
본 발명의 실시예들은, 박막트랜지스터의 백채널 오염을 최소화할 수 있는 박막트랜지스터 기판 및 그의 제조 방법을 제공한다.
본 발명에 따른 일 실시예는, 기판; 및 상기 기판 상에 위치하며, 게이트전극, 반도체층, 소스전극 및 드레인전극을 포함하는 박막트랜지스터;를 포함하며, 상기 소스전극 및 상기 드레인전극은, 상기 반도체층 상에 순차적으로 적층된 도전층 및 보호층을 포함하고, 상기 보호층은 30 내지 40 원자퍼센트의 수소를 갖는 절연물질을 포함하는, 박막트랜지스터 기판을 제공한다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인전극은, 상기 도전층 아래에 위치하는 배리어층;을 더 포함하고, 상기 도전층은 구리(Cu)를 포함하고, 상기 배리어층은 티타늄(Ti) 포함할 수 있다.
본 발명의 일 실시예에 있어서, 동일 식각액에 대하여, 상기 도전층은 제1습식식각율(wet etch rate)를 가지고, 상기 보호층은 제2습식식각율을 가지고, 상기 제2습식식각율은 상기 제1습식식각율의 90퍼센트 내지 110퍼센트의 범위를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호층은 1.7 내지 1.8의 굴절율을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연물질은, 질화 규소(SiNx)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트전극과 상기 반도체층 사이의 제1 절연층을 더 포함하고, 상기 반도체층은, 상기 제1 절연층 상에 위치하고 상기 게이트전극과 중첩하는 채널영역을 갖는 제1 반도체층; 및 상기 채널영역을 노출하도록 상기 제1 반도체층과 상기 소스전극 및 상기 드레인전극 사이에 개재되고, 불순물을 포함하는 제2 반도체층;을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극을 덮는 제2 절연층; 및 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소전극;을 더 포함하고, 상기 화소전극은 상기 제2 절연층 및 상기 보호층을 관통하는 콘택홀을 통해 상기 도전층과 접촉될 수 있다.
본 발명에 따른 일 실시예는, 기판 상에 게이트전극을 형성하는 단계; 상기 게이트전극을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 도전물질층을 형성하는 단계; 상기 도전물질층 상에 보호물질층을 형성하는 단계; 상기 보호물질층 상에 마스크패턴을 형성하는 단계; 및 상기 마스크패턴을 이용하여 상기 도전물질층 및 상기 보호물질층을 동시에 식각하여, 도전층 및 보호층을 포함하는 소스전극 및 드레인 전극을 형성하는 단계;를 포함하는, 박막트랜지스터 기판의 제조 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 소스전극 및 드레인전극 상에 제1 공정온도에서 제2 절연층을 형성하는 단계;를 더 포함하고, 상기 보호물질층을 형성하는 단계는 상기 제1 공정온도보다 낮은 공정온도에서 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호물질층을 형성하는 단계는 65℃ 이상 100℃ 이하의 온도에서 상기 보호물질층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각하는 단계는 상기 도전물질층 및 상기 보호물질층을 동시에 식각하는 식각액을 이용하여 습식 식각(wet etch)을 수행하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체층과 상기 도전물질층 사이에 배리어물질층을 형성하는 단계;를 더 포함하고, 상기 배리어층은 상기 도전물질층 및 상기 보호물질층과 동시에 식각될 수 있다.
본 발명의 일 실시예에 있어서, 상기 배리어물질층은 티타늄(Ti)을 포함하고, 상기 도전물질층은 구리(Cu)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전물질층과 상기 보호물질층은 동일한 식각액에 의해 습식식각되고, 상기 식각액에 대하여 상기 도전물질층은 제1습식식각율을 가지고, 상기 보호물질층은 제2습식식각율을 가지며, 상기 제2 습식식각율은 상기 제1 습식식각율의 90퍼센트 내지 110퍼센트의 범위를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체층을 형성하는 단계는, 상기 제1 절연층 상에 제1 반도체층을 형성하는 단계; 및 상기 제1 반도체층 상에 불순물을 포함하는 제2 반도체물질층을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 마스크패턴을 이용하여 상기 도전물질층 및 상기 보호물질층과 함께 상기 제2 반도체물질층을 동시에 식각하여, 상기 제1 반도체층의 채널영역을 노출하는 제2 반도체층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호물질층을 형성하는 단계는 65℃ 이상 100℃ 이하의 온도에서 질화규소(SiNx)막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호층은, 상기 제2 절연층보다 낮은 원자퍼센트의 수소를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호층은 30 내지 40 원자퍼센트의 수소를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따른 박막트랜지스터 기판은 저온에서 형성된 절연물질을 포함하는 보호층이 도전층 상에 배치될 수 있다. 이를 통해, 박막트랜지스터 기판은 도전층의 금속원소로 인한 반도체층의 오염을 감소시킬 뿐만 아니라, 소스전극 및 드레인전극의 제조 공정에서의 공정시간(tact time)을 현저히 단축시킬 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 포함하는 디스플레이 장치로서 액정 디스플레이 장치를 나타낸 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ'선에 따라 취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법을 나타낸다.
도 1을 참조하면, 기판(100) 상에 금속층(미도시)을 형성하고 이를 패터닝하여 게이트전극(110)을 형성한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 기판(100) 상에는 기판(100)의 평활성 및 기판(100)으로부터의 불순원소의 침투를 차단하기 위한 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 산화규소(SiOx), 질화규소(SiNx)와 같은 절연성을 갖는 물질로 단층 또는 다층으로 형성될 수 있다.
게이트전극(110)은 단일 금속으로 형성되거나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 게이트전극(110)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
도 2를 참조하면, 게이트전극(110)을 덮는 제1 절연층(103)을 형성하고, 제1 절연층(103) 상에 반도체층을 형성한다. 제1 절연층(103)은 산화규소(SiOx), 질화규소(SiNx)와 같은 절연성을 갖는 소재로 형성될 수 있다.
반도체층은 단일층으로 형성되어 채널 영역과, 채널영역을 사이에 두고 서로 분리된 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역 및 드레인 영역은 고농도 불순물 이온이 도핑될 수 있다. 다른 실시예로서, 반도체층은 제1 반도체층(121) 및 제2 반도체층(123, 도 4 참조)을 포함할 수 있다. 이때, 제1 반도체층(121)은 게이트전극과 중첩하는 채널영역을 포함하고, 제2 반도체층(123)은 제1 반도체층(121)의 채널영역을 사이에 두고 제1 반도체층(121) 상에 서로 분리되어 배치될 수 있다. 이때, 제2 반도체층(123)은 고농도 불순물 이온을 포함할 수 있다. 본 발명에서는 반도체층 구조에 대해 제한하지 않는다. 다만, 설명의 편의를 위하여 반도체층이 제1 반도체층(121) 및 제2 반도체층(123)을 포함하는 경우를 중심으로 설명하기로 한다.
제1 반도체층(121)은 제1 절연층(103) 상에 제1 반도체물질(미도시)을 형성한 후 이를 패터닝하여 형성할 수 있다. 도면에는 도시되어 있지 않지만, 제1 반도체물질(미도시) 상에 포토레지스트(미도시)가 도포된 후, 포토마스크(미도시)를 이용한 포토리소그라피 공정에 의해 제1 반도체물질(미도시)을 패터닝하여 형성할 수 있다. 포토리소그라피에 의한 공정은 포토마스크(미도시)에 노광장치(미도시)로 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행된다.
제1 반도체물질(미도시)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
도 3 및 도 4는 반도체층 상에 소스전극(131) 및 드레인전극(133)을 형성하는 단계를 나타낸다.
도 3을 참조하면, 제1 반도체층(121) 상에 제2 반도체물질층(123'), 도전물질층(1302') 및 보호물질층(1303')을 순차적으로 형성한다. 본 명세서에서 도전물질층 및 도전층이라 함은 전기가 흐르는 층을 의미한다.
제2 반도체물질층(123')은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 제2 반도체물질층(123')은 제1 반도체층(121) 상에 형성되고, 고농도의 불순물 이온을 포함할 수 있다.
도전물질층(1302')은 저저항 금속물질인 구리(Cu), 금(Au) 및 은(Ag) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 한편, 도전물질층(1302')과 제2 반도체물질층(123') 사이에는 배리어물질층(1301')이 형성될 수 있다. 배리어물질층(1301')은 도전물질층(1302')을 구성하는 금속 원소가 반도체층으로 확산되는 것을 억제하는 기능을 하는 도전층일 수 있다. 배리어물질층(1301')은 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 텅스텐(W) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 다만, 설명의 편의를 위하여, 배리어물질층(1301')은 티타늄(Ti)을 포함하고, 도전물질층(1302')은 구리(Cu)를 포함하는 경우를 예를 들어 설명하기로 한다.
보호물질층(1303')은 도전물질층(1302')을 구성하는 금속 원소가 반도체층으로 확산되는 것을 억제하는 기능을 하는 절연물질층일 수 있다. 보호물질층(1303')은 30 원자퍼센트 이상의 수소량을 갖는 절연물질을 포함할 수 있다. 구체적으로, 보호물질층(1303')은 30 원자퍼센트 이상 40 원자퍼센트 이하의 수소량을 갖는 절연물질을 포함할 수 있다. 절연물질은 질화규소(SiNx)를 포함할 수 있다. 100℃ 이하의 저온 환경 하에서 질화규소(SiNx)를 형성하는 경우, 30 원자퍼센트 이상의 수소량을 갖는 질화규소(SiNx)를 형성할 수 있다. 예를 들면, 65℃ 이상 100℃ 이하의 온도에서 질화규소(SiNx)를 형성하는 경우, 보호물질층(1303')은 30 원자퍼센트 이상 40 원자퍼센트 이하의 수소량을 가질 수 있다. 또한, 보호물질층(1303')은 100℃ 이하의 저온 환경 하에서 질화규소(SiNx)를 형성하는 경우, 1.8 이하의 굴절율, 예를 들면, 1.7 이상 1.8 이하의 굴절율을 가질 수 있다.
보호물질층(1303')은 30 원자퍼센트 이상 40원자퍼센트 이하의 수소량을 가짐으로써, 보호물질층(1303')의 하부에 배치되는 도전물질층(1302')와 동등한 수준의 습식식각률을 가질 수 있다. 보호물질층(1303')이 30 원자퍼센트 이하 또는 40 원자퍼센트 이상의 수소량을 갖게 되는 경우 도전물질층(1302')과 상이한 습식식각률을 갖게 된다. 보호물질층(1303')이 도전물질층(1302')과 상이한 습식식각률을 갖게 되는 경우 도전물질층(1302')과 보호물질층(1303')을 동시에 식각할 수 없어 공정시간이 현저히 늘어날 수 밖에 없다.
한편, 본 명세서에서는 제2 반도체층(123)을 소스전극(131) 및 드레인전극(133)과 동시에 형성한다. 다른 실시예로서, 제2 반도체물질층(123')을 먼저 패터닝하여 제2 반도체층(123)을 형성한 후, 소스전극(131) 및 드레인전극(133)을 형성할 수도 있다.
도 4를 참조하면, 보호물질층(1303') 상에 마스크 패턴(PR)을 형성한다.
마스크패턴(PR)은 보호물질층(1303') 상에 포토레지스트(미도시)를 형성한 후, 이를 패터닝하여 형성할 수 있다. 도면에는 도시되어 있지 않지만, 보호물질층(1303') 상에 포토레지스트(미도시)가 도포된 후, 포토마스크(미도시)를 이용한 포토리소그라피 공정에 의해 포토레지스트(미도시)를 패터닝하여 형성할 수 있다. 마스크패턴(PR)은 제1 반도체층(121)의 중심에 위치하는 채널영역을 사이에 두고, 서로 분리된 패턴으로 형성될 수 있다.
이후, 마스크패턴(PR)을 이용하여 배리어물질층(1301'), 도전물질층(1302') 및 보호물질층(1303')을 동시에 식각함으로서, 소스전극(131) 및 드레인전극(133)을 형성한다. 소스전극(131) 및 드레인전극(133)은 배리어층(1311, 1331), 도전층(1312,1332) 및 보호층(1313,1333)을 순차적으로 포함하고, 서로 분리되어 배치될 수 있다.
도전층(1312,1332) 및 보호층(1313,1333)은 식각액을 이용한 습식 식각(wet etch)을 통해 식각될 수 있다. 식각액은 도전물질층(1302') 및 배리어물질층(1301')을 동시 식각하는 식각액일 수 있다. 전술한 바와 같이, 도전물질층(1302')은 구리(Cu)를 포함하고, 배리어물질층(1301')은 티타늄(Ti)을 포함하는 경우, 식각액은 Ti/Cu 적층막을 동시 식각할 수 있는 조성물을 포함할 수 있다.
보호물질층(1303'), 즉 보호층(1313,1333)은 100℃ 이하의 저온에서 형성되는 경우, 도전층(1312,1332)의 습식식각율(wet etch rate)과 실질적으로 동일한 수준의 습식식각율을 가질 수 있다. 구체적으로, 도전층(1312,1332)은 상기한 식각액에서 제1 습식식각율로 식각되고, 보호층(1313,1333)은 동일한 식각액에서 제2 습식식각율로 식각될 수 있다. 이때, 제2 습식식각율은 제1 습식식각율의 90퍼센트 내지 110퍼센트의 범위일 수 있다. 보호층(1313,1333)의 습식식각율이 도전층(1312,1332)과 실질적으로 동일한 수준이므로, 보호층(1313,1333)은 도전층(1312,1332)과 동시 식각이 가능하다.
보호층(1313,1333)은 배리어물질층(1301')과 동일한 물질을 포함할 수도 있다. 그러나, 보호층(1313,1333)이 배리어물질층(1301')과 동일한 금속 물질, 예를 들면, 티타늄(Ti)을 포함하는 경우, 보호층(1313,1333)은 공정 과정에서 공기 중에 산화되어 산화티타늄(TiOx)을 포함할 수 있다. 도전층(1312,1332)이 구리(Cu)를 포함하는 경우, 도전층(1312,1332)은 약 200 내지 300 Å/s의 습식식각율을 갖는다. 이에 반해, 산화티타늄(TiOx)은 약 5 Å/s의 습식식각율을 갖게 되어, 도전층(1312,1332) 및 보호층(1313,1333)을 동시 식각하는 경우, 공정시간(Tact time)이 현저히 증가하게 된다.
반면, 보호층(1313,1333)이 100℃ 이하의 저온에서 제조되는 질화규소(SiNx)를 포함하는 경우, 전술한 바와 같이, 보호층(1313,1333)은 도전층(1312,1332)과 실질적으로 동일한 수준의 습식식각율을 가질 수 있다. 따라서, 보호층(1313,1333)은 도전층(1312,1332)의 금속원소로 인하여 반도체층의 오염을 감소시킬 뿐만 아니라, 공정시간(Tact time)을 단축시킬 수 있다.
한편, 제2 반도체물질층(123')도 도전물질층(1302') 및 보호물질층(1303')과 동시에 식각될 수 있다. 동일한 마스크패턴(PR)을 이용하여 식각되므로, 제2 반도체층(123)은 소스전극(131) 및 드레인전극(133)의 평면 형상과 실질적으로 동일한 평면 형상을 가질 수 있다.
이후, 마스크패턴(PR)은 스트립핑(stripping) 또는 에싱(ashing)에 의해 제거될 수 있다.
도 5를 참조하면, 소스전극(131) 및 드레인전극(133) 상에 제1 공정온도에서 제2 절연층(105)을 형성한다. 이후, 제2 절연층(105) 및 보호층(1313,1333)을 관통하는 콘택홀(Cnt1)을 형성하여 도전층의 일부를 노출시킨다. 상기한 보호층(1313,1333)은 소스전극(131) 및 드레인전극(133) 중 어느 하나에 포함된 보호층(1313,1333)일 수 있다.
제2 절연층(105)은 산화규소(SiOx), 질화규소(SiNx)와 같은 절연성을 갖는 소재로 형성될 수 있다. 제2 절연층(105)은 소스전극(131) 및 드레인전극(133)의 보호층(1313,1333)과 동일한 질화규소(SiNx)를 포함할 수 있으나, 보호층(1313,1333)과 다른 공정온도에서 형성되므로 보호층(1313,1333)과 제2 절연층(105)은 서로 다른 특성을 갖게 된다. 구체적으로, 보호층(1313,1333)은 제2 절연층(105)의제1 공정온도보다 낮은 공정온도에서 형성될 수 있다. 제2 절연층(105)은 약 300℃ 이상의 온도에서 형성되는데 반해, 보호층(1313,1333)은 100℃ 이하의 온도에서 형성될 수 있다. 이때, 보호층(1313,1333)은 제2 절연층(105)보다 낮은 수소량 및 높은 굴절율을 갖는다. 구체적으로, 제2 절연층(105)은 약 20 원자퍼센트 이하의 수소량 및 1.85 이상의 굴절율을 갖는다. 보호층(1313,1333)은 제2 절연층(105)과 달리 약 30 원자퍼센트 이상의 수소량 및 1.8 이하의 굴절율을 갖는다. 따라서, 제2 절연층(105)과 보호층(1313,1333)은 서로 구별될 수 있다.
도 6을 참조하면, 도전층(미도시)을 형성하고 이를 패터닝하여 화소전극(150)을 형성한다.
화소전극(150)은 콘택홀(Cnt1)을 통해 소스전극(131) 및 드레인전극(133) 중 어느 하나와 전기적으로 연결될 수 있다. 도면에서는 화소전극(150)이 드레인전극(133)과 전기적으로 연결되는 경우를 예를 들어 도시하였다. 드레인전극(133)을 구성하는 보호층(1333)은 절연물질을 포함하므로, 콘택홀(Cnt1)은 제2 절연층(105)뿐만 아니라 보호층(1333)을 관통해야 한다. 화소전극(150)은 콘택홀(Cnt1)을 통해 도전층(1332)과 접촉되고, 드레인전극(133)과 전기적으로 연결될 수 있다. 화소전극(150)은 투광성 재질의 도전성 물질로 형성될 수 있다. 예컨대, 화소전극(150)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide)와 같은 투광성 재질의 도전성 산화물로 형성될 수 있다.
전술한 실시예들에서 도 1 내지 도 6에 도시된 박막트랜지스터 기판은 화소전극(150)까지 형성된 경우를 나타내지만, 본 발명은 이에 한정되지 않는다. 본 명세서에서 박막트랜지스터 기판이라 함은 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것으로, 도 4와 같이 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것일 수 있고, 또는 도 5에 도시된 바와 같이 제2 절연층(105)까지 형성된 상태를 의미하는 것일 수 있고, 또는 도 6에 도시된 바와 같이 화소전극(150)까지 형성된 상태일 수도 있다.
도 7은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 포함하는 디스플레이 장치로서 액정 디스플레이 장치를 나타낸 평면도이고, 도 8은 도 7의 Ⅷ-Ⅷ'선에 따라 취한 단면도이다.
도 7 및 도 8을 참조하면, 액정 디스플레이 장치는 박막트랜지스터 기판(Sub1) 및 상대 기판(Sub2)을 포함하며, 이들 사이에 위치하는 액정층(LC)을 포함한다. 박막트랜지스터 기판(Sub1)에 대해서는 앞서 도 1 내지 도 6을 참조하여 설명한 내용과 동일하므로 이하 구체적인 설명을 생략한다.
박막트랜지스터 기판(Sub1) 상에는 제1방향으로 연장된 게이트 라인들(11) 및 제2방향으로 연장된 데이터 라인들(13)이 형성되며, 게이트 라인(11)과 데이터 라인(13)이 교차하는 영역에 화소부(P)가 형성된다.
화소부(P) 상에는 박막트랜지스터가 형성되며, 박막트랜지스터의 게이트전극(110)은 게이트 라인(11)으로부터 돌출된 영역이거나 게이트 라인(11)의 일부 영역일 수 있다. 박막트랜지스터의 소스전극(131)은 데이터 라인(13)의 일부 영역일 수 있으며, 드레인전극(133)은 콘택홀(Cnt1)을 통해 화소전극(150)과 접촉한다. 게이트전극(110)과 소스전극(131) 및 드레인전극(133) 사이에는 제1 반도체층(121)이 위치한다. 제2 반도체층(123)은 소스전극(131) 및 드레인전극(133)과 평면상에서 실질적으로 동일한 형상으로서, 소스전극(131) 및 드레인전극(133)의 하부에 위치한다.
상대 기판(Sub2)은 전면에 형성된 대향전극(170)을 포함할 수 있다. 대향전극(170)은 투명한 도전성 물질로 형성될 수 있다. 예컨대, 대향전극(170) ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide)와 같은 투명 도전성 산화물로 형성될 수 있다.
표 1은 본 발명의 비교예 및 실시예에 따른 박막트랜지스터 기판의 보호층의 수소량, 굴절율 및 습식식각율 나타낸다. 표 1에서 비교예 및 실시예에 따른 박막트랜지스터는 보호층의 공정온도 조건을 제외한 나머지 공정조건 및 구조가 동일한 경우를 나타낸다.
구분 공정온도(℃) 굴절률 수소량(원자퍼센트) 습식식각률(A/s)
비교예 373 1.929 26.21 3.4
실시예 65 1.775 35.8 316.2
표 1을 참조하면, 비교예에 따른 박막트랜지스터 기판의 보호층은 300℃ 이상의 공정온도에서 형성되고, 실시예에 따른 박막트랜지스터 기판의 보호층은 100℃ 이하의 공정온도에서 형성된다. 다른 공정조건은 동일한 상태에서 공정온도의 변화에 따라, 실시예의 보호층은 비교예의 보호층에 비해 수소량이 증가하고, 굴절률은 감소하며, 습식식각률이 현저히 증가되었다. 즉, 본 발명의 실시예에 따른 박막트랜지스터 기판은 저온에서 보호층(1313, 1333)을 형성함으로써, 보호층(1313, 1333)은 구리를 포함하는 도전층(1312, 1332)과 동등한 수준의 습식식각률을 가질 수 있다.
전술한 바와 같은 방법을 통해 제조된 박막트랜지스터 기판은 저온에서 형성된 절연물질을 포함하는 보호층(1313,1333)이 도전층(1312,1332) 상에 배치될 수 있다. 이를 통해, 박막트랜지스터 기판은 도전층(1312,1332)의 금속원소로 인한 반도체층의 오염을 감소시킬 뿐만 아니라, 소스전극(131) 및 드레인전극(133)의 제조 공정에서의 공정시간(tact time)을 현저히 단축시킬 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100 : 기판
101 : 버퍼층
103 : 제1 절연층
105 : 제2 절연층
110 : 게이트전극
121 : 제1 반도체층
123 : 제2 반도체층
131 : 소스전극
133 : 드레인전극
1301' : 배리어물질층
1302' : 도전물질층
1303' : 보호물질층
1311,1331 : 배리어층
1312, 1332 : 도전층
1313, 1333 : 보호층
150 : 화소전극
170 : 대향전극

Claims (19)

  1. 기판; 및
    상기 기판 상에 위치하며, 게이트전극, 반도체층, 소스전극 및 드레인전극을 포함하는 박막트랜지스터;를 포함하며,
    상기 소스전극 및 상기 드레인전극은,
    상기 반도체층 상에 순차적으로 적층된 도전층 및 보호층을 포함하고,
    상기 보호층은 30 내지 40 원자퍼센트의 수소를 갖는 절연물질을 포함하는, 박막트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 소스 전극 및 상기 드레인전극은,
    상기 도전층 아래에 위치하는 배리어층;을 더 포함하고,
    상기 도전층은 구리(Cu)를 포함하고,
    상기 배리어층은 티타늄(Ti) 포함하는, 박막트랜지스터 기판.
  3. 제 2항에 있어서,
    동일 식각액에 대하여, 상기 도전층은 제1습식식각율(wet etch rate)를 가지고, 상기 보호층은 제2습식식각율을 가지고, 상기 제2습식식각율은 상기 제1습식식각율의 90퍼센트 내지 110퍼센트의 범위를 갖는, 박막트랜지스터 기판.
  4. 제 1항에 있어서,
    상기 보호층은 1.7 내지 1.8의 굴절율을 가지는, 박막트랜지스터 기판.
  5. 제 1항에 있어서,
    상기 절연물질은, 질화 규소(SiNx)를 포함하는, 박막트랜지스터 기판.
  6. 제 1항에 있어서,
    상기 게이트전극과 상기 반도체층 사이의 제1 절연층을 더 포함하고,
    상기 반도체층은,
    상기 제1 절연층 상에 위치하고 상기 게이트전극과 중첩하는 채널영역을 갖는 제1 반도체층; 및
    상기 채널영역을 노출하도록 상기 제1 반도체층과 상기 소스전극 및 상기 드레인전극 사이에 개재되고, 불순물을 포함하는 제2 반도체층;을 포함하는, 박막트랜지스터 기판.
  7. 제 1항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 덮는 제2 절연층; 및
    상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소전극;을 더 포함하고,
    상기 화소전극은 상기 제2 절연층 및 상기 보호층을 관통하는 콘택홀을 통해 상기 도전층과 접촉되는, 박막트랜지스터 기판.
  8. 기판 상에 게이트전극을 형성하는 단계;
    상기 게이트전극을 덮는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 도전물질층을 형성하는 단계;
    상기 도전물질층 상에 보호물질층을 형성하는 단계;
    상기 보호물질층 상에 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴을 이용하여 상기 도전물질층 및 상기 보호물질층을 동시에 식각하여, 도전층 및 보호층을 포함하는 소스전극 및 드레인 전극을 형성하는 단계;를 포함하되,
    상기 소스전극 및 드레인전극 상에 제1 공정온도에서 제2 절연층을 형성하는 단계;를 더 포함하고,
    상기 보호물질층을 형성하는 단계는 상기 제1 공정온도보다 낮은 공정온도에서 형성하는, 박막트랜지스터 기판의 제조 방법.
  9. 삭제
  10. 제 8항에 있어서,
    상기 보호물질층을 형성하는 단계는 65℃ 이상 100℃ 이하의 온도에서 상기 보호물질층을 형성하는, 박막트랜지스터 기판의 제조 방법.
  11. 제 8항에 있어서,
    상기 식각하는 단계는 상기 도전물질층 및 상기 보호물질층을 동시에 식각하는 식각액을 이용하여 습식 식각(wet etch)을 수행하는 단계를 포함하는, 박막트랜지스터 기판의 제조 방법.
  12. 제 8항에 있어서,
    상기 반도체층과 상기 도전물질층 사이에 배리어물질층을 형성하는 단계;를 더 포함하고,
    상기 배리어물질층은 상기 도전물질층 및 상기 보호물질층과 동시에 식각되는, 박막트랜지스터 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 배리어물질층은 티타늄(Ti)을 포함하고,
    상기 도전물질층은 구리(Cu)를 포함하는, 박막트랜지스터 기판의 제조 방법.
  14. 제 13항에 있어서,
    상기 도전물질층과 상기 보호물질층은 동일한 식각액에 의해 습식식각되고, 상기 식각액에 대하여 상기 도전물질층은 제1습식식각율을 가지고, 상기 보호물질층은 제2습식식각율을 가지며,
    상기 제2 습식식각율은 상기 제1 습식식각율의 90퍼센트 내지 110퍼센트의 범위를 갖는, 박막트랜지스터 기판의 제조 방법.
  15. 제 8항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 제1 절연층 상에 제1 반도체층을 형성하는 단계; 및
    상기 제1 반도체층 상에 불순물을 포함하는 제2 반도체물질층을 형성하는 단계;를 포함하는, 박막트랜지스터 기판의 제조 방법.
  16. 제 15항에 있어서,
    상기 마스크패턴을 이용하여 상기 도전물질층 및 상기 보호물질층과 함께 상기 제2 반도체물질층을 동시에 식각하여, 상기 제1 반도체층의 채널영역을 노출하는 제2 반도체층을 형성하는 단계를 더 포함하는, 박막트랜지스터 기판의 제조 방법.
  17. 제 8항에 있어서,
    상기 보호물질층을 형성하는 단계는 65℃ 이상 100℃ 이하의 온도에서 질화규소(SiNx)막을 형성하는 단계를 포함하는, 박막트랜지스터 기판의 제조 방법.
  18. 제 8항에 있어서,
    상기 보호층은, 상기 제2 절연층보다 낮은 원자퍼센트의 수소를 포함하는, 박막트랜지스터 기판의 제조 방법.
  19. 제 18항에 있어서,
    상기 보호층은 30 내지 40 원자퍼센트의 수소를 포함하는, 박막트랜지스터 기판의 제조 방법.
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