KR20130051214A - 박막 트랜지스터 기판과 그 제조방법 - Google Patents
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Abstract
본 발명은, 기판상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 형성되며, 액티브층 및 상기 액티브층을 덮는 오믹콘택층을 구비한 반도체층; 상기 반도체층 상에 상기 게이트 전극과 각각 중첩하도록 형성된 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극; 상기 소스 전극 상에 형성된 소스 전극 도금층, 상기 드레인 전극 상에 형성된 드레인 전극 도금층; 상기 소스 전극 도금층 상에 형성된 소스 전극 보호층, 상기 드레인 전극 도금층 상에 형성된 드레인 전극 보호층을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로서,
본 발명에 따르면, 도금된 소스 및 드레인 배선에 보호층을 형성한 후, 후속 공정을 진행함으로써, 도금된 소스 및 드레인 배선이 후속 공정에서 이용되는 플라즈마 분위기에서 변성되거나 손상되는 것을 방지할 수 있어, 낮은 비저항 배선을 구현할 수 있다.
본 발명에 따르면, 도금된 소스 및 드레인 배선에 보호층을 형성한 후, 후속 공정을 진행함으로써, 도금된 소스 및 드레인 배선이 후속 공정에서 이용되는 플라즈마 분위기에서 변성되거나 손상되는 것을 방지할 수 있어, 낮은 비저항 배선을 구현할 수 있다.
Description
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 낮은 비저항의 데이터 배선을 갖는 박막 트랜지스터 기판에 관한 것이다.
박막 트랜지스터(Thin Film Transistor)를 사용하는 평판 디스플레이 장치로는 액정 표시장치(Liquid Crystal Display device) 또는 유기발광 다이오드 표시장치(Organic Light Emitting Diode display device) 등이 있다.
액정 표시장치는 현재 가장 널리 사용되고 있는 평판 디스플레이 장치 중의 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 형성되며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 디스플레이 장치이다.
이와 같은 액정 표시장치는 각 화소 전극에 별도의 전압을 인가함으로써 화상을 표시한다. 이를 위해 화소 전극에 인가되는 전압을 스위칭하기 위한 스위칭 소자로서 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트 배선과 화소 전극에 인가될 전압을 전달하는 데이터 배선을 기판에 형성한다.
자체 발광소자인 능동형 유기발광 다이오드 표시장치(AM-OLED)에서도 각 발광 소자를 개별적으로 제어하는 스위칭 소자로서 박막 트랜지스터를 이용하고 있다.
대면적 화면을 구현하기 위해서, 평판 디스플레이 장치는 각 화소 전극에 인가되는 데이터 신호가 원거리에 위치하는 화소에도 양호하게 전달되도록 제조되어야 한다.
따라서, 화소 각각에 연결되는 신호선은 낮은 비저항을 갖도록 형성하는 것이 유리하다. 이를 위해, 낮은 비저항을 갖는 금속물질을 사용하여 신호선을 형성한다. 그러나, 낮은 비저항을 갖는 금속물질은 다른 막과의 상호작용에 의하여 평판 디스플레이 장치의 결함으로 작용하는 문제가 있다.
따라서, 낮은 비저항 특성의 금속물질을 사용하여 배선을 형성하는 경우, 통상의 금속물질층 상에 낮은 비저항 특성의 금속층을 위치시키는 이중층 이상의 층구조를 가지게 된다.
이하, 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다.
도 1은 종래의 박막 트랜지스터 기판을 설명하기 위한 평면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 게이트 라인(20), 데이터 라인(63), 박막 트랜지스터(T), 화소 전극(90)을 포함하여 이루어진다.
상기 게이트 라인(20)은 가로 방향으로 배열되어 있고, 상기 데이터 라인(63)은 세로 방향으로 배열되어 있다. 이와 같이 상기 게이트 라인(20)과 상기 데이터 라인(63)이 교차되도록 배열되어 화소 영역이 정의된다.
상기 박막 트랜지스터(T)는 상기 게이트 라인(20)과 상기 데이터 라인(63)이 교차하는 영역에 형성되며, 게이트 전극(21), 반도체층(50), 소스 전극(61), 및 드레인 전극(62)을 포함하여 이루어진다.
상기 게이트 전극(21)은 상기 게이트 라인(20)에서 연장형성되어 있고, 상기 반도체층(50)은 상기 게이트 전극(21)의 상부 및 상기 소스/드레인 전극(61, 62)의 하부에 형성된다.
상기 소스 전극(61)은 상기 데이터 라인(63)에서 연장형성되어 있고, 상기 드레인 전극(62)은 상기 소스 전극(61)과 소정 간격으로 이격되어 서로 마주하고 있다.
상기 화소 전극(90)은 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터의 드레인 전극(62)과 전기적으로 연결되어 있다. 상기 화소 전극(90)은 상기 화소 영역 내에서 판(plate) 형상으로 형성되어 있다.
도 2a 내지 도 2g는 종래의 박막 트랜지스터 기판의 제조공정을 도시한 개략적인 공정 단면도로서, 도 1에 도시된 A-A' 선의 단면을 나타내는 단면도이다.
우선, 도 2a에서 알 수 있듯이, 기판(10) 상에 게이트 전극(21)을 형성하고, 상기 게이트 전극(21) 상에 게이트 절연막(30)을 형성한다.
다음, 도 2b에서 알 수 있듯이, 상기 게이트 절연막(30) 상에 제1 반도체 물질층(40a) 및 상기 제1 반도체 물질층(40a) 상에 제2 반도체 물질층(40b)을 포함하는 반도체 물질층(40)을 형성한다.
다음, 도 2c에서 알 수 있듯이, 상기 반도체 물질층(40)을 패터닝하여 상기 제1 반도체 물질층(40a)으로부터 액티브층(51)을 상기 게이트 전극(21)과 중첩하도록 형성한다.
또한, 상기 제2 반도체 물질층(40b)으로부터 오믹콘택층(52)을 상기 게이트 전극(21)과 중첩하도록 형성하여, 상기 액티브층(51) 및 오믹콘택층(52)을 포함하여 구성되는 반도체층(50)을 형성한다.
다음, 도 2d에서 알 수 있듯이, 상기 반도체층(50) 상에 금속층(60)을 형성한다.
다음, 도 2e에서 알 수 있듯이, 상기 금속층(60)을 패터닝하여 소스 전극(61)과 상기 소스 전극(61)과 이격하는 드레인 전극(62)을 상기 게이트 전극(21)과 중첩하도록 형성한다.
다음, 도 2f에서 알 수 있듯이, 상기 소스 전극(61) 및 드레인 전극(62) 상에 도금법을 통하여 소스 전극 도금층(71) 및 드레인 전극 도금층(72)을 형성한다.
이후, 상기 소스 전극 도금층(71) 및 드레인 전극 도금층(72) 사이에서 상기 액티브층(51)을 노출시키기 위해 상기 오믹콘택층(52)을 식각(Etching)한다.
다음, 도 2g에서 알 수 있듯이, 상기 소스 전극 도금층(71) 및 드레인 전극 도금층(72) 사이로 상기 액티브층(51)이 노출되게 된다.
이와 같은, 종래의 박막 트랜지스터 기판의 제조공정에는 아래와 같은 문제점이 있다.
도 2f를 참조하면, 상기 소스 전극(61) 및 드레인 전극(62) 상에 소스 전극 도금층(71) 및 드레인 전극 도금층(72)을 위치시켜, 낮은 비저항을 갖는 신호 배선을 형성한다.
한편, 상기 식각(Etching) 공정에서 플라즈마 가스(Plasma gas)를 이용할 경우, 플라즈마 가스의 구성성분과 상기 소스 전극 도금층(71) 및 드레인 전극 도금층(72)간 화학반응을 유발할 수 있다.
그 결과, 상기 소스 전극 도금층(71) 및 드레인 전극 도금층(72)의 변형 및 손상(Damage) 문제가 발생한다.
예를 들어, 상기 소스 전극 도금층(71) 및 드레인 전극 도금층(72)을 구리(Cu)를 포함하도록 형성한 다음, Cl2가 포함된 플라즈마 가스를 이용하여 식각 공정을 수행할 경우, 구리(Cu)와 Cl2간에 화학반응이 진행되어, 염화구리[II](CuCl2)가 형성된다. 이로 인해, 상기 소스 및 드레인 배선의 변형 및 손상(Damage)을 일으키는 문제가 발생한다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 종래의 포토 리소그라피(Photo lithography) 공정에 비하여 낮은 비저항을 달성하는 도금 배선 공법을 구현함으로써, 박막 트랜지스터 소자의 구동 특성을 개선하고, 디스플레이 장치의 개구율을 향상시킬 수 있는 박막 트랜지스터 기판을 제공하는 것을 목적으로 한다.
본 발명은 또한 도금 공정을 이용하여 형성된 도금된 배선이 건식 식각 공정에서 플라즈마 분위기에 노출되어 손상(Damage)되는 문제점을 해결할 수 있는 박막 트랜지스터 기판의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 형성되며, 액티브층 및 상기 액티브층을 덮는 오믹콘택층을 구비한 반도체층; 상기 반도체층 상에 상기 게이트 전극과 각각 중첩하도록 형성된 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극; 상기 소스 전극 상에 형성된 소스 전극 도금층, 상기 드레인 전극 상에 형성된 드레인 전극 도금층; 상기 소스 전극 도금층 상에 형성된 소스 전극 보호층, 상기 드레인 전극 도금층 상에 형성된 드레인 전극 보호층을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 액티브층 및 상기 액티브층을 덮는 오믹콘택층을 포함하는 반도체층을 형성하는 공정; 상기 반도체층 상에 상기 게이트 전극과 중첩하도록 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 형성하는 공정; 상기 소스 전극 상에 도금법을 통하여 소스 전극 도금층을 형성하고, 상기 드레인 전극 상에 도금법을 통하여 드레인 전극 도금층을 형성하는 공정; 및 상기 소스 전극 도금층 상에 도금법을 통하여 소스 전극 보호층을 형성하고, 상기 드레인 전극 도금층 상에 도금법을 통하여 드레인 전극 보호층을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 소스 및 드레인 배선에 낮은 비저항 배선을 구현할 수 있고, 낮은 비저항 배선을 통하여 박막 트랜지스터의 스위칭 소자로서의 특성을 유지하면서 선폭을 줄일 수 있어, 디스플레이 장치의 개구율을 향상시킬 수 있다. 이에 따른 투과율 증대는 저전력, 친환경 디스플레이 장치의 제작을 가능하게 하는 효과가 있다.
또한, 본 발명에 따르면, 배선 도금 후 건식 식각 공정의 플라즈마 분위기에 노출될 경우 발생하는 배선의 변성 및 손상(Damage)을 방지할 수 있어, 배선 형상의 변형으로 인한 선명도(Sharpness) 및 조도(Roughness) 악화 문제를 해결할 수 있다.
또한, 본 발명에 따르면, 보호층 형성을 위한 추가공정은 포토 리소그라피(Photo lithography) 공정 없이 도금법을 이용할 수 있기 때문에 간단하며, 공정시간이 매우 짧아 높은 생산성을 얻을 수 있는 효과가 있다.
도 1은 종래의 박막 트랜지스터 기판을 설명하기 위한 평면도이다.
도 2a 내지 도 2g는 종래의 박막 트랜지스터 기판의 제조공정을 도시한 개략적인 공정 단면도로서, 도 1에 도시된 A-A' 선의 단면을 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 5a 내지 도 5h는 본 발명의 변형 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 2a 내지 도 2g는 종래의 박막 트랜지스터 기판의 제조공정을 도시한 개략적인 공정 단면도로서, 도 1에 도시된 A-A' 선의 단면을 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 5a 내지 도 5h는 본 발명의 변형 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 설명하기로 한다.
박막 트랜지스터 기판
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3에서 알 수 있듯이, 본 발명에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 전극(110), 게이트 절연막(120), 반도체층(133), 소스/드레인 전극(141, 142), 소스/드레인 전극 도금층(151, 152), 소스/드레인 전극 보호층(161, 162), 절연층(170), 및 화소 전극(180)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 투명한 플라스틱과 같은 투명재료로 이루어질 수 있다.
상기 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 절연막(120)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으며, 상기 산화막 또는 질화막의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 반도체층(133)은 상기 게이트 절연막(120) 상에 패턴 형성되어 있으며, 특히, 상기 게이트 전극(110) 상부에 대응하는 영역에 형성되어 있다.
상기 반도체층(133)은 액티브층(131) 및 오믹콘택층(132)을 포함하여 이루어진다. 상기 액티브층(131)은 상기 게이트 절연막(120) 상에 형성되어 있고, 상기 오믹콘택층(132)은 상기 액티브층(131) 상에 형성되어 있다.
상기 액티브층(131)은 전자가 이동하는 채널을 구성하고, 상기 오믹콘택층(132)은 상기 액티브층(131)과 상기 소스 전극(141) 사이 및 상기 액티브층(131)과 상기 드레인 전극(142) 사이에 각각 형성되어 전하의 이동 장벽을 낮추는 기능을 한다.
상기 소스 전극(141) 및 드레인 전극(142)은 상기 반도체층(133) 상에서 상기 게이트 전극(110)과 각각 중첩하며 이격 배열되도록 패턴 형성되어 있다.
상기 소스 전극(141) 및 드레인 전극(142)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
한편, 상기 소스 전극(141) 및 드레인 전극(142) 상에 형성되는 소스 전극 도금층(151) 및 드레인 전극 도금층(152)이 구리(Cu)로 이루어지는 경우, 상기 소스 전극(141) 및 드레인 전극(142)은 Cu/MoTi로 형성하는 것이 바람직하다.
왜냐하면, 상기 소스 전극(141) 및 드레인 전극(142) 하부에 형성되는 상기 반도체층(133) 및 게이트 절연막(120)과의 접착력(Adhesion)을 고려하고, 또한, 상기 소스 전극(141) 및 드레인 전극(142) 상부에 형성되는 소스 전극 도금층(151) 및 드레인 전극 도금층(152)과의 접착력(Adhesion)을 향상시키기 위함이다.
상기 소스 전극 도금층(151)은 상기 소스 전극(141) 상에 형성되며, 상기 드레인 전극 도금층(152)은 상기 드레인 전극(142) 상에서 형성되어 있다.
상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)은 저항이 낮고 가격 경쟁력이 있는 구리(Cu)로 형성할 수 있다.
이 때, 상술한 바와 같이, 상기 소스 전극(141) 및 드레인 전극(142)은 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)과의 접착력(Adhesion)을 고려하여 Cu/MoTi로 형성하는 것이 바람직하다.
그러나, 구리(Cu) 이외에도 저항과 접합력(Adhesion) 측면에서 적합한 다른 재료를 사용할 수도 있다.
상기 소스 전극 보호층(161)은 상기 소스 전극 도금층(151) 상에 형성되며, 상기 드레인 전극 보호층(162)은 상기 드레인 전극 도금층(152) 상에 형성되어 있다.
상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)은 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 형성한 후, 추후 공정에서 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)의 변형 및 손상(Damage)을 방지하는 역할을 한다.
예를 들면, 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 형성한 후, 건식 식각(Dry etching) 공정을 진행할 경우가 있다.
이 때, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)은 건식 식각(Dry etching)에 대한 내구성이 검증되고, 플라즈마(Plasma)에 의한 화학반응이 발생하지 않는 물질이어야 하며, 건식 식각(Dry etching) 장비 내에서 자기장(Magnetic field)에 의한 영향을 고려하여 비자성(Non-magnetic) 물성을 가져야 한다.
따라서, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)은 NiP, NiB, Cr로 이루어지는 집단에서 적어도 하나 이상으로 형성할 수 있다.
상기 절연층(170)은 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162) 상에 형성되며, 상기 드레인 전극 도금층(152)의 일부를 노출시키는 콘택홀(175)을 갖는다.
상기 절연층(170)은 실리콘 산화막(SiOx)과 실리콘 질화막(SiNx) 등과 같은 무기계 물질, 또는 벤조사이클로부텐(BCB)과 포토아크릴(Photo acryl) 등과 같은 유기계 물질로 이루어질 수 있다.
상기 화소 전극(180)은 상기 절연층(170) 상에 상기 콘택홀(175)을 통하여 상기 드레인 전극(142)과 전기적으로 연결되도록 형성된다.
상기 화소 전극(180)은 ITO(Indium Tin Oxide),IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다.
박막 트랜지스터 기판의 제조방법
도 4a 내지 도 4i는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
우선, 도 4a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(110)을 형성하고, 상기 게이트 전극(110) 상에 게이트 절연막(120)을 형성한다.
상기 기판(100)은 유리 또는 투명한 플라스틱과 같은 투명재료로 이루어질 수 있다.
상기 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 전극(110)은 소정의 금속물질을 스퍼터링(Sputtering)과 같은 방법을 이용하여 상기 기판(100) 상에 적층하고, 포토 레지스트(PR)를 도포하고 노광, 현상 및 식각을 하는 소위 포토 리소그라피(Photo lithography) 공정을 통해 패턴 형성할 수 있다.
다만, 반드시 그에 한정되는 것은 아니고, 금속물질의 페이스트를 이용하여 스크린 프린팅(Screen printing), 잉크젯 프린팅(Inkjet printing), 그라비아 프린팅(Gravure printing), 그라비아 오프셋 프린팅(Gravure offset printing), 리버스 오프셋 프린팅(Reverse offset printing), 플렉소 프린팅(Flexo printing), 또는 마이크로 콘택 프린팅(Microcontact printing)과 같은 인쇄 공정으로 상기 게이트 전극(110)을 직접 패턴 형성할 수도 있다.
이하에서 설명하는 각각의 구성에 대한 패턴 형성 공정도 구성 재료에 따라 포토 리소그라피 공정을 이용하거나 또는 인쇄 공정을 이용하여 수행할 수 있으며, 그에 대한 반복 설명은 생략하기로 한다.
상기 게이트 절연막(120)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다.
상기 게이트 절연막(120)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으며, 상기 산화막 또는 질화막의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
다음, 도 4b 내지 도 4c에서 알 수 있듯이, 상기 게이트 절연막(120) 상에 상기 게이트 전극(110)과 중첩하도록 액티브층(131) 및 상기 액티브층(131)을 덮는 오믹콘택층(132)을 포함하는 반도체층(133)을 형성한다.
이를 구체적으로 설명하면 아래와 같다.
우선, 도 4b에서 알 수 있듯이, 상기 게이트 절연막(120) 상에 제1 반도체 물질층(130a) 및 상기 제1 반도체 물질층(130a) 상에 제2 반도체 물질층(130b)을 포함하는 반도체 물질층(130)을 형성한다.
상기 제1 반도체 물질층(130a)은 순수한 비정질 실리콘으로 형성할 수 있고, 상기 제2 반도체 물질층(130b)은 불순물이 포함된 비정질 실리콘으로 형성할 수 있으며, 이와 같은 제1 반도체 물질층(130a) 및 제2 반도체 물질층(130b)은 PECVD법을 이용하여 형성할 수 있다.
다음, 도 4c에서 알 수 있듯이, 상기 반도체 물질층(130)을 상기 게이트 전극(110)과 중첩하도록 패터닝하여 상기 제1 반도체 물질층(130a)으로부터 액티브층(131)을 형성한다.
또한, 상기 제2 반도체 물질층(130b)으로부터 오믹콘택층(132)을 상기 게이트 전극(110)과 중첩하도록 패턴 형성하여, 상기 액티브층(131) 및 오믹콘택층(132)을 포함하여 구성되는 반도체층(133)을 형성한다.
상기 액티브층(131)은 전자가 이동하는 채널을 구성하고, 상기 오믹콘택층(132)은 상기 액티브층(131)과 추후 공정에서 형성되는 소스 전극(141) 및 드레인 전극(142) 사이에 각각 형성되어 전하의 이동 장벽을 낮추는 기능을 한다.
다음, 도 4d 내지 4e에서 알 수 있듯이, 상기 반도체층(133) 상에 상기 게이트 전극(110)과 중첩하도록 소스 전극(141) 및 상기 소스 전극(141)과 이격하는 드레인 전극(142)을 형성한다.
이를 구체적으로 설명하면 아래와 같다.
우선, 도 4d에서 알 수 있듯이, 상기 반도체층(133) 상에 금속층(140)을 형성한다.
상기 금속층(140)은 소정의 금속물질을 스퍼터링(Sputtering)과 같은 방법으로 증착할 수 있다.
상기 금속층(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상술한 바와 같이, 추후 공정에서 형성되는 소스 전극 도금층(151) 및 드레인 전극 도금층(152)이 구리(Cu)로 이루어지는 경우, 상기 금속층(140)은 Cu/MoTi로 형성하는 것이 바람직하다.
다음, 도 4e에서 알 수 있듯이, 상기 금속층(140)을 상기 게이트 전극(110)과 중첩하도록 패터닝하여 소스 전극(141)과 상기 소스 전극(141)과 이격하는 드레인 전극(142)을 형성한다.
다음, 도 4f에서 알 수 있듯이, 상기 소스 전극(141) 상에 도금법을 통하여 소스 전극 도금층(151)을 형성하고, 상기 드레인 전극(142) 상에 도금법을 통하여 드레인 전극 도금층(152)을 형성한다.
이후, 상기 소스 전극 도금층(151) 상에 도금법을 통하여 소스 전극 보호층(161)을 형성하고, 상기 드레인 전극 도금층(152) 상에 도금법을 통하여 드레인 전극 보호층(162)을 형성한다.
이후, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162) 사이에서 상기 액티브층(131)을 노출시키기 위해 상기 오믹콘택층(132)을 식각(Etching)한다.
상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 형성하는 도금법은 전해 도금(Electro plating), 무전해 도금(Electroless plating)을 모두 포함한다.
일반적으로 도금 배선 기술은 시드 레이어(Seed layer)가 패턴 형성되어 있는 상태에서 패턴 모양 그대로 도금함으로써 구현한다.
본 발명에 있어서, 상기 소스 전극(141) 및 드레인 전극(142)이 시드 레이어(Seed layer)로서 기능한다.
특히, 무전해 도금(Electroless plating)은 전기전류를 사용하지 않고 도금하는 기술로, 도금될 대상 표면에 금속염을 위치시키고, 이 금속염으로 도금액으로부터 도금될 금속을 환원시킴으로써 대상 표면상에 금속을 도포하는 기술이다.
상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 무전해 도금(Electroless plating)을 이용하여 형성할 경우에는, 시드 레이어(Seed layer)를 형성하지 않은 상태에서도 도금할 수 있는 장점이 있다.
상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)은, 저항이 낮고 가격 경쟁력이 있는 구리(Cu)로 형성할 수 있다.
이 때, 상술한 바와 같이, 상기 소스 전극(141) 및 드레인 전극(142)은 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)과의 접착력(Adhesion)을 고려하여 Cu/MoTi로 형성하는 것이 바람직하다.
그러나, 구리(Cu) 이외에도 저항과 접합력(Adhesion) 측면에서 적합한 다른 재료를 사용할 수도 있다.
상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)을 형성하는 도금법은 전해 도금(Electro plating), 무전해 도금(Electroless plating)을 모두 포함한다.
상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)은 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 형성한 후, 추후 공정에서 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)의 변형 및 손상(Damage)을 방지하는 역할을 한다.
예를 들면, 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 형성한 후, 건식 식각(Dry etching) 공정을 진행할 경우가 있다.
이 때, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)은 건식 식각(Dry etching)에 대한 내구성이 검증되고, 플라즈마(Plasma)에 의한 화학반응이 발생하지 않는 물질이어야 하며, 건식 식각(Dry etching) 장비 내에서 자기장(Magnetic field)에 의한 영향을 고려하여 비자성(Non-magnetic) 물성을 가져야 한다.
따라서, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)은 NiP, NiB, Cr로 이루어지는 집단에서 적어도 하나 이상으로 형성할 수 있다.
상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)은 소정 두께 이상으로 형성되어야만 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 보호할 수 있다.
상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)이 소정 두께 미만인 경우에는, 건식 식각 공정에서 플라즈마 가스(Plasma gas)와 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)간 화학반응을 유발할 수 있다.
그 결과, 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)의 변형 및 손상(Damage) 문제가 발생한다.
예를 들어, 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 구리(Cu)로 형성하고, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)을 NiP로 형성한다.
이후, SF6, Cl2 및 H2를 포함하는 플라즈마 가스를 이용하여 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162) 사이에서 노출된 상기 오믹콘택층(132)을 건식 식각(Dry etching)할 경우, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)의 두께가 100㎚ 이상 형성되었을 경우에는 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)이 손상(Damage)되지 않는다.
그러나, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)을 형성하지 않았거나, 100㎚ 미만의 두께로 형성하였을 경우에는 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 구성하는 구리(Cu)와 상기 플라즈마 가스 성분인 Cl2 가 화학반응을 일으켜 염화구리[II](CuCl2)가 형성된다.
이로 인해, 상기 소스 및 드레인 배선의 변형 및 손상(Damage)을 일으킨다.
다음, 도 4g에서 알 수 있듯이, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162) 사이로 상기 액티브층(131)이 노출되게 된다.
다음, 도 4h에서 알 수 있듯이, 상기 드레인 전극 도금층(152)의 일부를 노출시키는 콘택홀(175)을 갖도록 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162) 상에 절연층(170)을 형성한다.
상기 절연층(170)은 실리콘 산화막(SiOx)과 실리콘 질화막(SiNx) 등과 같은 무기계 물질, 또는 벤조사이클로부텐(BCB)과 포토아크릴(Photo acryl) 등과 같은 유기계 물질로 이루어질 수 있다.
다음, 도 4i에서 알 수 있듯이, 상기 절연층(170) 상에 상기 콘택홀(175)을 통하여 상기 드레인 전극(142)과 전기적으로 연결되는 화소 전극(180)을 형성한다.
상기 화소 전극(180)은 ITO(Indium Tin Oxide),IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다.
도 5a 내지 도 5h는 본 발명의 변형 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다. 이하, 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다.
우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(110)을 형성하고, 상기 게이트 전극(110) 상에 게이트 절연막(120)을 형성한다.
상기 기판(100)은 유리 또는 투명한 플라스틱과 같은 투명재료로 이루어질 수 있다.
상기 게이트 전극(110)은 소정의 금속물질을 스퍼터링(Sputtering)과 같은 방법을 이용하여 상기 기판(100) 상에 적층하고, 포토 리소그라피(Photo lithography) 공정을 통해 패턴 형성할 수 있다.
상기 게이트 절연막(120)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다.
다음, 도 5b 내지 도 5d에서 알 수 있듯이, 하프톤 마스크를 이용한 포토 리소그라피(Photo lithography) 공정을 통하여 상기 게이트 절연막(120) 상에 상기 게이트 전극(110)과 중첩하도록 액티브층(131) 및 상기 액티브층(131)을 덮는 오믹콘택층(132)을 포함하는 반도체층(133)을 형성하고, 상기 반도체층(133) 상에 상기 게이트 전극(110)과 중첩하도록 소스 전극(141) 및 상기 소스 전극(141)과 이격하는 드레인 전극(142)을 형성한다.
이를 구체적으로 설명하면 아래와 같다.
우선, 도 5b에서 알 수 있듯이, 상기 게이트 절연막(120) 상에 제1 반도체 물질층(130a) 및 상기 제1 반도체 물질층(130a) 상에 제2 반도체 물질층(130b)을 포함하는 반도체 물질층(130)을 형성한다.
이후, 상기 반도체 물질층(130) 상에 금속층(140)을 형성한다.
제1 반도체 물질층(130a) 및 제2 반도체 물질층(130b)은 PECVD법을 이용하여 형성할 수 있다.
상기 금속층(140)은 소정의 금속물질을 스퍼터링(Sputtering)과 같은 방법으로 증착할 수 있다.
다음, 도 5c에서 알 수 있듯이, 하프톤 마스크를 이용하여 상기 금속층(140) 상에 상기 소스 전극(141) 및 상기 소스 전극(141)과 이격하는 드레인 전극(142)에 중첩되는 영역에 두께가 두꺼운 제1 포토 레지스트 패턴(140a)을 형성한다.
또한, 상기 소스 전극(141) 및 드레인 전극(142) 사이의 영역에 두께가 얇은 제2 포토 레지스트 패턴(140b)을 형성한다.
이후, 상기 제1 포토 레지스트 패턴(140a) 및 제2 포토 레지스트 패턴(140b) 하부를 제외한 상기 금속층(140)을 습식 식각(Wet etching)하고, 상기 제1 포토 레지스트 패턴(140a) 및 제2 포토 레지스트 패턴(140b) 하부를 제외한 상기 반도체 물질층(130)을 건식 식각(Dry etching)함으로써, 액티브층(131) 및 상기 액티브층(131)을 덮는 오믹콘택층(132)을 포함하는 반도체층(133)을 형성한다.
다음, 도 5d에서 알 수 있듯이, 상기 제2 포토 레지스트 패턴(140b)을 애싱(Ashing) 처리하여 제거함과 동시에 상기 제1 포토 레지스트 패턴(140a)의 두께가 얇아진 상태의 제3 포토 레지스트 패턴(140c)을 형성한다.
이후, 제3 포토 레지스트 패턴(140c)을 이용하여 상기 금속층(140)을 건식 식각(Dry etching)하여, 소스 전극(141) 및 상기 소스 전극(141)과 이격하는 드레인 전극(142)을 형성한 다음, 상기 제3 포토 레지스트 패턴(140c)은 스트립(Strip) 공정을 통하여 제거한다.
다음, 도 5e에서 알 수 있듯이, 상기 소스 전극(141) 상에 도금법을 통하여 소스 전극 도금층(151)을 형성하고, 상기 드레인 전극(142) 상에 도금법을 통하여 드레인 전극 도금층(152)을 형성한다.
이후, 상기 소스 전극 도금층(151) 상에 도금법을 통하여 소스 전극 보호층(161)을 형성하고, 상기 드레인 전극 도금층(152) 상에 도금법을 통하여 드레인 전극 보호층(162)을 형성한다.
이후, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162) 사이에서 상기 액티브층(131)을 노출시키기 위해 상기 오믹콘택층(132)을 식각(Etching)한다.
상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 형성하는 도금법은 전해 도금(Electro plating), 무전해 도금(Electroless plating)을 모두 포함한다.
상술한 바와 같이, 상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)을 무전해 도금(Electroless plating)을 이용하여 형성할 경우에는, 시드 레이어(Seed layer)를 형성하지 않은 상태에서도 도금할 수 있는 장점이 있다.
상기 소스 전극 도금층(151) 및 드레인 전극 도금층(152)은, 저항이 낮고 가격 경쟁력이 있는 구리(Cu)로 형성할 수 있다.
그러나, 구리(Cu) 이외에도 저항과 접합력(Adhesion) 측면에서 적합한 다른 재료를 사용할 수도 있다.
상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162)을 형성하는 도금법은 전해 도금(Electro plating), 무전해 도금(Electroless plating)을 모두 포함한다.
다음, 도 5f에서 알 수 있듯이, 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162) 사이로 상기 액티브층(131)이 노출되게 된다.
다음, 도 5g에서 알 수 있듯이, 상기 드레인 전극 도금층(152)의 일부를 노출시키는 콘택홀(175)을 갖도록 상기 소스 전극 보호층(161) 및 드레인 전극 보호층(162) 상에 절연층(170)을 형성한다.
다음, 도 5h에서 알 수 있듯이, 상기 절연층(170) 상에 상기 콘택홀(175)을 통하여 상기 드레인 전극(142)과 전기적으로 연결되는 화소 전극(180)을 형성한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 110: 게이트 전극
120: 게이트 절연막 130: 반도체 물질층
130a: 제1 반도체 물질층 130b: 제2 반도체 물질층
131: 액티브층 132: 오믹콘택층
133: 반도체층 140: 금속층
140a: 제1 포토 레지스트 패턴 140b: 제2 포토 레지스트 패턴
140c: 제3 포토 레지스트 패턴 141: 소스 전극
142: 드레인 전극 151: 소스 전극 도금층
152: 드레인 전극 도금층 161: 소스 전극 보호층
162: 드레인 전극 보호층 170: 절연층
175: 콘택홀 180: 화소 전극
120: 게이트 절연막 130: 반도체 물질층
130a: 제1 반도체 물질층 130b: 제2 반도체 물질층
131: 액티브층 132: 오믹콘택층
133: 반도체층 140: 금속층
140a: 제1 포토 레지스트 패턴 140b: 제2 포토 레지스트 패턴
140c: 제3 포토 레지스트 패턴 141: 소스 전극
142: 드레인 전극 151: 소스 전극 도금층
152: 드레인 전극 도금층 161: 소스 전극 보호층
162: 드레인 전극 보호층 170: 절연층
175: 콘택홀 180: 화소 전극
Claims (10)
- 기판상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 형성되며, 액티브층 및 상기 액티브층을 덮는 오믹콘택층을 구비한 반도체층;
상기 반도체층 상에 상기 게이트 전극과 각각 중첩하도록 형성된 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극;
상기 소스 전극 상에 형성된 소스 전극 도금층, 상기 드레인 전극 상에 형성된 드레인 전극 도금층; 및
상기 소스 전극 도금층 상에 형성된 소스 전극 보호층, 상기 드레인 전극 도금층 상에 형성된 드레인 전극 보호층을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1 항에 있어서,
상기 소스 전극 도금층 및 드레인 전극 도금층은 무전해 도금법으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1 항에 있어서,
상기 소스 전극 및 드레인 전극은 Cu/MoTi로 형성되고,
상기 소스 전극 도금층 및 드레인 전극 도금층은 구리(Cu)로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1 항에 있어서,
상기 소스 전극 보호층 및 드레인 전극 보호층은 NiP, NiB, Cr로 이루어지는 집단에서 적어도 하나 이상을 포함하여 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1 항 내지 제4 항에 있어서,
상기 소스 전극 보호층 및 드레인 전극 보호층 상에 형성되며, 상기 드레인 전극 도금층의 일부를 노출시키는 콘택홀을 갖는 절연층; 및
상기 절연층 상에 상기 콘택홀을 통하여 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판. - 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 액티브층 및 상기 액티브층을 덮는 오믹콘택층을 포함하는 반도체층을 형성하는 공정;
상기 반도체층 상에 상기 게이트 전극과 중첩하도록 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 형성하는 공정;
상기 소스 전극 상에 도금법을 통하여 소스 전극 도금층을 형성하고, 상기 드레인 전극 상에 도금법을 통하여 드레인 전극 도금층을 형성하는 공정; 및
상기 소스 전극 도금층 상에 도금법을 통하여 소스 전극 보호층을 형성하고, 상기 드레인 전극 도금층 상에 도금법을 통하여 드레인 전극 보호층을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. - 제6 항에 있어서,
상기 소스 전극 도금층 및 드레인 전극 도금층을 형성하는 도금법은 무전해 도금법인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. - 제6 항에 있어서,
상기 소스 전극 및 드레인 전극은 Cu/MoTi로 형성되고,
상기 소스 전극 도금층 및 드레인 전극 도금층은 구리(Cu)로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. - 제6 항에 있어서,
상기 소스 전극 보호층 및 드레인 전극 보호층은 NiP, NiB, Cr로 이루어지는 집단에서 적어도 하나 이상으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. - 제6 항 내지 제9 항에 있어서,
상기 소스 전극 보호층 및 드레인 전극 보호층 사이에서 상기 액티브층을 노출시키기 위해 상기 오믹콘택층을 식각하는 공정;
상기 드레인 전극 도금층의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극 보호층 및 드레인 전극 보호층 상에 절연층을 형성하는 공정; 및
상기 절연층 상에 상기 콘택홀을 통하여 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110116434A KR20130051214A (ko) | 2011-11-09 | 2011-11-09 | 박막 트랜지스터 기판과 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110116434A KR20130051214A (ko) | 2011-11-09 | 2011-11-09 | 박막 트랜지스터 기판과 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130051214A true KR20130051214A (ko) | 2013-05-20 |
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ID=48661281
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| KR1020110116434A KR20130051214A (ko) | 2011-11-09 | 2011-11-09 | 박막 트랜지스터 기판과 그 제조방법 |
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|---|---|
| KR (1) | KR20130051214A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170102144A (ko) * | 2016-02-29 | 2017-09-07 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판 및 그의 제조 방법 |
-
2011
- 2011-11-09 KR KR1020110116434A patent/KR20130051214A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170102144A (ko) * | 2016-02-29 | 2017-09-07 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판 및 그의 제조 방법 |
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