KR101545923B1 - 산화물 박막 트랜지스터 및 그 제조방법 - Google Patents

산화물 박막 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR101545923B1
KR101545923B1 KR1020080118418A KR20080118418A KR101545923B1 KR 101545923 B1 KR101545923 B1 KR 101545923B1 KR 1020080118418 A KR1020080118418 A KR 1020080118418A KR 20080118418 A KR20080118418 A KR 20080118418A KR 101545923 B1 KR101545923 B1 KR 101545923B1
Authority
KR
South Korea
Prior art keywords
photoresist pattern
substrate
pattern
forming
electrode
Prior art date
Application number
KR1020080118418A
Other languages
English (en)
Other versions
KR20100059587A (ko
Inventor
김대환
서현식
배종욱
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020080118418A priority Critical patent/KR101545923B1/ko
Publication of KR20100059587A publication Critical patent/KR20100059587A/ko
Application granted granted Critical
Publication of KR101545923B1 publication Critical patent/KR101545923B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors

Abstract

본 발명의 산화물 박막 트랜지스터 및 그 제조방법은 비정질 아연 산화물(ZnO)계 반도체를 액티브층으로 사용한 박막 트랜지스터에 있어서, 다중노출 마스크와 리프트-오프(lift off)공정을 이용하여 소오스/드레인전극과 화소전극 및 공통전극을 동시에 형성함으로써 마스크 수를 감소시켜 제조공정을 단순화하는 동시에 제조비용을 절감하기 위한 것을 특징으로 한다.
산화물 박막 트랜지스터, 다중노출 마스크, 리프트-오프

Description

산화물 박막 트랜지스터 및 그 제조방법{OXIDE THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME}
본 발명은 산화물 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터 및 그 제조방법에 관한 것이다.
특히, 본 발명은 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터에 있어서, 마스크수를 감소시켜 제조공정을 단순화하는 동시에 제조비용을 절감시킨 산화물 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이 터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
상기의 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
한편, 전술한 액정표시장치는 가볍고 전력소모가 작아 지금가지 가장 주목받는 디스플레이 소자이지만, 상기 액정표시장치는 발광소자가 아니라 수광소자이며 밝기, 명암비(contrast ratio) 및 시야각 등에 기술적 한계가 있기 때문에 이러한 단점을 극복할 수 있는 새로운 디스플레이 소자에 대한 개발이 활발하게 전개되고 있다.
새로운 평판표시장치 중 하나인 유기전계발광소자(Organic Light Emitting Diode; OLED)는 자체발광형이기 때문에 액정표시장치에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다. 그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르다는 장점이 있으며, 특히 제조비용 측면에서도 유리한 장점을 가지고 있다.
최근 유기전계발광 디스플레이의 대면적화에 관한 연구가 활발하게 진행되고 있으며, 이를 달성하기 위하여 유기전계발광소자의 구동 트랜지스터로서 정전류 특성을 확보하여 안정된 작동 및 내구성이 확보된 트랜지스터 개발이 요구되고 있다.
전술한 액정표시장치에 사용되는 비정질 실리콘 박막 트랜지스터는 저온 공 정에서 제작할 수 있지만 이동도(mobility)가 매우 작고 정전류 테스트(constant current bias) 조건을 만족하지 않는다. 반면에 다결정 실리콘 박막 트랜지스터는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보가 어려워 대면적화가 어렵고 고온 공정이 필요하다.
이에 산화물 반도체로 액티브층을 형성한 산화물 반도체 박막 트랜지스터를 개발하고 있으며, 이를 도면을 참조하여 상세히 설명한다.
도 2는 일반적인 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 일반적인 산화물 박막 트랜지스터는 기판(10) 위에 게이트전극(21)과 게이트절연막(15)이 형성되고, 상기 게이트절연막(15) 위에 산화물 반도체로 이루어진 액티브층(24)이 형성되게 된다.
그리고, 상기 액티브층(24) 위에 소오스전극(22)과 드레인전극(22, 23)이 형성되고, 그 위에 절연물질로 이루어진 보호막(15b) 형성되게 된다.
그리고, 상기 보호막(15b)의 일부 영역이 제거되어 상기 드레인전극(23)의 일부가 노출되게 되며, 그 위에 상기 노출된 드레인전극(23)과 전기적으로 접속하는 화소전극(18)이 형성되게 된다.
도 3a 내지 도 3e는 상기 도 2에 도시된 일반적인 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 3a에 도시된 바와 같이, 기판(10) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 불투명한 도전막으로 이루어진 게이트전극(21)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면(全面)에 차례대로 게이트절연막(15a)과 산화물 반도체를 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 산화물 반도체를 선택적으로 패터닝함으로써 상기 게이트전극(21) 위에 산화물 반도체로 이루어진 액티브층(24)을 형성한다.
이후, 도 3c에 도시된 바와 같이, 상기 기판(10) 전면에 불투명한 도전막을 증착한 후 포토리소그래피공정(제 3 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 액티브층(24) 상부에 소오스전극(22)과 드레인전극(23)을 형성한다.
다음으로, 도 3d에 도시된 바와 같이, 상기 소오스전극(22)과 드레인전극(23)이 형성된 기판(10) 전면에 보호막(15b)을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 보호막(15b)의 일부 영역을 제거하여 상기 드레인전극(23)의 일부를 노출시키는 콘택홀(40)을 형성한다.
마지막으로, 도 3e에 도시된 바와 같이, 투명한 도전막을 기판(10) 전면에 증착한 후 포토리소그래피공정(제 5 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 콘택홀(40)을 통해 드레인전극(23)과 전기적으로 접속하는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 일반적인 산화물 박막 트랜지스터의 제조에는 게이트전극, 액티브층, 소오스/드레인전극, 콘택홀 및 화소전극 등을 패터닝하는데 총 5번의 포토리소그래피공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위 에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리는 단점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하게 된다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 상기의 산화물 박막 트랜지스터를 3번의 마스크공정으로 제작하도록 한 산화물 박막 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 산화물 박막 트랜지스터의 제조방법은 게이트절연막 위에 비정질 아연 산화물계 반도체로 이루어진 액티브층을 형성하는 단계와 다중노출 마스크를 이용하여 상기 액티브층 상부에 제 2 도전막으로 이루어진 소오스/드레인전극을 형성하며, 상기 기판의 화소영역에 공통전극과 화소전극을 형성하는 단계 및 리프트-오프 공정을 통해 상기 공통전극과 화소전극을 제외한 기판 위에 절연막으로 이루어진 보호막을 형성하는 단계를 포함하여 구성될 수 있다.
삭제
상술한 바와 같이, 본 발명에 따른 산화물 박막 트랜지스터 및 그 제조방법은 비정질 아연 산화물계 반도체를 액티브층으로 사용함에 따라 균일도가 우수하여 대면적 디스플레이에 적용 가능한 효과를 제공한다.
또한, 본 발명에 따른 산화물 박막 트랜지스터 및 그 제조방법은 산화물 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 산화물 박막 트랜지스터 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 구조를 개략적으로 나타내고 있다.
도면에 도시된 바와 같이, 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 소정의 기판(110) 위에 형성된 게이트전극(121), 상기 게이트전극(121) 위에 형성된 게이트절연막(115a), 상기 게이트절연막(115a) 위에 비정질 아연 산화물계 반 도체로 형성된 액티브층(124), 상기 액티브층(124)의 소정영역과 전기적으로 접속하는 소오스/드레인전극(122, 123), 상기 소오스/드레인전극(122, 123)이 형성된 기판(110) 위에 형성된 보호막(115b) 및 화소영역 내에 형성된 공통전극(108)과 화소전극(118)으로 이루어져 있다.
이때, 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계방식(In Plane Switching; IPS)의 박막 트랜지스터를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명의 실시예에 따른 상기 보호막(115b)은 상기 공통전극(108)과 화소전극(118)의 상부 및 그 주변에서 제거되어 있는 것을 특징으로 하나, 본 발명이 이에 한정되는 것은 아니며, 상기 보호막(115b)은 상기 공통전극(108)과 화소전극(118)의 상부에서만 제거된 형태를 가질 수 있다.
이때, 상기 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 비정질 아연 산화물계 반도체를 이용하여 액티브층(124)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.
상기 아연 산화물(ZnO)은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질로, 비정질 아연 산화물계 반도체 물질을 액티브층(124)으로 적용한 산화물 박막 트랜지스터는 액정표시장치와 유기전계발광 디스플레이를 포함하는 대면적 디스플레이에 적용될 수 있다.
또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 비정질 아연 산화물계 반도체 물질을 액티브층(124)으로 적용한 산화물 박막 트랜지스터는 높은 이동도를 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.
특히, 상기 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 상기 ZnO에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 a-IGZO 반도체로 액티브층(124)을 형성하는 것을 특징으로 한다.
상기 a-IGZO 반도체는 가시광선을 통과시킬 수 있어 투명하며, 또한 상기 a-IGZO 반도체로 제작된 산화물 박막 트랜지스터는 1 ~ 100cm2/Vs의 이동도를 가져 비정질 실리콘 박막 트랜지스터에 비해 높은 이동도 특성을 나타낸다.
또한, 상기 a-IGZO 반도체는 넓은 밴드 갭을 가져 높은 색 순도를 갖는 UV 발광 다이오드(Light Emitting Diode; LED), 백색 LED와 그밖에 다른 부품들을 제작할 수 있으며, 저온에서 공정이 가능하여 가볍고 유연한 제품을 생산할 수 있는 특징을 가지고 있다.
더욱이 상기 a-IGZO 반도체로 제작된 산화물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와 비슷한 균일한 특성을 나타냄에 따라 부품 구조도 비정질 실리콘 박막 트랜지스터처럼 간단하며, 대면적 디스플레이에 적용할 수 있는 장점을 가지고 있다.
또한, 상기 액티브층(124)은 AxByCzO (이때, Ax, By, Cz는 Zn, Cd, Ga, In 및 Sn 중 어느 하나이며, x, y, z≥0)의 조합으로 이루어지며, 1 ~ 20%의 산소농도를 가지는 산화물 반도체로 이루어질 수 있다.
이와 같은 특징을 가진 상기 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 스퍼터링 중의 반응 가스 내의 산소 농도를 조절함으로써 액티브층(124)의 캐리어 농도를 조절할 수 있어 박막 트랜지스터의 소자특성을 조절할 수 있는 것을 특징으로 한다.
한편, 전술한 바와 같이 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 상기 공통전극(108)과 화소전극(118)의 상부 및 그 주변에서 보호막(115b)이 제거되게 되는데, 이는 상기 공통전극(108)과 화소전극(118)을 형성하는 과정에서 본 발명의 실시예에 따른 리프트-오프 공정을 이용하기 때문이다.
또한, 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 다중노출 마스크, 즉 암부로 이루어진 차단영역, 모든 광을 투과시키는 제 1 투과영역, 하프-톤의 제 2 투과영역 및 하프-톤과 슬릿부가 적용된 제 3 투과영역의 멀티 톤(multi tone) 마스크와 리프트-오프공정을 이용하여 한번의 마스크공정으로 소오스/드레인전극(122, 123)과 공통전극(108) 및 화소전극(118)을 형성함으로 총 3번의 마스크공정으로 박막 트랜지스터를 제작할 수 있게 되는데, 이를 다음의 산화물 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 5a 내지 도 5c는 상기 도 4에 도시된 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 5a에 도시된 바와 같이, 투명한 절연물질로 이루어진 기판(110) 위에 소 정의 게이트전극(121)을 형성한다.
이때, 본 발명의 산화물 박막 트랜지스터에 적용되는 비정질 아연 산화물계 복합 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판(110)을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판(110)의 사용이 가능하다.
또한, 상기 게이트전극(121)은 제 1 도전막을 상기 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 불투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
다음으로, 도 5b에 도시된 바와 같이, 상기 게이트전극(121)이 형성된 기판(110) 전면에 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어진 게이트절연막(115a)을 형성한다.
이때, 상기 게이트절연막(115a)은 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD)으로 형성할 수 있다.
그리고, 상기 게이트절연막(115a)이 형성된 기판(110) 전면에 비정질 아연 산화물계 반도체를 증착하여 소정의 비정질 아연 산화물계 반도체층을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 패터닝함으로써 상기 게이트전극(121) 상부에 상기 비정질 아연 산화물계 반도체로 이루어진 액티브층(124)을 형성한다.
이때, 상기 비정질 아연 산화물계 복합 반도체, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성될 수 있으며, 이 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용하는 것도 가능하다.
또한, 상기 a-IGZO 반도체는 갈륨, 인듐 및 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1, 4:2:1 등의 복합 산화물 타겟을 사용하여 비정질 아연 산화물계 반도체층을 형성할 수 있다.
여기서, 본 발명에 따른 산화물 박막 트랜지스터는 상기 비정질 아연 산화물계 반도체층을 형성하기 위한 스퍼터링 중의 반응 가스 내의 산소 농도를 조절함으로써 액티브층(124)의 캐리어 농도를 조절할 수 있는데, 이때 산소 농도 1 ~ 20% 조건에서 균일한 소자특성의 확보가 가능하다.
다음으로, 도 5c에 도시된 바와 같이, 상기 액티브층(124)이 형성된 기판(110) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 액티브층(124) 상부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성한다.
이때, 상기 기판(110)의 화소영역에는 상기 제 2 도전막으로 이루어지며, 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(108)과 화소전극(118)을 형성하게 된다.
또한, 리프트-오프공정을 이용하여 상기 공통전극(108)과 화소전극(118)의 상부 및 그 주변을 제외한 기판(110) 위에 절연막으로 이루어진 보호막(115b)을 형성하게 된다.
여기서, 본 발명의 실시예에 따른 상기 소오스/드레인전극(122, 123)과 공통전극(108) 및 화소전극(118)은 다중노출 마스크와 리프트-오프 공정을 이용하여 한번의 마스크공정(제 3 마스크공정)으로 동시에 형성할 수 있게 되는데, 이하 도면을 참조하여 상기 제 3 마스크공정을 상세히 설명한다.
도 6a 내지 도 6j는 상기 도 5c에 도시된 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 상기 액티브층(124)이 형성된 기판(110) 전면에 제 2 도전막(130)을 형성한다.
그리고, 도 6b에 도시된 바와 같이, 상기 제 2 도전막(130)이 형성된 기 판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 실시예에 따른 다중노출 마스크(160)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이때, 상기 다중노출 마스크(160)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하기 위해 하프-톤 부로 이루어진 제 2 투과영역(II)과 하프-톤 부와 슬릿부로 이루어진 제 3 투과영역(III) 및 조사된 모든 광을 차단하는 차단영역(IV)이 마련되어 있으며, 상기 다중노출 마스크(160)를 투과한 광만이 상기 감광막(170)에 조사되게 된다.
이어서, 상기 다중노출 마스크(160)를 통해 노광된 상기 감광막(170)을 현상하고 나면, 도 6c에 도시된 바와 같이, 상기 차단영역(IV)과 제 2 투과영역(II) 및 제 3 투과영역(III)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 5 감광막패턴(170e)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(130) 표면이 노출되게 된다.
이때, 상기 차단영역(IV)에 형성된 제 1 감광막패턴(170a) 및 제 2 감광막패턴(170b)은 상기 제 2 투과영역(II)과 제 3 투과영역(III)을 통해 형성된 제 3 감광막패턴(170c) 내지 제 5 감광막패턴(170e)보다 두껍게 형성된다. 또한, 상기 제 3 투과영역(III)을 통해 형성된 상기 제 3 감광막패턴(170c)과 제 4 감광막패턴(170d)은 상기 제 2 투과영역(II)을 통해 형성된 상기 제 5 감광막패턴(170e)보다 두껍게 형성되며, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상 기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 6d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 5 감광막패턴(170e)을 마스크로 하여, 그 하부에 형성된 제 2 도전막을 선택적으로 제거하게 되면, 상기 기판(110)의 액티브층(124) 상부에 상기 제 2 도전막으로 이루어진 제 2 도전막패턴(130')이 형성되며, 상기 기판(110)의 화소영역에 상기 제 2 도전막으로 이루어진 공통전극패턴(108')과 화소전극패턴(118')이 형성되게 된다.
이후, 상기 제 1 감광막패턴(170a) 내지 제 5 감광막패턴(170e)의 두께 일부를 제거하는 애싱(ahing)공정을 진행하게 되면, 도 6e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 5 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴 내지 제 4 감광막패턴은 상기 제 5 감광막패턴의 두께만큼이 제거된 제 6 감광막패턴(170a') 내지 제 9 감광막패턴(170d')으로 상기 차단영역(IV) 및 제 3 투과영역(III)에 대응하는 공통전극영역과 화소전극영역 및 소오스전극영역과 드레인전극영역에만 남아있게 된다.
이후, 도 6f에 도시된 바와 같이, 상기 남아있는 제 6 감광막패턴(170a') 내지 제 9 감광막패턴(170d')을 마스크로 하여 그 하부에 형성된 제 2 도전막을 선택적으로 제거하게 되면, 상기 기판(110)의 액티브층(124) 상부에 상기 제 2 도전막으로 이루어지며 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)이 형성되게 된다.
또한, 상기 기판(110)의 화소영역에는 상기 제 2 도전막으로 이루어지며, 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(108)과 화소전극(118)이 형성되게 된다.
이때, 상기 제 2 도전막의 식각은 에천트를 이용한 습식식각으로 진행할 수 있으며, 상기 습식식각의 공정조건을 제어하여 상기 제 2 도전막을 오버식각(over etching)함으로써 상기 소오스/드레인전극(122, 123)과 공통전극(108) 및 화소전극(118)이 그 상부의 제 6 감광막패턴(170a') 내지 제 9 감광막패턴(170d')보다 좁은 폭을 가지도록 할 수 있다. 이는 후술할 리프트-오프 공정에서 박리제의 침투경로를 확보하기 위한 것이며, 다만 본 발명이 이에 한정되는 것은 아니다.
이후, 상기 제 6 감광막패턴(170a') 내지 제 9 감광막패턴(170d')의 두께 일부를 제거하는 2번째 애싱공정을 진행하게 되면, 도 6g에 도시된 바와 같이, 상기 제 3 투과영역(III)의 제 8 감광막패턴과 제 9 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 6 감광막패턴 및 제 7 감광막패턴은 상기 제 8 감광막패턴과 제 9 감광막패턴의 두께만큼이 제거된 제 10 감광막패턴(170a") 및 제 11 감광막패턴(170b")으로 상기 차단영역(III)에 대응하는 공통전극영역과 화소전극영역에만 남아있게 된다.
이후, 도 6h에 도시된 바와 같이, 상기 제 10 감광막패턴(170a") 및 제 11 감광막패턴(170b")이 남아있는 상태에서 상기 기판(110) 전면에 소정의 절연 막(115)을 형성한다.
이때, 상기 절연막(115)은 상기 제 10 감광막패턴(170a") 및 제 11 감광막패턴(170b")에 열에 의한 손상(damage)을 주지 않도록 스퍼터링 공정 또는 저온의 화학기상증착(Chemical Vapour Deposition; CVD) 공정을 이용하여 증착할 수 있다.
그리고, 도 6i에 도시된 바와 같이, 리프트-오프 공정을 통해 상기 제 10 감광막패턴 및 제 11 감광막패턴을 제거하게 되는데, 이때 상기 제 10 감광막패턴 및 제 11 감광막패턴 위에 증착된 절연막이 상기 제 10 감광막패턴 및 제 11 감광막패턴과 함께 제거되어 제 2 도전막으로 이루어진 공통전극(108)과 화소전극(118)이 외부로 노출되게 된다.
즉, 상기 리프트-오프 공정은 상기 제 10 감광막패턴 및 제 11 감광막패턴과 같은 감광성물질 위에 소정의 절연막이 증착된 상태에서 박리제와 같은 용액에 침전시켜 상기 제 10 감광막패턴 및 제 11 감광막패턴 표면에 증착된 절연막을 상기 제 10 감광막패턴 및 제 11 감광막패턴과 함께 제거하는 공정으로, 이때 상기 제 10 감광막패턴 및 제 11 감광막패턴이 형성되지 않은 기판(110)의 다른 영역에는 상기 절연막이 제거되지 않고 남아 소정의 보호막(115b)을 형성하게 된다.
참고로, 도 7a 및 도 7b는 상기 본 발명의 실시예에 따른 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 7a를 참조하면, 화소/공통전극 위에 포토레지스트 패턴이 형성되어 있고 그 위에 소정의 절연막이 증착되어 있으며, 이때 상기 화소/공통전극은 오버식각되어 그 상부의 포토레지스트 패턴보다 좁은 폭을 가지는 것을 알 수 있다.
이후, 리프트-오프 공정을 통해 상기 포토레지스트 패턴과 그 상부의 절연막을 함께 제거하게 되면, 도 7b에 도시된 바와 같이, 게이트절연막 위에 소정의 화소/공통전극이 외부로 노출되도록 형성되게 된다.
전술한 바와 같이 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
또한, 본 발명은 높은 이동도를 가지는 한편 저온에서 공정이 가능한 비정질 아연 산화물계 반도체 물질을 액티브층으로 적용함에 따라 투명 전자회로나 플렉서블(flexible) 디스플레이에 사용될 수 있는 장점이 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 3a 내지 도 3e는 상기 도 2에 도시된 일반적인 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 4는 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 5a 내지 도 5c는 상기 도 4에 도시된 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 6a 내지 도 6i는 상기 도 5c에 도시된 제 3 마스크공정을 구체적으로 나타내는 단면도.
도 7a 및 도 7b는 상기 본 발명의 실시예에 따른 제 3 마스크공정에 이용되는 리프트-오프 공정을 보충하여 설명하기 위한 사진.
** 도면의 주요부분에 대한 부호의 설명 **
108 : 공통전극 110 : 기판
118 : 화소전극 121 : 게이트전극
122 : 소오스전극 123 : 드레인전극
124 : 액티브층

Claims (12)

  1. 기판 위에 제 1 도전막으로 게이트전극을 형성하는 단계;
    상기 기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 위에 비정질 아연 산화물계 반도체로 이루어진 액티브층을 형성하는 단계;
    다중노출 마스크를 이용하여 상기 액티브층 상부에 제 2 도전막으로 이루어진 소오스/드레인전극을 형성하며, 상기 기판의 화소영역에 공통전극과 화소전극을 형성하는 단계; 및
    리프트-오프 공정을 통해 상기 공통전극과 화소전극을 제외한 기판 위에 절연막으로 이루어진 보호막을 형성하는 단계를 포함하는 산화물 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 기판은 유리기판 또는 플라스틱 기판으로 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 액티브층은 스퍼터링 중의 반응 가스 내의 산소 농도를 1 ~ 20%로 하여 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 보호막, 소오스/드레인전극, 공통전극 및 화소전극은 동일한 마스크공정을 통해 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  5. 제 1 항에 있어서, 상기 소오스/드레인전극과 공통전극 및 화소전극을 형성하는 단계는
    상기 액티브층이 형성된 기판 위에 제 2 도전막을 형성하는 단계;
    조사된 광을 모두 투과시키는 제 1 투과영역과 광의 일부만 투과시키고 일부는 차단하기 위해 하프-톤 부로 이루어진 제 2 투과영역과 하프-톤 부와 슬릿부로 이루어진 제 3 투과영역 및 조사된 모든 광을 차단하는 차단영역이 마련된 다중노출 마스크를 적용하여 상기 기판 위에 제 1 감광막패턴 내지 제 5 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴 내지 제 5 감광막패턴을 마스크로 상기 제 2 도전막을 선택적으로 제거하여, 상기 기판의 액티브층 상부에 상기 제 2 도전막으로 이루어진 제 2 도전막패턴을 형성되며, 상기 기판의 화소영역에 상기 제 2 도전막으로 이루어진 공통전극패턴과 화소전극패턴을 형성하는 단계;
    애싱공정을 통해 상기 제 5 감광막패턴을 제거하는 동시에 상기 제 1 감광막패턴 내지 제 4 감광막패턴의 두께 일부를 제거하여 제 6 감광막패턴 내지 제 9 감광막패턴을 형성하는 단계; 및
    상기 제 6 감광막패턴 내지 제 9 감광막패턴을 마스크로 상기 제 2 도전막을 선택적으로 제거하여 상기 액티브층의 소오스/드레인영역에 전기적으로 접속하는 소오스/드레인전극을 형성하며, 상기 화소영역에 상기 제 2 도전막으로 이루어진 공통전극과 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  6. 제 5 항에 있어서, 애싱공정을 통해 상기 제 8 감광막패턴 및 제 9 감광막패턴을 제거하는 동시에 상기 제 1 감광막패턴 및 제 7 감광막패턴의 일부를 제거하여 제 10 감광막패턴 및 제 11 감광막패턴을 형성하는 단계;
    상기 제 10 감광막패턴 및 제 11 감광막패턴이 형성된 기판 위에 절연막을 형성하는 단계; 및
    리프트-오프 공정을 통해 상기 제 10 감광막패턴 및 제 11 감광막패턴 위에 증착된 제 2 도전막과 함께 상기 제 10 감광막패턴 및 제 11 감광막패턴을 제거하여 상기 공통전극과 화소전극을 제외한 기판 위에 상기 절연막으로 이루어진 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  7. 제 1 항에 있어서, 상기 리프트-오프 공정을 통해 상기 공통전극과 화소전극의 상부 및 그 주변을 제외한 기판 위에 절연막으로 이루어진 보호막을 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
KR1020080118418A 2008-11-26 2008-11-26 산화물 박막 트랜지스터 및 그 제조방법 KR101545923B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080118418A KR101545923B1 (ko) 2008-11-26 2008-11-26 산화물 박막 트랜지스터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080118418A KR101545923B1 (ko) 2008-11-26 2008-11-26 산화물 박막 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100059587A KR20100059587A (ko) 2010-06-04
KR101545923B1 true KR101545923B1 (ko) 2015-08-21

Family

ID=42360875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080118418A KR101545923B1 (ko) 2008-11-26 2008-11-26 산화물 박막 트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101545923B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101844953B1 (ko) 2011-03-02 2018-04-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20120129592A (ko) 2011-05-20 2012-11-28 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
KR20130046998A (ko) 2011-10-31 2013-05-08 삼성디스플레이 주식회사 렌즈 기판, 이의 제조 방법 및 이를 포함하는 렌즈 패널
KR101960796B1 (ko) * 2012-03-08 2019-07-16 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 기판의 제조 방법 및 표시 기판
KR101969567B1 (ko) * 2012-04-17 2019-04-16 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법

Also Published As

Publication number Publication date
KR20100059587A (ko) 2010-06-04

Similar Documents

Publication Publication Date Title
KR101578694B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101218090B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR101425064B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
US8735883B2 (en) Oxide thin film transistor and method of fabricating the same
KR101658533B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR20110125105A (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR101622733B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101697586B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR101463028B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101375855B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101545923B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR101375854B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR20110056962A (ko) 박막 트랜지스터 기판의 제조방법
KR101622182B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101640812B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101605723B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101616368B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101298611B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR102039424B1 (ko) 산화물 박막 트랜지스터의 제조방법
KR101875940B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR101375853B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR20120075110A (ko) 산화물 박막 트랜지스터의 제조방법
KR20110073038A (ko) 산화물 박막 트랜지스터 및 그 제조방법
KR101487256B1 (ko) 산화물 박막 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20190723

Year of fee payment: 5