KR101844953B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 추가적인 공정 없이 산화물 반도체와 접하는 부분과 나머지 부분의 절연막을 서로 다른 물질로 형성할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 본 발명에 의한 박막 트랜지스터 표시판은 기판; 상기 기판 위에 형성되는 게이트 전극; 상기 게이트 전극 위에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 반도체; 상기 반도체 위에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 상기 반도체 위의 상기 소스 전극과 상기 드레인 전극 사이에 형성되고, 실리콘 산화물로 이루어지는 제1 보호막; 상기 소스 전극 및 상기 드레인 전극 위에 형성되고, 실리콘 질화물로 이루어지는 제2 보호막; 및, 상기 드레인 전극과 연결되는 화소 전극을 포함한다.
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 추가적인 공정 없이 산화물 반도체와 접하는 부분과 나머지 부분의 절연막을 서로 다른 물질로 형성할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극, 박막 트랜지스터에 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극, 데이터선에 연결되어 있는 소스 전극, 화소 전극에 연결되어 있는 드레인 전극, 및 소스 전극과 드레인 전극 사이의 게이트 전극 위에 위치하는 반도체층 등을 포함하여 이루어지며, 게이트선을 통해 전달되는 게이트 신호에 따라 데이터선을 통해 전달되는 데이터 신호를 화소 전극에 전달한다.
이때, 박막 트랜지스터의 반도체층은 비정질 규소(amorphous silicon), 다결정 규소(polycrystalline silicon, poly silicon), 금속 산화물(metal oxide) 등을 재료로 하여 형성될 수 있다.
최근에는 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 금속 산화물을 이용하는 산화물 반도체(oxide semiconductor)에 대한 연구가 활발하게 진행되고 있다.
박막 트랜지스터의 반도체층을 산화물 반도체로 형성하는 경우, 산화물 반도체의 특성상 산화물 반도체와 접하는 부분의 절연막을 실리콘 질화물로 형성하면 산화물 반도체에 악영향을 미칠 수 있다. 또한, 금속층들과 접하는 부분의 절연막을 실리콘 산화물로 형성하면 금속층에 악영향을 미칠 수 있다.
이와 같이 산화물 반도체 및 금속층과 접하는 부분에 동일한 물질을 이용하여 절연막을 형성하면 박막 트랜지스터의 특성이 나빠질 수 있다. 또한, 산화물 반도체와 접하는 부분과 금속층과 접하는 부분에 서로 다른 물질을 이용하여 절연막을 형성하기 위해서는 추가적인 공정이 필요하므로, 비용이 증가하고 시간이 더 소요되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 추가적인 공정 없이 산화물 반도체와 접하는 부분의 절연막은 실리콘 산화물로 형성하고 금속층들과 접하는 부분의 절연막은 실리콘 질화물로 형성하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명의 일실시예에 의한 박막 트랜지스터 표시판은 기판; 상기 기판 위에 형성되는 게이트 전극; 상기 게이트 전극 위에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 반도체; 상기 반도체 위에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 상기 반도체 위의 상기 소스 전극과 상기 드레인 전극 사이에 형성되고, 실리콘 산화물로 이루어지는 제1 보호막; 상기 소스 전극 및 상기 드레인 전극 위에 형성되고, 실리콘 질화물로 이루어지는 제2 보호막; 및, 상기 드레인 전극과 연결되는 화소 전극을 포함한다.
상기 반도체는 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 GIZO(Gallium Indium Zinc Oxide)로 이루어질 수 있다.
상기 소스 전극 및 상기 드레인 전극은 하부막 및 상부막을 포함하는 이중막 구조이고, 상기 소스 전극 및 상기 드레인 전극의 상기 상부막이 이격되는 거리는 상기 소스 전극 및 상기 드레인 전극의 상기 하부막이 이격되는 거리보다 멀 수 있다.
상기 제1 보호막은 상기 하부막과 일부 중첩될 수 있다.
상기 하부막은 티타늄(Ti)으로 이루어지고, 상기 상부막은 구리(Cu)로 이루어질 수 있다.
상기 게이트 절연막은 실리콘 질화물로 이루어지는 제1 게이트 절연막; 및, 상기 제1 게이트 절연막 위에 형성되고, 실리콘 산화물로 이루어지는 제2 게이트 절연막을 포함하는 이중막 구조일 수 있다.
상기 제2 보호막 위에 형성되는 유기 절연막을 더 포함할 수 있다.
상기 유기 절연막은 색 필터로 이루어질 수 있다.
상기 소스 전극은 U자형으로 이루어질 수 있다.
상기와 같은 목적에 따른 본 발명의 일실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 (a) 기판 위에 게이트 전극을 형성하는 단계; (b) 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; (c) 상기 게이트 절연막 위에 반도체를 형성하고, 상기 반도체 위에 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계; (d) 상기 반도체 위의 상기 소스 전극과 상기 드레인 전극 사이에 실리콘 산화물로 제1 보호막을 형성하는 단계; (e) 상기 소스 전극, 상기 드레인 전극, 및 상기 제1 보호막 위에 실리콘 질화물로 제2 보호막을 형성하는 단계; 및, (f) 상기 드레인 전극과 연결되도록 화소 전극을 형성하는 단계를 포함한다.
상기 반도체는 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 GIZO(Gallium Indium Zinc Oxide)로 형성할 수 있다.
상기 (c) 단계는 (c-1) 상기 반도체 위에 하부막을 증착하는 단계; (c-2) 상기 하부막 위에 상부막을 증착하는 단계; (c-3) 상기 상부막 위에 감광막을 도포하여 패터닝하는 단계; (c-4) 상기 패터닝된 감광막을 이용하여 상기 상부막, 상기 하부막, 및 상기 반도체를 패터닝하는 단계; (c-5) 상기 감광막을 애슁하는 단계; 및, (c-6) 상기 애슁된 감광막을 이용하여 상기 상부막 및 상기 하부막을 패터닝하여 상기 상부막 및 상기 하부막을 포함하는 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함한다.
상기 (d) 단계는 (d-1) 상기 애슁된 감광막 위의 상기 기판 전면에 실리콘 산화물을 증착하는 단계; 및, (d-2) 상기 애슁된 감광막 및 상기 애슁된 감광막 위에 증착된 실리콘 산화물을 리프트 오프하는 단계를 포함할 수 있다.
상기 (c) 단계 및 상기 (d) 단계는 하나의 마스크를 이용하여 패터닝할 수 있다.
상기 (c-6) 단계에서 상기 상부막은 습식 식각 공정을 통해 패터닝하고 상기 하부막은 건식 식각 공정을 통해 패터닝하여, 상기 소스 전극 및 상기 드레인 전극의 상기 상부막이 이격되는 거리는 상기 소스 전극 및 상기 드레인 전극의 상기 하부막이 이격되는 거리보다 멀게 형성하고, 상기 (d) 단계에서 상기 제1 보호막은 상기 하부막과 일부 중첩되도록 형성할 수 있다.
상기 하부막은 티타늄(Ti)으로 형성하고, 상기 상부막은 구리(Cu)로 형성할 수 있다.
상기 게이트 절연막은 제1 게이트 절연막 및 제2 게이트 절연막을 포함하는 이중막 구조이고, 상기 (b) 단계는 (b-1) 상기 기판 위에 실리콘 질화물을 증착하여 상기 제1 게이트 절연막을 형성하는 단계; (b-2) 상기 제1 게이트 절연막 위에 실리콘 산화물을 증착하여 상기 제2 게이트 절연막을 형성하는 단계를 포함할 수 있다.
상기 (e) 단계는 상기 제2 보호막 위에 유기 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 소스 전극은 U자형으로 형성할 수 있다.
상기한 바와 같은 박막 트랜지스터 표시판 및 그 제조 방법은 다음과 같은 효과가 있다.
본 발명에 의한 박막 트랜지스터 표시판 및 그 제조 방법은 추가적인 공정 없이 산화물 반도체와 접하는 부분의 절연막은 실리콘 산화물로 형성하고 금속층들과 접하는 부분의 절연막은 실리콘 질화물로 형성할 수 있는 효과가 있다.
도 1은 본 발명의 일실시예에 의한 박막 트랜지스터 표시판의 한 화소를 나타낸 배치도이다.
도 2는 본 발명의 II-II'선을 따라 나타낸 단면도이다.
도 3, 도 4, 도 5, 도 6, 도 8, 도 10, 도 13, 도 14는 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
도 7은 도 6에 도시한 단계에서 박막 트랜지스터 표시판을 평면 촬영한 도면이다.
도 9는 도 8에 도시한 단계에서 박막 트랜지스터 표시판을 단면 촬영한 도면이다.
도 11은 도 10에 도시한 단계에서 박막 트랜지스터 표시판을 평면 촬영한 도면이다.
도 12는 도 10에 도시한 단계에서 박막 트랜지스터 표시판을 단면 촬영한 도면이다.
도 2는 본 발명의 II-II'선을 따라 나타낸 단면도이다.
도 3, 도 4, 도 5, 도 6, 도 8, 도 10, 도 13, 도 14는 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
도 7은 도 6에 도시한 단계에서 박막 트랜지스터 표시판을 평면 촬영한 도면이다.
도 9는 도 8에 도시한 단계에서 박막 트랜지스터 표시판을 단면 촬영한 도면이다.
도 11은 도 10에 도시한 단계에서 박막 트랜지스터 표시판을 평면 촬영한 도면이다.
도 12는 도 10에 도시한 단계에서 박막 트랜지스터 표시판을 단면 촬영한 도면이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 첨부된 도면을 참조하여 본 발명의 일실시예에 의한 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 1은 본 발명의 일실시예에 의한 박막 트랜지스터 표시판의 한 화소를 나타낸 배치도이고, 도 2는 본 발명의 II-II'선을 따라 나타낸 단면도이다.
본 발명의 일실시예에 의한 박막 트랜지스터 표시판은 유리 또는 플라스틱 등으로 만들어진 기판(110), 기판(110) 위에 서로 교차하여 형성되는 게이트선(121)과 데이터선(171), 게이트선(121) 및 데이터선(171)에 연결되는 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 연결되는 화소 전극(191)을 포함한다.
기판(110) 위에는 게이트선(121)으로부터 돌출되는 게이트 전극(124)이 형성되어 있고, 게이트 전극(124)에는 게이트선(121)을 통해 게이트 신호가 인가된다.
게이트선(121) 및 게이트 전극(124)을 포함한 기판(110) 위의 전면에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 실리콘 질화물(SiNx, silicon nitride)로 이루어지는 제1 게이트 절연막(140p) 및 실리콘 산화물(SiOx, silicon oxide)로 이루어지는 제2 게이트 절연막(140q)를 포함하는 이중막 구조이다. 게이트선(121) 및 게이트 전극(124)과 접하는 면에 제1 게이트 절연막(140p)이 형성되고, 제1 게이트 절연막(140p) 위에 제2 게이트 절연막(140q)이 형성된다.
게이트 절연막(140) 위에는 반도체(154)가 형성되어 있다. 반도체(154)는 산화물 반도체로 형성될 수 있고, 예를 들면, GIZO(Gallium Indium Zinc Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Tin Oxide) 등으로 이루어질 수 있다.
반도체(154) 위에는 데이터선(171)으로부터 돌출되는 소스 전극(173) 및 소스 전극(173)과 이격되는 드레인 전극(175)이 형성되어 있다. 이때, 반도체(154)는 소스 전극(173) 및 드레인 전극(175)의 아래뿐만 아니라 데이터선(171)의 아래에도 형성될 수 있다. 소스 전극(173)은 U자형으로 구부러진 형태로 이루어질 수 있다.
소스 전극(173)과 드레인 전극(175)은 각각 하부막(173p, 175p)과 상부막(173q, 175q)을 포함하는 이중막 구조이다. 이때, 소스 전극의 상부막(173q)과 드레인 전극의 상부막(175q)이 이격되는 거리는 소스 전극의 하부막(173p)과 드레인 전극의 하부막(175p)이 이격되는 거리보다 멀게 형성된다.
소스 전극의 하부막(173p)과 드레인 전극의 하부막(175p)은 티타늄(Ti)으로 형성될 수 있고, 소스 전극의 상부막(173q)과 드레인 전극의 상부막(175q)은 구리(Cu)로 형성될 수 있다.
반도체(154) 위의 소스 전극(173)과 드레인 전극(175) 사이에는 제1 보호막(180p)이 형성되어 있다. 제1 보호막(180p)은 소스 전극(173)과 드레인 전극(175) 사이로 노출된 반도체(154)를 덮도록 형성된다. 이때, 제1 보호막(180p)은 소스 전극의 하부막(173p)과 드레인 전극의 하부막(175p)의 가장자리와 중첩되도록 형성되어 소스 전극의 하부막(173q)과 드레인 전극의 하부막(175p)의 가장자리에서 반도체(154)가 외부로 노출되는 것을 방지할 수 있다. 제1 보호막(180p)은 실리콘 산화물(SiOx, silicon oxide)로 형성될 수 있다.
소스 전극(173)과 드레인 전극(175)의 위에는 제2 보호막(180q)이 형성되어 있다. 이때, 제2 보호막(180q)은 소스 전극(173) 및 드레인 전극(175)의 바로 위뿐만 아니라 소스 전극(173) 및 드레인 전극(175)을 포함한 기판(110) 위의 전면에 형성될 수 있다. 제2 보호막(180q)은 실리콘 질화물(SiNx, silicon nitride)로 형성될 수 있다.
제2 보호막(180q) 위에는 유기 절연막(182)이 더 형성될 수 있다. 제1 보호막(180p) 및 제2 보호막(180q)은 각각 실리콘 산화물, 실리콘 질화물과 같이 무기 절연 물질로 이루어져 있다. 따라서, 제2 보호막(180q) 위에 무기 절연 물질보다 더 두껍게 형성할 수 있는 유기 절연 물질을 이용하여 유기 절연막(182)을 형성함으로써, 기판(110)을 평탄화시킬 수 있다.
이때, 유기 절연막(182)은 색 필터로 이루어질 수 있다. 박막 트랜지스터 표시판은 복수의 화소 영역을 포함하고, 색 필터는 각 화소 영역 내에 형성될 수 있다. 또한, 각 화소 영역의 경계에는 차광 부재가 형성될 수 있다.
제2 보호막(180q) 및 유기 절연막(182)에는 드레인 전극(175)의 일부가 노출되도록 접촉 구멍(185)이 형성되어 있다. 유기 절연막(182) 위에는 접촉 구멍(185)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)이 형성되어 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 살펴본 바와 같이, 산화물 반도체로 이루어진 반도체(154)와 접하는 부분의 절연막인 제2 게이트 절연막(140q)과 제1 보호막(180p)은 실리콘 산화물로 이루어져 있다. 반면에, 게이트 전극(124), 소스 전극(173), 드레인 전극(175) 등과 같은 금속층들과 접하는 부분의 절연막인 제1 게이트 절연막(140p)과 제2 보호막(180q)은 실리콘 질화물로 이루어져 있다.
다음으로, 첨부된 도면을 참조하여 본 발명의 일실시예에 의한 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 3, 도 4, 도 5, 도 6, 도 8, 도 10, 도 13, 도 14는 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이고, 도 7은 도 6에 도시한 단계에서 박막 트랜지스터 표시판을 평면 촬영한 도면이며, 도 9는 도 8에 도시한 단계에서 박막 트랜지스터 표시판을 단면 촬영한 도면이다. 도 11은 도 10에 도시한 단계에서 박막 트랜지스터 표시판을 평면 촬영한 도면이고, 도 12는 도 10에 도시한 단계에서 박막 트랜지스터 표시판을 단면 촬영한 도면이다.
먼저, 도 3에 도시된 바와 같이, 유리 또는 플라스틱 등으로 만들어진 기판(110) 위에 금속 물질을 이용하여 일방향으로 뻗어 있는 게이트선(도시하지 않음) 및 게이트선으로부터 돌출되는 게이트 전극(124)을 형성한다.
이어, 게이트선(121) 및 게이트 전극(124)을 포함한 기판(110) 위의 전면에 실리콘 질화물을 이용하여 제1 게이트 절연막(140p)을 형성하고, 제1 게이트 절연막(140q) 위에 실리콘 산화물을 이용하여 제2 게이트 절연막(140q)을 형성한다.
즉, 게이트선(121)과 게이트 전극(124) 위에 제1 게이트 절연막(140p)과 제2 게이트 절연막(140q)을 포함하는 이중막 구조의 게이트 절연막(140)을 형성한다.
도 4에 도시된 바와 같이, 게이트 절연막(140) 위에 반도체(154), 제1 금속층(170p), 제2 금속층(170q)을 차례로 적층한다.
반도체(154)는 산화물 반도체로 형성할 수 있고, 예를 들면, GIZO(Gallium Indium Zinc Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Tin Oxide) 등으로 이루어질 수 있다. 제1 금속층(170p)은 티타늄(Ti)으로 형성하고, 제2 금속층(170q)은 구리(Cu)로 형성할 수 있다.
이어, 제2 금속층(170q) 위에 감광막(400)을 도포한다. 마스크를 이용한 사진 공정을 통해 감광막(400)이 둘 이상의 두께(t1, t2)를 가지도록 패터닝한다. 이때 사진 공정에 이용되는 마스크는 슬릿 마스크 또는 하프톤 마스크 등일 수 있다. 패터닝된 감광막(400)을 이용하여, 감광막(400)이 제거된 부분의 제2 금속층(170q), 제1 금속층(170p), 반도체(154)를 식각한다.
도 5에 도시된 바와 같이, 감광막(400)을 애슁하여 도 4에서 t1의 두께로 형성된 부분의 감광막(400)을 제거한다. 애슁된 감광막(400)을 이용하여, 감광막(400)이 제거된 부분의 제2 금속층(170q)을 식각한다. 이때, 제2 금속층(170q)은 구리(Cu)로 형성되어 있으므로 습식 식각 공정을 이용하여 식각하는 것이 바람직하다. 따라서, 감광막(400)이 제거된 부분뿐만 아니라 감광막(400)의 가장자리 하부에 있는 제2 금속층(170q)도 식각된다.
도 6에 도시된 바와 같이, 애슁된 감광막(400)을 이용하여, 감광막(400)이 제거된 부분의 제1 금속층(170p)을 식각한다. 이때, 제1 금속층(170p)은 티타늄(Ti)으로 형성되어 있으므로 건식 식각 공정을 이용하여 식각하는 것이 바람직하다. 따라서, 제2 금속층(170q)을 식각하는 경우와 달리, 제1 금속층(170p)은 감광막(400)이 제거된 부분만 식각되고, 감광막(400)의 가장자리 하부에 있는 제1 금속층(170p)은 식각되지 않고 남아있게 된다.
제1 금속층(170p)과 제2 금속층(170q)을 패터닝함으로써, 반도체(154) 위에 서로 이격되는 소스 전극(173)과 드레인 전극(175)이 형성된다. 이때, 소스 전극(173)이 U자형으로 구부러진 형태가 되도록 형성할 수 있다.
두 개의 금속층을 패터닝하여 소스 전극(173)과 드레인 전극(175)을 형성하였으므로, 소스 전극(173)과 드레인 전극(175)은 각각 하부막(173p, 175p)과 상부막(173q, 175q)을 포함하는 이중막 구조를 가지게 된다.
제1 금속층(170p)과 제2 금속층(170q)은 동일한 형태의 감광막(400)을 이용하여 식각하였으나, 서로 다른 방식의 식각 공정을 진행함으로써 서로 다른 형태를 가지게 된다. 즉, 소스 전극의 상부막(173q)과 드레인 전극의 상부막(175q)이 이격되는 거리가 소스 전극의 하부막(173p)과 드레인 전극의 하부막(175p)이 이격되는 거리보다 멀게 형성된다. 이때, 소스 전극의 하부막(173p)과 드레인 전극의 하부막(175p) 사이의 거리가 채널의 길이가 된다.
본 공정을 이용함으로써, 소스 전극(173)과 드레인 전극(175) 사이에 채널을 형성하는 과정이 불량 없이 진행됨을 도 7을 통해 확인할 수 있다.
도 8에 도시된 바와 같이, 감광막(400)을 포함한 기판(110) 위의 전면에 실리콘 산화물을 이용하여 제1 보호막(180p)을 형성한다. 이때, 제1 보호막(180p)은 감광막(400)과 제2 게이트 절연막(140q) 위에 형성되고, 반도체(154) 위의 소스 전극(173)과 드레인 전극(175) 사이에 형성된다.
제1 보호막(180p)은 소스 전극(173)과 드레인 전극(175) 사이로 노출된 반도체(154)를 덮도록 형성된다. 이때, 제1 보호막(180p)은 소스 전극의 하부막(173q)과 드레인 전극의 하부막(175p)의 가장자리와 중첩되도록 형성되어 소스 전극의 하부막(173q)과 드레인 전극의 하부막(175p)의 가장자리에서 반도체(154)가 외부로 노출되는 것을 방지할 수 있다.
도 9에서는 기판(110) 위의 전면에 제1 보호막(180p)이 형성되어 있는 것을 확인할 수 있다.
도 10에 도시된 바와 같이, 남아있던 감광막(400)을 리프트 오프 공정을 통해 모두 제거한다. 이때, 감광막(400) 위에 형성되어 있던 제1 보호막(180p)도 함께 제거된다. 따라서, 제1 보호막(180p)은 반도체(154) 위의 소스 전극(173)과 드레인 전극(175) 사이 및 제2 게이트 절연막(140q) 위에 형성되고, 소스 전극의 상부막(173q) 및 드레인 전극의 상부막(175q) 위에는 형성되지 않는다.
도 11 및 도 12에서는 리프트 오프 공정을 통해 감광막(400) 위에 형성되어 있던 제1 보호막(180p)이 제거되는 것을 확인할 수 있다.
도 13에 도시된 바와 같이, 소스 전극(173), 드레인 전극(175), 및 제1 보호막(180p)을 포함하는 기판(110) 위의 전면에 실리콘 질화물을 이용하여 제2 보호막(180q)을 형성한다.
이어, 제2 보호막(180q) 위에 유기 절연 물질을 이용하여 유기 절연막(182)을 더 형성함으로써 기판(110)을 평탄화할 수 있다.
이때, 유기 절연막(182)은 색 필터로 이루어질 수 있다. 박막 트랜지스터 표시판은 복수의 화소 영역을 포함하고, 색 필터를 각 화소 영역 내에 형성할 수 있다. 또한, 각 화소 영역의 경계에는 차광 부재를 형성할 수 있다.
이어, 유기 절연막(182) 및 제2 보호막(180q)을 패터닝하여 드레인 전극(175)의 일부가 노출되도록 접촉 구멍(185)을 형성한다.
도 14에 도시된 바와 같이, 유기 절연막(182) 위에 투명 전극을 증착하고 이를 패터닝하여 화소 전극(191)을 형성한다. 화소 전극(191)은 접촉 구멍(185)을 통해 드레인 전극(175)과 연결되도록 형성한다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 게이트 전극(124)을 형성하는 단계에서 제1 마스크를, 반도체(154), 소스 전극(173), 드레인 전극(175), 제1 보호막(180p)을 형성하는 단계에서 제2 마스크를 이용하여 사진 식각 공정을 진행한다. 또한, 제2 보호막(180q), 유기 절연막(182)에 접촉 구멍(185)을 형성하는 단계에서 제3 마스크를, 화소 전극(191)을 형성하는 단계에서 제4 마스크를 이용하여 사진 식각 공정을 진행한다. 즉, 총 4개의 마스크를 이용하여 박막 트랜지스터 표시판을 제조할 수 있는바 종래의 제조 공정에 비해 사진 식각 공정이 추가되지 않는다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 산화물 반도체로 이루어진 반도체(154)와 접하는 부분의 절연막인 제2 게이트 절연막(140q)과 제1 보호막(180p)은 실리콘 산화물로 형성한다. 또한, 게이트 전극(124), 소스 전극(173), 드레인 전극(175) 등과 같은 금속층들과 접하는 부분의 절연막인 제1 게이트 절연막(140p)과 제2 보호막(180q)은 실리콘 질화물로 형성한다. 즉, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 별도의 사진 식각 공정의 추가 없이도 반도체(154)와 접하는 부분의 절연막과 금속층과 접하는 부분의 절연막을 서로 다른 물질로 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 121: 게이트선
124: 게이트 전극 140: 게이트 절연막
140p: 제1 게이트 절연막 140q: 제2 게이트 절연막
154: 반도체 170p: 제1 금속층
170q: 제2 금속층 173: 소스 전극
173p: 소스 전극의 하부막 173q: 소스 전극의 상부막
175: 드레인 전극 175p: 드레인 전극의 하부막
175q: 드레인 전극의 상부막 180p: 제1 보호막
180q: 제2 보호막 182: 유기 절연막
185: 접촉 구멍 191: 화소 전극
400: 감광막
124: 게이트 전극 140: 게이트 절연막
140p: 제1 게이트 절연막 140q: 제2 게이트 절연막
154: 반도체 170p: 제1 금속층
170q: 제2 금속층 173: 소스 전극
173p: 소스 전극의 하부막 173q: 소스 전극의 상부막
175: 드레인 전극 175p: 드레인 전극의 하부막
175q: 드레인 전극의 상부막 180p: 제1 보호막
180q: 제2 보호막 182: 유기 절연막
185: 접촉 구멍 191: 화소 전극
400: 감광막
Claims (20)
- 기판;
상기 기판 위에 형성되는 게이트 전극;
상기 게이트 전극 위에 형성되는 게이트 절연막;
상기 게이트 절연막 위에 형성되는 반도체;
상기 반도체 위에 서로 이격되어 형성되고, 하부막과 상부막을 포함하는 소스 전극 및 드레인 전극;
상기 반도체 위의 상기 소스 전극과 상기 드레인 전극 사이에 형성되고, 상기 소스 전극 및 상기 드레인 전극의 하부막의 상부면과 접촉하고, 상기 소스 전극 및 상기 드레인 전극의 상부막과 이격되어 있고, 실리콘 산화물로 이루어지는 제1 보호막;
상기 소스 전극 및 상기 드레인 전극 위에 형성되고, 상기 소스 전극 및 상기 드레인 전극의 하부막의 상부면과 접촉하고, 실리콘 질화물로 이루어지는 제2 보호막; 및,
상기 드레인 전극과 연결되는 화소 전극을 포함하는,
박막 트랜지스터 표시판.
- 제1 항에 있어서,
상기 반도체는 산화물 반도체를 포함하는,
박막 트랜지스터 표시판.
- 제2 항에 있어서,
상기 산화물 반도체는 GIZO(Gallium Indium Zinc Oxide)로 이루어지는,
박막 트랜지스터 표시판.
- 제2 항에 있어서,
상기 소스 전극 및 상기 드레인 전극의 상기 상부막이 이격되는 거리는 상기 소스 전극 및 상기 드레인 전극의 상기 하부막이 이격되는 거리보다 먼,
박막 트랜지스터 표시판.
- 제4 항에 있어서,
상기 제1 보호막은 상기 하부막과 일부 중첩되는,
박막 트랜지스터 표시판.
- 제5 항에 있어서,
상기 하부막은 티타늄(Ti)으로 이루어지고, 상기 상부막은 구리(Cu)로 이루어지는,
박막 트랜지스터 표시판.
- 제2 항에 있어서,
상기 게이트 절연막은,
실리콘 질화물로 이루어지는 제1 게이트 절연막; 및,
상기 제1 게이트 절연막 위에 형성되고, 실리콘 산화물로 이루어지는 제2 게이트 절연막을 포함하는 이중막 구조인,
박막 트랜지스터 표시판.
- 제2 항에 있어서,
상기 제2 보호막 위에 형성되는 유기 절연막을 더 포함하는,
박막 트랜지스터 표시판.
- 제8 항에 있어서,
상기 유기 절연막은 색 필터로 이루어지는,
박막 트랜지스터 표시판.
- 제2 항에 있어서,
상기 소스 전극은 U자형으로 이루어지는,
박막 트랜지스터 표시판.
- (a) 기판 위에 게이트 전극을 형성하는 단계;
(b) 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
(c) 상기 게이트 절연막 위에 반도체를 형성하고, 상기 반도체 위에 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계;
(d) 상기 반도체 위의 상기 소스 전극과 상기 드레인 전극 사이에 실리콘 산화물로 제1 보호막을 형성하는 단계;
(e) 상기 소스 전극, 상기 드레인 전극, 및 상기 제1 보호막 위에 실리콘 질화물로 제2 보호막을 형성하는 단계; 및,
(f) 상기 드레인 전극과 연결되도록 화소 전극을 형성하는 단계를 포함하고,
상기 소스 전극 및 상기 드레인 전극은 하부막 및 상부막을 포함하고,
상기 제1 보호막은 상기 소스 전극 및 상기 드레인 전극의 하부막의 상부면과 접촉하고, 상기 소스 전극 및 상기 드레인 전극의 상부막과 이격되어 있고,
상기 제2 보호막은 상기 소스 전극 및 상기 드레인 전극의 하부막의 상부면과 접촉하는,
박막 트랜지스터 표시판의 제조 방법.
- 제11 항에 있어서,
상기 반도체는 산화물 반도체를 포함하는,
박막 트랜지스터 표시판의 제조 방법.
- 제12 항에 있어서,
상기 산화물 반도체는 GIZO(Gallium Indium Zinc Oxide)로 형성하는,
박막 트랜지스터 표시판의 제조 방법.
- 제12 항에 있어서,
상기 (c) 단계는,
(c-1) 상기 반도체 위에 상기 하부막을 증착하는 단계;
(c-2) 상기 하부막 위에 상기 상부막을 증착하는 단계;
(c-3) 상기 상부막 위에 감광막을 도포하여 패터닝하는 단계;
(c-4) 상기 패터닝된 감광막을 이용하여 상기 상부막, 상기 하부막, 및 상기 반도체를 패터닝하는 단계;
(c-5) 상기 감광막을 애슁하는 단계; 및,
(c-6) 상기 애슁된 감광막을 이용하여 상기 상부막 및 상기 하부막을 패터닝하여 상기 상부막 및 상기 하부막을 포함하는 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함하는,
박막 트랜지스터 표시판의 제조 방법.
- 제14 항에 있어서,
상기 (d) 단계는,
(d-1) 상기 애슁된 감광막 위의 상기 기판 전면에 실리콘 산화물을 증착하는 단계; 및,
(d-2) 상기 애슁된 감광막 및 상기 애슁된 감광막 위에 증착된 실리콘 산화물을 리프트 오프하는 단계를 포함하는,
박막 트랜지스터 표시판의 제조 방법.
- 제15 항에 있어서,
상기 (c) 단계 및 상기 (d) 단계는 하나의 마스크를 이용하여 패터닝하는,
박막 트랜지스터 표시판의 제조 방법.
- 제16 항에 있어서,
상기 (c-6) 단계에서
상기 상부막은 습식 식각 공정을 통해 패터닝하고 상기 하부막은 건식 식각 공정을 통해 패터닝하여, 상기 소스 전극 및 상기 드레인 전극의 상기 상부막이 이격되는 거리는 상기 소스 전극 및 상기 드레인 전극의 상기 하부막이 이격되는 거리보다 멀게 형성하고,
상기 (d) 단계에서,
상기 제1 보호막은 상기 하부막과 일부 중첩되도록 형성하는,
박막 트랜지스터 표시판의 제조 방법.
- 제17 항에 있어서,
상기 하부막은 티타늄(Ti)으로 형성하고, 상기 상부막은 구리(Cu)로 형성하는,
박막 트랜지스터 표시판의 제조 방법.
- 제12 항에 있어서,
상기 게이트 절연막은 제1 게이트 절연막 및 제2 게이트 절연막을 포함하는 이중막 구조이고,
상기 (b) 단계는,
(b-1) 상기 기판 위에 실리콘 질화물을 증착하여 상기 제1 게이트 절연막을 형성하는 단계; 및,
(b-2) 상기 제1 게이트 절연막 위에 실리콘 산화물을 증착하여 상기 제2 게이트 절연막을 형성하는 단계를 포함하는,
박막 트랜지스터 표시판의 제조 방법.
- 제12 항에 있어서,
상기 (e) 단계는,
상기 제2 보호막 위에 유기 절연막을 형성하는 단계를 더 포함하는,
박막 트랜지스터 표시판의 제조 방법.
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