JP2010245118A - 薄膜トランジスタ基板およびその製造方法 - Google Patents

Abstract

【課題】基板上に形成される補助容量の容量変動を防止する。
【解決手段】ＴＦＴ５と補助容量６を有するＴＦＴ基板１の半導体層１３、１７を形成するときに、インジウム、ガリウム、亜鉛および酸素を主成分とするＩＧＺＯを使用する。ＴＦＴ基板１を製造するときには、ＴＦＴ５の閾値を変動させる処理として、酸素不足の条件下でＩＧＺＯ層を成膜する処理、ＩＧＺＯ層に対するプラズマ処理、あるいは、窒素下でのベーク処理を行う。これにより、補助容量６の容量が変動する電圧の範囲を補助容量６の電極間電圧が取り得る範囲と重ならないように移動させて、補助容量６の容量変動を防止する。
【選択図】図６

Description

本発明は、液晶表示装置などに用いられる薄膜トランジスタ基板、および、その製造方法に関する。

従来から薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）基板を製造する方法として、５枚のマスクを用いる方法と、ハーフトーンマスクを含む４枚のマスクを用いる方法とが知られている（以下、前者を５枚マスクプロセス、後者を４枚マスクプロセスという）。ＴＦＴ基板として液晶パネルの素子側基板を製造するときには、いずれかのプロセスを用いて、ガラス基板上にＴＦＴと補助容量（保持容量あるいはＣｓ容量とも呼ばれる）を同時に形成する必要がある。

特許文献１には、４枚マスクプロセスを用いて、図２２に示すＴＦＴ基板を製造する方法が記載されている。図２２に示すＴＦＴ基板では、絶縁基板９０上に維持電極９１、ゲート絶縁膜９２、半導体パターン９３、接触層パターン９４および導電体パターン９５を順に成膜、形成することにより、補助容量９６が形成される。ゲート絶縁膜９２は窒化シリコン（ＳｉＮｘ）などの絶縁体で形成され、半導体パターン９３はアモルファスシリコンなどの半導体で形成され、接触層パターン９４はｎ型不純物をドープしたアモルファスシリコンなどの半導体で形成される。このように補助容量９６は、２枚の導電体電極の間に絶縁体層と２層の半導体層とを挟み込んだ構造を有する。

４枚マスクプロセスでは、補助容量９６を形成すべき箇所に、半導体層（あるいは、半導体層と導電体パターン９５）を必ず残す必要がある。その理由は、補助容量９６を形成すべき箇所と端子を形成すべき箇所とを区別し、補助容量と端子をそれぞれの形状に形成するためである。

特許第３７５６３６３号公報

しかしながら、４枚マスクプロセスを用いて形成された補助容量には、電極間に半導体層が存在するために、電極への印加電圧に応じて容量が変動するという問題がある。補助容量の容量が変動すると、液晶パネルの画素間に輝度ばらつきが発生し、表示画面の画質が劣化する。

それ故に、本発明は、基板上に形成される補助容量の容量変動を防止した薄膜トランジスタ基板、および、その製造方法を提供することを目的とする。

第１の発明は、薄膜トランジスタ基板の製造方法であって、
絶縁基板上に薄膜トランジスタのゲート電極と容量の第１電極を形成する工程と、
前記ゲート電極と前記第１電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上で前記ゲート電極と前記第１電極を形成した位置にそれぞれ酸化物半導体を用いて半導体層を形成する工程と、
前記ゲート電極の位置に形成した半導体層に接するように前記薄膜トランジスタのソース電極とドレイン電極を形成する工程と、
前記薄膜トランジスタを覆うパシベーション層を形成する工程と、
前記第１電極の位置に形成した半導体層と前記ドレイン電極に電気的に接続され、前記容量の第２電極として機能する絵素電極を形成する工程とを備え、
前記一連の工程のいずれかの箇所で、前記薄膜トランジスタの閾値を変動させる閾値変動処理を行うことを特徴とする。

第２の発明は、第１の発明において、
前記酸化物半導体が、インジウム、ガリウム、亜鉛および酸素を主成分とすることを特徴とする。

第３の発明は、第１の発明において、
前記酸化物半導体が、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含むことを特徴とする。

第４の発明は、第１の発明において、
前記半導体層を形成する工程において、前記閾値変動処理として、前記ゲート絶縁膜上に前記酸化物半導体からなる膜を酸素不足の条件下で成膜する処理を行うことを特徴とする。

第５の発明は、第１の発明において、
前記閾値変動処理として、前記半導体層に対してプラズマ処理を行うことを特徴とする。

第６の発明は、第５の発明において、
前記半導体層を形成する工程において、前記ゲート絶縁膜上に前記酸化物半導体からなる膜を成膜し当該膜をパターニングする前に、前記プラズマ処理を行うことを特徴とする。

第７の発明は、第５の発明において、
前記半導体層を形成する工程において、前記ゲート絶縁膜上に前記酸化物半導体からなる膜を成膜し当該膜をパターニングした後に、前記プラズマ処理を行うことを特徴とする。

第８の発明は、第５の発明において、
前記ソース電極と前記ドレイン電極を形成する工程の後で前記パシベーション層を形成する工程の前に、前記プラズマ処理を行うことを特徴とする。

第９の発明は、第５の発明において、
前記パシベーション層を形成する工程の後で前記絵素電極を形成する工程の前に、前記プラズマ処理を行うことを特徴とする。

第１０の発明は、第１の発明において、
前記パシベーション層を形成する工程において、前記パシベーション層となる膜を成膜し当該膜をパターニングする前に、前記閾値変動処理として酸素不足の条件下でベーク処理を行うことを特徴とする。

第１１の発明は、第１の発明において、
前記半導体層、前記ソース電極および前記ドレイン電極を１枚のハーフトーンマスクを用いて形成することを特徴とする。

第１２の発明は、薄膜トランジスタと容量を有する薄膜トランジスタ基板であって、
絶縁基板上に形成された薄膜トランジスタのゲート電極と、
前記ゲート電極と共に前記絶縁基板上に形成された容量の第１電極と、
前記ゲート電極と前記第１電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上で前記ゲート電極を形成した位置に酸化物半導体を用いて形成された第１半導体層と、
前記ゲート絶縁膜上で前記第１電極を形成した位置に前記酸化物半導体を用いて形成された第２半導体層と、
前記第１半導体層に接するように形成された前記薄膜トランジスタのソース電極およびドレイン電極と、
前記薄膜トランジスタを覆うパシベーション層と、
前記第２半導体層と前記ドレイン電極に電気的に接続され、前記容量の第２電極として機能する絵素電極とを備え、
製造時に前記薄膜トランジスタの閾値を変動させる閾値変動処理が行われたことを特徴とする。

第１３の発明は、第１２の発明において、
前記酸化物半導体が、インジウム、ガリウム、亜鉛および酸素を主成分とすることを特徴とする。

第１４の発明は、第１２の発明において、
前記酸化物半導体が、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含むことを特徴とする。

上記第１または第１２の発明によれば、製造時に薄膜トランジスタの閾値を変動させる処理を行うことにより、容量変動が起こる電圧の範囲を容量の電極間電圧が取り得る範囲と重ならないように移動させることができる。これにより、基板上に形成される容量の容量変動を防止することができる。

上記第２または第１３の発明によれば、インジウム、ガリウム、亜鉛および酸素を主成分とするＩＧＺＯを用いて半導体層を形成することにより、閾値変動処理によって薄膜トランジスタの閾値を容易に変動させることができる。したがって、基板上に形成される容量の容量変動を効果的に防止することができる。

上記第３または第１４の発明によれば、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含む半導体層を形成することにより、閾値変動処理によって薄膜トランジスタの閾値を変動させて、基板上に形成される容量の容量変動を防止することができる。

上記第４の発明によれば、半導体層を形成するときに酸化物半導体からなる膜を酸素不足の条件下で成膜することにより、薄膜トランジスタの閾値を低くすることができる。これにより、容量変動が起こる電圧の範囲を容量の電極間電圧が取り得る範囲と重ならないように低くして、基板上に形成される容量の容量変動を防止することができる。

上記第５の発明によれば、半導体層に対してプラズマ処理を行うことにより、薄膜トランジスタの閾値を変動させることができる。これにより、容量変動が起こる電圧の範囲を容量の電極間電圧が取り得る範囲と重ならないように移動させて、基板上に形成される容量の容量変動を防止することができる。

上記第６の発明によれば、酸化物半導体からなる膜を成膜した後にプラズマ処理を行うことにより、半導体層に対してプラズマ処理を行い、薄膜トランジスタの閾値を変動させて、基板上に形成される容量の容量変動を防止することができる。

上記第７の発明によれば、酸化物半導体からなる膜を成膜し、パターニングした後にプラズマ処理を行うことにより、半導体層に対してプラズマ処理を行い、薄膜トランジスタの閾値を変動させて、基板上に形成される容量の容量変動を防止することができる。

上記第８の発明によれば、ソース電極と前記ドレイン電極を形成した後にプラズマ処理を行うことにより、半導体層に対してプラズマ処理を行い、薄膜トランジスタの閾値を変動させて、基板上に形成される容量の容量変動を防止することができる。

上記第９の発明によれば、パシベーション層を形成した後にプラズマ処理を行うことにより、半導体層に対してプラズマ処理を行い、薄膜トランジスタの閾値を変動させて、基板上に形成される容量の容量変動を防止することができる。

上記第１０の発明によれば、パシベーション層となる膜を成膜した後に酸素不足の条件下でベーク処理を行うことにより、薄膜トランジスタの閾値を低くすることができる。これにより、容量変動が起こる電圧の範囲を容量の電極間電圧が取り得る範囲と重ならないように低くして、基板上に形成される容量の容量変動を防止することができる。

上記第１１の発明によれば、半導体層、ソース電極およびドレイン電極を１枚のハーフトーンマスクを用いて形成することにより、使用するマスクの枚数を減らし、製造工程を簡単にすることができる。

本発明の第１の実施形態に係るＴＦＴ基板の断面図である。 本発明の第２の実施形態に係るＴＦＴ基板の断面図である。 本発明の第３の実施形態に係るＴＦＴ基板の断面図である。 本発明の第４の実施形態に係るＴＦＴ基板の断面図である。 図１に示すＴＦＴ基板の製造方法の例（第１例）を示す図である。 図１に示すＴＦＴ基板の製造方法の例（第２例）を示す図である。 図２に示すＴＦＴ基板の製造方法の例（第３例）を示す図である。 図２に示すＴＦＴ基板の製造方法の例（第４例）を示す図である。 図１に示すＴＦＴ基板の製造方法の例（第５例）を示す図である。 図１に示すＴＦＴ基板の製造方法の例（第６例）を示す図である。 図１に示すＴＦＴ基板の製造方法の例（第７例）を示す図である。 図２に示すＴＦＴ基板の製造方法の例（第８例）を示す図である。 図２に示すＴＦＴ基板の製造方法の例（第９例）を示す図である。 図３に示すＴＦＴ基板の製造方法の例（第１０例）を示す図である。 図３に示すＴＦＴ基板の製造方法の例（第１１例）を示す図である。 図３に示すＴＦＴ基板の製造方法の例（第１２例）を示す図である。 図４に示すＴＦＴ基板の製造方法の例（第１３例）を示す図である。 図４に示すＴＦＴ基板の製造方法の例（第１４例）を示す図である。 図１〜図４に示すＴＦＴ基板に与えられる信号電圧の変化を示す信号波形図である。 図１〜図４に示すＴＦＴ基板において電極間電圧の変化に伴う補助容量の状態変化を示す模式図である。 図１〜図４に示すＴＦＴ基板における電極間電圧と補助容量の容量との関係を示す図である。 従来のＴＦＴ基板の断面図である。

以下、本発明の実施形態に係るＴＦＴ基板、および、その製造方法を説明する。以下に示すＴＦＴ基板は、絶縁基板であるガラス基板上にＴＦＴ、補助容量および端子などを形成したものであり、液晶パネルの素子側基板として使用される。以下、ガラス基板上でＴＦＴ、補助容量および端子を形成すべき場所を、それぞれ、ＴＦＴ部、補助容量部および端子部という。

図１は、本発明の第１の実施形態に係るＴＦＴ基板の断面図である。図１に示すように、ＴＦＴ部にはゲート電極１１、ゲート絶縁膜１２、ＴＦＴ半導体層１３、ソース電極１４、ドレイン電極１５が成膜、形成される。補助容量部には補助容量配線１６、ゲート絶縁膜１２、補助容量半導体層１７、補助容量金属層１８が成膜、形成され、端子部には端子接続用配線１９が成膜、形成される。これらの上にはパシベーション層２０、絵素電極２１および端子電極２２が成膜、形成される。

ゲート電極１１、ソース電極１４、ドレイン電極１５、補助容量配線１６、補助容量金属層１８、端子接続用配線１９、絵素電極２１および端子電極２２は、導電性のある金属で形成される。このうちゲート電極１１、補助容量配線１６および端子接続用配線１９は、同じ工程で成膜、形成される。また、ソース電極１４、ドレイン電極１５および補助容量金属層１８は別の同じ工程で成膜、形成され、絵素電極２１と端子電極２２はさらに別の同じ工程で成膜、形成される。

ゲート絶縁膜１２とパシベーション層２０は、シリコン（ＳｉＯ₂ ）などの絶縁体で形成される。ＴＦＴ半導体層１３と補助容量半導体層１７は、アモルファス酸化物半導体の一種であるＩＧＺＯで形成される。ＩＧＺＯは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）を主成分とするＮ型の酸化物半導体であり、低温で製膜可能という特徴を有する。なお、ＩＧＺＯはＩＺＧＯあるいはＧＩＺＯとも呼ばれる。

ゲート絶縁膜１２は、ゲート電極１１、補助容量配線１６および端子接続用配線１９を覆うように成膜される。ソース電極１４とドレイン電極１５は、ＴＦＴ半導体層１３に接するように形成される。パシベーション層２０は、ＴＦＴ５を覆うように形成される。補助容量配線１６は、補助容量６の一方の電極として機能する。絵素電極２１は、ドレイン電極１５、補助容量配線１６および補助容量半導体層１７と電気的に接続され、補助容量６の他方の電極として機能する。これにより、ＴＦＴ５、補助容量６および端子７を含むＴＦＴ基板１が得られる。

図２は、本発明の第２の実施形態に係るＴＦＴ基板の断面図である。図２に示すＴＦＴ基板２は、図１に示すＴＦＴ基板１とほぼ同じ構造を有する。ただし、ＴＦＴ基板２に形成される補助容量８は、補助容量金属層を有さない。

図３は、本発明の第３の実施形態に係るＴＦＴ基板の断面図である。図３に示すＴＦＴ基板３は、図１に示すＴＦＴ基板１とほぼ同じ構造を有する。ただし、ＴＦＴ基板３に形成されるＴＦＴ９は、ソース電極１４とドレイン電極１５の間にシリコンなどの絶縁体で形成されたエッチストップ層２３を有する。ＴＦＴ５はギャップ構造のＴＦＴ、ＴＦＴ９はエッチストップ構成のＴＦＴと呼ばれる。

図４は、本発明の第４の実施形態に係るＴＦＴ基板の断面図である。図４に示すＴＦＴ基板４は、図３に示すＴＦＴ基板３とほぼ同じ構造を有する。ただし、ＴＦＴ基板４に形成される補助容量８は、補助容量金属層を有さない。

ＴＦＴ基板１〜４は、４枚マスクプロセスまたは５枚マスクプロセスを用いて製造される。本発明の特徴として、ＴＦＴ基板１〜４を製造するときに、ＴＦＴ５、９の閾値（閾値電圧）を変動させる処理が行われる。ＴＦＴ５、９の閾値を変動させる方法には、ＩＧＺＯ層を成膜するときに酸素分圧を低下させる方法（第１の方法）、ＩＧＺＯ層に対してプラズマ処理を行う方法（第２の方法）、窒素下でベークを行う方法（第３の方法）などがある。

以下、ＴＦＴ基板１〜４の製造方法の具体例を説明する。図５は、ＴＦＴ基板１の製造方法の例（第１例）を示す図である。図５に示す製造方法は、４枚マスクプロセスに上記第１の方法を適用したものである。第１例の製造方法では、まず、スパッタ装置を用いてガラス基板１０上に金属層を成膜し、１枚目のマスクを用いて金属層をパターニングする。これにより、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を形成する（図５（ａ））。

次に、ＣＶＤ装置を用いてゲート絶縁膜１２を成膜し、スパッタ装置を用いてＩＧＺＯ層３１と金属層３２を順に成膜する（図５（ｂ））。ただし、ＩＧＺＯ層３１を成膜するときには、酸素分圧を通常よりも低下させる。これにより、ＴＦＴ部に形成されるＴＦＴ５の閾値を低下させることができる（詳細は後述）。

次に、２枚目のマスク（ハーフトーンマスク）を用いて、厚い部分と薄い部分を有するレジスト３３を形成する（図５（ｃ））。２枚目のマスクでは、ソース電極１４とドレイン電極１５の間のギャップ部に対応する部分がハーフトーンになっている。このため、レジスト３３はギャップ部では他の部分よりも薄くなる。次に、レジスト３３で保護されていないＩＧＺＯ層３１と金属層３２を除去する。これにより、ＴＦＴ部にＴＦＴ半導体層１３を形成し、補助容量部に補助容量半導体層１７と補助容量金属層１８を形成する（図５（ｄ））。

次に、アッシングを行い、レジスト３３を薄くする。アッシングにより、レジスト３３の厚い部分は薄くなって残るが、レジスト３３の薄い部分は除去される（図５（ｅ））。以下、アッシング後に残ったレジストを残りのレジスト３４という。次に、残りのレジスト３４で保護されていない金属層３２を除去する。これにより、ＴＦＴ部に残った金属層３２は２つの部分に分割され、一方がソース電極１４、他方がドレイン電極１５となる（図５（ｆ））。次に、残りのレジスト３４を除去する（図５（ｇ））。このようにＩＧＺＯ層３１と金属層３２は、ハーフトーンマスクを用いてパターニングされる。

次に、ＣＶＤ装置を用いてパシベーション層２０を成膜し、第３のマスクを用いてパシベーション層２０をパターニングする（図５（ｈ））。この際、補助容量部では、補助容量半導体層１７よりも少し小さいパターンを使用する。次に、スパッタ装置を用いて金属層を成膜し、第４のマスクを用いて金属層をパターニングする。これにより、絵素電極２１と端子電極２２を形成する（図５（ｉ））。以上の方法でＴＦＴ基板１を製造することができる。

図６は、ＴＦＴ基板１の製造方法の例（第２例）を示す図である。図６に示す製造方法は、４枚マスクプロセスに上記第２の方法を適用したものである。第２例の製造方法では、プラズマ処理は、ＩＧＺＯ層３１を成膜した後でＩＧＺＯ層３１をパターニングする前に行われる。第２例の製造方法では、まず第１例と同様に、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を成膜、形成する（図６（ａ））。次に、ＣＶＤ装置を用いてゲート絶縁膜１２を成膜し、スパッタ装置を用いてＩＧＺＯ層３１を成膜する（図６（ｂ））。ただし、ＩＧＺＯ層３１を成膜するときには、酸素分圧を通常レベルに保つ。

次に、ＩＧＺＯ層３１を成膜した基板に対してプラズマ処理を行う（図６（ｂ））。例えば、ＴＦＴ部に形成されるＴＦＴ５の閾値を低下させるために、水素プラズマ処理やアルゴンプラズマ処理やアンモニアプラズマ処理などを行う。あるいは、ＴＦＴ部に形成されるＴＦＴ５の閾値を上昇させるために、一酸化二窒素（Ｎ₂ Ｏ）プラズマ処理を行ってもよい（詳細は後述）。

次に、スパッタ装置を用いて金属層３２を成膜する（図６（ｃ））。この段階で基板の構造は、図５（ｂ）と同じになる。以下、第１例と同様に、ハーフトーンマスクを用いてＩＧＺＯ層３１と金属層３２をパターニングし、パシベーション層２０、絵素電極２１および端子電極２２を成膜、形成する（図６（ｄ）〜（ｊ））。以上の方法でＴＦＴ基板１を製造することができる。

図７は、ＴＦＴ基板２の製造方法の例（第３例）を示す図である。図７に示す製造方法は、４枚マスクプロセスに上記第２の方法を適用したものである。第３例の製造方法では、プラズマ処理は、ソース電極１４とドレイン電極１５を形成した後でパシベーション層２０を形成する前に行われる。第３例の製造方法では、まず第１例と同様に、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を成膜、形成し、ゲート絶縁膜１２、ＩＧＺＯ層３１および金属層３２を順に成膜する（図７（ａ）〜（ｂ））。ただし、ＩＧＺＯ層３１を成膜するときには、酸素分圧を通常レベルに保つ。

次に、２枚目のマスク（ハーフトーンマスク）を用いて、厚い部分と薄い部分を有するレジスト３５を形成する（図７（ｃ））。２枚目のマスクでは、ソース電極１４とドレイン電極１５の間のギャップ部に対応する部分と、補助容量部に対応する部分とがハーフトーンになっている。このため、レジスト３５はギャップ部と補助容量部では他の部分よりも薄くなる。

次に、第１例と同様に、レジスト３５で保護されていないＩＧＺＯ層３１と金属層３２を除去し、レジスト３５をアッシングし、残りのレジスト３６で保護されていない金属層３２を除去し、残りのレジスト３６を除去する（図７（ｄ）〜（ｇ））。図７（ｇ）に示す基板は、補助容量部に金属層３２が残っていない点で、図５（ｇ）に示す基板と相異する。

次に、パシベーション層２０を成膜する前の基板に対して、第２例と同様のプラズマ処理を行う（図７（ｇ））。以下、第１例と同様に、パシベーション層２０、絵素電極２１および端子電極２２を成膜、形成する（図７（ｈ）〜（ｉ））。以上の方法でＴＦＴ基板２を製造することができる。

図８は、ＴＦＴ基板２の製造方法の例（第４例）を示す図である。図８に示す製造方法は、４枚マスクプロセスに上記第２の方法を適用したものである。第４例の製造方法では、プラズマ処理は、パシベーション層２０を形成した後で絵素電極２１を形成する前に行われる（図８（ｈ））。第４例の製造方法は上記以外の点では第３例の製造方法と同じであるので、ここでは説明を省略する。

図９は、ＴＦＴ基板１の製造方法の例（第５例）を示す図である。図９に示す製造方法は、５枚マスクプロセスに上記第１の方法を適用したものである。第５例の製造方法では、まず第１例と同様に、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を成膜、形成する（図９（ａ））。

次に、ＣＶＤ装置を用いてゲート絶縁膜１２を成膜し、スパッタ装置を用いてＩＧＺＯ層３１を成膜する（図９（ｂ））。ただし、ＩＧＺＯ層３１を成膜するときには、酸素分圧を通常よりも低下させる。次に、２枚目のマスクを用いてＩＧＺＯ層３１をパターニングすることにより、ＴＦＴ部にＴＦＴ半導体層１３を形成し、補助容量部に補助容量半導体層１７を形成する（図９（ｃ））。

次に、スパッタ装置を用いて金属層３２を成膜する（図９（ｄ））。次に、３枚目のマスクを用いて金属層３２をパターニングすることにより、ＴＦＴ部にソース電極１４とドレイン電極１５を形成し、補助容量部に補助容量金属層１８を形成する（図９（ｅ））。以下、第１例と同様に、パシベーション層２０、絵素電極２１および端子電極２２を成膜、形成する（図９（ｆ）〜（ｇ））。以上の方法でＴＦＴ基板１を製造することができる。

図１０は、ＴＦＴ基板１の製造方法の例（第６例）を示す図である。図１０に示す製造方法は、５枚マスクプロセスに上記第２の方法を適用したものである。第６例の製造方法では、プラズマ処理は、ＩＧＺＯ層３１を成膜した後でＩＧＺＯ層３１をパターニングする前に行われる。第６例の製造方法では、まず第１例と同様に、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を成膜、形成する（図１０（ａ））。次に、ＣＶＤ装置を用いてゲート絶縁膜１２を成膜し、スパッタ装置を用いてＩＧＺＯ層３１を成膜する。ただし、ＩＧＺＯ層３１を成膜するときには、酸素分圧を通常レベルに保つ。

次に、ＩＧＺＯ層３１を成膜した基板に対して、第２例と同様のプラズマ処理を行う（図１０（ｂ））。以下、第５例と同様に、ＩＧＺＯ層３１をパターニングし、ソース電極１４、ドレイン電極１５、補助容量金属層１８、パシベーション層２０、絵素電極２１および端子電極２２を成膜、形成する（図１０（ｃ）〜（ｇ））。以上の方法でＴＦＴ基板１を製造することができる。なお、第６例の製造方法ではＩＧＺＯ層３１をパターニングする前にプラズマ処理を行うこととしたが、図１１に示すように、ＩＧＺＯ層３１をパターニングした後にプラズマ処理を行ってもよい（第７例の製造方法）。

図１２および図１３は、ＴＦＴ基板２の製造方法の例（第８および第９例）を示す図である。図１２および図１３に示す製造方法は、５枚マスクプロセスに上記第２の方法を適用したものである。第８例の製造方法では、プラズマ処理は、ソース電極１４とドレイン電極１５を形成した後でパシベーション層２０を成膜する前に行われる（図１２（ｅ））。第９例の製造方法では、プラズマ処理は、パシベーション層２０を形成した後で絵素電極２１を形成する前に行われる（図１３（ｆ））。これら製造方法の詳細は第３〜第５例の製造方法の説明から明らかであるので、ここでは説明を省略する。

図１４は、ＴＦＴ基板３の製造方法の例（第１０例）を示す図である。図１４に示す製造方法は、５枚マスクプロセスに上記第１の方法を適用したものである。第５例の製造方法では、まず第１例と同様に、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を成膜、形成する（図１４（ａ））。

次に、ＣＶＤ装置を用いてゲート絶縁膜１２を成膜し、スパッタ装置を用いてＩＧＺＯ層３１を成膜する（図１４（ｂ））。ただし、ＩＧＺＯ層３１を成膜するときには、酸素分圧を通常よりも低下させる。次に、スパッタ装置を用いてエッチストップ層２３を成膜し、第２のマスクを用いてエッチストップ層２３をパターニングする。これにより、ソース電極１４とドレイン電極１５の間のギャップ部にエッチストップ層２３を形成する（図１４（ｃ））。

次に、スパッタ装置を用いて金属層３２を成膜する（図１４（ｄ））。次に、第３のマスクを用いて金属層３２をエッチングし、残った金属層をマスクとして用いてＩＧＺＯ層３１をエッチングする。これにより、ＴＦＴ部にＴＦＴ半導体層１３、ソース電極１４およびドレイン電極１５を形成し、補助容量部に補助容量半導体層１７と補助容量金属層１８を形成する（図１４（ｅ））。以下、第１例と同様に、パシベーション層２０、絵素電極２１および端子電極２２を成膜、形成する（図１４（ｆ）〜（ｇ））。以上の方法でＴＦＴ基板３を製造することができる。

図１５は、ＴＦＴ基板３の製造方法の例（第１１例）を示す図である。図１５に示す製造方法は、５枚マスクプロセスに上記第２の方法を適用したものである。第１１例の製造方法では、プラズマ処理は、ＩＧＺＯ層３１を成膜した後でＩＧＺＯ層３１をパターニングする前に行われる。第１１例の製造方法では、まず第１例と同様に、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を成膜、形成する（図１５（ａ））。次に、ＣＶＤ装置を用いてゲート絶縁膜１２を成膜し、スパッタ装置を用いてＩＧＺＯ層３１を成膜する。ただし、ＩＧＺＯ層３１を成膜するときには、酸素分圧を通常レベルに保つ。

次に、ＩＧＺＯ層３１を成膜した基板に対して、第２例と同様のプラズマ処理を行う（図１５（ｂ））。以下、第１０例と同様に、エッチストップ層２３、ＴＦＴ半導体層１３、ソース電極１４、ドレイン電極１５、補助容量半導体層１７、補助容量金属層１８、パシベーション層２０、絵素電極２１および端子電極２２を成膜、形成する（図１５（ｃ）〜（ｇ））。以上の方法でＴＦＴ基板３を製造することができる。なお、第１１例の製造方法では、エッチストップ層２３をパターニングする前にプラズマ処理を行うこととしたが、図１６に示すように、エッチストップ層２３をパターニングした後にプラズマ処理を行ってもよい（第１２例の製造方法）。

図１７は、ＴＦＴ基板４の製造方法の例（第１３例）を示す図である。図１７に示す製造方法は、５枚マスクプロセスに上記第２の方法を適用したものである。第１３例の製造方法では、プラズマ処理は、ソース電極１４とドレイン電極１５を形成した後でパシベーション層２０を形成する前に行われる。第１３例の製造方法では、まず第１０例と同様に、ガラス基板１０上にゲート電極１１、補助容量配線１６、端子接続用配線１９、ゲート絶縁膜１２、ＩＧＺＯ層３１、エッチストップ層２３および金属層３２を成膜、形成する（図１７（ａ）〜（ｄ））。ただし、ＩＧＺＯ層３１を成膜するときには、酸素分圧を通常レベルに保つ。

次に、補助容量部に金属層３２を残さないマスクを用いて、ソース電極１４とドレイン電極１５を形成する。次に、ソース電極１４とドレイン電極１５を形成した基板に対して第２例と同様のプラズマ処理を行う（図１７（ｅ））。以下、第１０例と同様に、パシベーション層２０、絵素電極２１および端子電極２２を成膜、形成する（図１７（ｆ）〜（ｇ））。以上の方法でＴＦＴ基板４を製造することができる。なお、第１３例の製造方法では、ソース電極１４とドレイン電極１５を形成した後でパシベーション層２０を成膜する前にプラズマ処理を行うこととしたが、図１８に示すように、パシベーション層２０を形成した後で絵素電極２１を形成する前にプラズマ処理を行ってもよい（第１４例の製造方法）。

ＴＦＴ基板１〜４の第１５例の製造方法は、４枚マスクプロセスまたは５枚マスクプロセスに上記第３の方法を適用したものである。４枚マスクプロセスまたは５枚マスクプロセスでは、パシベーション層２０を成膜した後にベーク（焼き付け）が行われる。第１５例の製造方法では、窒素下でベークを行う。これにより、ＴＦＴ部に形成されるＴＦＴ５、９の閾値を低下させることができる（詳細は後述）。

なお、第１、第２および第５〜第７例の製造方法では、補助容量金属層１８を形成するために、補助容量部に金属層３２を残すマスクを使用することとしたが、このマスクに代えて、補助容量部に金属層３２を残さないマスクを使用することにより、ＴＦＴ基板２を製造することができる。同様に、第１０〜第１２例の製造方法において補助容量部に金属層３２を残さないマスクを使用することにより、ＴＦＴ基板４を製造することができる。

以下、ＴＦＴ基板１〜４の製造条件の例を説明する。ゲート電極１１やソース電極１４などになる金属層を成膜するときには、スパッタ装置において温度を１００℃に設定し、ターゲット材をチタンターゲットとアルミニウムターゲットに切り替えて、膜厚５００オングストロームのチタン層と、膜厚２０００オングストロームのアルミニウム層と、膜厚１０００オングストロームのチタン層を順に成膜する。この金属層をエッチングするときには、塩素ガスとアルゴンガスを用いたドライエッチを行う。

ゲート絶縁膜１２を成膜するときには、ＣＶＤ（Chemical Vapor Deposition ：化学気相成長）装置において温度を３００℃に設定し、シラン（ＳｉＨ₄ ）ガスとＮ₂ Ｏガスを供給して、膜厚３０００オングストロームのＳｉＯ₂ を形成する。ＩＧＺＯ層３１を成膜するときには、スパッタ装置に酸素とアルゴンガスを供給し、ＩＧＺＯターゲット（組成比Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）を用いて膜厚２００〜１５００オングストローム程度のＩＧＺＯ層を成膜する。なお、ＩＧＺＯ層３１を成膜するときに、上記以外の組成比を有するＩＧＺＯターゲットを使用してもよい。ＩＧＺＯ層３１をエッチングするときには、リン酸と硝酸と酢酸の混合エッチャントを用いてウェットエッチを行う。

４枚マスクプロセスにおいてレジスト３３、３５をアッシングするときには、酸素プラズマ処理を行う。パシベーション層２０やエッチストップ層２３を成膜するときには、ＣＶＤ装置において温度を２００℃に設定し、シランガスとＮ₂ Ｏガスを供給し、膜厚１５００オングストロームのＳｉＯ₂ を形成する。パシベーション層２０を形成した後に、温度３００℃の大気中で（第１５例の製造方法では、窒素中で）ベークを行う。ゲート絶縁膜１２とパシベーション層２０、あるいは、エッチストップ層２３をエッチングするときには、四フッ化メタン（ＣＦ₄ ）と酸素を用いてドライエッチを行う。

絵素電極２１と端子電極２２になる金属層を成膜するときには、スパッタ装置において温度を２００℃に設定し、ＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）を用いて膜厚１０００オングストロームのＩＴＯ層を成膜する。ＩＴＯ層をエッチングするときには、温度４０℃の塩化第二鉄（ＦｅＣｌ₃ ）水溶液を用いてウェットエッチを行う。なお、以上の製造条件は一例にすぎず、上記以外の製造条件を使用してもよいことは言うまでもない。

以下、ＴＦＴ５、９の閾値を変動させる方法の具体例を説明する。第１の方法として、ＩＧＺＯ層３１を成膜するときに酸素分圧を低下させる方法がある。この方法によれば、ＩＧＺＯ内の電子キャリア濃度を増加させて、ＴＦＴ５、９の閾値を低下させることができる。例えば、あるＤＣ放電方式のインラインスパッタ装置においてＩＧＺＯ層を成膜するときに、酸素流量を９．０ｓｃｃｍから３．０ｓｃｃｍに低下させると、ＴＦＴの閾値が−０．９３Ｖから−６．１４Ｖに低下するという実験結果が得られた。この実験結果は、組成比がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４のＩＧＺＯターゲットを使用し、ＤＣパワーを０．７Ｖ、アルゴンガス流量を２００ｓｃｃｍ、温度を室温に設定し、酸素流量が９．０ｓｃｃｍのときには総圧を０．７９Ｐａ、搬送速度を５５ｍｍ／分に設定し、酸素流量が３．０ｓｃｃｍのときには総圧を０．７５Ｐａ、搬送速度を６５ｍｍ／分に設定したときに得られたものである。

あるいは、第２の方法として、ＩＧＺＯ層３１に対してプラズマ処理を行う方法がある。例えば、酸素を補充できないプラズマ処理（水素プラズマ処理、アルゴンプラズマ処理、アンモニアプラズマ処理など）を行うことにより、ＩＧＺＯ内に多くの酸素欠陥を作成し、ＴＦＴ５、９の閾値を低下させることができる。また、Ｎ₂ Ｏプラズマ処理を行うことにより、ＩＧＺＯ内の酸素欠陥を減少させて、ＴＦＴ５、９の閾値を上昇させることもできる。

例えば、ある反応性イオンエッチング方式のエッチング装置においてＩＧＺＯ層をドライエッチした後にプラズマ処理を行うと、ＴＦＴの閾値が−２．８１Ｖから−６．２４Ｖに低下するという実験結果が得られた。この実験結果は、パワーを１５００Ｗ、圧力を１２ｍＴ、温度を室温、処理時間を１０秒に設定し、プラズマ処理を行うときには塩素ガス流量を２７０ｓｃｃｍ、三塩化ホウ素（ＢＣｌ₃ ）流量を９０ｓｃｃｍに設定し、プラズマ処理を行わないときには塩素ガス流量を３６０ｓｃｃｍ、ＢＣｌ₃ 流量をゼロに設定したときに得られたものである。また、あるＣＶＤ装置においてパシベーション層を成膜する前にＮ₂ Ｏプラズマ処理を行うと、ＴＦＴの閾値が約６Ｖ上昇するという実験結果が得られた。この結果は、処理時間を６０秒、パワーを１．０ｋＷ、圧力を２００Ｐａ、Ｎ₂ Ｏ流量を３０００ｓｃｃｍ、温度を２２０℃、電極間距離（Ｅ／Ｓ距離）を１７ｍｍに設定したときに得られたものである。

あるいは、第３の方法として、窒素下でベークを行う方法がある。ＴＦＴ５、９の閾値は、ベーク時の温度と雰囲気（窒素雰囲気か、大気か、酸素雰囲気か）に応じて変動する。例えば、あるＴＦＴ基板に形成されたＴＦＴの閾値は、温度２２０℃の大気中でベークを行った場合には０．９Ｖ、温度３５０℃の大気中でベークを行った場合には−２．７Ｖ、温度３５０℃の窒素中でベークを行った場合には−３．９Ｖになるという実験結果が得られた。このように酸素不足の環境下でベークを行うことにより、ＩＧＺＯ内に多くの酸素欠陥を作成し、ＴＦＴ５、９の閾値を低下させることができる。

以下、ＴＦＴ５、９の閾値を変動させる処理による効果を説明する。図１９は、ＴＦＴ基板１〜４に与えられる信号電圧の変化を示す信号波形図である。図１９において、補助容量信号は補助容量配線１６に与えられる信号であり、映像信号はドレイン電極１５と絵素電極２１に与えられる信号である。補助容量信号の電圧は５Ｖに固定され、映像信号の電圧は０Ｖと１０Ｖの間で変化する。以下、補助容量６、８の電極間電圧（補助容量配線１６の電圧を基準としたときの絵素電極２１の電圧）をＶｘという。図１９に示すように信号電圧が変化する場合、電極間電圧Ｖｘは−５Ｖと５Ｖの間で変化する。

図２０は、電極間電圧Ｖｘの変化に伴う補助容量６、８の状態変化を示す模式図である。電極間電圧Ｖｘが負のとき（すなわち、絵素電極２１の電圧が補助容量配線１６の電圧よりも低いとき）には、補助容量半導体層１７内のゲート絶縁膜１２の近傍に電子４１が蓄積される（図２０（ａ））。この蓄積状態では、補助容量の容量はゲート絶縁膜１２の容量に等しい。電極間電圧Ｖｘが正になる（すなわち、絵素電極２１の電圧が補助容量配線１６の電圧よりも高くなる）と、補助容量半導体層１７内に電極間電圧Ｖｘに応じた長さの空乏層４２が形成される（図２０（ｂ））。この空乏状態では、補助容量の容量は、ゲート絶縁膜１２と空乏層４２（両者は直列に接続されている）の合成容量になり、ゲート絶縁膜１２の容量よりも小さくなる。電極間電圧Ｖｘがさらに大きくなると、補助容量半導体層１７内のゲート絶縁膜１２の近傍に正孔４３が励起され、補助容量半導体層１７内に反転層４４が形成される（図２０（ｃ））。ただし、ＴＦＴ基板１〜４に供給される信号電圧は高速に変化するので、実際には反転層４４が形成される時間だけの時間がない。このため、この反転状態では、補助容量の容量は最小値付近でほぼ一定になる。

この結果、電極間電圧Ｖｘと補助容量６、８の容量との関係は、図２１に示すようになる。図２１において、横軸は電極間電圧Ｖｘを表し、縦軸は補助容量６、８の容量を最大容量に対する割合で表す。閾値Ｖｔｈは、反転層４４が形成され始める電圧であり、ＴＦＴ５、９の閾値に等しい。図２１に示すように、補助容量６、８の容量は、電極間電圧Ｖｘが所定の範囲内にあるとき（閾値Ｖｔｈに近いとき、および、閾値Ｖｔｈよりもある程度小さいとき）には変動し、それ以外のときには変動しない。

上述した例では、電極間電圧Ｖｘは−５Ｖと５Ｖの間で変化する。一方、アモルファスシリコンで形成されたＴＦＴ５、９の閾値Ｖｔｈは、＋数Ｖ程度である。このため、ＴＦＴ５、９の閾値を変動させる処理を行わない場合、補助容量６、８の容量が変動する範囲内の電極間電圧Ｖｘを使用することになるので、補助容量６、８の容量は電極間電圧Ｖｘに応じて変動する。補助容量６、８の容量が変動すると、液晶パネルの画素間に輝度ばらつきが発生し、表示画面の画質が劣化する。

この問題を解決するために、ＴＦＴ基板１〜４を製造するときには、ＴＦＴ５、９の閾値を変動させる処理を行う。これにより、補助容量６、８の容量が変動する電圧の範囲を電極間電圧Ｖｘが取り得る範囲（上記の例では−５Ｖから５Ｖ）と重ならないように移動させることができる。例えば、ＩＧＺＯ層３１を成膜するときに酸素分圧を低下させるなどしてＴＦＴ５、９の閾値を低下させることにより、補助容量６、８の容量が変動する電圧の範囲を低くして、電極間電圧Ｖｘが取り得る範囲と重ならないようにすることができる。あるいは、ＩＧＺＯ層３１を成膜した基板に対してＮ₂ Ｏプラズマ処理を行うなどしてＴＦＴ５、９の閾値を上昇させることにより、補助容量６、８の容量が変動する電圧の範囲を高くして、電極間電圧Ｖｘが取り得る範囲と重ならないようにすることができる。ＴＦＴ５、９の閾値を数Ｖ程度変動させて、補助容量６、８の容量が変動する電圧の範囲を数Ｖ程度移動させることは、上記第１〜第３の方法によれば実際に可能である。

以上に示すように、本発明の実施形態に係るＴＦＴ基板１〜４、および、その製造方法によれば、製造時にＴＦＴ５、９の閾値を変動させる処理を行うことにより、補助容量６、８の容量が変動する電圧の範囲を補助容量６、８の電極間電圧Ｖｘが取り得る範囲と重ならないように移動させて、基板上に形成される補助容量６、８の容量変動を防止することができる。特に、インジウム、ガリウム、亜鉛および酸素を主成分とするＩＧＺＯを用いてＴＦＴ半導体層１３と補助容量半導体層１７を形成することにより、ＴＦＴ５、９の閾値を変動させる処理によってＴＦＴ５、９の閾値を容易に変動させることができる。したがって、基板上に形成される補助容量６、８の容量変動を効果的に防止することができる。また、第１〜第４例の製造方法のように、ＴＦＴ半導体層１３、ソース電極１４、ドレイン電極１５および補助容量半導体層１７を１枚のハーフトーンマスクを用いて形成することにより、使用するマスクの枚数を減らし、製造工程を簡単にすることができる。

なお、ここまでＩＧＺＯを用いて補助容量半導体層１７を形成する場合について説明してきたが、補助容量半導体層１７を形成するときに使用する酸化物半導体はＩＧＺＯに限定されない。補助容量半導体層１７を形成するときには、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含む酸化物半導体を使用することができる。ＩＧＺＯ以外の酸化物半導体を用いるときには、ＩＧＺＯターゲットを用いてＩＧＺＯ層を成膜する代わりに、インジウム、ガリウム、亜鉛および錫などを含むターゲットを用いて酸化物半導体層を成膜すればよい。インジウム、ガリウム、亜鉛および錫のいずれかの元素を含む酸化物半導体を用いても、ＩＧＺＯを用いた場合と同様の効果が得られる。

１〜４…ＴＦＴ基板
５、９…ＴＦＴ
６、８…補助容量
７…端子
１０…ガラス基板
１１…ゲート電極
１２…ゲート絶縁膜
１３…ＴＦＴ半導体層（ＩＧＺＯ）
１４…ソース電極
１５…ドレイン電極
１６…補助容量配線
１７…補助容量半導体層（ＩＧＺＯ）
１８…補助容量金属層
１９…端子接続用配線
２０…パシベーション層
２１…絵素電極
２２…端子電極
２３…エッチストップ層
３１…ＩＧＺＯ層
３２…金属層
３３〜３６…レジスト

Claims (14)

1. 絶縁基板上に薄膜トランジスタのゲート電極と容量の第１電極を形成する工程と、
   前記ゲート電極と前記第１電極を覆うゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上で前記ゲート電極と前記第１電極を形成した位置にそれぞれ酸化物半導体を用いて半導体層を形成する工程と、
   前記ゲート電極の位置に形成した半導体層に接するように前記薄膜トランジスタのソース電極とドレイン電極を形成する工程と、
   前記薄膜トランジスタを覆うパシベーション層を形成する工程と、
   前記第１電極の位置に形成した半導体層と前記ドレイン電極に電気的に接続され、前記容量の第２電極として機能する絵素電極を形成する工程とを備え、
   前記一連の工程のいずれかの箇所で、前記薄膜トランジスタの閾値を変動させる閾値変動処理を行うことを特徴とする、薄膜トランジスタ基板の製造方法。
2. 前記酸化物半導体が、インジウム、ガリウム、亜鉛および酸素を主成分とすることを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
3. 前記酸化物半導体が、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含むことを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
4. 前記半導体層を形成する工程において、前記閾値変動処理として、前記ゲート絶縁膜上に前記酸化物半導体からなる膜を酸素不足の条件下で成膜する処理を行うことを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
5. 前記閾値変動処理として、前記半導体層に対してプラズマ処理を行うことを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
6. 前記半導体層を形成する工程において、前記ゲート絶縁膜上に前記酸化物半導体からなる膜を成膜し当該膜をパターニングする前に、前記プラズマ処理を行うことを特徴とする、請求項５に記載の薄膜トランジスタ基板の製造方法。
7. 前記半導体層を形成する工程において、前記ゲート絶縁膜上に前記酸化物半導体からなる膜を成膜し当該膜をパターニングした後に、前記プラズマ処理を行うことを特徴とする、請求項５に記載の薄膜トランジスタ基板の製造方法。
8. 前記ソース電極と前記ドレイン電極を形成する工程の後で前記パシベーション層を形成する工程の前に、前記プラズマ処理を行うことを特徴とする、請求項５に記載の薄膜トランジスタ基板の製造方法。
9. 前記パシベーション層を形成する工程の後で前記絵素電極を形成する工程の前に、前記プラズマ処理を行うことを特徴とする、請求項５に記載の薄膜トランジスタ基板の製造方法。
10. 前記パシベーション層を形成する工程において、前記パシベーション層となる膜を成膜し当該膜をパターニングする前に、前記閾値変動処理として酸素不足の条件下でベーク処理を行うことを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
11. 前記半導体層、前記ソース電極および前記ドレイン電極を１枚のハーフトーンマスクを用いて形成することを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
12. 薄膜トランジスタと容量を有する薄膜トランジスタ基板であって、
    絶縁基板上に形成された薄膜トランジスタのゲート電極と、
    前記ゲート電極と共に前記絶縁基板上に形成された容量の第１電極と、
    前記ゲート電極と前記第１電極を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上で前記ゲート電極を形成した位置に酸化物半導体を用いて形成された第１半導体層と、
    前記ゲート絶縁膜上で前記第１電極を形成した位置に前記酸化物半導体を用いて形成された第２半導体層と、
    前記第１半導体層に接するように形成された前記薄膜トランジスタのソース電極およびドレイン電極と、
    前記薄膜トランジスタを覆うパシベーション層と、
    前記第２半導体層と前記ドレイン電極に電気的に接続され、前記容量の第２電極として機能する絵素電極とを備え、
    製造時に前記薄膜トランジスタの閾値を変動させる閾値変動処理が行われたことを特徴とする、薄膜トランジスタ基板。
13. 前記酸化物半導体が、インジウム、ガリウム、亜鉛および酸素を主成分とすることを特徴とする、請求項１２に記載の薄膜トランジスタ基板。
14. 前記酸化物半導体が、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含むことを特徴とする、請求項１２に記載の薄膜トランジスタ基板。

Images