KR101318601B1 - Tft 기판 및 tft 기판의 제조 방법 - Google Patents

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Abstract

본 발명에 의한 반도체 장치(100)는 박막 트랜지스터(10)을 구비한 반도체 장치이며, 박막 트랜지스터(10)의 게이트 전극(12)과, 게이트 전극(12) 상에 형성된 게이트 절연층(13)과, 게이트 절연층(13) 상에 배치된 산화물 반도체층(15)과, 산화물 반도체층(15) 상에 형성된 소스 전극(17) 및 드레인 전극(18)을 구비한다. 반도체 장치(100)의 기판면에 수직인 방향에서 보면, 소스 전극(17) 또는 드레인 전극(18)이 게이트 전극(12)의 테두리와 산화물 반도체층(15)의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.

Description

TFT 기판 및 TFT 기판의 제조 방법{TFT SUBSTRATE AND METHOD FOR MANUFACTURING TFT SUBSTRATE}
본 발명은 박막 트랜지스터를 구비하는 반도체 장치, 표시 장치 등의 TFT 기판 및 박막 트랜지스터를 구비하는 반도체 장치 및 TFT 기판의 제조 방법에 관한 것이다.
액티브 매트릭스형의 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치는, 일반적으로 화소마다 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; 이하, 「TFT」라고도 칭함)가 형성된 기판(이하, 「TFT 기판」이라고 칭함)과, 대향 전극 및 컬러 필터 등이 형성된 대향 기판과, TFT 기판과 대향 기판의 사이에 설치된 액정층 등의 광 변조층을 구비하고 있다.
TFT 기판에는 복수의 소스 배선과, 복수의 게이트 배선과, 이들 교차부에 각각 배치된 복수의 TFT와, 액정층 등의 광 변조층에 전압을 인가하기 위한 화소 전극과, 보조 용량 배선 및 보조 용량 전극 등이 형성되어 있다.
TFT 기판의 구성은, 예를 들어 특허문헌 1에 개시되어 있다. 이하, 도면을 참조하면서 특허문헌 1에 개시된 TFT 기판의 구성을 설명한다.
도 12의 (a)는 TFT 기판의 개략을 도시하는 모식적인 평면도이며, 도 12의 (b)는 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도이다. 또한, 도 13은 도 12에 도시하는 TFT 기판에 있어서의 TFT 및 단자부의 단면도이다.
도 12의 (a)에 도시한 바와 같이, TFT 기판은 복수의 게이트 배선(2016)과 복수의 소스 배선(2017)을 갖고 있다. 이들 배선(2016, 2017)으로 포위된 각각의 영역(2021)이 「화소」가 된다. TFT 기판 중 화소가 형성되는 영역(표시 영역) 이외의 영역(2040)에는, 복수의 게이트 배선(2016) 및 소스 배선(2017) 각각을 구동 회로에 접속하기 위한 복수의 접속부(2041)가 배치되어 있다. 각 접속부(2041)는 외부 배선과 접속하기 위한 단자부를 구성한다.
도 12의 (b) 및 도 13에 도시한 바와 같이, 화소가 되는 각 영역(2021)을 덮도록 화소 전극(2020)이 설치되어 있다. 또한, 각 영역(2021)에는 TFT가 형성되어 있다. TFT는, 게이트 전극(G)과, 게이트 전극(G)을 덮는 게이트 절연막(2025, 2026)과, 게이트 절연막(2026) 상에 배치된 반도체층(2019)과, 반도체층(2019)의 양단부에 각각 접속된 소스 전극(S) 및 드레인 전극(D)을 갖고 있다. TFT는 보호막(2028)으로 덮여 있다. 보호막(2028)과 화소 전극(2020)의 사이에는 층간 절연막(2029)이 형성되어 있다. TFT의 소스 전극(S)은 소스 배선(2017)에, 게이트 전극(G)은 게이트 배선(2016)에 접속되어 있다. 또한, 드레인 전극(D)은 콘택트 홀(2030) 내에서 화소 전극(2020)에 접속되어 있다.
또한, 게이트 배선(2016)과 평행하게 보조 용량 배선(2018)이 형성되어 있다. 보조 용량 배선(2018)은 보조 용량에 접속되어 있다. 여기에서는, 보조 용량은, 드레인 전극(D)과 동일한 도전막으로부터 형성된 보조 용량 전극(2018b)과, 게이트 배선(2016)과 동일한 도전막으로부터 형성된 보조 용량 전극(2018a)과, 그들 사이에 위치하는 게이트 절연막(2026)으로 구성되어 있다.
각 게이트 배선(2016) 또는 소스 배선(2017)으로부터 연장된 접속부(2041) 상에는 게이트 절연막(2025, 2026) 및 보호막(2028)이 형성되어 있지 않고, 접속부(2041)의 상면과 접하도록 접속 배선(2044)이 형성되어 있다. 이에 의해, 접속부(2041)와 접속 배선(2044)의 전기적인 접속이 확보되어 있다.
또한, 도 13에 도시한 바와 같이, 액정 표시 장치에서는, TFT 기판은 액정층(2015)을 사이에 두고 대향 전극이나 컬러 필터가 형성된 기판(2014)과 대향하도록 배치된다.
또한 최근 들어, 실리콘 반도체막 대신에 IGZO(InGaZnOX) 등의 산화물 반도체를 사용하여 TFT의 채널층을 형성하는 것이 제안되고 있다. 이러한 TFT를 「산화물 반도체 TFT」라고 칭한다. 산화물 반도체가 아몰퍼스 실리콘보다도 높은 이동도를 갖고 있는 점에서, 산화물 반도체 TFT는 아몰퍼스 실리콘 TFT보다도 고속으로 동작하는 것이 가능하다. 또한, 산화물 반도체막은 다결정 실리콘막보다도 간편한 프로세스로 형성되므로 대면적이 필요해지는 장치에도 적용할 수 있다.
특허문헌 2에는 산화물 반도체 TFT를 구비한 TFT 기판이 기재되어 있다. 이 문헌의 도 4 등에는 표시 장치의 보호 회로로서 사용되는 산화물 반도체 TFT의 구성이 기재되어 있다.
일본 특허 공개 제2008-170664호 공보 일본 특허 공개 제2010-107977호 공보
도 14는 특허문헌 2의 도 4에 도시된 것과 동일한 구조를 갖는 산화물 반도체 TFT(3010)를 도시한 평면도이다.
도 14에 도시되어 있는 바와 같이, 산화물 반도체 TFT(3010)는, 게이트 전극(3012), 게이트 전극(3012) 상에 배치된 산화물 반도체층(3015), 및 산화물 반도체층(3015) 상에 겹치도록 배치된 소스 전극(3017) 및 드레인 전극(3018)을 구비하고 있다. TFT 기판의 기판면에 수직인 방향에서 보면, 게이트 전극(3012)의 테두리와 산화물 반도체층(3015)의 테두리가 교차하는 4개의 부위(도면 중 IS로 나타내는 부분의 중앙 부근: 이하 IS 부분이라고 칭함) 각각에 있어서, 산화물 반도체층(3015)은 소스 전극(3017) 또는 드레인 전극(3018)에 덮여있지는 않다.
본원 발명자가 이러한 구조의 산화물 반도체 TFT(3010)의 제조 과정을 고찰한 결과, 소스 전극(3017) 및 드레인 전극(3018)의 에칭 공정에 있어서, 그들의 하방에 위치하는 산화물 반도체층(3015)이 에칭액(에천트)에 의해 손상을 받는 것을 알 수 있었다. 이러한 문제는, 아몰퍼스 실리콘 등에 의한 반도체층을 사용한 경우에는 발생하지 않았다. 이하, 이 문제를 도 15 및 도 16을 참조하여 설명한다.
도 15는 TFT(3010)의 구성을 모식적으로 도시한 평면도이다. 도 16의 (a)는 도 15에 있어서의 A-A' 단면의 구성을, 도 16의 (b)는 B-B' 단면의 구성을, 도 16의 (c)는 C-C' 단면의 구성을 각각 도시하고 있다.
TFT(3010)의 채널부를 형성할 경우, 통상, 우선 산화물 반도체층(3015) 상에 금속층을 형성한 후, 그 금속층을 습식 에칭 처리를 포함하는 에칭법으로 패터닝하여 소스 전극(3017) 및 드레인 전극(3018)이 형성된다. 이 습식 에칭 처리 시에, 게이트 전극(3012)의 테두리와 산화물 반도체층(3015)의 테두리가 교차하는 부위에에칭액이 배어들어 산화물 반도체층(3015)도 에칭해 버리고, 도 15에 있어서 SE로 나타내는 바와 같이, 산화물 반도체층(3015)에 결손이 생긴다는 문제가 발생한다.
예를 들어, 티타늄(Ti)층 상에 알루미늄(Al)층을 적층한 2층 구성의 금속층을 에칭하여 소스 전극(3017) 및 드레인 전극(3018)을 형성할 경우, 우선, 상층의 알루미늄층이 아세트산, 인산 및 질산의 혼합액을 사용하여 습식 에칭되고, 그 후 티타늄층이 건식 에칭에 의해 제거된다. 이 때, 게이트 전극(3012)의 테두리 부근의 게이트 절연층(3013), 산화물 반도체층(3015) 및 티타늄층에는 단차가 발생하고 있지만, 습식 에칭 시에 이 단차 부근의 티타늄층에 에칭액이 배어들어 하부의 산화물 반도체층(3015)을 에칭해 버린다는 문제가 발생한다. 이것은, 게이트 전극(3012)의 단부 상방의 산화물 반도체층(3015)의 단차 부분 부근에 에칭액의 잔사가 남기 쉬워, 단차 부분으로부터 에칭액이 배어들어서 산화물 반도체층(3015)이 손상을 받는 것으로 생각된다.
이 산화물 반도체층(3015)의 에칭을 도 16을 참조하여 설명한다. 우선, 도 16의 (a)에는 소스 전극(3017) 및 드레인 전극(3018)의 길이 방향을 따라서 산화물 반도체층(3015)의 중앙을 지나는 A-A' 단면의 구성이 도시되어 있다. 이 부분에는 게이트 전극(3012), 게이트 절연층(3013), 산화물 반도체층(3015), 소스 전극(3017)(티타늄층(3017A) 및 알루미늄층(3017B)), 드레인 전극(3018)(티타늄층(3018A) 및 알루미늄층(3018B)) 및 패시베이션층(3019)의 적층 구조가 보인다. 그러나, 이 부분은 도 14에 도시한 IS 부분으로부터 이격되어 있으므로, 산화물 반도체층(3015)의 에칭에 의한 결손은 보이지 않는다.
도 16의 (b)에는 산화물 반도체층(3015)의 단부에 가까운 위치를 지나는 B-B' 단면의 구성이 도시되어 있다. 이 부분은 본래는 A-A' 단면의 구성과 동일한 구성을 가져야 할 부분이지만, IS 부분과 가까우므로 산화물 반도체층(3015)의 불필요한 에칭에 의한 결손 부분(SE)이 보인다. 채널부에 있어서의 결손(SE)에는 패시베이션층(3019)이 들어가 소스 전극(3017) 아래의 결손 부분(SE)은 공동이 된다.
도 16의 (c)에는 IS 부분 부근을 지나는 C-C' 단면의 구성이 도시되어 있다. 이 부분에는, 최종적으로는 소스 전극(3017) 및 드레인 전극(3018)이 형성되지 않는다. 이 부분은 게이트 전극(3012), 게이트 절연층(3013), 산화물 반도체층(3015) 및 패시베이션층(3019)의 적층 구조를 갖는다. 그러나, 이 부분은 IS 부분과 가까우므로 게이트 전극(3012) 상의 산화물 반도체층(3015)의 대부분이 에칭에 의해 제거되어 있다. 산화물 반도체층(3015)의 결손 부분(SE)에는 패시베이션층(3019)이 들어가 있다.
이와 같이, 게이트 전극(3012)의 테두리의 상부에 있어서의 각 층의 단차에는 에칭액이 남기 쉽고, 또한 이 부분에서는 소스 전극(3017) 및 드레인 전극(3018)의 하측의 층인 티타늄층(3017A)을 통하여 산화물 반도체층(3015)에 에칭액이 배어들기 쉬운 것을 알 수 있었다. 이것은, 산화물 반도체층(3015)의 침식 및 소스 전극(3017) 및 드레인 전극(3018)의 박리를 일으켜 TFT의 특성 악화의 요인이 된다.
또한, 반도체층에 아몰퍼스 실리콘을 사용한 TFT의 경우, 에칭액에 의한 배어들기가 발생했다고 한들, 티타늄층에 비하여 아몰퍼스 실리콘층이 단시간에 에칭되는 경우는 없어 문제는 발생하지 않았다. 그러나, 산화물 반도체층을 사용한 TFT에 있어서는, 산화물 반도체의 에칭 속도가 빨라서 상술한 문제가 발생하므로, 제조 공정의 간략화 등의 목적으로 아몰퍼스 실리콘 TFT와 동일한 제조 방법을 채용하는 것은 곤란하다.
이어서, 도 17의 (a) 내지 (c)를 참조하여 본 발명의 발명자가 검토한 소스 전극(3017) 및 드레인 전극(3018)의 하층의 재료, 및 그 막의 두께와, TFT 불량의 발생률의 관계를 설명한다.
도 17의 (a)는 소스 전극(3017) 및 드레인 전극(3018)의 하층에 티타늄(상단 3장의 사진: Ti) 및 티타늄에 질소를 도핑한 재료(하단 3장의 사진: TiN)를 사용하여, 그 두께를 각각 30nm, 60nm, 100nm로 한 경우의 TFT부의 평면 현미경 사진을 나타내고 있다. 도면 중 상기의 IS 부분을 점선으로 나타내고 있다. 도 17의 (b)는, 도 17의 (a)의 6장의 사진에 대응하는 조건으로 TFT를 작성한 경우의 불량 발생률(EL: 표본수(300))을 나타내고 있다. 도 17의 (c)는 단차 부분(IS) 근방의 TFT 단면 사진이다. 또한, 이 검토에 있어서는, 소스 전극(3017) 및 드레인 전극(3018)의 상층에는 두께 150nm의 알루미늄층을 사용하였다.
도 17의 (b)로부터 알 수 있는 바와 같이, 하층에 막 두께 30nm의 티타늄을 사용한 경우, 불량 발생률(EL)은 90％ 이상이며, TFT의 신뢰성이 지극히 낮아진다. 막 두께를 60nm, 100nm로 두껍게 함에 따라서 불량 발생률(EL)은 떨어지지만, 충분한 신뢰성은 얻을 수 없다. 또한, 막 두께를 두껍게 하면, 재료 비용이 올라가고 에칭 시간이 길어지는 점에서 제조 효율이 저하된다는 문제도 발생한다. 또한, 에칭 깊이가 불균일해져서 TFT 특성에 변동이 발생한다는 문제도 발생할 수 있다.
하층의 재료를, 티타늄에 질소를 도핑한 금속으로 치환한 경우, 막 두께 30nm에 있어서의 불량 발생률(EL)에 대부분 개선은 보이지 않았다. 그것뿐만 아니라, 막 두께를 60nm, 100nm로 두껍게 해도 불량 발생률(EL)에 대부분 개선이 보이지 않았다. 또한, 게이트 전극(3012)의 단부 경사면의 경사가 급준한 경우, 그 위의 각 층에도 급준한 경사면의 단차가 형성되므로, 에천트가 티타늄층에 배어들고, 또는 단차 부분에 남겨져서 산화물 반도체층(3015)을 더욱 침식한다는 문제도 발생할 수 있다.
본 발명은 상기에 감안하여 이루어진 것이며, 산화물 반도체 TFT 또는 산화물 반도체를 갖는 전기 소자의 제조 시에 발생하는 산화물 반도체층에의 손상을 저감하여 TFT 특성이 우수한 반도체 장치를 효율적으로 제조하는 것을 목적으로 한다. 또한 본 발명은 그러한 TFT 등을 구비한 표시 장치를 고성능이면서 효율적으로 제조하는 것을 목적으로 한다.
본 발명에 의한 반도체 장치는 박막 트랜지스터를 구비한 반도체 장치로서, 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상에 배치된 상기 박막 트랜지스터의 산화물 반도체층과, 상기 산화물 반도체층 상에 형성된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고, 상기 반도체 장치의 기판면에 수직인 방향에서 보면, 상기 소스 전극 또는 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.
어떤 실시 형태에서는, 상기 반도체 장치의 기판면에 수직인 방향에서 보면, 상기 소스 전극 및 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 산화물 반도체층의 테두리가 교차하는 상기 복수의 부위 모두를 덮고 있다.
본 발명에 의한 다른 반도체 장치는 박막 트랜지스터를 구비한 반도체 장치로서, 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상에 배치된 상기 박막 트랜지스터의 산화물 반도체층과, 상기 산화물 반도체층 상에 형성된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고, 상기 반도체 장치의 기판면에 수직인 방향에서 보면, 상기 산화물 반도체층이 상기 게이트 전극의 테두리에 교차하지 않고 상기 게이트 전극의 상기 테두리의 내측에 형성되어 있다.
어떤 실시 형태에서는, 상기 소스 전극 및 상기 드레인 전극이 알루미늄을 포함하는 층을 포함한다.
어떤 실시 형태에서는, 상기 소스 전극 및 상기 드레인 전극이 티타늄을 포함하는 제1층과, 상기 제1층 상에 형성된 알루미늄을 포함하는 제2층을 포함한다.
본 발명에 의한 TFT 기판은 화소에 대응하여 배치된 박막 트랜지스터 및 보조 용량을 구비한 표시 장치의 TFT 기판으로서, 상기 보조 용량의 보조 용량 전극과, 상기 보조 용량 전극 상에 형성된 절연층과, 상기 절연층 상에 배치된 산화물 반도체층과, 상기 산화물 반도체층 상에 형성된 상기 보조 용량의 보조 용량 대향 전극을 구비하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 보조 용량 대향 전극이 상기 보조 용량 전극의 테두리와 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.
본 발명에 의한 다른 TFT 기판은 화소에 대응하여 배치된 박막 트랜지스터 및 보조 용량을 구비한 표시 장치의 TFT 기판으로서, 상기 보조 용량의 보조 용량 전극과, 상기 보조 용량 전극 상에 형성된 절연층과, 상기 절연층 상에 배치된 산화물 반도체층과, 상기 산화물 반도체층 상에 형성된 상기 보조 용량의 보조 용량 대향 전극을 구비하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 산화물 반도체층이 상기 보조 용량 전극의 테두리에 교차하지 않고 상기 보조 용량 전극의 상기 테두리의 내측에 형성되어 있다.
어떤 실시 형태에서는, 상기 TFT 기판은, 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상에 배치된 상기 박막 트랜지스터의 산화물 반도체층과, 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 형성된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 소스 전극 또는 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 박막 트랜지스터의 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.
어떤 실시 형태에서는, 상기 TFT 기판은, 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상에 배치된 상기 박막 트랜지스터의 산화물 반도체층과, 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 형성된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 박막 트랜지스터의 상기 산화물 반도체층이 상기 게이트 전극의 테두리에 교차하지 않고 상기 게이트 전극의 상기 테두리의 내측에 형성되어 있다.
어떤 실시 형태에서는, 상기 보조 용량 대향 전극이 알루미늄을 포함하는 층을 포함한다.
본 발명에 의한 다른 TFT 기판은, 박막 트랜지스터를 갖는 화소를 포함하는 표시 영역과, 상기 표시 영역 외에 형성된 전기 소자를 포함하는 주변 영역을 갖는 표시 장치의 TFT 기판으로서, 상기 전기 소자는, 게이트 전극과, 상기 게이트 전극 상에 형성된 절연층과, 상기 절연층 상에 배치된 상기 전기 소자의 산화물 반도체층과, 상기 산화물 반도체층 상에 형성된 소스 전극 및 드레인 전극을 구비하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 소스 전극 또는 드레인 전극이 상기 게이트 전극의 테두리와 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.
본 발명에 의한 다른 TFT 기판은, 박막 트랜지스터를 갖는 화소를 포함하는 표시 영역과, 상기 표시 영역 외에 형성된 전기 소자를 포함하는 주변 영역을 갖는 표시 장치의 TFT 기판으로서, 상기 전기 소자는, 게이트 전극과, 상기 게이트 전극 상에 형성된 절연층과, 상기 절연층 상에 배치된 상기 전기 소자의 산화물 반도체층과, 상기 산화물 반도체층 상에 형성된 소스 전극 및 드레인 전극을 구비하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 산화물 반도체층이 상기 게이트 전극의 테두리와 교차하지 않고 상기 게이트 전극의 상기 테두리의 내측에 형성되어 있다.
어떤 실시 형태에서는, 상기 TFT 기판은, 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 전극 상에 형성된 상기 게이트 절연층과, 상기 게이트 절연층 상에 배치된 상기 박막 트랜지스터의 산화물 반도체층과, 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 형성된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 박막 트랜지스터의 상기 소스 전극 또는 상기 드레인 전극이 상기 박막 트랜지스터의 상기 게이트 전극의 테두리와 상기 박막 트랜지스터의 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.
어떤 실시 형태에서는, 상기 TFT 기판은, 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 전극 상에 형성된 상기 게이트 절연층과, 상기 게이트 절연층 상에 배치된 상기 박막 트랜지스터의 산화물 반도체층과, 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 형성된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 박막 트랜지스터의 상기 산화물 반도체층이 상기 박막 트랜지스터의 상기 게이트 전극의 테두리에 교차하지 않고 상기 박막 트랜지스터의 상기 게이트 전극의 상기 테두리의 내측에 형성되어 있다.
어떤 실시 형태에서는, 상기 전기 소자의 상기 소스 전극 및 상기 드레인 전극이 알루미늄을 포함하는 층을 포함한다.
본 발명에 의한 반도체 장치의 제조 방법은 박막 트랜지스터를 구비한 반도체 장치의 제조 방법으로서, (A)기판 상에 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과, (B)상기 게이트 전극을 덮도록 게이트 절연층을 형성하는 공정과, (C)상기 게이트 절연층 상에 상기 박막 트랜지스터의 산화물 반도체층을 형성하는 공정과, (D)상기 산화물 반도체층 상에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고, 상기 반도체 장치의 기판면에 수직인 방향에서 보면, 상기 소스 전극 또는 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮도록 형성된다.
어떤 실시 형태에서는, 상기 반도체 장치의 기판면에 수직인 방향에서 보면, 상기 소스 전극 및 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 산화물 반도체층이 교차하는 상기 복수의 부위 모두를 덮도록 형성된다.
본 발명에 의한 다른 반도체 장치의 제조 방법은 박막 트랜지스터를 구비한 반도체 장치의 제조 방법으로서, (A)기판 상에 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과, (B)상기 게이트 전극을 덮도록 게이트 절연층을 형성하는 공정과, (C)상기 게이트 절연층 상에 상기 박막 트랜지스터의 산화물 반도체층을 형성하는 공정과, (D)상기 산화물 반도체층 상에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고, 상기 반도체 장치의 기판면에 수직인 방향에서 보면, 상기 산화물 반도체층이 상기 게이트 전극의 테두리에 교차하지 않고 상기 게이트 전극의 상기 테두리의 내측에 형성된다.
어떤 실시 형태에서는, 상기 공정D가 상기 소스 전극 및 상기 드레인 전극에 포함되는 알루미늄층을 형성하는 공정과, 상기 알루미늄층을 습식 에칭에 의해 패터닝하는 공정을 포함한다.
어떤 실시 형태에서는, 상기 알루미늄층을 습식 에칭에 의해 패터닝하는 공정에 있어서 에천트로서 아세트산, 인산 및 질산의 혼합액이 사용된다.
본 발명에 의한 TFT 기판의 제조 방법은 화소에 대응하여 배치된 박막 트랜지스터 및 보조 용량을 구비한 표시 장치의 TFT 기판의 제조 방법으로서, (A)기판 상에 상기 보조 용량의 보조 용량 전극을 형성하는 공정과, (B)상기 보조 용량 전극 상에 절연층을 형성하는 공정과, (C)상기 절연층 상에 산화물 반도체층을 형성하는 공정과, (D)상기 산화물 반도체층 상에 상기 보조 용량의 보조 용량 대향 전극을 형성하는 공정을 포함하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 보조 용량 대향 전극이 상기 보조 용량 전극의 테두리와 상기 산화물 반도체층이 교차하는 복수의 부위 중 적어도 1개를 덮도록 형성된다.
본 발명에 의한 다른 TFT 기판의 제조 방법은 화소에 대응하여 배치된 박막 트랜지스터 및 보조 용량을 구비한 표시 장치의 TFT 기판의 제조 방법으로서, (A)기판 상에 상기 보조 용량의 보조 용량 전극을 형성하는 공정과, (B)상기 보조 용량 전극 상에 절연층을 형성하는 공정과, (C)상기 절연층 상에 산화물 반도체층을 형성하는 공정과, (D)상기 산화물 반도체층 상에 상기 보조 용량의 보조 용량 대향 전극을 형성하는 공정을 포함하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 산화물 반도체층이 상기 보조 용량 전극의 테두리에 교차하지 않고 상기 보조 용량 전극의 상기 테두리의 내측에 형성된다.
어떤 실시 형태에서는, 상기 공정A에 있어서 상기 박막 트랜지스터의 게이트 전극이 형성되고, 상기 공정C에 있어서 상기 게이트 전극 상에 상기 박막 트랜지스터의 산화물 반도체층이 형성되고, 상기 공정D에 있어서 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 형성되고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 소스 전극 또는 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 박막 트랜지스터의 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.
어떤 실시 형태에서는, 상기 공정A에 있어서 상기 박막 트랜지스터의 게이트 전극이 형성되고, 상기 공정C에 있어서 상기 게이트 전극 상에 상기 박막 트랜지스터의 산화물 반도체층이 형성되고, 상기 공정D에 있어서 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 형성되고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 박막 트랜지스터의 상기 산화물 반도체층이 상기 게이트 전극의 테두리에 교차하지 않고 상기 게이트 전극의 상기 테두리의 내측에 형성된다.
어떤 실시 형태에서는, 상기 공정D가, 상기 소스 전극 및 상기 드레인 전극에 포함되는 알루미늄층을 형성하는 공정과, 상기 알루미늄층을 습식 에칭에 의해 패터닝하는 공정을 포함한다.
본 발명에 의한 다른 TFT 기판의 제조 방법은, 박막 트랜지스터를 갖는 화소를 포함하는 표시 영역과, 상기 표시 영역 외에 형성된 전기 소자를 포함하는 주변 영역을 갖는 표시 장치의 TFT 기판의 제조 방법으로서, (A)상기 전기 소자의 게이트 전극을 형성하는 공정과, (B)상기 게이트 전극 상에 절연층을 형성하는 공정과, (C)상기 절연층 상에 상기 전기 소자의 산화물 반도체층을 형성하는 공정과, (D)상기 산화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 소스 전극 또는 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.
본 발명에 의한 다른 TFT 기판의 제조 방법은, 박막 트랜지스터를 갖는 화소를 포함하는 표시 영역과, 상기 표시 영역 외에 형성된 전기 소자를 포함하는 주변 영역을 갖는 표시 장치의 TFT 기판의 제조 방법으로서, (A)상기 전기 소자의 게이트 전극을 형성하는 공정과, (B)상기 게이트 전극 상에 절연층을 형성하는 공정과, (C)상기 절연층 상에 상기 전기 소자의 산화물 반도체층을 형성하는 공정과, (D)상기 산화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 산화물 반도체층이 상기 게이트 전극의 테두리와 교차하지 않고 상기 게이트 전극의 상기 테두리의 내측에 형성되어 있다.
어떤 실시 형태에서는, 상기 공정A에 있어서 상기 박막 트랜지스터의 게이트 전극이 형성되고, 상기 공정B에 있어서 상기 박막 트랜지스터의 상기 게이트 전극 상에 게이트 절연층이 형성되고, 상기 공정C에 있어서 상기 게이트 절연층 상에 상기 박막 트랜지스터의 산화물 반도체층이 형성되고, 상기 공정D에 있어서 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 형성되고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 박막 트랜지스터의 상기 소스 전극 또는 상기 드레인 전극이 상기 박막 트랜지스터의 상기 게이트 전극의 테두리와 상기 박막 트랜지스터의 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있다.
어떤 실시 형태에서는, 상기 공정A에 있어서 상기 박막 트랜지스터의 게이트 전극이 형성되고, 상기 공정B에 있어서 상기 게이트 전극 상에 게이트 절연층이 형성되고, 상기 공정C에 있어서 상기 게이트 절연층 상에 상기 박막 트랜지스터의 산화물 반도체층이 형성되고, 상기 공정D에 있어서 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 형성되고, 상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 박막 트랜지스터의 상기 산화물 반도체층이 상기 박막 트랜지스터의 상기 게이트 전극의 테두리에 교차하지 않고 상기 박막 트랜지스터의 상기 게이트 전극의 상기 테두리의 내측에 형성된다.
어떤 실시 형태에서는, 상기 공정D가, 상기 전기 소자의 상기 소스 전극 및 상기 드레인 전극에 포함되는 알루미늄층을 형성하는 공정과, 상기 알루미늄층을 습식 에칭에 의해 패터닝하는 공정을 포함한다.
본 발명에 따르면, 산화물 반도체 TFT 또는 산화물 반도체를 갖는 전기 소자의 제조 시에 발생하는 산화물 반도체층에의 손상을 저감하여 TFT 특성이 우수한 반도체 장치를 효율적으로 제조하는 것이 가능해진다. 또한, 본 발명에 따르면, 그러한 TFT 등을 구비한 표시 장치를 고성능이면서 효율적으로 제조하는 것이 가능해진다.
또한, 본 발명에 따르면, TFT 등의 전기 소자의 게이트 전극 및 보조 용량 전극의 단부 상방에 있어서의 층의 단차 부분에 에칭액의 잔사가 남기 어려워서 단차 부분으로부터 에칭액이 배어들어서 산화물 반도체층을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 TFT 기판 및 표시 장치를 제공할 수 있다.
또한, 본 발명에 따르면, 아몰퍼스 실리콘 TFT와 기본적으로 동일한 제조 공정에 의해 산화물 반도체 TFT를 형성하는 것이 가능하므로, 산화물 반도체 TFT 및 산화물 반도체 TFT를 구비한 반도체 장치, 표시 장치 등을 저비용으로 제조할 수 있다.
도 1은 본 발명의 실시 형태에 의한 액정 표시 장치(1000)의 구성을 모식적으로 도시하는 사시도이다.
도 2는 액정 표시 장치(1000)의 TFT 기판(반도체 장치)(100)의 구성을 모식적으로 도시하는 평면도이다.
도 3은 TFT 기판(100)의 표시 영역(DA)의 구성을 모식적으로 도시하는 평면도이다.
도 4는 본 발명의 실시 형태1에 의한 TFT 기판(100)의 화소(50)의 구성을 모식적으로 도시하는 평면도이다.
도 5는 실시 형태1에 의한 TFT 기판(100)의 TFT(10)의 구성을 모식적으로 도시하는 평면도이다.
도 6의 (a) 내지 (g)는 반도체 장치(100)의 제조 공정을 모식적으로 도시하는 단면도이다.
도 7은 본 발명의 실시 형태2에 의한 TFT(10)의 구성을 모식적으로 도시하는 평면도이다.
도 8은 본 발명의 실시 형태3에 의한 TFT 기판(100)의 화소(50)의 구성을 모식적으로 도시하는 평면도이다.
도 9는 본 발명의 실시 형태4에 의한 TFT 기판(100)의 화소(50)의 구성을 모식적으로 도시하는 평면도이다.
도 10의 (a)는 본 발명의 실시 형태5에 의한 TFT 기판(100)의 주변 회로(90)의 구성을 도시한 회로도이며, (b)는 주변 회로(90)의 구성을 모식적으로 도시한 평면도이다.
도 11은 본 발명에 의한 유기 EL 표시 장치(1002)의 구성을 모식적으로 도시하는 단면도이다.
도 12의 (a)는 종래의 TFT 기판의 개략을 도시하는 모식적인 평면도이며, (b)는 (a)의 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도이다.
도 13은 도 12에 도시하는 종래의 TFT 기판에 있어서의 TFT 및 단자부의 단면도이다.
도 14는 종래의 산화물 반도체 TFT(3010)의 구성을 모식적으로 도시한 평면도이다.
도 15는 TFT(3010)의 구성을 모식적으로 도시한 평면도이다.
도 16의 (a)는 도 15에 있어서의 TFT(3010)의 A-A' 단면의 구성을, (b)는 B-B' 단면의 구성을, (c)는 C-C' 단면의 구성을 각각 도시한 도면이다.
도 17은 TFT(3010)의 문제점을 도시한 도면이며, (a)는 소스 전극의 하층에 상이한 두께의 티타늄층 및 질화티타늄층을 배치한 경우의 TFT(3010)의 확대 사진이며, (b)는 동일한 배치에 의한 불량 발생률을 나타낸 그래프, (c)는 TFT(3010)의 단면 사진이다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 의한 반도체 장치, 표시 장치, 및 반도체 장치 및 표시 장치의 제조 방법을 설명한다. 단, 본 발명의 범위는 이하의 실시 형태에 한정되지는 않는다. 본 발명의 반도체 장치는 산화물 반도체 TFT가 형성된 TFT 기판이며, 각종 표시 장치나 전자 기기 등의 TFT 기판을 폭넓게 포함하는 것으로 한다. 단, 본 실시 형태의 설명에 있어서는, 반도체 장치를, 산화물 반도체 TFT를 스위칭 소자로서 구비한 표시 장치의 TFT 기판으로서 설명한다.
(실시 형태1)
도 1은 본 발명의 실시 형태에 의한 액정 표시 장치(1000)의 구성을 모식적으로 도시하는 사시도이다.
도 1에 도시한 바와 같이, 액정 표시 장치(1000)는, 액정층을 사이에 두고 서로 대향하는 TFT 기판(반도체 장치)(100) 및 대향 기판(200)과, TFT 기판(100) 및 대향 기판(200) 각각의 외측에 배치된 편광판(210 및 220)과, 표시용 광을 TFT 기판(100)을 향하여 출사하는 백라이트 유닛(230)을 구비하고 있다. TFT 기판(100)에는 복수의 주사선(게이트 버스 라인)을 구동하는 주사선 구동 회로(240) 및 복수의 신호선(데이터 버스 라인)을 구동하는 신호선 구동 회로(250)가 배치되어 있다. 주사선 구동 회로(240) 및 신호선 구동 회로(250)는 TFT 기판(100)의 내부 또는 외부에 배치된 제어 회로(260)에 접속되어 있다. 제어 회로(260)에 의한 제어에 따라서 주사선 구동 회로(240)로부터 TFT의 온-오프를 전환하는 주사 신호가 복수의 주사선에 공급되고, 신호선 구동 회로(250)로부터 표시 신호(화소 전극에의 인가 전압)가 복수의 신호선에 공급된다.
대향 기판(200)은 컬러 필터 및 공통 전극을 구비하고 있다. 컬러 필터는, 3원색 표시의 경우, 각각이 화소에 대응하여 배치된 R(적색) 필터, G(녹색) 필터 및 B(청색) 필터를 포함한다. 공통 전극은 액정층을 사이에 두고 복수의 화소 전극에 대향하도록 형성되어 있다. 공통 전극과 각 화소 전극의 사이에 부여되는 전위차에 따라서 양쪽 전극 사이의 액정 분자가 화소마다 배향되어 표시가 이루어진다.
도 2는 TFT 기판(100)의 구성을 모식적으로 도시하는 평면도이며, 도 3은 TFT 기판(100)의 표시 영역(DA)의 구성을 모식적으로 도시하는 평면도, 도 4는 TFT 기판(100)의 화소(50)의 구성을 모식적으로 도시한 평면도이다.
도 2에 도시한 바와 같이, TFT 기판(100)은 표시부(DA)와 표시부(DA)의 외측에 위치하는 주변부(FA)를 갖는다. 주변부(FA)에는 주사선 구동 회로(240), 신호선 구동 회로(250), 전압 공급 회로 등의 전기 소자(25)가 COG(Chip on Glass) 방식으로 배치되어 있다. 또한 주변부(FA)에는 TFT, 다이오드 등의 전기 소자가, 표시부(DA)의 TFT와 동일한 제조 공정에서 형성되어 있다. 또한, 주변부(FA)의 외측 단부 부근에는 FPC(Flexible Printed Circuits) 등의 외부 소자를 설치하기 위한 단자부(30)가 배치되어 있다.
표시부(DA)에는, 도 3 및 도 4에 도시한 바와 같이, 복수의 화소(50)가 매트릭스 형상으로 배치되어 있고, 복수의 주사선(160)과 복수의 신호선(152)이 서로 직교하도록 배치되어 있다. 주사선(160)의 일부는 TFT(10)의 게이트 전극을 구성한다. 복수의 주사선(160)과 복수의 신호선(152)의 교점 각각의 부근에는 능동 소자인 박막 트랜지스터(TFT)(10)가 화소(50)마다 형성되어 있다. 각 화소(50)에는 TFT(10)의 드레인 전극(18)에 전기적으로 접속된, 예를 들어 ITO(Indium Tin Oxide)를 포함하는 화소 전극(109)이 배치되어 있다. 또한, 인접하는 2개의 주사선(160)의 사이에는 보조 용량선(Cs 라인이라고도 칭함)(162)이 주사선(160)과 평행하게 연장하고 있다.
각 화소(10) 내에는 보조 용량(Cs)(60)이 형성되어 있고, 보조 용량선(162)의 일부가 보조 용량(60)의 보조 용량 전극(하부 전극)(52)으로 되어 있다. 이 보조 용량 전극(52)과 보조 용량 대향 전극(상부 전극)(58)과 양쪽 전극의 사이에 배치된 산화물 반도체층(55)에 의해 보조 용량(60)이 구성된다. 보조 용량 대향 전극(58)은 TFT(10)의 드레인 전극(18)에 전기적으로 접속되어 있다.
게이트 전극, 주사선(160), 보조 용량선(162) 및 보조 용량 전극(52)은 동일한 재료에 의해 동일한 공정에서 형성된다. 소스 전극(17), 드레인 전극(18), 신호선(152), 보조 용량 대향 전극(58)은 동일한 재료에 의해 동일한 공정에서 형성된다. TFT(10)의 산화물 반도체층(15) 및 보조 용량(60)의 산화물 반도체층(55)은 동일한 재료에 의해 동일한 공정에서 형성된다.
도시하지는 않았지만, 표시 영역(DA)과 주변 영역(FA)의 경계에는 복수의 접속 배선이 형성되어 있다. 각 신호선(152)은 거기에 대응하여 형성된 접속부를 통하여 접속 배선에 전기적으로 접속되어 있다. 접속부에 의해 상층 배선인 신호선(152)이 하층 배선인 접속 배선에 접속된다. 또한, TFT(10)의 드레인 전극(18)은 보조 용량의 상부 전극인 보조 용량 대향 전극(58)에 접속되어 있고, 보조 용량 대향 전극(58)은 층간 절연층에 형성된 콘택트 홀을 통하여 화소 전극(109)에 접속되어 있다.
또한, 주변 영역(FA)측에는 다른 접속부가 배치되어 있다. 주변 영역(FA)의 접속부에 있어서 접속 배선은 주변 영역(FA)의 상층 배선에 접속되고, 상층 배선은 전기 소자(25)에 접속된다. 또한, 하층 배선인 주사선(160)은 접속부에 의해 주변 영역(FA)의 상층 배선에 접속된 후, 전기 소자(25)에 접속된다. 전기 소자(25)와 단자부(30)는 복수의 배선에 의해 접속되어 있다.
도 5는, TFT(10)에 있어서의 게이트 전극(12), 산화물 반도체층(15), 소스 전극(17) 및 드레인 전극(18)의 배치 관계를 모식적으로 도시한 평면도이다.
TFT(10)는, 후에 도 6의 (g)에 도시한 바와 같이, 유리 기판 등의 기판(11) 상에 형성된 게이트 전극(12)과, 게이트 전극(12) 상에 형성된 게이트 절연층(13)(단순히 「절연층(13)」이라고 칭하는 경우도 있음)과, 게이트 절연층(13) 상에 형성된 산화물 반도체층(15)과, 산화물 반도체층(15) 상에 채널부를 사이에 두고 대향하도록 배치된 소스 전극(17) 및 드레인 전극(18)과, 소스 전극(17) 및 드레인 전극(18) 상에 형성된 보호층(패시베이션층)(19)을 구비하고 있다.
소스 전극(17)은, 예를 들어 티타늄(Ti)을 포함하는 하층 소스 전극(17A) 상에 알루미늄(Al)을 포함하는 상층 소스 전극(17B)이 형성된 2층 구조를 갖는다(도 6의 (f) 참조). 드레인 전극(18)도, 마찬가지로 티타늄을 포함하는 하층 드레인 전극(18A) 상에 알루미늄을 포함하는 상층 드레인 전극(18B)이 형성된 2층 구조를 갖는다. 게이트 전극(12)은 티타늄/알루미늄/티타늄의 3층을 포함한다. 게이트 전극(12)을 티타늄층과, 그 위에 형성된 알루미늄층을 포함하는 2층 구성으로 해도 된다.
도 5에 도시한 바와 같이, 산화물 반도체층(15)은 게이트 전극(12)의 일부를 덮도록 그 길이 방향이 게이트 전극(12)이 연장하는 방향에 직교하도록 배치되어 있다. TFT 기판(100)의 기판면에 수직인 방향에서 보면, 소스 전극(17) 및 드레인 전극(18)은 게이트 전극(12)의 테두리와 산화물 반도체층(15)의 테두리가 교차하는 4개의 부위(도면 중 IS의 중심 부근)를 덮고 있다.
또한, 소스 전극(17) 또는 드레인 전극(18)이 게이트 전극(12)의 테두리와 산화물 반도체층(15)의 테두리가 교차하는 4개의 부위 중 적어도 1개를 덮는 TFT(10)의 구성도 있을 수 있다.
이어서, 도 6을 참조하면서 TFT 기판(100)의 제조 방법을 설명한다.
도 6의 (a) 내지 (g)는 TFT 기판(100)의 제조 공정을 도시하는 모식적인 단면도이다. 또한, 여기에서는, TFT(100)에 있어서의 TFT(10)의 부분의 단면을 사용하여 제조 공정을 나타내고 있다.
공정(a):
우선, 기판(11) 상에 스퍼터링법 등에 의해, 예를 들어 Ti층, Al층, Ti층을이 순서대로 적층한다. 이어서, 적층한 3층을 공지된 포토리소그래피법 및 습식 에칭법을 이용하여 패터닝해서(제1 마스크 공정), 도 6의 (a)에 도시하는 게이트 전극(12)을 얻는다. 이 때, 도시하지 않은 주사선(160) 및 보조 용량선(162)도 동시에 형성된다. 그 후, 남은 레지스트의 박리 및 기판의 세정이 행해진다.
공정(b):
이어서, 도 6의 (b)에 도시한 바와 같이, 기판(11) 상에 게이트 전극(12)을 덮도록 게이트 절연층(13)을 형성한다. 게이트 절연층(13)은 실란(SiH4)과 아산화질소(N2O)의 혼합 가스, 또는 테트라에톡시실란(TEOS)을 사용한 CVD법에 의해 두께 250nm 정도로 적층된 산화 실리콘(SiO2)층이다. 게이트 절연층(13)을 질화 실리콘(SiNx)층과, 그 위에 적층한 산화 실리콘(SiO2)층의 2층 구성으로 해도 된다.
공정(c):
이어서, 게이트 절연층(13) 상에 산화물 반도체를 적층한다. 산화물 반도체는 스퍼터링법을 이용하여, 예를 들어 In-Ga-Zn-O계 반도체(IGZO)를 두께 10 내지 100nm 적층하여 형성된다. 그 후, 적층한 산화물 반도체를, 포토리소그래피법 및 옥살산 등을 사용한 습식 에칭법으로 패터닝해서(제2 마스크 공정), 도 6의 (c)에 도시한 바와 같이, TFT(10)의 채널층이 되는 산화물 반도체층(15)을 얻는다. 그 후, 남은 레지스트의 박리 및 기판의 세정이 행해진다. 산화물 반도체에는 IGZO 대신에 다른 종류의 산화물 반도체막을 사용해도 된다.
공정(d):
이어서, 도 6의 (d)에 도시한 바와 같이, 게이트 절연층(13) 상에 산화물 반도체층(15)을 덮도록 스퍼터링법으로 Ti층(8A) 및 Al층(8B)을 이 순서대로 적층한다. Ti층(8A)의 두께는 예를 들어 30nm이며, Al층(8B)의 두께는 예를 들어 200nm이다.
공정(e):
이어서, 포토리소그래피법 및 습식 에칭법으로 Al층(8B)을 패터닝하여, 도 6의 (e)에 도시한 바와 같이, 산화물 반도체층(15) 상의 Al층(8B)의 일부를 제거한다(제3 마스크 공정). 에천트에는 아세트산과 인산과 질산의 혼합액이 사용된다. 여기서, Ti층(8A)이 에치 스토퍼의 역할을 하므로, 에칭에 의해 산화물 반도체층(15)이 제거되는 경우는 없다.
또한, 이 때, 기판면에 수직으로 보면, Al층(8B)의 단부가 게이트 전극(12)의 테두리와 산화물 반도체층(15)의 테두리가 교차하는 4개 부위의 외측에 위치한다. 즉, Al층(8B)이 이들 4개 부위를 덮도록 형성된다. 따라서, 가령 이들 4개 부분의 상방에 형성되는 층의 단차 부근에 있어서, 에칭액이 Al층(8B)의 단부로부터 Ti층(8A)에 침투했다고 해도, 침입 위치가 산화물 반도체층(15)으로부터 멀기 때문에 산화물 반도체층(15)을 침식하는 것이 방지된다.
공정(f):
이어서, 건식 에칭법으로 Ti층(8A)의 노출 부분 및 산화물 반도체층(15)의 노출 부분의 상부를 제거하여, 도 6의 (f)에 도시한 바와 같이, 2층 구성의 소스 전극(17) 및 드레인 전극(18) 및 채널층을 갖는 산화물 반도체층(15)이 완성된다. 에칭 가스에는 사불화 메탄(CF4)과 산소(O2)의 혼합 가스, 염소(Cl2) 등이 사용된다.
이 공정에 있어서, TFT 기판(100)의 기판면에 수직인 방향에서 보면, 소스 전극(17) 및 드레인 전극(18)은 게이트 전극(12)의 테두리와 산화물 반도체층(15)의 테두리가 교차하는 4개 부위 모두를 덮도록 형성된다. 소스 전극(17) 및 드레인 전극(18)을 게이트 전극(12)의 테두리와 산화물 반도체층(15)의 테두리가 교차하는 4개 부위 중 적어도 1개를 덮도록 형성해도 된다. 그로 인해서도 본 발명에 의한 효과의 적어도 일부를 얻을 수 있다.
공정(g):
이어서, 도 6의 (g)에 도시한 바와 같이, 기판(11) 상에 보호층(패시베이션층)(19)을 형성하여 TFT(10)가 완성된다. 보호층(19)은 실란과 아산화질소의 혼합 가스 또는 테트라에톡시실란을 사용한 CVD법으로 두께 250nm 정도로 적층된 산화 실리콘층이다.
그 후, 도시를 생략하지만, 보호층(19) 상에 층간 절연층이 형성되고, 층간 절연층 상에 ITO 등의 투명 전극 부재에 의해 화소 전극(109)이 형성된다. 화소 전극(109)과 드레인 전극(18)은 층간 절연층 및 보호층(19)에 형성된 콘택트 홀을 통하여 전기적으로 접속되어 있다.
본 실시 형태에 따르면, TFT의 게이트 전극(12)의 단부 상방에 있어서의 층의 단차 부분이 소스 전극(17) 및 드레인 전극(18)에 덮이므로, 소스 전극(17) 및 드레인 전극(18)의 에칭에 사용되는 에칭액의 잔사가 단차 부분에 남기 어려워서 단차 부분으로부터 에칭액이 배어들어서 산화물 반도체층(15)을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 산화물 반도체 TFT를 제공할 수 있다.
또한, TFT의 게이트 전극(12)의 단부 상방에 있어서의 층의 단차 부분의 위치 및 산화물 반도체층(15)의 단부 위치가 소스 전극(17) 및 드레인 전극(18)의 단부로부터 멀기 때문에 에칭액이 산화물 반도체층(15)에 침투하기 어려워 산화물 반도체층(15)을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 산화물 반도체 TFT를 제공할 수 있다.
또한, 아몰퍼스 실리콘 TFT와 기본적으로 동일한 제조 공정에 의해 산화물 반도체 TFT를 형성하는 것이 가능하므로, 산화물 반도체 TFT를 저비용으로 제조할 수 있다.
이어서, 본 발명에 의한 다른 실시 형태(실시 형태 2 내지 7)를 설명한다.
(실시 형태2)
도 7은 실시 형태2에 의한 TFT 기판의 TFT(10)의 구성을 모식적으로 도시하는 단면도이다. 이하에 설명하는 이외의 TFT 기판의 구성은 기본적으로 실시 형태1의 TFT 기판(100)과 동일하다. 동일한 기능을 갖는 구성 요소에는 동일한 참조 번호를 붙이고, 그 상세한 설명을 생략한다.
실시 형태2의 TFT(10)는, 게이트 전극(12)과, 게이트 전극(12) 상에 형성된 게이트 절연층(13)(도 7에 있어서는 도시를 생략하고 있음)과, 게이트 절연층(13) 상에 배치된 산화물 반도체층(15)과, 산화물 반도체층(15) 상에 형성된 소스 전극(17) 및 드레인 전극(18)을 구비하고 있다. TFT 기판(100)의 기판면에 수직인 방향에서 보면, 산화물 반도체층(15)은 게이트 전극(12)의 테두리에 교차하지 않고 게이트 전극(12)의 테두리의 내측에 형성되어 있다. 즉, 산화물 반도체층(15)은 게이트 전극(12)으로부터 비어져나오지 않고, 모두가 게이트 전극(12) 상에 형성되어 있다.
실시 형태2의 TFT 기판을 제조할 경우, 실시 형태1에서 설명한 공정(c)에 있어서, 산화물 반도체층(15)은 TFT 기판의 기판면에 수직인 방향에서 보면, 게이트 전극(12)의 테두리에 교차하지 않고 게이트 전극(12)의 테두리의 내측에 형성된다.
본 실시 형태의 TFT 기판에 의하면, 기판면에 수직으로 보면, 산화물 반도체층(15)이 게이트 전극(12)으로부터 비어져나오지 않고 형성되므로, 게이트 전극(12)의 테두리의 상부의 게이트 절연층(13)의 단차 상에 산화물 반도체층(15)이 형성되는 경우가 없다. 따라서, 소스 전극(17) 및 드레인 전극(18)의 형성 시에 있어서, 습식 에칭의 에칭액이 배어들어서 산화물 반도체층(15)을 침식하는 경우가 없다.
본 실시 형태에 따르면, 산화물 반도체층(15)은 게이트 절연층(13)의 평탄부 상에 형성되고, 게이트 절연층(13)의 테두리의 상부의 단차 부분 상에 형성되는 경우가 없다. 따라서, 소스 전극(17) 및 드레인 전극(18)의 형성 시에 있어서, 습식 에칭 시에 있어서의 에칭액의 배어들기가 방지되어 산화물 반도체층(15)이 침식, 제거되는 경우가 없다. 따라서, 실시 형태1의 TFT와 마찬가지로, 원하는 특성을 갖는 TFT(10)를 구비한 신뢰성이 높은 TFT 기판을 제공하는 것이 가능해진다.
또한, TFT(10)의 게이트 전극(12)의 단부 상방에 있어서의 층의 단차 부분의 위치 및 산화물 반도체층(15)의 단부 위치가 소스 전극(17) 및 드레인 전극(18)의 단부로부터 멀기 때문에 에칭액이 산화물 반도체층(15)에 침투하기 어려워 산화물 반도체층(15)을 침식하는 것이 방지된다. 따라서, 성능에 변동가 적은 고품질의 산화물 반도체 TFT를 제공할 수 있다.
또한, 아몰퍼스 실리콘 TFT와 기본적으로 동일한 제조 공정에 의해 산화물 반도체 TFT를 형성하는 것이 가능하므로, 산화물 반도체 TFT를 저비용으로 제조할 수 있다.
(실시 형태3)
도 8은 실시 형태3에 의한 TFT 기판의 화소(50)의 구성을 모식적으로 도시하는 단면도이다. 이하에 설명하는 이외의 TFT 기판의 구성은 기본적으로 실시 형태1의 TFT 기판(100)과 동일하다. 동일한 기능을 갖는 구성 요소에는 동일한 참조 번호를 붙이고, 그 상세한 설명을 생략한다.
실시 형태3의 TFT 기판은 실시 형태1에서 설명한 구성의 TFT(10)를 구비하고 있다. 실시 형태3의 TFT 기판에 실시 형태2의 구성의 TFT(10)를 적용해도 된다.
실시 형태3의 TFT 기판의 보조 용량(60)은, 보조 용량 전극(52)과, 보조 용량 전극(52) 상에 형성된 산화물 반도체층(55)과, 산화물 반도체층(55) 상에 형성된 보조 용량 대향 전극(58)을 구비하고 있다. TFT 기판의 기판면에 수직인 방향에서 보면, 보조 용량 대향 전극(58)은 보조 용량 전극(52)의 테두리와 산화물 반도체층(55)의 테두리가 교차하는 복수의 부위 모두를 덮고 있다. 보조 용량 대향 전극(58)은 보조 용량 전극(52)의 테두리와 산화물 반도체층(55)의 테두리가 교차하는 복수의 부위 일부를 덮고 있어도 된다.
실시 형태3의 TFT 기판을 제조할 경우, 실시 형태1에서 설명한 공정(a)에 있어서, 기판(11) 상에 TFT(10)의 게이트 전극(12)과 동일한 재료에 의해 게이트 전극(12)과 동시에 보조 용량 전극(52)이 형성된다. 이어서, 공정(b)에 있어서, 게이트 절연층(13)과 동일한 재료에 의해 게이트 절연층(13)과 동시에 보조 용량(60)의 절연층이 형성된다. 그 후, 공정(c)에 있어서, 보조 용량(60)의 산화물 반도체층(55)이 TFT(10)의 산화물 반도체층(15)과 동시에 동일한 재료에 의해 형성된다. 이 때, 기판면에 수직인 방향에서 보면, 산화물 반도체층(55)은 보조 용량 전극(52)으로부터 비어져나오도록 형성된다.
이어서, 공정 (d) 내지 (f)에 있어서, 산화물 반도체층(55) 상에 보조 용량 대향 전극(58)이 TFT(10)의 소스 전극(17) 및 드레인 전극(18)과 동시에 동일한 방법, 동일한 재료에 의해 형성된다. 이 때, 보조 용량 대향 전극(58)은 보조 용량 전극(52)의 테두리와 산화물 반도체층(55)의 테두리가 교차하는 복수의 부위를 덮도록 형성된다.
본 실시 형태에 따르면, 보조 용량 전극(52)의 단부 상방에 있어서의 층의 단차 부분이 보조 용량 대향 전극(58)에 덮이므로, 보조 용량 대향 전극(58)의 에칭에 사용되는 에칭액의 잔사가 단차 부분에 남기 어려워서 단차 부분으로부터 에칭액이 배어들어서 산화물 반도체층(55)을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 보조 용량을 제공할 수 있다.
또한, 보조 용량 전극(52)의 단부 상방에 있어서의 층의 단차 부분의 위치 및 산화물 반도체층(55)의 단부 위치가 보조 용량 대향 전극(58)의 단부로부터 멀기 때문에, 에칭액이 산화물 반도체층(55)에 침투하기 어려워서 산화물 반도체층(55)을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 산화물 반도체 TFT를 제공할 수 있다.
(실시 형태4)
도 9는 실시 형태4에 의한 TFT 기판의 화소(50)의 구성을 모식적으로 도시하는 단면도이다. 이하에 설명하는 이외의 TFT 기판의 구성은 기본적으로 실시 형태1의 TFT 기판(100)과 동일하다. 동일한 기능을 갖는 구성 요소에는 동일한 참조 번호를 붙이고, 그 상세한 설명을 생략한다.
실시 형태4의 TFT 기판은 실시 형태1에서 설명한 구성의 TFT(10)를 구비하고 있다. 실시 형태4의 TFT 기판에 실시 형태2의 구성의 TFT(10)를 적용해도 된다.
실시 형태4의 TFT 기판의 보조 용량(60)은, 보조 용량 전극(52)과, 보조 용량 전극(52) 상에 형성된 산화물 반도체층(55)과, 산화물 반도체층(55) 상에 형성된 보조 용량 대향 전극(58)을 구비하고 있다. TFT 기판의 기판면에 수직인 방향에서 보면, 산화물 반도체층(55)은 보조 용량 전극(52)의 테두리에 교차하지 않고 보조 용량 전극(52)의 테두리의 내측에 형성되어 있다. 즉, 산화물 반도체층(55)은 보조 용량 전극(52)으로부터 비어져나오지 않고, 모두가 보조 용량 전극(52) 상에 형성되어 있다. 보조 용량 대향 전극(58)은 산화물 반도체층(55)의 모두를 덮도록 형성되어 있다.
실시 형태4의 TFT 기판을 제조할 경우, 실시 형태1에서 설명한 공정(a)에 있어서, 기판(11) 상에 TFT(10)의 게이트 전극(12)과 동일한 재료에 의해 게이트 전극(12)과 동시에 보조 용량 전극(52)이 형성된다. 이어서, 공정(b)에 있어서, 게이트 절연층(13)과 동일한 재료에 의해 게이트 절연층(13)과 동시에 보조 용량(60)의 절연층이 형성된다. 그 후, 공정(c)에 있어서, 보조 용량(60)의 산화물 반도체층(55)이 TFT(10)의 산화물 반도체층(15)과 동시에 동일한 재료에 의해 형성된다. 이 때, 기판면에 수직인 방향에서 보면, 산화물 반도체층(55)은 보조 용량 전극(52)의 내측에 형성된다.
이어서, 공정 (d) 내지 (f)에 있어서, 산화물 반도체층(55)을 덮도록 보조 용량 대향 전극(58)이 TFT(10)의 소스 전극(17) 및 드레인 전극(18)과 동시에 동일한 방법, 동일한 재료에 의해 형성된다.
본 실시 형태의 TFT 기판에 의하면, 산화물 반도체층(55)은 보조 용량 전극(52) 상의 절연층의 평탄부에 형성되고, 보조 용량 전극(52)의 테두리의 상부의 절연층의 단차 상에 형성되는 경우가 없다. 따라서, 보조 용량 대향 전극(58)의 형성 시에 있어서, 습식 에칭시에 있어서의 에칭액의 배어들기가 방지되어 산화물 반도체층(55)이 침식, 제거되는 경우가 없다. 따라서, 원하는 용량을 확실하게 확보할 수 있는 보조 용량(60)을 구비한 신뢰성이 높은 TFT 기판을 제공하는 것이 가능해진다.
또한, 보조 용량 전극(52)의 단부 상방에 있어서의 층의 단차 부분의 위치 및 산화물 반도체층(55)의 단부 위치가 보조 용량 대향 전극(58)의 단부로부터 멀기 때문에, 에칭액이 산화물 반도체층(55)에 침투하기 어려워서 산화물 반도체층(55)을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 산화물 반도체 TFT를 제공할 수 있다.
(실시 형태5)
도 10은 실시 형태5에 의한 TFT 기판의 주변 회로(90)을 도시한 도면이며, (a)는 주변 회로(90)의 회로도, (b)는 주변 회로의 구성을 모식적으로 도시한 평면도이다.
주변 회로(90)는 도 2에 도시한 주변 영역(FA)에 형성된 TFT, 다이오드 등을 구비한 소자이다. 본 실시 형태에서는 주변 회로(90)를 다이오드를 구비한 보호 회로로서 설명한다. 이하에 설명하는 이외의 TFT 기판의 구성은 기본적으로 실시 형태1의 TFT 기판(100)과 동일하므로, 이하, 상이한 부분을 중심으로 설명한다.
실시 형태5의 TFT 기판은 도 2 및 도 3을 참조하여 설명한 TFT 기판(100) 외에 주변 회로(90)(이하, 보호 회로(90)라고도 칭함)를 구비하고 있다. 보호 회로(90)는 신호선(152)과 주사선(160)(또는 이들 배선의 연장선)이 교차하는 영역 부근에 형성된 2개의 다이오드(70A 및 70B)를 갖는다. 다이오드(70A 및 70B) 대신에 트랜지스터를 구비한 전기 소자도 주변 회로(90)에 포함되는 것으로 한다.
다이오드(70A 및 70B)는, 각각 게이트 전극(12)과, 게이트 전극(12) 상에 형성된 게이트 절연층(13)(도 10에 있어서는 도시를 생략하고 있음)과, 게이트 절연층(13) 상에 배치된 산화물 반도체층(15)과, 산화물 반도체층(15) 상에 형성된 소스 전극(17) 및 드레인 전극(18)을 구비하고 있다.
다이오드(70A)의 게이트 전극(게이트 단자)(12)과 드레인 전극(드레인 단자)(18)은 주사선(160)에 접속되고, 소스 전극(소스 단자)(17)은 신호선(152)에 접속되어 있다. 다이오드(70B)의 게이트 전극(게이트 단자)(12)과 드레인 전극(드레인 단자)(18)은 신호선(152)에 접속되고, 소스 전극(소스 단자)(17)은 주사선(160)에 접속되어 있다. 이와 같이, 다이오드(70A 및 70B)는 주사선(160)과 신호선(152) 사이에서 정류 방향이 서로 역방향이 되도록 형성되어 있다. 또한, 다이오드(70A)의 드레인 전극(18) 및 다이오드(70B)의 소스 전극(17)과 주사선(160)은 절연층에 형성된 콘택트 홀(CH)을 통하여 접속되어 있고, 다이오드(70B)의 게이트 전극(12)과 신호선(152)은 절연층에 형성된 다른 콘택트 홀(CH)을 통하여 접속되어 있다.
보호 회로(90)에 있어서는, 신호선(152)의 전위에 대하여 주사선(160)이 정전기 등에 의해 플러스 또는 마이너스에 대전한 경우, 그 전하를 상쇄하는 방향으로 전류가 흐른다. 예를 들어, 주사선(160)이 플러스에 대전한 경우에는 그 양전하를 신호선(152)으로 릴리프하도록 전류가 흐른다. 이에 의해, 대전한 주사선(160)에 접속되어 있는 TFT(10)의 정전 파괴 또는 임계값 전압의 시프트를 방지할 수 있다. 또한, 주사선(160)과 절연층을 통하여 교차하는 다른 배선과의 사이에 있어서의 절연 파괴도 방지할 수 있다.
실시 형태1의 TFT(10)와 마찬가지로, TFT 기판(100)의 기판면에 수직인 방향에서 보면, 다이오드(70A 및 70B) 각각의 소스 전극(17) 및 드레인 전극(18)은 게이트 전극(12)의 테두리와 산화물 반도체층(15)의 테두리가 교차하는 복수의 부위를 덮고 있다.
실시 형태5의 TFT 기판을 제조할 경우, 실시 형태1에서 설명한 공정(a)에 있어서, 기판(11) 상에 TFT(10)의 게이트 전극(12)과 동일한 재료에 의해 다이오드(70A 및 70B)의 게이트 전극(12)이 형성된다. 이어서, 공정(b)에 있어서, 게이트 절연층(13)과 동일한 재료에 의해 다이오드(70A 및 70B)의 절연층이 형성된다. 그 후, 공정(c)에 있어서, 다이오드(70A 및 70B)의 산화물 반도체층(15)이 TFT(10)의 산화물 반도체층(15)과 동시에 동일한 재료에 의해 형성된다.
이어서, 공정(d) 내지 (f)에 있어서, 산화물 반도체층(15) 상에 소스 전극(17) 및 드레인 전극(18)이 TFT(10)의 소스 전극(17) 및 드레인 전극(18)과 동시에 동일한 방법, 동일한 재료에 의해 형성된다. 이 때, 소스 전극(17) 및 드레인 전극(18)은 게이트 전극(12)의 테두리와 산화물 반도체층(15)의 테두리가 교차하는 복수의 부위를 덮도록 형성된다.
본 실시 형태에 따르면, 주변 회로(90)의 게이트 전극(12)의 단부 상방에 있어서의 층의 단차 부분이 소스 전극(17) 및 드레인 전극(18)에 덮이므로, 소스 전극(17) 및 드레인 전극(18)의 에칭에 사용되는 에칭액의 잔사가 단차 부분에 남기 어려워서 단차 부분으로부터 에칭액이 배어들어 산화물 반도체층(15)을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 주변 회로(90)를 제공할 수 있다.
또한, 주변 회로(90)의 게이트 전극(12)의 단부 상방에 있어서의 층의 단차 부분의 위치 및 산화물 반도체층(15)의 단부 위치가 소스 전극(17) 및 드레인 전극(18)의 단부로부터 멀기 때문에, 에칭액이 산화물 반도체층(15)에 침투하기 어려워서 산화물 반도체층(15)을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 주변 회로(90)를 제공할 수 있다.
또한, 아몰퍼스 실리콘 TFT와 기본적으로 동일한 제조 공정에 의해 주변 회로(90)의 전기 소자를 형성하는 것이 가능하므로, TFT 기판을 저비용으로 제조할 수 있다.
(실시 형태6)
실시 형태6의 TFT 기판은, 실시 형태5와 동일하게 주변 영역에 형성된 주변 회로(90)를 구비하고 있다. 본 실시 형태의 TFT 기판은 실시 형태5의 TFT 기판과는 다이오드(70A 및 70B)의 구성이 상이할 뿐이며, 다른 부분의 구성은 실시 형태5와 동일하다. 이하, 간략화를 위해서 도시를 생략하고, 실시 형태5와 상이한 부분을 중심으로 설명한다.
도 7에 도시한 실시 형태2의 TFT(10)와 마찬가지로, TFT 기판의 기판면에 수직인 방향에서 보면, 다이오드(70A 및 70B) 각각의 산화물 반도체층(15)은 게이트 전극(12) 상에 게이트 전극(12)의 테두리와 교차하지 않고 게이트 전극(12)의 테두리의 내측에 형성되어 있다.
실시 형태6의 TFT 기판을 제조할 경우, 실시 형태1에서 설명한 공정(c)에 있어서, 다이오드(70A 및 70B)의 산화물 반도체층(15)이 TFT(10)의 산화물 반도체층(15)과 동시에 동일한 재료에 의해 형성된다. 이 때, TFT 기판의 기판면에 수직인 방향에서 보면, 산화물 반도체층(15)은 게이트 전극(12)의 테두리의 내측에 형성되어 있다.
본 실시 형태의 TFT 기판에 의하면, 주변 회로(90)의 산화물 반도체층(15)은 절연층의 평탄면 상에 형성되고, 게이트 전극(12)의 테두리의 상부의 절연층의 단차 상에 형성되는 경우가 없다. 따라서, 소스 전극(17) 및 드레인 전극(18)의 형성 시에 있어서, 습식 에칭의 에칭액이 배어들어서 산화물 반도체층(15)을 침식하는 경우가 없다. 따라서, 원하는 특성을 확실하게 확보할 수 있는 주변 회로(90)를 구비한 신뢰성이 높은 TFT 기판을 제공하는 것이 가능해진다.
또한, 주변 회로(90)의 게이트 전극(12)의 단부 상방에 있어서의 층의 단차 부분의 위치 및 산화물 반도체층(15)의 단부 위치가 소스 전극(17) 및 드레인 전극(18)의 단부로부터 멀기 때문에, 에칭액이 산화물 반도체층(15)에 침투하기 어려워서 산화물 반도체층(15)을 침식하는 것이 방지된다. 따라서, 성능에 변동이 적은 고품질의 주변 회로(90)를 제공할 수 있다.
또한, 아몰퍼스 실리콘 TFT와 기본적으로 동일한 제조 공정에 의해 주변 회로(90)의 전기 소자를 형성하는 것이 가능하므로, TFT 기판을 저비용으로 제조할 수 있다.
(실시 형태7)
이어서, 본 발명의 실시 형태7에 의한 유기 EL 표시 장치(1002)를 설명한다.
도 11은 유기 EL 표시 장치(1002)(단순히 「표시 장치(1002)」라고도 칭함)의 구성을 모식적으로 도시하는 단면도이다. 도 11에 도시한 바와 같이, 표시 장치(1002)는, TFT 기판(140)과, TFT 기판(140) 상에 설치된 홀 수송층(144)과, 홀 수송층(144) 상에 설치된 발광층(146)과, 발광층(146) 상에 설치된 대향 전극(148)을 구비하고 있다. 홀 수송층(144)과 발광층(146)은 유기 EL층을 구성한다. 유기 EL층은 절연성 돌기(147)에 의해 구분되어 있고, 구분된 유기 EL층이 1개의 화소의 유기 EL층이 된다.
TFT 기판(140)은 실시 형태 1 내지 6의 반도체 장치(또는 TFT 기판)(100)와 기본적으로 동일한 구성을 가질 수 있다. TFT 기판(140)은 기판(101) 상에 형성된 TFT(10)를 갖고 있다. TFT 기판(140)은 실시 형태 1 내지 6에서 설명한 보조 용량(60), 주변 회로(90), 전기 소자(25), 단자부(30)를 구비하고 있어도 된다. 도 11에 도시하는 TFT 기판(140)의 일례에 있어서는, TFT(10)는 기판(101) 상에 형성된 게이트 전극(102), 게이트 절연층(103), 산화물 반도체층(104), 소스 전극(106) 및 드레인 전극(105)을 구비하고 있다. 또한, TFT 기판(140)은, TFT(10)를 덮어서 적층된 층간 절연층(74) 및 층간 절연층(74) 상에 형성된 화소 전극(109)을 갖고 있다. 화소 전극(109)은 층간 절연층(74)에 형성된 콘택트 홀 내에서 드레인 전극(105)에 접속되어 있다.
TFT 기판(140)의 평면 구성은 도 2 및 도 3에 도시한 것과 기본적으로 동일하고, TFT(10)의 구성은 상술한 실시 형태의 것과 기본적으로 동일하므로, 그 설명을 생략한다. 또한, TFT 기판(140)으로서 보조 용량(60)을 갖지 않는 형태를 사용해도 된다.
화소 전극(109) 및 대향 전극(148)에 의해 유기 EL층에 전압이 인가되면, 홀 수송층(144)을 통하여 화소 전극(109)으로부터 발생한 홀이 발광층(146)에 보내진다. 또한 동시에, 발광층(146)에는 대향 전극(148)으로부터 발생한 전자가 이동하고, 그러한 홀과 전자가 재결합됨으로써 발광층(146) 내에서 발광이 일어난다. 발광층(146)에서의 발광을, 액티브 매트릭스 기판인 TFT 기판(140)을 사용하여 화소마다 제어함으로써 원하는 표시가 이루어진다.
홀 수송층(144), 발광층(146) 및 대향 전극(148)의 재료 및 이들의 층 구조에는 공지된 재료 및 구조를 사용해도 된다. 홀 수송층(144)과 발광층(146)의 사이에 홀 주입 효율을 올리기 위해서 홀 주입층을 설치할 수도 있다. 광의 출사 효율을 올리는 동시에, 유기 EL층에의 높은 전자 주입 효율을 달성하기 위해서, 대향 전극(148)에는 투과율이 높고, 또한 일함수가 작은 재료를 사용하는 것이 바람직하다.
본 실시 형태의 유기 EL 표시 장치(1002)는, 그 TFT 기판에 실시 형태 1 내지 6에서 설명한 TFT(10), 보조 용량(60) 및 주변 회로(90)를 사용하고 있으므로, 실시 형태 1 내지 6에서 설명한 것과 동일한 효과를 얻을 수 있다. 본 실시 형태에 따르면, 고성능 표시를 행할 수 있는 유기 EL 표시 장치(1002)를 제조 효율적으로 제공하는 것이 가능해진다.
본 발명은 박막 트랜지스터를 갖는 반도체 장치 및 박막 트랜지스터를 TFT 기판에 구비한 액정 표시 장치, 유기 EL 표시 장치, 전자 잉크 표시 장치 등의 표시 장치에 적절하게 사용된다.
10 : TFT(박막 트랜지스터)
11 : 기판
12 : 게이트 전극
13 : 게이트 절연층
15 : 산화물 반도체층
17 : 소스 전극
18 : 드레인 전극
19 : 보호층
25 : 전기 소자
30 : 단자부
50 : 화소
52Cs : 전극
55 : 산화물 반도체층
58Cs : 대향 전극
60 : 보조 용량
70A, 70B : 다이오드
74 : 층간 절연층
90 : 주변 회로
100, 140 : TFT 기판(반도체 장치)
102 : 게이트 전극
103 : 절연층(게이트 절연층)
104 : 산화물 반도체층
105 : 드레인 전극
106 : 소스 전극
109 : 화소 전극
152 : 신호선
160 : 주사선
162 : 보조 용량선
210, 220 : 편광판
230 : 백라이트 유닛
240 : 주사선 구동 회로
250 : 신호선 구동 회로
260 : 제어 회로
1000 : 액정 표시 장치
1002 : 유기 EL 표시 장치

Claims (30)

  1. 화소에 대응하여 배치된 박막 트랜지스터 및 보조 용량을 구비한 표시 장치의 TFT 기판으로서,
    상기 보조 용량의 보조 용량 전극과,
    상기 보조 용량 전극 상에 형성된 절연층과,
    상기 절연층 상에 배치된 산화물 반도체층과,
    상기 산화물 반도체층 상에 형성된 상기 보조 용량의 보조 용량 대향 전극을 구비하고,
    상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 보조 용량 대향 전극이 상기 보조 용량 전극의 테두리와 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮고 있는, TFT 기판.
  2. 화소에 대응하여 배치된 박막 트랜지스터 및 보조 용량을 구비한 표시 장치의 TFT 기판으로서,
    상기 보조 용량의 보조 용량 전극과,
    상기 보조 용량 전극 상에 형성된 절연층과,
    상기 절연층 상에 배치된 산화물 반도체층과,
    상기 산화물 반도체층 상에 형성된 상기 보조 용량의 보조 용량 대향 전극을 구비하고,
    상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 산화물 반도체층이 상기 보조 용량 전극의 테두리에 교차하지 않고 상기 보조 용량 전극의 상기 테두리의 내측에 형성되어 있는, TFT 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 박막 트랜지스터의 게이트 전극과,
    상기 게이트 전극 상에 형성된 게이트 절연층과,
    상기 게이트 절연층 상에 배치된 상기 박막 트랜지스터의 산화물 반도체층과,
    상기 박막 트랜지스터의 상기 산화물 반도체층 상에 형성된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고,
    상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 소스 전극 또는 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 박막 트랜지스터의 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 하나를 덮고 있는, TFT 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 박막 트랜지스터의 게이트 전극과,
    상기 게이트 전극 상에 형성된 게이트 절연층과,
    상기 게이트 절연층 상에 배치된 상기 박막 트랜지스터의 산화물 반도체층과,
    상기 박막 트랜지스터의 상기 산화물 반도체층 상에 형성된 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고,
    상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 박막 트랜지스터의 상기 산화물 반도체층이 상기 게이트 전극의 테두리에 교차하지 않고 상기 게이트 전극의 상기 테두리의 내측에 형성되어 있는, TFT 기판.
  5. 제1항 또는 제2항에 있어서,
    상기 보조 용량 대향 전극이 알루미늄을 포함하는 층을 포함하는, TFT 기판.
  6. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 반도체로부터 형성되는, TFT 기판.
  7. 화소에 대응하여 배치된 박막 트랜지스터 및 보조 용량을 구비한 표시 장치의 TFT 기판의 제조 방법으로서,
    (A)기판 상에 상기 보조 용량의 보조 용량 전극을 형성하는 공정과,
    (B)상기 보조 용량 전극 상에 절연층을 형성하는 공정과,
    (C)상기 절연층 상에 산화물 반도체층을 형성하는 공정과,
    (D)상기 산화물 반도체층 상에 상기 보조 용량의 보조 용량 대향 전극을 형성하는 공정을 포함하고,
    상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 보조 용량 대향 전극이 상기 보조 용량 전극의 테두리와 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 1개를 덮도록 형성되는, TFT 기판의 제조 방법.
  8. 화소에 대응하여 배치된 박막 트랜지스터 및 보조 용량을 구비한 표시 장치의 TFT 기판의 제조 방법으로서,
    (A)기판 상에 상기 보조 용량의 보조 용량 전극을 형성하는 공정과,
    (B)상기 보조 용량 전극 상에 절연층을 형성하는 공정과,
    (C)상기 절연층 상에 산화물 반도체층을 형성하는 공정과,
    (D)상기 산화물 반도체층 상에 상기 보조 용량의 보조 용량 대향 전극을 형성하는 공정을 포함하고,
    상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 산화물 반도체층이 상기 보조 용량 전극의 테두리에 교차하지 않고 상기 보조 용량 전극의 상기 테두리의 내측에 형성되는, TFT 기판의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 공정(A)에 있어서 상기 박막 트랜지스터의 게이트 전극이 형성되고,
    상기 공정(C)에 있어서 상기 게이트 전극 상에 상기 박막 트랜지스터의 산화물 반도체층이 형성되고,
    상기 공정(D)에 있어서 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 형성되고,
    상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 소스 전극 또는 상기 드레인 전극이 상기 게이트 전극의 테두리와 상기 박막 트랜지스터의 상기 산화물 반도체층의 테두리가 교차하는 복수의 부위 중 적어도 하나를 덮고 있는, TFT 기판의 제조 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 공정(A)에 있어서 상기 박막 트랜지스터의 게이트 전극이 형성되고,
    상기 공정(C)에 있어서 상기 게이트 전극 상에 상기 박막 트랜지스터의 산화물 반도체층이 형성되고,
    상기 공정(D)에 있어서 상기 박막 트랜지스터의 상기 산화물 반도체층 상에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 형성되고,
    상기 TFT 기판의 기판면에 수직인 방향에서 보면, 상기 박막 트랜지스터의 상기 산화물 반도체층이 상기 게이트 전극의 테두리에 교차하지 않고 상기 게이트 전극의 상기 테두리의 내측에 형성되는, TFT 기판의 제조 방법.
  11. 제7항 또는 제8항에 있어서,
    상기 공정(D)가 상기 소스 전극 및 상기 드레인 전극에 포함되는 알루미늄층을 형성하는 공정과,
    상기 알루미늄층을 습식 에칭에 의해 패터닝하는 공정을 포함하는, TFT 기판의 제조 방법.
  12. 제7항 또는 제8항에 있어서,
    상기 공정(C)에 있어서, 상기 산화물 반도체층은 In-Ga-Zn-O계 반도체로부터 형성되는, TFT 기판의 제조 방법.
  13. 삭제
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