JP2007316110A - 電気光学装置、電子機器、および電気光学装置の製造方法 - Google Patents

Abstract

【課題】２種類の薄膜トランジスタの製造工程を共通化した場合でも、一方の薄膜トラン
ジスタについてはゲート絶縁層の膜厚を厚くする一方、他方の薄膜トランジスタではオン
電流特性を向上可能な電気光学装置、この電気光学装置を備えた電子機器、および電気光
学装置の製造方法を提供すること。
【解決手段】液晶装置の素子基板１０を構成するにあたって、絶縁膜４の厚い下層側絶縁
膜４ａを形成した後、この下層側絶縁膜４ａの除去領域４１、４５を形成し、次に、薄い
上層側絶縁膜４ｂを形成する。その結果、上層側絶縁膜４ｂによって、駆動回路用の薄膜
トランジスタ１ｇのゲート絶縁層４ｇ、および保持容量１ｈの誘電体層４ｃが形成される
。また、下層側絶縁膜４ａと上層側絶縁膜４ｂとによって、画素スイッチング用の薄膜ト
ランジスタ１ｃのゲート絶縁層４ｅが形成される。
【選択図】図３

Description

本発明は、素子基板上に薄膜トランジスタを備えた電気光学装置、電子機器、および電
気光学装置の製造方法に関するものである。

各種の電気光学装置のうち、アクティブマトリクス型の液晶装置では、例えば、図１９
（ａ）、（ｂ）に示す素子基板１０と対向基板（図示せず）との間に液晶が保持されてい
る。素子基板１０において、ゲート線３ａ（走査線）とソース線６ａ（データ線）との交
差に対応する複数の画素領域１ｅの各々には、画素スイッチング用の薄膜トランジスタ１
ｃ、およびこの薄膜トランジスタ１ｃのドレイン領域に電気的に接続された画素電極２ａ
が形成されており、ソース線６ａから薄膜トランジスタ１ｃを介して画素電極２ａに印加
された画像信号により液晶の配向を画素毎に制御する。また、画素領域１ｅには、容量線
３ｂの一部などを下電極３ｃとし、ドレイン電極６ｂの延設部分などを上電極６ｃとする
保持容量１ｈが形成されており、保持容量１ｈでは、薄膜トランジスタ１ｃのゲート絶縁
層４ｅを構成する絶縁膜４を誘電体層４ｃとして利用することが多い（特許文献１参照）
。
特許第２５８４２９０号公報の第３図

一方、図１９（ａ）、（ｂ）に示すようなボトムゲート構造の薄膜トランジスタ１ｃを
用いた電気光学装置でも、図１９（ｂ）の左端部、および図１９（ｃ）に示すように、薄
膜トランジスタ１ｃの製造工程を利用して、ゲート線駆動回路やソース線駆動回路に用い
る薄膜トランジスタ１ｇ、１ｇ′を形成すれば、ゲート線駆動回路やソース線駆動回路を
内蔵する駆動用ＩＣを別途、用いる必要がないという利点がある。すなわち、ゲート線３
ａ、ゲート絶縁層４ｅおよび能動層７ａを形成する際、薄膜トランジスタ１ｇのゲート電
極を構成する信号線３ｇ、ゲート絶縁層４ｇ、能動層７ｇを同時形成すれば、少ない工程
数で素子基板１０に駆動回路を内蔵させることができる。なお、駆動回路などでは、ゲー
ト配線３ｇ′とドレイン配線６ｇとを電気的に接続する必要があり、このような場合、絶
縁膜４やパッシベーション膜８に形成したコンタクトホール８２、８９を介して導電パタ
ーン２ｓをゲート配線３ｇ′から延設された下層側導電層３ｓ、およびドレイン配線６ｇ
から延設された上層側導電層６ｓに電気的に接続すればよい。

しかしながら、駆動回路に用いる薄膜トランジスタ１ｇの能動層７ｇについても、薄膜
トランジスタ１ｃの能動層７ａと同様、アモルファスシリコン膜を用いた場合、ポリシリ
コン膜を用いた場合と比較してオン電流が小さすぎてゲート線駆動回路やソース線駆動回
路での高速動作などを実現することができないという問題点がある。特に、画素スイッチ
ング用の薄膜トランジスタ１ｃにおいて、その寄生容量を低減することを目的にゲート絶
縁層４ｅに用いた絶縁膜４の膜厚を厚くした場合には、薄膜トランジスタ１ｇのゲート絶
縁層４ｅの膜厚も厚くなってしまうため、駆動回路に用いるには薄膜トランジスタ１ｇの
オン電流が小さすぎるという問題が顕著である。

以上の問題点に鑑みて、本発明の課題は、２種類の薄膜トランジスタの製造工程を共通
化した場合でも、一方の薄膜トランジスタについてはゲート絶縁層の膜厚を厚くする一方
、他方の薄膜トランジスタではオン電流特性を向上可能な電気光学装置、この電気光学装
置を備えた電子機器、および電気光学装置の製造方法を提供することにある。

次に、本発明の課題は、薄膜トランジスタのオン電流特性の向上を図った場合でも、薄
膜トランジスタに電気特性のばらつきや信頼性低下を発生させることのない電気光学装置
、この電気光学装置を備えた電子機器、および電気光学装置の製造方法を提供することに
ある。

次に、本発明の課題は、薄膜トランジスタのオン電流特性の向上と、保持容量の単位面
積当たりの容量値を向上とを同時に実現可能な電気光学装置、この電気光学装置を備えた
電子機器、および電気光学装置の製造方法を提供することにある。

次に、本発明の課題は、薄膜トランジスタのオン電流特性の向上と、ゲート絶縁層の下
層側に形成された下層側導電層への電気的な接続の効率化とを同時に実現可能な電気光学
装置、この電気光学装置を備えた電子機器、および電気光学装置の製造方法を提供するこ
とにある。

上記課題を解決するために、本発明では、素子基板上の画素領域内に、導電膜、絶縁膜
および半導体膜により第１のゲート電極、第１のゲート絶縁層および第１の能動層が各々
構成された第１の薄膜トランジスタを有する電気光学装置において、前記素子基板上の画
素領域外には、前記導電膜によって構成された第１のゲート電極、前記絶縁膜において厚
さ方向の一部が除去されてなる第２のゲート絶縁層、および前記半導体膜によって構成さ
れた第２の能動層を備えた第２の薄膜トランジスタを有していることを特徴とする。

本発明では、素子基板上の画素領域内に第１のゲート電極、第１のゲート絶縁層および
第１の能動層を備えた第１の薄膜トランジスタと、前記素子基板上の画素領域外に第２の
ゲート電極、第２のゲート絶縁層および第２の能動層を備えた第２の薄膜トランジスタと
を有する電気光学装置の製造方法において、前記第１のゲート電極および前記第２のゲー
ト電極を同時形成するゲート電極形成工程と、前記第１のゲート絶縁層および前記第２の
ゲート絶縁層を形成するための絶縁膜を形成するゲート絶縁層形成工程と、前記第１の能
動層および前記第２の能動層を形成するための半導体膜形成工程とを有し、さらに、前記
第２のゲート電極に対して上層側で重なる絶縁膜をエッチングして前記第２のゲート絶縁
層の膜厚を前記第１のゲート絶縁層に比して薄くする薄膜化工程を有していることを特徴
とする。

本発明の電気光学装置に用いた素子基板において、第１の薄膜トランジスタと第２の薄
膜トランジスタとは、ゲート電極および能動層が同時形成され、かつ、ゲート絶縁層は一
部の絶縁膜が共通であるので、これらの薄膜トランジスタについて製造工程を共通化でき
る。また、第２の薄膜トランジスタのゲート絶縁層（第２のゲート絶縁層）は、第１の薄
膜トランジスタのゲート絶縁層（第１のゲート絶縁層）よりも膜厚が薄いため、第１の薄
膜トランジスタについてはゲート絶縁層の膜厚を厚くできるとともに、第２の薄膜トラン
ジスタについてはオン電流特性を向上することができる。

本発明は、前記半導体膜がアモルファスシリコン膜からなるとともに、下層側から順に
前記導電膜、前記絶縁膜および前記半導体膜が形成されている場合に適用すると特に効果
的である。能動層を構成する半導体膜がアモルファスシリコン膜からなる場合にはオン電
流が小さいので、駆動回路などに用いることができなかったが、本発明では、第２の薄膜
トランジスタのゲート絶縁層が薄いので、大きなオン電流を得ることができる。従って、
半導体膜がアモルファスシリコン膜からなる薄膜トランジスタによっても素子基板上に駆
動回路などを形成することができる。

本発明において、前記絶縁膜は複数層形成され、前記第１の薄膜トランジスタでは、前
記複数層の絶縁膜によって前記第１のゲート絶縁層が構成され、前記第２の薄膜トランジ
スタでは、前記複数層の絶縁膜のうち、下層側絶縁膜が前記第２のゲート電極と重なる領
域で除去され、上層側絶縁膜によって前記第２のゲート絶縁層が構成されていることが好
ましい。

このような構成の電気光学装置の製造方法では、前記ゲート絶縁層形成工程において前
記絶縁膜の成膜工程を複数回、行うとともに、当該複数回の成膜工程の間で前記薄膜化工
程を行い、当該薄膜化工程では、前記第２のゲート電極の上層側に形成されている絶縁膜
をエッチングにより除去することが好ましい。

絶縁膜において薄くした部分を第２のゲート絶縁層として用いるにあたって、絶縁膜を
構成する下層側絶縁膜および上層側絶縁膜のうち、下層側絶縁膜を除去し、上層側絶縁膜
を第２のゲート絶縁層として用いると、上層側絶縁膜と半導体膜（能動層）とを連続して
成膜できるので、ゲート絶縁層と能動層との界面がレジストで汚染されることを防止でき
、薄膜トランジスタの信頼性を向上することができる。また、下層側絶縁膜を残さずエッ
チングすれば、絶縁膜を深さ方向の途中位置までエッチングするという構成を採用する必
要がないので、エッチング深さのばらつきに起因する第２のゲート絶縁層の膜厚ばらつき
を防止することができる。さらに、上層側絶縁膜であれば、下層側絶縁膜を部分的にドラ
イエッチングする際の静電気やプラズマに晒されることがないので、上層側絶縁膜には静
電気やプラズマに起因する表面損傷や欠陥が発生しない。また、下層側絶縁膜のエッチン
グにウエットエッチングを採用した場合には、上層側絶縁膜が下層側絶縁膜に対するエッ
チング液に接触することがないので、上層側絶縁膜にはピンホールが発生しない。それ故
、第２の薄膜トランジスタに電気特性のばらつきや信頼性低下が発生することを防止する
ことができる。

本発明に係る電気光学装置の製造方法では、前記ゲート絶縁層形成工程において、前記
複数回の成膜工程のうち、少なくとも最終の成膜工程については真空雰囲気中で行った後
、前記半導体膜形成工程を開始するまで前記素子基板を真空雰囲気中に保持し続けること
が好ましい。

本発明において、前記上層側絶縁膜は、前記下層側絶縁膜より薄く形成されていること
が好ましい。このように構成すると、第１のゲート絶縁層を十分厚くして第１の薄膜トラ
ンジスタについては高いゲート耐圧の確保や、寄生容量の低減を図った場合でも、第２の
ゲート絶縁層を十分薄くして第２の薄膜トランジスタのオン電流特性を向上することがで
きる。

本発明において、前記第２の薄膜トランジスタでは、前記下層側絶縁膜が、前記第２の
ゲート電極と前記第２の能動層との重なり領域の外周縁より所定の距離だけ隔てた内側領
域で除去されていることが好ましい。このように構成すると、第２のゲート電極と第２の
能動層との重なり領域の外周縁に厚い絶縁膜を介在させることができるので、第２のゲー
ト絶縁層を薄くした場合でも、第２の薄膜トランジスタについては十分なゲート耐圧を確
保することができる。

本発明において、前記第１の薄膜トランジスタは、前記素子基板上の複数の画素領域の
各々に形成され、前記第２の薄膜トランジスタは、前記素子基板上の画素領域以外に形成
された回路の一部として構成されている。例えば、前記第２の薄膜トランジスタは、前記
第１の薄膜トランジスタにゲート線を介して走査信号を出力するゲート線駆動回路、およ
び前記第１の薄膜トランジスタにソース線を介してデータ信号を出力するデータ線駆動回
路のうちの少なくとも１つの回路の一部として構成されている構成を採用することができ
る。

本発明において、前記複数の画素領域の各々には、前記導電膜によって構成された下電
極、および前記絶縁膜において厚さ方向の一部が除去されてなる誘電体層を備えた保持容
量が形成されていることが好ましい。このような構成の電気光学装置の製造方法では、前
記ゲート電極形成工程において画素領域の各々に保持容量の下電極を形成し、前記薄膜化
工程では、前記下電極に対して上層側で重なる絶縁膜をエッチングして前記保持容量の誘
電体層の膜厚を前記第１のゲート絶縁層に比して薄くする。

このように構成すると、第２の薄膜トランジスタの製造工程を利用して保持容量の単位
面積当たりの容量を増大させることができ、電荷の保持特性が向上することができる。ま
た、保持容量の単位面積当たりの容量値を高めれば、保持容量の占有面積を縮小できるの
で、画素開口率を高めることができる。

本発明において、前記第２のゲート絶縁層と前記誘電体層とは、同一の膜厚を備えてい
ることが好ましい。このように構成すると、第２のゲート絶縁層および誘電体層を一括し
て薄くすることができる。また、絶縁膜をエッチングにより薄くした部分を誘電体層とし
ても用いるにあたって、下層側絶縁膜を除去し、上層側絶縁膜を誘電体層として用いた場
合には、エッチング深さのばらつきに起因する誘電体層の膜厚ばらつきを防止することが
できる。さらに、上層側絶縁膜であれば、下層側絶縁膜をドライエッチングする際、ある
いはウエットエッチングする際、静電気、プラズマ、エッチング液に晒されることがない
ので、上層側絶縁膜には表面損傷、欠陥、ピンホールが発生しない。それ故、保持容量に
おいて高い耐電圧を得ることができる。

本発明において、前記素子基板上には、前記導電膜によって下層側導電層が構成されて
いるとともに、当該下層側導電層の上方では、該下層側導電層に到る下層側導電層接続用
コンタクトホールを介して前記下層側導電層に対する電気的な接続が行われており、前記
下層側導電層接続用コンタクトホールの形成領域では、前記絶縁膜が厚さ方向の一部で除
去されていることが好ましい。このような構成の電気光学装置の製造方法では、前記ゲー
ト電極形成工程において、下層側導電層を形成し、前記薄膜化工程では、前記下層側導電
層を対して上層側で重なる絶縁膜をエッチングしておき、前記半導体膜形成工程を行った
後、前記下層側導電層に到達する下層側導電層接続用コンタクトホールを形成するコンタ
クトホール形成工程を行う。このように構成すると、下層側導電層接続用コンタクトホー
ルを形成する際、下層側導電層を覆う絶縁膜が薄いので、下層側導電層接続用コンタクト
ホールを形成するためのエッチング時間が短く済む。

本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用
いることができる。

以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各
図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に
縮尺を相違させてある。また、以下の説明では、図１９に示した例との対応が明確になる
ように、共通する機能を有する部分には同一の符号を付して説明する。

［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構
成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ
）、（ｂ）において、本形態の液晶装置１は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎ
ｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ Ｎｅｍａｔ
ｉｃ）モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置１では
、シール材２２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に電気光
学物質としての液晶１ｆが保持されている。

本形態においては、後述するように、素子基板１０に形成されている薄膜トランジスタ
の能動層がアモルファスシリコン膜から構成されているが、図１（ａ）、（ｂ）に示すよ
うに、素子基板１０において、シール材２２の外側に位置する端部領域には、素子基板１
０上に形成された薄膜トランジスタを備えたデータ線駆動回路６０および走査線駆動回路
３０が形成されている。なお、基板辺に沿ってはフレキシブル配線基板が接続される端子
１２が形成されている。

シール材２２は、素子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための
光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするた
めのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。シール
材２２には、その途切れ部分によって液晶注入口２５が形成され、液晶１ｆを注入した後
、封止材２６により封止されている。

詳しくは後述するが、素子基板１０には薄膜トランジスタ１ｃや画素電極２ａがマトリ
クス状に形成され、その表面に配向膜１９が形成されている。対向基板２０には、シール
材２２の内側領域に遮光性材料からなる額縁２４（図１（ｂ）では図示を省略）が形成さ
れ、その内側が画像表示領域１ａになっている。対向基板２０には、図示を省略するが、
各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストラ
イプなどと称せられる遮光膜が形成され、その上層側には、対向電極２８および配向膜２
９が形成されている。図１（ｂ）では図示を省略するが、対向基板２０において、素子基
板１０の各画素に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成
され、それにより、液晶装置１をモバイルコンピュータ、携帯電話機、液晶テレビなどと
いった電子機器のカラー表示装置として用いることができる。

なお、図１（ａ）に模式的に示すように、素子基板１０と対向基板２０との間では、シ
ール材２２に配合された基板間導通用の導電材２３により、素子基板１０に形成された定
電位配線（図示せず）と対向基板２０の対向電極２８とが電気的に接続されている。

（素子基板１０の構成）
図２（ａ）、（ｂ）、（ｃ）は、図１に示す液晶装置の素子基板の電気的な構成を示す
説明図、駆動回路の一部を模式的に示すブロック図、および駆動回路に用いた薄膜トラン
ジスタの等価回路図である。

図２（ａ）に示すように、素子基板１０には、画像表示領域１ａに相当する領域に複数
のソース線６ａ（データ線）およびゲート線３ａ（走査線）が互いに交差する方向に形成
され、これらの配線の交差部分に対応する位置に画素１ｂが構成されている。ゲート線３
ａは走査線駆動回路３０から延びており、ソース線６ａはデータ線駆動回路６０から延び
ている。また、素子基板１０には、液晶１ｆの駆動を制御するための画素スイッチング用
の薄膜トランジスタ１ｃが各画素１ｂに形成され、薄膜トランジスタ１ｃのソースにはソ
ース線６ａが電気的に接続され、薄膜トランジスタ１ｃのゲートにはゲート線３ａが電気
的に接続されている。さらに、素子基板１０には、ゲート線３ａと並行して容量線３ｂが
形成されている。本形態では、薄膜トランジスタ１ｃに対して、対向基板２０との間に構
成された液晶容量１ｐが直列に接続されているとともに、液晶容量１ｐに対して並列に保
持容量１ｈが接続されている。ここで、容量線３ｂは、走査線駆動回路３０に接続されて
いるが、定電位に保持されている。なお、保持容量１ｈは、前段のゲート線３ａとの間に
構成される場合があり、この場合、容量線３ｂは省略できる。

このように構成した液晶装置１では、薄膜トランジスタ１ｃを一定期間だけそのオン状
態とすることにより、ソース線６ａから供給される画像信号を各画素１ｂの液晶容量１ｐ
に所定のタイミングで書き込む。液晶容量１ｐに書き込まれた所定レベルの画像信号は、
液晶容量１ｐで一定期間保持されるとともに、保持容量１ｈは、液晶容量１ｐに保持され
た画像信号がリークするのを防止している。

（各画素の構成）
図３（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の
平面図、Ａ３−Ｂ３およびＣ３−Ｄ３に相当する位置で液晶装置を切断したときの断面図
、および駆動回路に用いた薄膜トランジスタの平面図である。図３（ａ）では、画素電極
を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、
ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体膜を細くて短い
点線で示してある。また、絶縁膜に対する除去部分については細い二点鎖線で示し、コン
タクトホールについては、ゲート線などと同様、細い実線で示してある。

図３（ａ）に示すように、素子基板１０では、ゲート線３ａとソース線６ａで囲まれた
画素領域１ｅに画素１ｂを構成する以下の要素が構成されている。まず、画素領域１ｅに
は、ボトムゲート型の薄膜トランジスタ１ｃ（第１の薄膜トランジスタ）の能動層７ａ（
第１の能動層）を構成するアモルファスシリコン膜（半導体膜）が形成されている。また
、ゲート線３ａからの突出部分によって薄膜トランジスタ１ｃのゲート電極（第１のゲー
ト電極）が形成されている。能動層７ａを構成する半導体膜に対しては、ソース側の端部
にソース線６ａがソース電極として重なっており、ドレイン側の端部にはドレイン電極６
ｂが重なっている。また、ゲート線３ａと並列して容量線３ｂが形成されている。

画素領域１ｅには、容量線３ｂからの突出部分を下電極３ｃとし、ドレイン電極６ｂか
らの延設部分を上電極６ｃとする保持容量１ｈが形成されている。上電極６ｃに対しては
、コンタクトホール８１、９１を介して、ＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ
）からなる画素電極２ａが電気的に接続されている。

このように構成した素子基板１０のＡ３−Ｂ３断面は、図３（ｂ）に示すように表され
る。まず、ガラス基板や石英基板からなる絶縁基板１１上には、ゲート線３ａ、および容
量線３ｂ（保持容量１ｈの下電極３ｃ）が形成されている。本形態において、ゲート線３
ａおよび容量線３ｂはいずれも、膜厚が１５０ｎｍのネオジウム含有のアルミニウム合金
膜の上層に膜厚が２０ｎｍのモリブデン膜を積層した２層構造になっている。

ゲート線３ａの上層側にはゲート線３ａを覆うように絶縁膜４が形成されている。絶縁
膜４の上層のうち、ゲート線３ａの突出部分（ゲート電極）と部分的に重なる領域には、
薄膜トランジスタ１ｃの能動層７ａを構成する半導体膜が形成されている。能動層７ａを
構成する半導体膜のうち、ソース領域の上層には、ドープトシリコン膜からなるオーミッ
クコンタクト層７ｂ、およびソース線６ａが積層され、ドレイン領域の上層には、ドープ
トシリコン膜からなるオーミックコンタクト層７ｃ、およびドレイン電極６ｂが形成され
、薄膜トランジスタ１ｃが構成されている。また、ドレイン電極６ｂの延設部分によって
保持容量１ｈの上電極６ｃが形成されている。本形態において、能動層７ａは、膜厚が１
５０ｎｍの真性のアモルファスシリコン膜からなり、オーミックコンタクト層７ｂ、７ｃ
は、リンがドープされた膜厚が５０ｎｍのｎ⁺型のアモルファスシリコン膜からなる。ソ
ース線６ａおよびドレイン電極６ｂ（上電極６ｃ）はいずれも、下層側から上層側に向け
て、膜厚が５ｎｍのモリブデン膜、膜厚が１５００ｎｍのアルミニウム膜、および膜厚が
５０ｎｍのモリブデン膜を積層した３層構造を備えている。

ソース線６ａ、ドレイン電極６ｂおよび上電極６ｃの上層側には、シリコン窒化膜など
からなるパッシベーション膜８（層間絶縁膜）、およびアクリル樹脂などの感光性樹脂層
からなる平坦化膜９が形成されており、平坦化膜９の上層には画素電極２ａが形成されて
いる。画素電極２ａは、平坦化膜９に形成されたコンタクトホール９１、およびパッシベ
ーション膜８に形成されたコンタクトホール８１（画素電極接続用コンタクトホール）を
介して上電極６ｃに電気的に接続し、上電極６ｃおよびドレイン電極６ｂを介して薄膜ト
ランジスタ１ｃのドレイン領域に電気的に接続している。画素電極２ａの表面には配向膜
１９が形成されている。本形態において、パッシベーション膜８は、膜厚が２５０ｎｍの
シリコン窒化膜からなり、画素電極２ａは、膜厚が１００ｎｍのＩＴＯ膜からなる。

このように構成された素子基板１０に対向するように対向基板２０が配置され、素子基
板１０と対向基板２０との間には液晶１ｆが保持されている。対向基板２０には、各色の
カラーフィルタ２７、対向電極２８および配向膜２９が形成されており、画素電極２ａと
対向電極２８との間に液晶容量１ｐ（図２参照）が構成される。なお、対向基板２０の側
にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略す
る。

（駆動回路などの構成）
図４は、駆動回路およびコンタクト部の各種例を示す説明図である。本形態の液晶装置
１では、素子基板１０上において、画素領域１ｅの外側領域（画像表示領域１ａの外側領
域）には、図２（ｂ）に示すゲート回路５１やバッファ回路５２などを備えたデータ線駆
動回路６０および走査線駆動回路３０が構成されており、これらの駆動回路では、図２（
ｃ）に示すように、複数の薄膜トランジスタ１ｇ、１ｇ′（第２の薄膜トランジスタ）が
構成され、かつ、薄膜トランジスタ１ｇ、１ｇ′を電気的に接続するコンタクト部１ｓが
構成されている。

ここに示す薄膜トランジスタ１ｇ、１ｇ′は、その基本的な構造が同一である。素子基
板１０のＣ３−Ｄ３断面は、図３（ｂ）の左端部に示すように表され、絶縁基板１１上に
は、薄膜トランジスタ１ｇのゲート電極（第２のゲート電極）が突出部分として形成され
た信号線３ｇが形成されている。本形態において、信号線３ｇは、ゲート線３ａおよび容
量線３ｂと同様、膜厚が１５０ｎｍのネオジウム含有のアルミニウム合金膜の上層に膜厚
が２０ｎｍのモリブデン膜を積層した２層構造になっている。

信号線３ｇの上層側には絶縁膜４が形成されている。絶縁膜４の上層のうち、信号線３
ｇの突出部分（第２のゲート電極）と部分的に重なる領域には、薄膜トランジスタ１ｇの
能動層７ｇ（第２の能動層）を構成するアモルファスシリコン膜（半導体膜）が形成され
ている。能動層７ｇを構成する半導体膜のうち、ソース領域の上層には、ドープトシリコ
ン膜からなるオーミックコンタクト層７ｈ、および信号線６ｔが積層され、ドレイン領域
の上層には、ドープトシリコン膜からなるオーミックコンタクト層７ｉ、およびドレイン
配線６ｇが形成され、薄膜トランジスタ１ｇが構成されている。また、ドレイン配線６ｇ
の延設部分によって上層側導電層６ｓが形成されている。本形態において、能動層７ｇは
、薄膜トランジスタ１ｃと同様、膜厚が１５０ｎｍの真性のアモルファスシリコン膜から
なり、オーミックコンタクト層７ｈ、７ｉは、リンがドープされた膜厚が５０ｎｍのｎ⁺
型のアモルファスシリコン膜からなる。信号線６ｔ、ドレイン配線６ｇおよび上層側導電
層６ｓは、ソース線６ａおよびドレイン電極６ｂ（上電極６ｃ）と同様、下層側から上層
側に向けて、膜厚が５ｎｍのモリブデン膜、膜厚が１５００ｎｍのアルミニウム膜、およ
び膜厚が５０ｎｍのモリブデン膜を積層した３層構造を備えている。

信号線６ｔ、ドレイン配線６ｇおよび上層側導電層６ｓの上層側には、シリコン窒化膜
などからなるパッシベーション膜８（層間絶縁膜）、およびアクリル樹脂などの感光性樹
脂層からなる平坦化膜９が形成されている。

ここで、薄膜トランジスタ１ｇのドレイン配線６ｇと、次段の薄膜トランジスタ１ｇ′
のゲート配線３ｇ′とはコンタクト部１ｓで電気的に接続されている。コンタクト部１ｓ
では、上層側導電層６ｓの上方に、平坦化膜９を貫通するコンタクトホール９３と、パッ
シベーション膜８を貫通するコンタクトホール８２（上層側導電層接続用コンタクトホー
ル）とが形成され、ゲート配線３ｇ′の延設部分からなる下層側導電層３ｓの上方には、
平坦化膜９を貫通するコンタクトホール９３と、パッシベーション膜８および絶縁膜４を
貫通するコンタクトホール８９（下層側導電層接続用コンタクトホール）とが形成されて
いる。ここで、コンタクトホール８９は、パッシベーション膜８を貫通する上側ホール８
３と、絶縁膜４を貫通する下側ホール４６とによって構成されている。また、平坦化膜９
の上層にはＩＴＯ膜からなる導電パターン２ｓが形成され、導電パターン２ｓは、コンタ
クトホール８２、９２を介して上層側導電層６ｓに電気的に接続し、かつ、コンタクトホ
ール８９、９３を介して下層側導電層３ｓに電気的している。このようにして、上層側導
電層６ｓと下層側導電層３ｓは、コンタクトホール８２、８９、９２、９３を経由して導
電パターン２ｓを介して電気的に接続している。

なお、ドレイン配線６ｇとゲート配線３ｇ′とを電気的に接続するにあたっては、図４
（ａ）、（ｂ）に示すコンタクト部１ｓのように、ドレイン配線６ｇの延設部分（上層側
導電層６ｓ）と、ゲート配線３ｇ′の延設部分（下層側導電層３ｓ）とをコンタクトホー
ル８９を経由して直接、電気的に接続してもよい。

また、液晶装置１では、その他にも各種コンタクト部が構成されている。例えば、図４
（ｃ）、（ｄ）に示すコンタクト部１ｓ′では、素子基板１０上において、図１（ａ）、
（ｂ）に示す端子１２を構成しており、ゲート線３ａと同時形成された下層側導電層３ｓ
に対して、画素電極２ａと同時形成された導電パターン２ｓが、パッシベーション膜８お
よび絶縁膜４を貫通するコンタクトホール８９を介して電気的に接続し、導電パターン２
ｓにより端子１２を構成している。

また、図４（ｅ）、（ｆ）に示すコンタクト部１ｓ″は、素子基板１０において、ゲー
ト線３ａと同時形成された下層側導電層３ｓに対して、図１（ａ）に示す導通材２３を介
して対向基板２０の対向電極２８を電気的に接続する部分であり、下層側導電層３ｓは、
パッシベーション膜８および絶縁膜４を貫通するコンタクトホール８９によって上方が開
放状態にあり、コンタクトホール８９内に介在する導通材２３によって、下層側導電層３
ｓと対向基板２０の対向電極２８との電気的な接続が行われる。

なお、図４（ａ）〜（ｆ）に示すコンタクト部１ｓ、１ｓ′、１ｓ″の構成は、図３（
ｂ）、（ｃ）に示すコンタクト部１ｓの構成を変形することにより実現できるので、以下
、図３（ｂ）、（ｃ）に示すコンタクト部１ｓの構成を中心に説明する。

（ゲート絶縁層、誘電体層、およびコンタクト部の詳細構成）
再び図３（ｂ）において、本形態の液晶装置１に用いた素子基板１０では、ゲート線３
ａなどを構成する導電膜と、能動層７ａなどを構成する半導体膜との層間には、絶縁膜４
として、下層側の厚いシリコン窒化膜からなる下層側絶縁膜４ａと、上層側の薄いシリコ
ン窒化膜からなる上層側絶縁層４ｂとが形成されており、薄膜トランジスタ１ｃのゲート
絶縁層４ｅは下層側絶縁膜４ａと上層側絶縁層４ｂとの２層構造を有している。ここで、
下層側絶縁膜４ａおよび上層側絶縁層４ｂの膜厚は、その和が薄膜トランジスタ１ｃに高
いゲート耐電圧を確保でき、かつ、寄生容量を小さく抑えることのできる厚さに設定され
、上層側絶縁膜４ｂの膜厚は下層側ゲート絶縁層４ａよりも薄い。例えば、下層側ゲート
絶縁層４ａは２５０〜５００ｎｍで好ましくは３００ｎｍであり、上層側絶縁膜４ｂの膜
厚は５０〜２００ｎｍで好ましくは１００ｎｍである。これらの膜厚は、薄膜トランジス
タ１ｃの書き込み能力、寄生容量および保持容量１ｈのバランスを考慮した上で最適化し
て決められる。例えば、高精細で画素の寸法が小さな構造の場合（例えば１画素の短辺が
４０um以下）、画素１ｂにおける補助容量１ｈ、液晶容量１ｐが小さくなるが、薄膜トラ
ンジスタ１ｃの最小寸法はフォトリソグラフィの解像度で律則される。このためこのよう
な高精細画素では、薄膜トランジスタ１ｃの寄生容量が１画素全体の容量に占める割合が
高くなる。この寄生容量の割合(以下、寄生容量比)が大きくなると、液晶装置１ではフリ
ッカや、クロストーク、焼き付きといった表示品位の劣化を招くことが知られており、こ
の寄生容量比が極力小さくなるように設計を行うのが一般的である。しかしながら前記の
ような高精細なレイアウトによって寄生容量比が制約を受ける場合、従来の手法では、こ
れを改善することが困難である。しかし本発明の構造、プロセスを用いれば、薄膜トラン
ジスタ１ｃのゲート絶縁膜の膜厚を補助容量１ｈの側とは全く独立に設定・製造できる。
すなわち、前記の高精細画素においては、ゲート絶縁膜を標準的な条件よりも厚く設定す
ることにより、薄膜トランジスタ１ｃの寄生容量を低減し、寄生容量比を小さくすること
ができる。なお、このような条件設定においては、薄膜トランジスタ１ｃの電流駆動能力
（画素への信号書き込み能力）が低下するが、高精細画素は、書き込む画素容量１ｈその
ものが小さくなっているため、このようにゲート絶縁膜厚を厚くしても書き込み能力的に
は問題を生じないように設計をおこなうことができる。

また、本形態では、駆動回路形成領域には、薄膜トランジスタ１ｇの信号線３ｇの突出
部分（ゲート電極）と重なる領域を含む広い領域にわたって、下層側絶縁膜４ａが厚さ方
向の全体にわたって除去された除去領域４５になっており、この除去領域４５では、絶縁
膜４として、薄い上層側絶縁膜４ｂのみが形成されている。このため、薄膜トランジスタ
１ｇのゲート絶縁層４ｇは、上層側絶縁膜４ｂのみで構成されている。また、コンタクト
部１ｓにおいて、コンタクトホール８９の形成領域は、下層側絶縁膜４ａが厚さ方向の全
体にわたって除去された除去領域４５に位置しており、下側ホール４６は、上層側絶縁膜
４ｂのみを貫通している。

さらに、本形態では、保持容量１ｈの下電極３ｃと平面的に重なる領域には、下層側絶
縁膜４ａが厚さ方向の全体にわたって除去された除去領域４１が形成されており、誘電体
層４ｃは、上層側絶縁膜４ｂのみで構成されている。ここで、下電極３ｃの上層側のうち
、下電極３ｃの端縁に沿っては絶縁膜４と同一厚の厚い部分が残っており、誘電体層４ｃ
は、この厚い絶縁膜で囲まれている。このため、下電極３ｃの縁部分や上電極６ｃの縁部
分で発生しやすい耐電圧低下を防止することができる。

（液晶装置１の製造方法）
図５（ａ）〜（ｇ）、および図６（ａ）〜（ｅ）は、本形態の液晶装置１に用いた素子
基板１０の製造方法を示す工程断面図である。なお、素子基板１０を製造するには、素子
基板１０を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、
大型基板についても素子基板１０として説明する。

まず、図５（ａ）に示すゲート電極形成工程において、大型のガラス基板などの絶縁基
板１１の表面に金属膜（膜厚が１５０ｎｍのアルミニウム合金膜と、膜厚が２０ｎｍのモ
リブデン膜との積層膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパター
ニングし、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、信号線３ｇ（ゲー
ト電極）、および下層側導電層３ｓを同時形成する。

次に、図５（ｂ）に示すように、ゲート絶縁層形成工程（下層側絶縁膜形成工程）にお
いて、プラズマＣＶＤ法により、絶縁膜４の下層側を構成する厚い下層側絶縁膜４ａを形
成する。本形態において、下層側絶縁膜４ａは、膜厚が約３００ｎｍのシリコン窒化膜か
らなる。

次に、図５（ｃ）に示す薄膜化工程では、フォトリソグラフィ技術を用いて、下電極３
ｃと平面的に重なる領域、および信号線３ｇや下層側導電層３ｓが形成されている領域に
開口を備えたレジストマスク（図示せず）を形成した後、下層側絶縁膜４ａに対して、Ｓ
Ｆ₆などのフッ素系のエッチングガスによる反応性イオンエッチング（ドライエッチング
）を行い、除去領域４１、４５を形成する。このような反応性イオンエッチングは、イオ
ンの物理的なスパッタ効果と、ラジカルの化学的なエッチング効果の相乗効果を利用する
ため、異方性に優れ、かつ、高い生産性が得られる。

次に、図５（ｄ）に示すゲート絶縁層形成工程（上層側絶縁膜形成工程）では、プラズ
マＣＶＤ法により、絶縁膜４の上層側を構成する薄い上層側絶縁膜４ｂを形成する。本形
態において、上層側絶縁膜４ｂは、膜厚が約１００ｎｍのシリコン窒化膜からなる。その
結果、ゲート線３ａ（ゲート電極）の上層側には、厚い下層側絶縁膜４ａと、薄い上層側
絶縁膜４ｂとからなる絶縁膜４が形成される。これに対して、除去領域４５では、信号線
３ｇの上層に上層側絶縁膜４ｂのみからなるゲート絶縁層４ｇが形成され、下層側導電層
３ｓの上層は上層側絶縁膜４ｂのみで覆われる。また、除去領域４１では、下電極３ｃの
上層に上層側絶縁膜４ｂのみからなる誘電体層４ｃが形成される。

次に、図５（ｅ）に示す半導体膜形成工程では、プラズマＣＶＤ法により、膜厚が１５
０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ⁺型シリコン膜
７ｅを連続して形成する。その際、図５（ｄ）に示す上層側絶縁膜形成工程を行った素子
基板１０を真空雰囲気中に保持したまま、図５（ｅ）に示す半導体膜形成工程を行い、素
子基板１０を大気と接触させない。それにより、絶縁膜４（上層側絶縁膜４ｂ）の表面が
清浄な状態でアモルファスシリコン膜７ｄを積層できる。

次に、図５（ｆ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリ
コン膜７ｄ、およびｎ⁺型シリコン膜７ｅにエッチングを行い、島状の能動層７ａ、７ｇ
および島状のｎ⁺型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ₆などの
フッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う
。

次に、図５（ｇ）に示すソース・ドレイン電極形成工程では、金属膜（膜厚が５ｎｍの
モリブデン膜、膜厚が１５００ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデ
ン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、ソース
線６ａ、ドレイン電極６ｂ（上電極６ｃ）、信号線６ｔ、およびドレイン配線６ｇ（上層
側導電層６ｓ）を形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマスクとし
て用いてソース線６ａとドレイン電極６ｂとの間のｎ⁺型シリコン膜７ｅをエッチングに
より除去するとともに、信号線６ｔおよびドレイン配線６ｇをマスクとして用いて信号線
６ｔとドレイン配線６ｇとの間のｎ⁺型シリコン膜７ｅをエッチングにより除去し、ソー
ス・ドレインの分離を行う。その結果、オーミックコンタクト層７ｂ、７ｃ、７ｈ、７ｉ
が形成される。その際、能動層７ａ、７ｇの表面の一部がエッチングされる。このように
して、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃ、１ｇが形成される
とともに、保持容量１ｈが形成される。

次に、図６（ａ）に示す層間絶縁膜形成工程において、プラズマＣＶＤ法により、膜厚
が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成する。

次に、図６（ｂ）に示す平坦化膜形成工程では、スピンコート法により、アクリル樹脂
などの感光性樹脂を塗布した後、露光、現像して、コンタクトホール９１、９２、９３を
備えた平坦化膜９を形成する。

次に、図６（ｃ）に示すコンタクトホール形成工程において、フォトリソグラフィ技術
を用いてパッシベーション膜８に対してエッチングを行い、コンタクトホール８１、８２
、８９を形成する。このエッチングにおいても、ＳＦ₆などのフッ素系のエッチングガス
を用いた反応性イオンエッチング（ドライエッチング）を行う。

その際、コンタクトホール８１、８２は、パッシベーション膜８を貫通するだけである
ため、同時形成されるが、下層側導電層接続用のコンタクトホール８９は、パッシベーシ
ョン膜８および絶縁膜４を貫通する必要があるため、下層側導電層接続用のコンタクトホ
ール８９のうち、パッシベーション膜８を貫通する上側ホール８３のみが形成される。

従って、コンタクトホール形成工程では、フォトリソグラフィ技術を用いて別のレジス
トマスクを形成し、図６（ｄ）に示すように、上側ホール８３の底部に位置する絶縁膜４
（上層側絶縁膜４ｂ）を除去する。その結果、絶縁膜４に下側ホール４６が形成され、コ
ンタクトホール８９は、下層側導電層３ｓに到達する。このエッチングにおいても、ＳＦ
₆などのフッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング
）を行う。

次に、図６（ｅ）に示す画素電極形成工程では、スパッタ法により、膜厚が１００ｎｍ
のＩＴＯ膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用して
パターニングし、画素電極２ａおよび導電パターン２ｓを形成する。その結果、画素電極
２ａは、コンタクトホール８１を介して上電極６ｃに電気的に接続される。また、導電パ
ターン２ｓは、コンタクトホール８２、８９を介して上層側導電層６ｓと下層側導電層３
ｓとを電気的に接続する。続いて、図３に示す配向膜１９を形成するためのポリイミド膜
を形成した後、ラビング処理を施す。

このようにして大型基板の状態で各種配線やＴＦＴを形成した素子基板１０については
、別途形成した大型の対向基板２０とシール材２２で貼り合わせた後、所定のサイズに切
断する。それにより、液晶注入口２５が開口するので、液晶注入口２５から素子基板１０
と対向基板２０との間に液晶１ｆを注入した後、液晶注入口２５を封止材２６により封止
する。

（本形態の主な効果）
以上説明したように、本形態の液晶装置１では、薄膜トランジスタ１ｃと薄膜トランジ
スタ１ｇとは、ゲート電極（ゲート線３ａおよび信号線３ｇ）、および能動層７ａ、７ｇ
が各々同時形成され、かつ、ゲート絶縁層４ｅ、４ｇは一部の絶縁膜が共通であるので、
これらの薄膜トランジスタ１ｃ、１ｇについて製造工程を共通化できる。また、薄膜トラ
ンジスタ１ｇのゲート絶縁層４ｇは、薄膜トランジスタ１ｃのゲート絶縁層よりも膜厚が
薄いため、薄膜トランジスタ１ｃについては高いゲート耐圧を確保できるとともに、薄膜
トランジスタ１ｇについてはオン電流特性を向上することができる。

また、絶縁膜４の膜厚を薄くして保持容量１ｈの誘電体層４ｃとして用いるため、薄膜
トランジスタ１ｃのゲート耐電圧を低下させることなく、保持容量１ｈの単位面積当たり
の静電容量を高めることができる。しかも、誘電体層４ｃを構成する上層側絶縁膜４ｂは
、シリコン窒化膜（比誘電率が約７〜８）であり、シリコン酸化膜より誘電率が高いので
、保持容量１ｈは、単位面積当たりの静電容量が高い。それ故、保持容量１ｈは、電荷の
保持特性が高い一方、単位面積当たりの容量値が高くなった分、その占有面積を縮小すれ
ば画素開口率を高めることができる。

さらに、本形態によれば、薄膜トランジスタ１ｃのゲート絶縁層の膜厚を保持容量１ｈ
の側とは全く独立に設定・製造できるので、薄膜トランジスタ１ｃの寄生容量を低減し、
寄生容量比を小さくすることができる。それ故、液晶装置１ではフリッカや、クロストー
ク、焼き付きといった表示品位の劣化を防止することができる。

また、本形態では、絶縁膜４を部分的に薄くした部分をゲート絶縁層４ｇおよび誘電体
層４ｃとして用いるにあたって、下層側絶縁膜４ａを残さず、上層側絶縁膜４ｂのみでゲ
ート絶縁層４ｇおよび誘電体層４ｃを構成したため、下層側絶縁膜４ａを部分的に残す場
合と違って、エッチング深さのばらつきに起因する薄膜トランジスタ１ｇの電気特性のば
らつきや保持容量１ｈの容量ばらつきを防止することができる。しかも、本形態では、絶
縁膜４を部分的に薄くした部分をゲート絶縁層４ｇおよび誘電体層４ｃとして用いるにあ
たって、下層側絶縁膜４ａおよび上層側絶縁膜４ｂのうち、下層側絶縁膜４ａを除去し、
この下層側絶縁膜４ａの上層に形成した上層側絶縁膜４ｂをゲート絶縁層４ｇおよび誘電
体層４ｃとして用いる。このような上層側絶縁膜４ｂであれば、下層側絶縁膜４ａをドラ
イエッチングにより除去する際の静電気やプラズマに晒されることがないので、上層側絶
縁膜４ｂの欠陥密度が低い。それ故、保持容量１ｈの耐電圧の低下などといった不具合の
発生を防止することができる。

なお、本形態では、下層側絶縁膜４ａに対してドライエッチングを行って除去領域４１
、４５を形成したが、ウエットエッチングを行って除去領域４１、４５を形成してもよい
。このような場合でも、上層側絶縁膜４ｂは、下層側絶縁膜４ａに対するエッチング液に
接触することもないので、上層側絶縁膜４ｂにピンホールが発生することがない。それ故
、薄膜トランジスタ１ｇや保持容量１ｈにおいて耐電圧がばらつくことを防止することが
できる。

さらに、本形態では、絶縁膜４を薄くする際、コンタクトホール８９を形成すべき領域
でも、絶縁膜４を薄くする。このため、コンタクトホール形成工程においてコンタクトホ
ール８９を形成する際、上側ホール８３を形成した時点で底部に残る絶縁膜４の膜厚が薄
い。従って、コンタクトホール８９を下層側導電層３ｓまで貫通させる際に絶縁膜４をエ
ッチングするのに要する時間が短いので、スループットを向上することができる。さらに
、コンタクトホール８９の形成にドライエッチングを採用したが、コンタクトホール８９
を形成する箇所の絶縁膜４の膜厚が薄い。従って、ドライエッチングの時間が短い分、ゲ
ート絶縁層４ｅ、４ｇが静電気やプラズマに晒される時間が短いので、絶縁膜４に欠陥が
発生することを防止することができる。それ故、ゲート絶縁層４ｇや誘電体層４ｃの膜厚
を薄くした場合でも、薄膜トランジスタ１ｇや保持容量１ｈにおいて耐電圧の低下や絶縁
破壊（ショート）の発生を防止することができる。

また、本形態では、上層側絶縁膜４ｂ、能動層７ａ、７ｇを構成するための真性のアモ
ルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成するためのｎ
⁺型シリコン膜７ｅを連続成膜したので、清浄な上層側絶縁膜４ｂの上層にアモルファス
シリコン膜７ｄを形成することができる。しかも、本形態では、上層側絶縁膜４ｂ、アモ
ルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成する際、素子
基板１０を真空雰囲気中に保持し続けるため、上層側絶縁膜４ｂの表面の汚染を確実に防
止することができる。それ故、絶縁膜４と能動層７ａとの界面が清浄であり、薄膜トラン
ジスタ１ｃの信頼性が高い。

［実施の形態１の改良例１］
実施の形態１では、図６（ｃ）に示すコンタクトホール形成工程において、コンタクト
ホール８９の上側ホール８３を形成した後、別のエッチング工程において、上側ホール８
３の底部に位置する絶縁膜４（上層側絶縁膜４ｂ）を除去して下側ホール４６を形成した
が、上電極６ｃおよび上層側導電層６ｓの膜厚が厚く、下層側導電層接続用コンタクトホ
ール８９を形成する箇所の絶縁膜４の膜厚が薄い場合、コンタクトホール形成工程におい
て、コンタクトホール８１、８２、８９を同時形成してもよい。なお、本形態は、実施の
形態１に限らず、以下に説明するいずれの実施の形態に対しても適用することができる。

［実施の形態１の改良例２］
実施の形態１では、図３（ｂ）、（ｃ）に駆動回路形成領域では、広い領域にわたって
下層側絶縁膜４ａを厚さ方向の全体にわたって除去した除去領域４５としたが、図７（ａ
）、（ｂ）に示す保持容量１ｈの形成領域と同様、図７（ｂ）、（ｃ）に示すように、信
号線３ｇと能動層７ｇとが重なる領域の外周縁より所定の距離だけ隔てた内側領域で下層
側絶縁膜４ａを厚さ方向の全体にわたって除去した除去領域４５を形成してもよい。この
ように構成すると、信号線３ｇと能動層７ｇとが重なる領域の外周縁に厚い絶縁膜４を介
在させることができるので、ゲート絶縁層４ｇを薄くした場合でも、薄膜トランジスタ１
ｇについては十分なゲート耐圧を確保することができる。その際、コンタクト部１ｓでは
、コンタクトホール８９の形成領域を含む領域にも下層側絶縁膜４ａを厚さ方向の全体に
わたって除去した除去領域４５とする。その他の構成は実施の形態１と同様であるため、
説明を省略する。なお、本形態は、実施の形態１に限らず、以下に説明するいずれの実施
の形態に対しても適用することができる。

［実施の形態２］
図８（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の
平面図、Ａ８−Ｂ８およびＣ８−Ｄ８に相当する位置で液晶装置を切断したときの断面図
、および駆動回路に用いた薄膜トランジスタの平面図である。図９（ａ）〜（ｇ）は、本
形態の液晶装置１に用いた素子基板１０の製造工程のうち、ソース・ドレイン電極を形成
するまでの工程を示す工程断面図である。本形態および以下に説明するいずれの実施の形
態でも、平面図では、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成
された薄膜を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線
で示し、半導体膜を細くて短い点線で示し、ゲート絶縁層に対する除去領域については細
い二点鎖線で示し、コンタクトホールについては、ゲート線などと同様、細い実線で示し
てある。また、本形態および以下に説明するいずれの実施の形態でも、本形態の基本的な
構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付して図示し、
それらの説明を省略する。

図８（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０に
おいて、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の薄
膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂか
らの突出部分を下電極３ｃとし、ドレイン電極６ｂからの延設部分を上電極６ｃとしてい
る。絶縁膜４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側絶縁
膜４ａと、上層側の薄いシリコン窒化膜からなる上層側絶縁膜４ｂとの２層構造になって
おり、薄膜トランジスタ１ｃのゲート絶縁層４ｅを構成している。

ここで、下層側絶縁膜４ａは、保持容量１ｈの下電極３ｃおよび上電極６ｃと平面的に
重なる領域で厚さ方向の全体にわたって除去され、除去領域４１が形成されている。この
ため、保持容量１ｈの誘電体層は、絶縁膜４のうち、膜厚の薄い上層側絶縁膜４ｂによっ
て構成されている。なお、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿っては絶縁
膜４と同一厚の絶縁膜が形成されており、誘電体層４ｃは、この厚い絶縁膜で囲まれてい
る。

また、本形態でも、実施の形態１と同様、図８（ｂ）、（ｃ）に示すように、駆動回路
形成領域には、薄膜トランジスタ１ｇの信号線３ｇの突出部分（ゲート電極）と重なる領
域を含む広い領域にわたって、下層側絶縁膜４ａが厚さ方向の全体にわたって除去された
除去領域４５が形成されており、この除去領域４５では、絶縁膜４として、薄い上層側絶
縁膜４ｂのみが形成されている。このため、薄膜トランジスタ１ｇのゲート絶縁層４ｇは
、上層側絶縁膜４ｂのみで構成されている。また、コンタクト部１ｓにおいて、コンタク
トホール８９の形成領域は、下層側絶縁膜４ａが厚さ方向の全体にわたって除去された除
去領域４５に位置しており、下側ホール４６は、上層側絶縁膜４ｂのみを貫通している。

本形態では、薄膜トランジスタ１ｃの第１の能動層７ａの上層側のうち、ソース線６ａ
（ソース電極）の端部とドレイン電極６ｂの端部との間に挟まれた領域にエッチングスト
ッパ層７ｘが形成されており、エッチングストッパ層７ｘの上層に被さるようにオーミッ
クコンタクト層７ｂ、７ｃが形成されている。また、薄膜トランジスタ１ｇの能動層７ｇ
の上層側のうち、信号線６ｔ（ソース電極）の端部とドレイン配線６ｇの端部との間に挟
まれた領域にエッチングストッパ層７ｙが形成されており、エッチングストッパ層７ｙの
上層に被さるようにオーミックコンタクト層７ｈ、７ｉが形成されている本形態において
、エッチングストッパ層７ｘ、７ｙは、膜厚が１５０ｎｍのシリコン窒化膜からなる。そ
の他の構成は、実施の形態１と同様であるため、説明を省略する。

このような構成の素子基板１０を製造するには、図９（ａ）に示すゲート電極形成工程
において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層膜
）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線３
ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、信号線３ｇ（ゲート電極）、および下層
側導電層３ｓを同時形成する。

次に、実施の形態１と同様、図９（ｂ）に示す下層側ゲート絶縁層形成工程において、
プラズマＣＶＤ法により、絶縁膜４の下層側を構成する厚いシリコン窒化膜（下層側絶縁
膜４ａ）を形成した後、薄膜化工程において、下層側絶縁膜４ａに対してエッチングを行
い、除去領域４１、４５を形成する。次に、図９（ｃ）に示す上層側絶縁膜成膜工程にお
いて、絶縁膜４の上層側を構成する薄いシリコン窒化膜（上層側絶縁膜４ｂ）を形成する
。その結果、上層側絶縁膜４ｂによって、ゲート絶縁層４ｇおよび誘電体層４ｃが形成さ
れる。また、下層側絶縁膜４ａと上層側絶縁膜４ｂとによってゲート絶縁層４ｅが形成さ
れる。

次に、図９（ｄ）に示す半導体膜形成工程において、プラズマＣＶＤ法により、真性の
アモルファスシリコン膜７ｄを形成する。その際、図９（ｃ）に示す上層側絶縁膜形成工
程を行った素子基板１０については、真空雰囲気中に保持したまま、図９（ｄ）に示す半
導体膜形成工程を行い、素子基板１０を大気と接触させない。それにより、絶縁膜４（上
層側絶縁膜４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄ（能動層）を積層で
きる。次に、アモルファスシリコン膜７ｄの上層側に、膜厚が１５０ｎｍのシリコン窒化
膜を形成した後、シリコン窒化膜をエッチングし、エッチングストッパ層７ｘ、７ｙを形
成する。このエッチングにおいても、ＳＦ₆などのフッ素系のエッチングガスを用いた反
応性イオンエッチング（ドライエッチング）を行う。

次に、図９（ｅ）に示すように、エッチングストッパ層７ｘ、７ｙの上層側にｎ⁺型シ
リコン膜７ｅを形成する。次に、図９（ｆ）に示すように、アモルファスシリコン膜７ｄ
およびｎ⁺型シリコン膜７ｅに対してフォトリソグラフィ技術を利用してドライエッチン
グを行い、島状の能動層７ａ、７ｇおよびｎ⁺型シリコン膜７ｅを形成する。

次に、図９（ｇ）に示すソース・ドレイン電極形成工程では、金属膜（モリブデン膜、
アルミニウム膜、およびモリブデン膜の積層膜）を形成した後、フォトリソグラフィ技術
を用いてパターニングし、ソース線６ａ、ドレイン電極６ｂ（上電極６ｃ）、信号線６ｔ
、およびドレイン配線６ｇ（上層側導電層６ｓ）を形成する。続いて、ソース線６ａおよ
びドレイン電極６ｂをマスクとして用いてソース線６ａとドレイン電極６ｂとの間のｎ⁺
型シリコン膜７ｅをエッチングにより除去するとともに、信号線６ｔおよびドレイン配線
６ｇをマスクとして用いて信号線６ｔとドレイン配線６ｇとの間のｎ⁺型シリコン膜７ｅ
をエッチングにより除去し、ソース・ドレインの分離を行う。その結果、オーミックコン
タクト層７ｂ、７ｃ、７ｈ、７ｉが形成される。その際、エッチングストッパ層７ｘ、７
ｙは、能動層７ａ、７ｇを保護する機能を担う。このようにして、ボトムゲート型の画素
スイッチング用の薄膜トランジスタ１ｃ、１ｇが形成されるとともに、保持容量１ｈが形
成される。それ以降の工程は、実施の形態１と同様であるため、説明を省略する。

このように本形態では、薄膜トランジスタ１ｃ、１ｇおよび保持容量１ｈの基本的な構
成が実施の形態１と同様であるため、ゲート耐電圧が高い薄膜トランジスタ１ｃとオン電
流特性が優れた薄膜トランジシスタ１ｇを形成できるとともに、容量が大きくて耐電圧が
安定した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。

また、図９（ｄ）に示すように、エッチングストッパ層７ｘを形成する際、アモルファ
スシリコン膜７ｄは、上層側絶縁膜４ｂを保護する機能を担う。それ故、エッチングスト
ッパ層７ｘを形成した場合でも、誘電体層４ｃとして用いられる上層側絶縁膜４ｂに欠陥
が発生するのを防止できる。

［実施の形態３］
図１０（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態３に係る液晶装置の画素１つ分
の平面図、Ａ１０−Ｂ１０およびＣ１０−Ｄ１０に相当する位置で液晶装置を切断したと
きの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。図１１（ａ）〜
（ｈ）は、本形態の液晶装置１に用いた素子基板１０の製造工程のうち、ソース・ドレイ
ン電極を形成するまでの工程を示す工程断面図である。

図１０（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。

本形態において、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている
点では実施の形態１と同様である。但し、保持容量１ｈの上電極５ａは、絶縁膜４とドレ
イン電極６ｂの層間に形成されたＩＴＯ膜によって構成されており、上電極５ａは、ドレ
イン電極６ｂとの部分的な重なり部分によりドレイン電極６ｂに電気的に接続されている
。本形態において、上電極５ａを構成するＩＴＯ膜の膜厚は５０ｎｍである。なお、上電
極５ａに対しては、コンタクトホール８１、９１を介して、平坦化膜９の上層に形成され
た画素電極２ａが電気的に接続されている。

絶縁膜４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側絶縁膜
４ａと、上層側の薄いシリコン窒化膜からなる上層側絶縁膜４ｂとの２層構造になってお
り、薄膜トランジスタ１ｃのゲート絶縁層４ｅを構成している。

下層側絶縁膜４ａは、保持容量１ｈの下電極３ｃおよび上電極５ａと平面的に重なる領
域で厚さ方向の全体にわたって除去され、除去領域４１が形成されている。このため、保
持容量１ｈの誘電体層は、絶縁膜４のうち、膜厚の薄い下層側絶縁膜４ａによって構成さ
れている。なお、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿っては絶縁膜４と同
一厚の絶縁膜が形成されており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。

また、本形態でも、実施の形態１と同様、図１０（ｂ）、（ｃ）に示すように、駆動回
路形成領域には、薄膜トランジスタ１ｇの信号線３ｇの突出部分（ゲート電極）と重なる
領域を含む広い領域にわたって、下層側絶縁膜４ａが厚さ方向の全体にわたって除去され
た除去領域４５が形成されており、この除去領域４５では、絶縁膜４として、薄い上層側
絶縁膜４ｂのみが形成されている。このため、薄膜トランジスタ１ｇのゲート絶縁層４ｇ
は、上層側絶縁膜４ｂのみで構成されている。

また、コンタクト部１ｓにおいて、コンタクトホール８９の形成領域は、下層側絶縁膜
４ａが厚さ方向の全体にわたって除去された除去領域４５に位置している。また、コンタ
クト部１ｓには平坦化膜９が形成されておらず、上層側導電層６ｓと下層側導電層３ｓと
の電気的な接続は、保持容量１ｈの上電極５ａと同時形成されたＩＴＯ膜からなる導電パ
ターン５ｓによって行われている。ここで、導電パターン５ｓは、パッシベーション膜８
の下層側において上層側導電層６ｓとの部分的な重なり部分により上層側導電層６ｓに電
気的に接続されているため、導電パターン５ｓと上層側導電層６ｓとの電気的な接続には
コンタクトホールが用いられていない。また、導電パターン５ｓはコンタクトホール８９
を介して下層側導電層３ｓに電気的に接続しているが、コンタクトホール８９は、上層側
絶縁膜４ｂのみを貫通する部分により構成されている。その他の構成は、実施の形態１と
同様であるため、説明を省略する。

このような構成の素子基板１０を製造するには、図１１（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、信号線３ｇ（ゲート電極）、および下
層側導電層３ｓを同時形成する。

次に、実施の形態１と同様、図１１（ｂ）に示す下層側ゲート絶縁層形成工程において
、プラズマＣＶＤ法により、絶縁膜４の下層側を構成する厚いシリコン窒化膜（下層側絶
縁膜４ａ）を形成した後、薄膜化工程において、下層側絶縁膜４ａに対してエッチングを
行い、除去領域４１、４５を形成する。次に、図１１（ｃ）に示す上層側絶縁膜成膜工程
において、絶縁膜４の上層側を構成する薄いシリコン窒化膜（上層側絶縁膜４ｂ）を形成
する。その結果、上層側絶縁膜４ｂによって、ゲート絶縁層４ｇおよび誘電体層４ｃが形
成される。また、下層側絶縁膜４ａと上層側絶縁膜４ｂとによってゲート絶縁層４ｅが形
成される。

次に、図１１（ｄ）に示す半導体膜形成工程において、真性のアモルファスシリコン膜
７ｄ、およびｎ⁺型シリコン膜７ｅを順次、形成する。その際、図１１（ｃ）に示す上層
側絶縁膜形成工程を行った素子基板１０については、真空雰囲気中に保持したまま、図１
１（ｄ）に示す半導体膜形成工程を行い、素子基板１０を大気と接触させない。それによ
り、絶縁膜４（上層側絶縁膜４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄ（
能動層）を積層できる。

次に、図１１（ｅ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシ
リコン膜７ｄ、およびｎ⁺型シリコン膜７ｅにドライエッチングを行い、島状の能動層７
ａ、７ｇ、および島状のｎ⁺型シリコン膜７ｅを形成する。

次に、図１１（ｆ）に示すコンタクトホール形成工程において、フォトリソグラフィ技
術を用いて上層側絶縁膜４ａにドライエッチングを行い、コンタクトホール８９を形成す
る。

次に、図１１（ｇ）に示す上電極形成工程において、スパッタ法により、膜厚が５０ｎ
ｍのＩＴＯ膜を形成した後、フォトリソグラフィ技術を用いて、ＩＴＯ膜にウエットエッ
チングを行い、上電極５ａおよび導電パターン５ｓを形成する。このようにして、保持容
量１ｈが形成される。

次に、図１１（ｈ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモ
リブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、
ソース線６ａ、ドレイン電極６ｂ（上電極６ｃ）、信号線６ｔ、およびドレイン配線６ｇ
（上層側導電層６ｓ）を形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマス
クとして用いてソース線６ａとドレイン電極６ｂとの間のｎ⁺型シリコン膜７ｅをエッチ
ングにより除去するとともに、信号線６ｔおよびドレイン配線６ｇをマスクとして用いて
信号線６ｔとドレイン配線６ｇとの間のｎ⁺型シリコン膜７ｅをエッチングにより除去し
、ソース・ドレインの分離を行う。その結果、ボトムゲート型の画素スイッチング用の薄
膜トランジスタ１ｃ、１ｇが形成されるとともに、導電パターン５ｓによって上層側導電
層６ｓと下層側導電層３ｓとが電気的に接続される。それ以降の工程は、実施の形態１と
同様であるため、説明を省略する。

このように本形態では、薄膜トランジスタ１ｃ、１ｇおよび保持容量１ｈの基本的な構
成が実施の形態１と同様であるため、ゲート耐電圧が高い薄膜トランジスタ１ｃとオン電
流特性が優れた薄膜トランジシスタ１ｇを形成できるとともに、容量が大きくて耐電圧が
安定した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。

また、上電極５ａとしてＩＴＯ膜（透明電極）を用いたため、ドレイン電極６ｂの延設
部分を上電極として用いた場合と比較して、画素開口率を高めることができる。

［実施の形態４］
図１２（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４に係る液晶装置の画素１つ分
の平面図、Ａ１２−Ｂ１２およびＣ１２−Ｄ１２に相当する位置で液晶装置を切断したと
きの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。図１３（ａ）〜
（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造工程のうち、パッシベーショ
ン膜にコンタクトホールを形成するまでの工程を示す工程断面図である。

図１２（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜３と
違って、本形態では、平坦化膜が形成されておらず、画素電極２ａは、パッシベーション
膜８の上層に形成され、パッシベーション膜８に形成された画素電極接続用コンタクトホ
ール８１を介してドレイン電極６ｂに電気的に接続されている。

また、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている点では実施
の形態１と同様である。但し、保持容量１ｈの上電極は、画素電極２ａのうち、下電極３
ｃと平面的に重なる部分によって構成されている。

絶縁膜４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側絶縁膜
４ａと、上層側の薄いシリコン窒化膜からなる上層側絶縁膜４ｂとの２層構造になってお
り、薄膜トランジスタ１ｃのゲート絶縁層４ｅを構成している。

下層側絶縁膜４ａは、保持容量１ｈの下電極３ｃおよび画素電極２ａと平面的に重なる
領域で厚さ方向の全体にわたって除去され、除去領域４１が形成されている。このため、
保持容量１ｈの誘電体層は、絶縁膜４のうち、膜厚の薄い下層側絶縁膜４ａによって構成
されている。なお、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿っては絶縁膜４と
同一厚の絶縁膜が形成されており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。

また、本形態でも、実施の形態１と同様、図１２（ｂ）、（ｃ）に示すように、駆動回
路形成領域には、薄膜トランジスタ１ｇの信号線３ｇの突出部分（ゲート電極）と重なる
領域を含む広い領域にわたって、下層側絶縁膜４ａが厚さ方向の全体にわたって除去され
た除去領域４５が形成されており、この除去領域４５では、絶縁膜４として、薄い上層側
絶縁膜４ｂのみが形成されている。このため、薄膜トランジスタ１ｇのゲート絶縁層４ｇ
は、上層側絶縁膜４ｂのみで構成されている。

また、コンタクト部１ｓにおいて、コンタクトホール８９の形成領域は、下層側絶縁膜
４ａが厚さ方向の全体にわたって除去された除去領域４５に位置している。また、コンタ
クト部１ｓでは、上層側導電層６ｓと下層側導電層３ｓとの電気的な接続は、画素電極２
ａと同時形成されたＩＴＯ膜からなる導電パターン２ｓによって行われている。その他の
構成は、実施の形態１と同様であるため、説明を省略する。

このような構成の素子基板１０を製造するには、図１３（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、信号線３ｇ（ゲート電極）、および下
層側導電層３ｓを形成する。

次に、実施の形態１と同様、図１３（ｂ）に示す下層側ゲート絶縁層形成工程において
、プラズマＣＶＤ法により、絶縁膜４の下層側を構成する厚いシリコン窒化膜（下層側絶
縁膜４ａ）を形成した後、薄膜化工程において、下層側絶縁膜４ａに対してエッチングを
行い、下電極３ｃと重なる位置に除去領域４１、４５を形成する。次に、図１３（ｃ）に
示す上層側絶縁膜成膜工程において、絶縁膜４の上層側を構成する薄いシリコン窒化膜（
上層側絶縁膜４ｂ）を形成する。その結果、上層側絶縁膜４ｂによって、ゲート絶縁層４
ｇおよび誘電体層４ｃが形成される。また、下層側絶縁膜４ａと上層側絶縁膜４ｂとによ
ってゲート絶縁層４ｅが形成される。

次に、図１３（ｄ）に示す半導体膜形成工程において、真性のアモルファスシリコン膜
７ｄ、およびｎ⁺型シリコン膜７ｅを順次、形成する。その際、図１３（ｃ）に示す上層
側絶縁膜形成工程を行った素子基板１０については、真空雰囲気中に保持したまま、図１
３（ｄ）に示す半導体膜形成工程を行い、素子基板１０を大気と接触させない。それによ
り、絶縁膜４（上層側絶縁膜４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄ（
能動層）を積層できる。

次に、図１３（ｅ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシ
リコン膜７ｄ、およびｎ⁺型シリコン膜７ｅにドライエッチングを行い、島状の能動層７
ａ、７ｇ、および島状のｎ⁺型シリコン膜７ｅを形成する。

次に、図１３（ｆ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモ
リブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、
ソース線６ａ、ドレイン電極６ｂ（上電極６ｃ）、信号線６ｔ、およびドレイン配線６ｇ
（上層側導電層６ｓ）を形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマス
クとして用いてソース線６ａとドレイン電極６ｂとの間のｎ⁺型シリコン膜７ｅをエッチ
ングにより除去するとともに、信号線６ｔおよびドレイン配線６ｇをマスクとして用いて
信号線６ｔとドレイン配線６ｇとの間のｎ⁺型シリコン膜７ｅをエッチングにより除去し
、ソース・ドレインの分離を行う。その結果、ボトムゲート型の画素スイッチング用の薄
膜トランジスタ１ｃ、１ｇが形成される。

次に、図１３（ｇ）に示すように、層間絶縁膜形成工程において、プラズマＣＶＤ法に
より、膜厚が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、
コンタクトホール形成工程において、フォトリソグラフィ技術を用いてパッシベーション
膜８に対してエッチングを行い、コンタクトホール８１、８２、８９を形成する。このエ
ッチングにおいても、ＳＦ₆などのフッ素系のエッチングガスを用いた反応性イオンエッ
チング（ドライエッチング）を行う。それ以降の工程は、実施の形態１と同様であるため
、説明を省略する。

このように本形態では、薄膜トランジスタ１ｃ、１ｇおよび保持容量１ｈの基本的な構
成が実施の形態１と同様であるため、ゲート耐電圧が高い薄膜トランジスタ１ｃとオン電
流特性が優れた薄膜トランジシスタ１ｇを形成できるとともに、容量が大きくて耐電圧が
安定した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。

［実施の形態５］
図１４（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態５に係る液晶装置の画素１つ分
の平面図、Ａ８−Ｂ８に相当する位置で液晶装置を切断したときの断面図、および駆動回
路に用いた薄膜トランジスタの平面図である。

図１４（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜４と
違って、本形態では、容量線が形成されておらず、走査方向（ゲート線３ａの延在方向と
交差する方向／ソース線６ａの延在方向）における前段側のゲート線３ａの一部によって
保持容量１ｈの下電極３ｃが構成されている。

また、保持容量１ｈでは、下電極３ｃと重なる領域に上電極６ｄが形成されており、本
形態では、上電極６ｄとしては、ソース線６ａやドレイン電極６ｂと同時形成された金属
層が用いられている。ここで、上電極６ｄは、ドレイン電極６ｂと分離して形成されてい
る。このため、平坦化膜９の上層に形成された画素電極２ａは、パッシベーション膜８の
コンタクトホール８１′、および平坦化膜９のコンタクトホール９１′を介して上電極６
ｄに電気的に接続し、パッシベーション膜８のコンタクトホール８１、および平坦化膜９
のコンタクトホール９１を介してドレイン電極６ｂに電気的に接続している。

絶縁膜４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側絶縁膜
４ａと、上層側の薄いシリコン窒化膜からなる上層側絶縁膜４ｂとの２層構造になってお
り、薄膜トランジスタ１ｃのゲート絶縁層４ｅを構成している。下層側絶縁膜４ａは、保
持容量１ｈの下電極３ｃおよび上電極６ｄと平面的に重なる領域で厚さ方向の全体にわた
って除去され、除去領域４１が形成されている。このため、保持容量１ｈの誘電体層は、
絶縁膜４のうち、膜厚の薄い下層側絶縁膜４ａによって構成されている。なお、下電極３
ｃの上層側のうち、下電極３ｃの端縁に沿っては絶縁膜４と同一厚の絶縁膜が形成されて
おり、誘電体層４ｃは、この厚い絶縁膜で囲まれている。

また、本形態でも、実施の形態１と同様、図１４（ｂ）、（ｃ）に示すように、駆動回
路形成領域には、薄膜トランジスタ１ｇの信号線３ｇの突出部分（ゲート電極）と重なる
領域を含む広い領域にわたって、下層側絶縁膜４ａが厚さ方向の全体にわたって除去され
た除去領域４５が形成されており、この除去領域４５では、絶縁膜４として、薄い上層側
絶縁膜４ｂのみが形成されている。このため、薄膜トランジスタ１ｇのゲート絶縁層４ｇ
は、上層側絶縁膜４ｂのみで構成されている。また、コンタクト部１ｓにおいて、コンタ
クトホール８９の形成領域は、下層側絶縁膜４ａが厚さ方向の全体にわたって除去された
除去領域４５に位置している。なお、コンタクト部１ｓでは、上層側導電層６ｓと下層側
導電層３ｓとの電気的な接続は、画素電極２ａと同時形成されたＩＴＯ膜からなる導電パ
ターン２ｓによって行われている。その他の構成は、実施の形態１と同様であるため、説
明を省略する。

このような構成の素子基板１０は、基本的には実施の形態１と同様な方法で製造できる
。すなわち、図５（ａ）に示すゲート電極形成工程では、容量線を形成しないとともに、
ゲート線３ａを図１４（ａ）に示す平面形状に形成する。また、図５（ｇ）に示すソース
・ドレイン電極形成工程においてソース線６ａおよびドレイン電極６ｂを形成する際、上
電極６ｄを形成する。さらに、図６（ｂ）に示す平坦化膜形成工程では、コンタクトホー
ル９１、９２を備えた平坦化膜９を形成するとともに、図６（ｃ）に示すコンタクトホー
ル形成工程では、フォトリソグラフィ技術を用いてパッシベーション膜８に対してエッチ
ングを行う際、コンタクトホール９１、９１′と重なる位置にコンタクトホール８１、８
１′を形成する。また、コンタクト部１ｓでは、コンタクトホール９２、９３と重なる位
置にコンタクトホール８２、８９を形成する。

［実施の形態６］
図１５（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態６に係る液晶装置の画素１つ分
の平面図、Ａ１５−Ｂ１５に相当する位置で液晶装置を切断したときの断面図、および駆
動回路に用いた薄膜トランジスタの平面図である。図１６（ａ）〜（ｃ）は、本形態の液
晶装置１に用いた素子基板１０の製造工程のうち、ゲート絶縁層を形成するまでの工程を
示す工程断面図である。

上記実施の形態１〜５では、下層側絶縁膜４ａを除去して除去領域４１、４５を形成し
たが、図１５（ａ）、（ｂ）、（ｃ）に示すように、本形態では、上層側絶縁膜４ｂを除
去して除去領域４１′、４５′を形成してある。その他の構成は、実施の形態１と同様で
あるため、詳細な説明を省略する。

このような構成の素子基板１０を製造するには、図１５（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、信号線３ｇ（ゲート電極）、および下
層側導電層３ｓを形成する。

次、図１５（ｂ）に示すゲート絶縁層形成工程において、絶縁膜４の下層側を構成する
薄い下層側絶縁膜４ａ、および絶縁膜４の上層側を構成する厚い上層側絶縁膜４ｂを形成
する。

次に、薄膜化工程において、下電極３ｃと重なる領域、および薄膜トランジスタ１ｇや
コンタクト部１ｓを備えた駆動回路形成領域の上層側絶縁膜４ｂに対してエッチングを行
い、除去領域４１′、４５′を形成する。その結果、下層側絶縁膜４ａによって、ゲート
絶縁層４ｇおよび誘電体層４ｃが形成され、下層側絶縁膜４ａと上層側絶縁膜４ｂとによ
ってゲート絶縁層４ｅが形成される。それ以降の工程は、実施の形態１と概ね同様である
ため、説明を省略する。

このような構成の素子基板１０でも、ゲート耐電圧が高い薄膜トランジスタ１ｃとオン
電流特性が優れた薄膜トランジシスタ１ｇを形成できるとともに、容量が大きくて耐電圧
が安定した保持容量１ｈを形成できる。また、コンタクトホール８９を形成する箇所の絶
縁膜４の膜厚が薄いので、ドライエッチングの時間が短い分、ゲート絶縁層が静電気やプ
ラズマに晒される時間が短縮できるなどの効果も奏する。

［実施の形態７］
図１７（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態７に係る液晶装置の画素１つ分
の平面図、Ａ１７−Ｂ１７およびＣ１７−Ｄ１７に相当する位置で液晶装置を切断したと
きの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。

上記実施の形態１〜６では、絶縁膜４を下層側絶縁膜４ａと上層側絶縁膜４ｂの２層構
造を採用するとともに、下層側絶縁膜４ａに対して除去領域を形成したが、図１７（ａ）
、（ｂ）、（ｃ）に示すように、本形態では、絶縁膜４を１層の絶縁膜で構成するととも
に、絶縁膜４を厚さ方向の途中位置までエッチングにより除去して除去領域４１″、４５
″を形成してある。その他の構成は、実施の形態１と同様であるため、詳細な説明を省略
する。このような構成の素子基板１０は、実施の形態６と同様な方法で製造できるので説
明を省略するが、ゲート耐電圧が高い薄膜トランジスタ１ｃとオン電流特性が優れた薄膜
トランジシスタ１ｇを形成できるとともに、容量が大きくて耐電圧が安定した保持容量１
ｈを形成できる。また、コンタクトホール８９を形成する箇所の絶縁膜４の膜厚が薄いの
で、ドライエッチングの時間が短い分、ゲート絶縁層が静電気やプラズマに晒される時間
が短縮できるなどの効果も奏する。

［その他の実施の形態］
上記実施の形態１〜６では、絶縁膜４を構成する下層側絶縁膜４ａおよび上層側絶縁膜
４ｂのいずれもが同一の絶縁膜からなる構成であったが、下層側絶縁膜４ａおよび上層側
絶縁膜４ｂが異なる絶縁膜からなる構成であってもよい。この場合、絶縁膜４をシリコン
酸化膜とシリコン窒化膜とによって構成する場合、誘電体層４ｃとして利用する上層側絶
縁膜４ｂについては誘電率の高いシリコン窒化膜により構成することが好ましい。また、
上記実施の形態では、下層側絶縁膜４ａおよび上層側絶縁膜４ｂは各々、１層の絶縁膜か
らなる構成であったが、下層側絶縁膜４ａおよび上層側絶縁膜４ｂが各々、複数層の絶縁
膜からなる構成であってもよい。さらに、上記形態１〜７では、絶縁膜４が２層で、誘電
体層３ｃとゲート絶縁層４ｇが同一の構成であったが、絶縁膜４を３層以上で構成し、誘
電体層３ｃとゲート絶縁層４ｇとを異なる絶縁膜で構成してもよい。

上記実施の形態１〜７では、薄膜トランジスタ１ｇを駆動回路に用いた例を説明したが
、素子基板１０に形成される検査回路などにおいても大きなオン電流が求められることが
あることから、検査回路に薄膜トランジスタ１ｇを用いてもよい。また、駆動回路、検査
回路を構成するトランジスタは第１と第２のトランジスタの混成にしてもよい。

上記実施の形態１〜７では、絶縁膜４を部分的に薄くした部分を保持容量１ｈの誘電体
層４ｃとして用いるにあたって、下電極３ｃの外周縁より内側領域のみで下層側絶縁膜４
ａを除去して除去領域４１を形成したが、下電極３ｃの縁部分や上電極の縁部分で発生し
やすい耐電圧低下が問題とならない場合や、他の対策が施されている場合には、下電極３
ｃや上電極よりも広い領域にわたって下層側絶縁膜４ａを除去してもよい。

上記実施の形態では、ゲート線３ａにアルミニウム合金膜とモリブデン膜との多層膜を
用い、ソース線６ａにアルミニウム膜とモリブデン膜との多層膜を用いたが、これらの配
線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった導電膜
を用いてもよい。また、上記実施の形態では能動層７ａとして真性のアモルファスシリコ
ン膜を用いたが、その他のシリコン膜や、有機半導体膜、酸化亜鉛などの透明半導体膜を
用いてもよい。

また、上記実施の形態では、ボトムゲート構造の薄膜トランジスタについて示したが、
画素領域内における薄膜トランジスタと画素領域外における薄膜トランジスタの構成につ
いては、トップゲート構造の薄膜トランジスタについて適用しても良い。

また、上記実施の形態では、透過型の液晶装置を例に説明したが、半透過反射型の液晶
装置や全反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、ＴＮ
モード、ＥＣＢモード、ＶＡＮモードのアクティブマトリクス型の液晶装置を例に説明し
たが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードの液晶装置（電気光学装
置）に本発明を適用してもよい。

さらに、電気光学装置として液晶装置に限らず、例えば、有機ＥＬ（エレクトロルミネ
ッセンス）装置でも、有機ＥＬ膜を電気光学物質として保持する素子基板上の各画素領域
に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄
膜トランジスタのゲート絶縁層より下層側に下電極を具備する保持容量とが形成されるの
で、かかる有機ＥＬ装置に本発明を適用してもよい。

［電子機器の実施形態］
図１８は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実
施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機など
であり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミング
ジェネレータ１７３、そして液晶装置１を有する。また、液晶装置１は、パネル１７５お
よび駆動回路１７６を有しており、前述した液晶装置１を用いることができる。表示情報
出力源１７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージ
ユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ
１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号
等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、
シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路
、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、
その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は
、各構成要素に所定の電圧を供給する。

（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。 （ａ）、（ｂ）、（ｃ）は、図１に示す液晶装置の素子基板の電気的な構成を示す説明図、駆動回路の一部を模式的に示すブロック図、および駆動回路に用いた薄膜トランジスタの等価回路図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、Ａ３−Ｂ３およびＣ３−Ｄ３に相当する位置で液晶装置を切断したときの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。 本発明を適用した液晶装置に構成される駆動回路やコンタクト部の説明図である。 （ａ）〜（ｇ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）〜（ｅ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態１の変形例に係る液晶装置の画素１つ分の平面図、Ａ７−Ｂ７およびＣ７−Ｄ７に相当する位置で液晶装置を切断したときの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、Ａ８−Ｂ８およびＣ８−Ｄ８に相当する位置で液晶装置を切断したときの断面図、およびおよび駆動回路に用いた薄膜トランジスタの平面図である。 （ａ）〜（ｇ）は、図８に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、Ａ１０−Ｂ１０およびＣ１０−Ｄ１０に相当する位置で液晶装置を切断したときの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。 （ａ）〜（ｈ）は、図１０に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、Ａ１２−Ｂ１２およびＣ１２−Ｄ１２に相当する位置で液晶装置を切断したときの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。 （ａ）〜（ｇ）は、図１２に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、Ａ１４−Ｂ１４およびＣ１４−Ｄ１４に相当する位置で液晶装置を切断したときの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図、Ａ１５−Ｂ１５に相当する位置で液晶装置を切断したときの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。 （ａ）〜（ｃ）は、図１５に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図、Ａ１７−Ｂ１７に相当する位置で液晶装置を切断したときの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。 本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、従来の液晶装置の画素１つ分の平面図、Ａ１９−Ｂ１９に相当する位置で液晶装置を切断したときの断面図、および駆動回路に用いた薄膜トランジスタの平面図である。

符号の説明

１・・液晶装置（電気光学装置）、１ｂ・・画素、１ｃ・・画素スイッチング用の薄膜ト
ランジスタ（第１の薄膜トランジスタ）、１ｅ・・画素領域、１ｆ・・液晶、１ｇ・・駆
動回路用の薄膜トランジスタ（第２の薄膜トランジスタ）、１ｈ・・保持容量、１ｐ・・
液晶容量、１ｓ・・コンタクト部、２ａ・・画素電極、３ａ・・ゲート線（第１のゲート
電極／走査線）、３ｂ・・容量線、３ｃ・・保持容量の下電極、３ｇ・・信号線（ゲート
電極）、３ｓ・・下層側導電層、４・・絶縁膜、４ａ・・下層側絶縁膜、４ｂ・・上層側
絶縁膜、４ｃ・・誘電体層、４ｅ・・画素スイッチング用の薄膜トランジスタのゲート絶
縁層（第１のゲート絶縁層）、４ｇ・・駆動回路用の薄膜トランジスタのゲート絶縁層（
第２のゲート絶縁層）、６ａ・・ソース線（データ線）、６ｂ・・ドレイン電極、６ｓ・
・上層側導電層、７ａ・・画素スイッチング用の薄膜トランジスタの能動層（第１の能動
層）、７ｇ・・駆動回路用の薄膜トランジスタの能動層（第２の能動層）、４１、４５・
・除去領域、８６・・上層側導電層接続用のコンタクトホール、８６・・下層側導電層接
続用のコンタクトホール

Claims (16)

1. 素子基板上の画素領域内に、導電膜、絶縁膜および半導体膜により第１のゲート電極、
   第１のゲート絶縁層および第１の能動層が各々構成された第１の薄膜トランジスタを有す
   る電気光学装置において、
   前記素子基板上の画素領域外には、前記導電膜によって構成された第１のゲート電極、
   前記絶縁膜において厚さ方向の一部が除去されてなる第２のゲート絶縁層、および前記半
   導体膜によって構成された第２の能動層を備えた第２の薄膜トランジスタを有しているこ
   とを特徴とする電気光学装置。
2. 前記半導体膜はアモルファスシリコン膜からなるとともに、下層側から順に前記導電膜
   、前記絶縁膜および前記半導体膜が形成されていることを特徴とする請求項１に記載の電
   気光学装置。
3. 前記絶縁膜は複数層形成され、
   前記第１の薄膜トランジスタでは、前記複数層の絶縁膜によって前記第１のゲート絶縁
   層が構成され、
   前記第２の薄膜トランジスタでは、前記複数層の絶縁膜のうち、下層側絶縁膜が前記第
   ２のゲート電極と重なる領域で除去され、上層側絶縁膜により前記第２のゲート絶縁層が
   構成されていることを特徴とする請求項１または２に記載の電気光学装置。
4. 前記上層側絶縁膜は、前記下層側絶縁膜より膜厚が薄く形成されていることを特徴とす
   る請求項３に記載の電気光学装置。
5. 前記第２の薄膜トランジスタにおいて、前記下層側絶縁膜は、前記第２のゲート電極と
   前記第２の能動層との重なり領域の外周縁より所定の距離だけ隔てた内側領域で除去され
   ていることを特徴とする請求項３または４に記載の電気光学装置。
6. 前記第１の薄膜トランジスタは、前記素子基板上の複数の画素領域の各々に形成され、
   前記第２の薄膜トランジスタは、前記素子基板上の画素領域外に形成された回路の一部
   として構成されていることを特徴とする請求項１乃至５の何れか一項に記載の電気光学装
   置。
7. 前記第２の薄膜トランジスタは、前記第１の薄膜トランジスタにゲート線を介して走査
   信号を出力するゲート線駆動回路、および前記第１の薄膜トランジスタにソース線を介し
   てデータ信号を出力するデータ線駆動回路のうちの少なくとも１つの回路の一部として構
   成されていることを特徴とする請求項６に記載の電気光学装置。
8. 前記複数の画素領域の各々には、前記導電膜によって構成された下電極、および前記絶
   縁膜が厚さ方向の一部で除去されてなる誘電体層を備えた保持容量を有していることを特
   徴とする請求項６または７に記載の電気光学装置。
9. 前記第２のゲート絶縁層と前記誘電体層とは、同一の膜厚を有していることを特徴とす
   る請求項８に記載の電気光学装置。
10. 前記素子基板上には、前記導電膜によって下層側導電層が構成されているとともに、当
    該下層側導電層の上方では、該下層側導電層に到る下層側導電層接続用コンタクトホール
    を介して前記下層側導電層に対する電気的な接続が行われており、
    前記下層側導電層接続用コンタクトホールの形成領域では、前記絶縁膜が厚さ方向の一
    部で除去されていることを特徴とする請求項１乃至９の何れか一項に記載の電気光学装置
    。
11. 請求項１乃至１０の何れか一項に記載の電気光学装置を備えていることを特徴とする電
    子機器。
12. 素子基板上の画素領域内に第１のゲート電極、第１のゲート絶縁層および第１の能動層
    を備えた第１の薄膜トランジスタと、前記素子基板上の画素領域外に第２のゲート電極、
    第２のゲート絶縁層および第２の能動層を備えた第２の薄膜トランジスタとを有する電気
    光学装置の製造方法において、
    前記第１のゲート電極および前記第２のゲート電極を同時形成するゲート電極形成工程
    と、
    前記第１のゲート絶縁層および前記第２のゲート絶縁層を形成するための絶縁膜を形成
    するゲート絶縁層形成工程と、
    前記第１の能動層および前記第２の能動層を形成するための半導体膜形成工程と、
    を有し、
    さらに、前記第２のゲート電極に対して上層側で重なる絶縁膜をエッチングして前記第
    ２のゲート絶縁層の膜厚を前記第１のゲート絶縁層に比して薄くする薄膜化工程を有して
    いることを特徴とする電気光学装置の製造方法。
13. 前記ゲート絶縁層形成工程では、前記絶縁膜の成膜工程を複数回、行うとともに、当該
    複数回の成膜工程の間で前記薄膜化工程を行い、
    当該薄膜化工程では、前記第２のゲート電極の上層側に形成されている絶縁膜をエッチ
    ングにより除去することを特徴とする請求項１２に記載の電気光学装置の製造方法。
14. 前記ゲート絶縁層形成工程では、前記複数回の成膜工程のうち、少なくとも最終の成膜
    工程については真空雰囲気中で行った後、前記半導体膜形成工程を開始するまで前記素子
    基板を真空雰囲気中に保持し続けることを特徴とする請求項１３に記載の電気光学装置の
    製造方法。
15. 前記ゲート電極形成工程では画素領域の各々に保持容量の下電極を形成し、
    前記薄膜化工程では、前記下電極に対して上層側で重なる絶縁膜をエッチングして前記
    保持容量の誘電体層の膜厚を前記第１のゲート絶縁層に比して薄くすることを特徴とする
    請求項１２乃至１４の何れか一項に記載の電気光学装置の製造方法。
16. 前記ゲート電極形成工程では下層側導電層を形成し、
    前記薄膜化工程では、前記下層側導電層に対して上層側で重なる絶縁膜をエッチングし
    ておき、
    前記半導体膜形成工程を行った後、前記下層側導電層に到達する下層側導電層接続用コ
    ンタクトホールを形成するコンタクトホール形成工程を行うことを特徴とする請求項１２
    乃至１５の何れか一項に記載の電気光学装置の製造方法。

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