KR102519947B1 - 표시장치용 어레이기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 화소와 구동부를 포함하는 기판과, 상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터와, 상기 기판 상부의 상기 구동부에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극을 포함하는 표시장치용 어레이기판을 제공하는데, 영역별로 상이한 유전율을 갖도록 절연층을 형성함으로써, 신호지연이 최소화 된 상태에서 박막트랜지스터의 크기가 감소되고 베젤이 감소된다.
Description
본 발명은 표시장치에 관한 것으로, 특히 영역별로 상이한 유전율을 갖는 절연층을 포함하는 표시장치용 어레이기판 및 그 제조방법에 관한 것이다.
근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 플라즈마 표시장치(plasma display panel device: PDP device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device) 등을 들 수 있다.
일반적으로, 표시장치는 영상을 표시하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동부로 이루어지고, 구동부는 표시패널의 각 화소영역에 게이트전압 및 데이터전압을 각각 공급하는 게이트구동부 및 데이터구동부로 이루어진다.
이러한 구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판은 표시패널 가장자리의 패드부에 부착된다.
그러나, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판을 표시패널의 패드부에 부착하는 경우, 부피 및 무게가 증가하는 단점이 있다.
이에 따라, 게이트구동부용 인쇄회로기판에 형성되는 게이트구동부 중 쉬프트레지스터(shift register)와 같은 일부 회로를 표시패널의 어레이기판에 직접 형성하고, 게이트구동부의 나머지 회로와 데이터구동부의 회로를 하나의 인쇄회로기판으로 구현하여 표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP) 타입의 표시장치가 제안되었다.
이러한 GIP 타입 표시장치를 도면을 참조하여 설명한다.
도 1은 종래의 GIP 타입 표시장치의 어레이기판을 도시한 도면이다.
도 1에 도시한 바와 같이, 종래의 GIP 타입 표시장치의 어레이기판은, 게이트구동부(GD) 및 화소(P)를 포함하는 기판(20)과, 화소(P)의 제1박막트랜지스터(T1)와 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)를 포함한다.
구체적으로, 기판(20) 상부의 화소(P)에는 차광층(22)이 형성되고, 차광층(22) 상부의 기판(20) 전면에는 버퍼층(24)이 형성된다.
버퍼층(24) 상부의 화소(P)에는 제1액티브층(26a)이 형성되고, 버퍼층(24) 상부의 게이트구동부(GD)에는 제2 및 제3액티브층(26b, 26c)이 형성된다.
제1 내지 제3액티브층(26a, 26b, 26c) 상부의 기판(20) 전면에는 게이트절연층(28)이 형성되고, 제1 내지 제3액티브층(26a, 26b, 26c)에 대응되는 게이트절연층(28) 상부에는 각각 제1 내지 제3게이트전극(30a, 30b, 30c)이 형성된다.
제1 내지 제3게이트전극(30a, 30b, 30c) 상부의 기판(20) 전면에는 층간절연층(32)이 형성되고, 제1게이트전극(30a)에 대응되는 층간절연층(32) 상부에는 제1소스전극 및 제1드레인전극(34a, 36a)이 형성되고, 제2게이트전극(30b)에 대응되는 층간절연층(32) 상부에는 제2소스전극 및 제2드레인전극(34b, 36b)이 형성되고, 제3게이트전극(30c)에 대응되는 층간절연층(32) 상부에는 제3소스전극 및 제3드레인전극(34c, 36c)이 형성된다.
제1소스전극 및 제1드레인전극(34a, 36a)은 각각 제1액티브층(26a) 양단부에 연결되고, 제2소스전극 및 제2드레인전극(34b, 36b)은 각각 제2액티브층(26b) 양단부에 연결되고, 제3소스전극 및 제3드레인전극(34c, 36c)은 각각 제3액티브층(26c) 양단부에 연결된다.
제1액티브층(26a), 제1게이트전극(30a), 제1소스전극 및 제1드레인전극(34a, 36a)은 제1박막트랜지스터(T1)를 구성하고, 제2액티브층(26b), 제2게이트전극(30b), 제2소스전극 및 제2드레인전극(34b, 36b)은 제2박막트랜지스터(T2)를 구성하고, 제3액티브층(26c), 제2게이트전극(30b), 제3소스전극 및 제3드레인전극(34c, 36c)은 제3박막트랜지스터(T3)를 구성한다.
제1소스전극 및 제1드레인전극(34a, 36a), 제2소스전극 및 제2드레인전극(34b, 36b), 제3소스전극 및 제3드레인전극(34c, 36c) 상부의 기판(20) 전면에는 보호층(38)이 형성되고, 보호층(38) 상부의 화소(P)에는 화소전극(40)이 형성된다.
화소전극(40)은 제1박막트랜지스터(T1)의 제3드레인전극(36a)에 연결된다.
이러한 종래의 GIP 타입 표시장치의 어레이기판에서, 제1 및 제2트랜지스터(T1, T2)를 포함하는 게이트구동부(GD)가 게이트신호를 생성하여 화소(P)에 공급하고, 제3박막트랜지스터(T3)를 포함하는 화소(P)는 게이트신호 및 데이터신호를 이용하여 계조를 표시한다.
그런데, 표시장치의 비표시영역인 베젤(bezel)을 감소시키기 위해서는 게이트구동부(GD)의 박막트랜지스터의 크기를 줄여야 하고, 상대적으로 작은 크기의 박막트랜지스터가 상대적으로 큰 박막트랜지스터와 동일한 전기적 특성을 발휘하도록 하기 위해서는 박막트랜지스터의 게이트절연층의 두께를 줄여야 한다.
그러나, 박막트랜지스터의 게이트절연층의 두께를 줄일 경우, 액티브층, 게이트절연층 및 게이트전극에 의한 커패시터의 커패시턴스가 증가하여 박막트랜지스터의 온-전류(on-current)는 증가하지만, 게이트절연층의 항복전압(breakdown voltage)이 감소하여 정전기 등에 취약해 지고, 핫 캐리어 스트레스(hot carrier stress: HCS)의 증가와 같이 전기적 특성이 저하되어 박막트랜지스터의 이동도(mobility) 변동이 증가하고 신뢰성이 저하되는 문제가 있다.
또한, 액티브층의 돌출부에 의하여 게이트절연층이 절단되거나 파괴되는 문제가 있다.
예를 들어, 약 140nm의 게이트절연층을 포함하는 박막트랜지스터는 약 230μA의 온-전류, 약 110V의 항복전압, 약 1.7%의 HCS를 갖는 반면, 약 80nm의 게이트절연층을 포함하는 박막트랜지스터는 약 451μA의 온-전류, 약 65V의 항복전압, 약 48.6%의 HCS를 갖는다.
즉, 게이트절연층의 두께가 감소하면, 온-전류는 증가하지만, 항복전압이 감소하여 정전기 등에 취약해지고, 전기적 특성이 저하되어 HCS가 증가한다.
본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 영역별로 상이한 유전율을 갖도록 절연층을 형성함으로써, 신호지연이 최소화 된 상태에서 박막트랜지스터의 크기가 감소되고 베젤이 감소되는 표시장치용 어레이기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
그리고, 본 발명은, 구동부의 박막트랜지스터의 게이트절연층, 화소의 스토리지 커패시터의 유전층 또는 화소의 구동 박막트랜지스터의 게이트절연층을 상대적으로 높은 유전율을 갖도록 형성함으로써, 전기적 특성 저하 없이 구동부의 박막트랜지스터, 화소의 스토리지 커패시터 또는 화소의 구동 박막트랜지스터의 크기가 감소되는 표시장치용 어레이기판 및 그 제조방법을 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 화소와 구동부를 포함하는 기판과, 상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터와, 상기 기판 상부의 상기 구동부에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극을 포함하는 표시장치용 어레이기판을 제공한다.
한편, 본 발명은, 화소를 포함하는 기판과, 상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 스토리지 커패시터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극을 포함하는 표시장치용 어레이기판을 제공한다.
다른 한편, 본 발명은, 화소를 포함하는 기판과, 상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제2박막트랜지스터에 연결되는 화소전극을 포함하는 표시장치용 어레이기판을 제공한다.
그리고, 상기 제1절연층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하고, 상기 제2절연층은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함할 수 있다.
또한, 상기 제2절연층의 메탈은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
그리고, 상기 제1절연층의 제1두께는 상기 제2절연층의 제2두께보다 작거나 같을 수 있다.
또한, 상기 제1박막트랜지스터는, 다결정 실리콘, 비정질 실리콘 또는 산화물 반도체로 이루어지는 제1액티브층과, 상기 제1액티브층 상부 또는 하부에 배치되는 제1게이트전극을 포함할 수 있다.
그리고, 상기 제1박막트랜지스터는 제3유전율을 갖는 제1층간절연층을 더 포함하고, 상기 스토리지 커패시터는 상기 제3유전율보다 큰 제4유전율을 갖는 제2층간절연층을 더 포함할 수 있다.
다른 한편, 본 발명은, 기판 상부의 화소에 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 구동부에 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제1박막트랜지스터에 연결되는 화소전극을 형성하는 단계를 포함하는 표시장치용 어레이기판의 제조방법을 제공한다.
다른 한편, 본 발명은, 기판 상부의 화소에 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 스토리지 커패시터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제1박막트랜지스터에 연결되는 화소전극을 형성하는 단계를 포함하는 표시장치용 어레이기판의 제조방법을 제공한다.
다른 한편, 본 발명은, 기판 상부의 화소에 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제2박막트랜지스터에 연결되는 화소전극을 형성하는 단계를 포함하는 표시장치용 어레이기판의 제조방법을 제공한다.
그리고, 상기 제1 및 제2절연층을 형성하는 단계는, 상기 기판 상부의 전면에 상기 제1절연층을 형성하는 단계와, 상기 제1절연층 상부의 미리 선택된 영역에 금속패턴을 형성하는 단계와, 상기 금속패턴이 형성된 상기 기판을 열처리 하는 단계를 포함할 수 있다.
또한, 상기 기판을 열처리 하는 단계는, 500℃ 내지 700℃의 진공 또는 산소 분위기에서 수행될 수 있다.
그리고, 상기 제1 및 제2절연층을 형성하는 단계는, 상기 금속패턴을 형성하는 단계와 상기 기판을 열처리 하는 단계 사이에, 상기 금속패턴 상부에 절연물질층을 형성하는 단계를 더 포함할 수 있다.
본 발명은, 영역별로 상이한 유전율을 갖도록 절연층을 형성함으로써, 신호지연이 최소화 된 상태에서 박막트랜지스터의 크기가 감소되고 베젤이 감소되는 효과를 갖는다.
그리고, 본 발명은, 구동부의 박막트랜지스터의 게이트절연층, 화소의 스토리지 커패시터의 유전층 또는 화소의 구동 박막트랜지스터의 게이트절연층을 상대적으로 높은 유전율을 갖도록 형성함으로써, 전기적 특성 저하 없이 구동부의 박막트랜지스터, 화소의 스토리지 커패시터 또는 화소의 구동 박막트랜지스터의 크기가 감소되는 효과를 갖는다.
도 1은 종래의 GIP 타입 표시장치의 어레이기판을 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 표시장치를 도시한 도면.
도 3은 본 발명의 제1실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면.
도 6은 본 발명의 제3실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 7은 본 발명의 제4실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 8은 본 발명의 제5실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 9는 본 발명의 제6실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 표시장치를 도시한 도면.
도 3은 본 발명의 제1실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면.
도 6은 본 발명의 제3실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 7은 본 발명의 제4실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 8은 본 발명의 제5실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 9는 본 발명의 제6실시예에 따른 표시장치용 어레이기판을 도시한 도면.
이하, 첨부한 도면을 참조하여 본 발명에 따른 표시장치용 어레이기판 및 그 제조방법을 설명한다.
도 2는 본 발명의 제1실시예에 따른 표시장치를 도시한 도면이다.
도 2에 도시한 바와 같이, 본 발명의 제1실시예에 따른 표시장치(110)는, 타이밍제어부(TC), 데이터구동부(DD), 게이트구동부(GD) 및 표시패널(DP)을 포함하는데, 표시장치(110)는 유기발광다이오드 표시장치(organic light emitting diode display device: OLED display device) 또는 액정표시장치(liquid crystal display device: LCD device)일 수 있다.
타이밍제어부(TC)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호(IS)와 데이터인에이블신호(DE), 수평동기신호(HSY), 수직동기신호(VSY), 클럭(CLK) 등의 다수의 타이밍신호를 이용하여, 게이트제어신호(GCS), 데이터제어신호(DCS) 및 영상데이터(RGB)를 생성하고, 생성된 데이터제어신호(DCS) 및 영상데이터(RGB)는 데이터구동부(DD)에 공급하고, 생성된 게이트제어신호(GCS)는 게이트구동부(GD)에 공급한다.
데이터구동부(DD)는, 타이밍제어부(TC)로부터 공급되는 데이터제어신호(DCS) 및 영상데이터(RGB)를 이용하여 데이터신호를 생성하고, 생성된 데이터신호를 표시패널(DP)의 데이터배선(DL)에 공급한다.
게이트구동부(GD)는, 타이밍제어부(TC)로부터 공급되는 게이트제어신호(GCS)를 이용하여 게이트신호를 생성하고, 생성된 게이트신호를 표시패널(DP)의 게이트배선(GL)에 공급하는데, 게이트구동부(GD)는 게이트배선(GL), 데이터배선(DL) 및 화소(P)가 형성되는 표시패널(DP)의 기판에 함께 형성되는 게이트-인-패널(gate in panel: GIP) 타입일 수 있다.
표시패널(DP)은, 게이트신호 및 데이터신호를 이용하여 영상을 표시하는데, 서로 교차하여 화소(P)를 정의하는 게이트배선(GL) 및 데이터배선(DL)과, 게이트배선(GL) 및 데이터배선(DL)에 연결되는 화소(P)를 포함한다.
게이트구동부(GD) 및 화소(P)는 각각 다수의 박막트랜지스터를 포함하는데, 표시장치(110)가 유기발광다이오드 표시장치인 경우 표시패널(DP)의 화소(P)는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 스토리지 커패시터 및 발광다이오드를 포함할 수 있고, 표시장치(110)가 액정표시장치인 경우 표시패널(DP)의 화소(P)는 박막트랜지스터, 스토리지 커패시터 및 액정 커패시터를 포함할 수 있다.
이러한 표시장치의 어레이기판을 도면을 참조하여 설명한다.
도 3은 본 발명의 제1실시예에 따른 표시장치용 어레이기판을 도시한 도면이다.
도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 표시장치용 어레이기판은, 게이트구동부(GD) 및 화소(P)를 포함하는 기판(120)과, 화소(P)의 제1박막트랜지스터(T1)와 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)를 포함한다.
구체적으로, 기판(120) 상부의 화소(P)에는 차광층(122)이 형성되고, 차광층(122) 상부의 기판(120) 전면에는 버퍼층(124)이 형성된다.
차광층(122)은 제1박막트랜지스터(T1)의 제1액티브층(126a)으로 입사되는 빛을 차단하기 위한 것으로, 예를 들어, 불투명한 금속물질로 이루어질 수 있다.
버퍼층(124) 상부의 화소(P)에는 제1액티브층(126a)이 형성되고, 버퍼층(124) 상부의 게이트구동부(GD)에는 제2 및 제3액티브층(126b, 126c)이 형성된다.
여기서, 제1 내지 제3액티브층(126a, 126b, 126c)은 다결정 실리콘(polycrystalline silicon)으로 이루어질 수 있으며, 제1 내지 제3액티브층(126a, 126b, 126c)은 각각 전류의 통로인 중앙의 채널영역과 불순물이 도핑된 양단부의 소스드레인영역을 포함할 수 있다.
제1액티브층(126a) 상부의 화소(P)에는 제1게이트절연층(128)이 형성되고, 제2 및 제3액티브층(126b, 126bc) 상부의 게이트구동부(GD)에는 제2게이트절연층(129)이 형성된다.
제1게이트절연층(128)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2게이트절연층(129)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.
그리고, 제1게이트절연층(128)의 제1두께(t1)는 제2게이트절연층(129)의 제2두께(t2)보다 작거나 같을 수 있고, 제1게이트절연층(128)의 제1유전율은 제2게이트절연층(129)의 제2유전율보다 작을 수 있다.
예를 들어, 제1게이트절연층(128)은 약 100nm 내지 약 150nm의 제1두께(t1)를 가질 수 있으며, 제2게이트절연층(129)은 약 100nm 내지 약 200nm의 제2두께(t2)를 가질 수 있다.
그리고, 제1게이트절연층(128)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2게이트절연층(129)은 약 10 내지 약 20의 유전상수를 가질 수 있다.
제1액티브층(126a)에 대응되는 제1게이트절연층(128) 상부에는 제1게이트전극(130a)이 형성되고, 제2 및 제3액티브층(126b, 126c)에 대응되는 제2게이트절연층(129) 상부에는 각각 제2 및 제3게이트전극(130b, 130c)이 형성된다.
제1 내지 제3게이트전극(130a, 130b, 130c) 상부의 기판(120) 전면에는 층간절연층(132)이 형성되고, 제1게이트전극(130a)에 대응되는 층간절연층(132) 상부에는 제1소스전극 및 제1드레인전극(134a, 136a)이 형성되고, 제2게이트전극(130b)에 대응되는 층간절연층(132) 상부에는 제2소스전극 및 제2드레인전극(134b, 136b)이 형성되고, 제3게이트전극(130c)에 대응되는 층간절연층(132) 상부에는 제3소스전극 및 제3드레인전극(134c, 136c)이 형성된다.
여기서, 제1게이트절연층(128)과 층간절연층(132)은 제1액티브층(126a) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖고, 제2게이트절연층(129)과 층간절연층(132)은 제2 및 제3액티브층(126b, 126c) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖는다.
제1소스전극 및 제1드레인전극(134a, 136a)은 각각 콘택홀을 통하여 제1액티브층(126a) 양단부의 소스드레인영역에 연결되고, 제2소스전극 및 제2드레인전극(134b, 136b)은 각각 콘택홀을 통하여 제2액티브층(126b) 양단부의 소스드레인영역에 연결되고, 제3소스전극 및 제3드레인전극(134c, 136c)은 각각 콘택홀을 통하여 제3액티브층(126c) 양단부의 소스드레인영역에 연결된다.
제1액티브층(126a), 제1게이트전극(130a), 제1소스전극(134a) 및 제1드레인전극(136a)은 제1박막트랜지스터(T1)를 구성하고, 제2액티브층(126b), 제2게이트전극(130b), 제2소스전극(134b) 및 제2드레인전극(136b)은 제2박막트랜지스터(T2)를 구성하고, 제3액티브층(126c), 제3게이트전극(130c), 제3소스전극(134c) 및 제3드레인전극(136c)은 제3박막트랜지스터(T3)를 구성한다.
여기서, 제1 내지 제3박막트랜지스터(T1, T2, T3)는 n(negative) 타입 또는 p(positive) 타입일 수 있으며, 제1박막트랜지스터(T1)는 화소(P)의 스위칭 소자일 수 있고, 제2 및 제3박막트랜지스터(T2, T3)는 쉬프트레지스터(shift register)의 스위칭 소자로서 CMOS(complementary metal-oxide-semiconductor), NMOS 또는 PMOS 소자일 수 있다.
제1소스전극 및 제1드레인전극(134a, 136a), 제2소스전극 및 제2드레인전극(134b, 136b), 제3소스전극 및 제3드레인전극(134c, 136c) 상부의 기판(120) 전면에는 보호층(138)이 형성되고, 보호층(138) 상부의 화소(P)에는 화소전극(140)이 형성된다.
여기서, 보호층(138)은 제1드레인전극(136a)을 노출하는 콘택홀을 갖고, 화소전극(140)은 콘택홀을 통하여 제1박막트랜지스터(T1)의 제1드레인전극(136a)에 연결된다.
표시장치가 액정표시장치인 경우, 화소전극(140) 상부에는 액정층이 형성되고, 기판(120) 상부의 화소전극(140), 액정층, 다른 기판에 형성되는 공통전극은 액정커패시터를 구성한다.
그리고, 표시장치가 유기발광다이오드 표시장치인 경우, 화소전극(140) 상부에는 발광층 및 음극이 형성되고, 기판(120) 상부의 화소전극(140), 발광층, 음극은 발광다이오드를 구성한다.
이와 같이, 본 발명의 제1실시예에 따른 표시장치용 어레이기판에서는, 온-전류의 증가보다 오프-전류의 감소 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 제1박막트랜지스터(T1)는 상대적으로 낮은 유전율과 상대적으로 얇은 제1두께(t1)를 갖는 제1게이트절연층(128)을 이용하여 형성하고, 오프-전류의 감소 및 기생 커패시턴스의 감소보다 온-전류의 증가가 중요한 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)는 상대적으로 높은 유전율과 상대적으로 두꺼운 제2두께(t2)를 갖는 제2게이트절연층(129)을 이용하여 형성함으로써, 화소(P)에서는 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 데이터신호가 원활하게 스위칭 되고, 게이트구동부(GD)에서는 항복전압 감소, 핫 캐리어 스트레스 증가 및 이에 따른 신뢰성 감소 없이 게이트신호가 원활하게 생성된다.
그리고, 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)가 상대적으로 높은 유전율을 갖는 제2게이트절연층(129)을 이용하여 형성되므로, 제2 및 제3박막트랜지스터(T2, T3)의 크기(채널영역의 면적)를 감소시키더라도 제2게이트절연층(129)의 두께를 감소시킴으로써, 제2 및 제3박막트랜지스터(T2, T3)가 동일한 전기적 특성을 유지하도록 할 수 있으며, 그 결과 게이트구동부(GD)의 크기와 이에 대응되는 베젤의 크기가 감소되어 내로우 베젤(narrow bezel)을 구현할 수 있다.
이러한 제1 및 제2게이트절연층의 형성방법을 도면을 참조하여 설명한다.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면이다.
도 4a에 도시한 바와 같이, 차광물질의 증착, 포토레지스트의 도포, 노광 및 현상, 차광물질층의 식각을 통하여 기판(120) 상부의 화소(P)에 차광층(122)을 형성한다.
도 4b에 도시한 바와 같이, 차광층(122) 상부의 기판(120) 전면에 버퍼층(124)을 형성하고, 반도체물질의 증착, 포토레지스트의 도포, 노광 및 현상, 반도체물질층의 식각을 통하여 버퍼층(124) 상부의 화소(P)에 제1액티브층(126a)을 형성하고, 버퍼층(124) 상부의 게이트구동부(GD)에 제2 및 제3액티브층(126b, 126c)을 형성한다.
도 4c에 도시한 바와 같이, 제1 내지 제3액티브층(126a, 126b, 126c) 상부의 기판(120) 전면에 제1게이트절연층(128)을 형성하고, 금속물질의 증착, 포토레지스트의 도포, 노광 및 현상, 금속물질층의 식각을 통하여 제1게이트절연층(128) 상부의 게이트구동부(GD)에 금속패턴(152)을 형성한다.
여기서, 금속패턴(152)의 제3두께(t3)는 제1게이트절연층(128)의 제1두께(t1)보다 같거나 작을 수 있으며, 예를 들어 금속패턴(152)의 제3두께(t3)는 제1게이트절연층(128)의 제1두께(t1)의 약 1/20(5%) 내지 약 1/2(50%)일 수 있다.
도 4d에 도시한 바와 같이, 금속패턴(152)이 형성된 기판(120)을 열처리한다.
열처리는 약 500℃ 내지 약 700℃에서 수행될 수 있으며, 진공 또는 산소 분위기에서 수행될 수 있다.
도 4e에 도시한 바와 같이, 열처리에 의하여 금속패턴(152)의 금속원자 및 금속분자를 하부의 제1게이트절연층(128)으로 확산시켜 게이트구동부(GD)의 제2 및 제3액티브층(126b, 126c) 상부에 제2게이트절연층(129)을 형성하는데, 화소(P)의 제1게이트절연층(128) 상부에는 금속패턴(152)이 존재하지 않으므로 화소(P)의 제1게이트절연층(128)은 그대로 유지된다.
여기서, 제2게이트절연층(129)의 제2두께(t2)는 제1게이트절연층(128)의 제1두께(t1)보다 크거나 같고, 제1게이트절연층(128)의 제1두께(t1)와 금속패턴(152)의 제3두께(t3)의 합보다 작거나 같다. (t1≤t2≤(t1+t3))
도 4f에 도시한 바와 같이, 게이트물질의 증착, 포토레지스트의 도포, 노광 및 현상, 게이트물질층의 식각을 통하여 제1액티브층(126a)에 대응되는 제1게이트절연층(128) 상부에 제1게이트전극(130a)을 형성하고, 제2 및 제3액티브층(126b, 126c)에 대응되는 제2게이트절연층(129) 상부에 각각 제2 및 제3게이트전극(130b, 130c)을 형성한다.
이후, 제1 내지 제3게이트전극(130a, 130b, 130c) 상부의 기판(120) 전면에 층간절연층(132)을 형성하고, 소스드레인물질의 증착, 포토레지스트의 도포, 노광 및 현상, 소스드레인물질층의 식각을 통하여 제1게이트전극(130a)에 대응되는 층간절연층(132) 상부에 제1소스전극 및 제1드레인전극(134a, 136a)을 형성하고, 제2게이트전극(130b)에 대응되는 층간절연층(132) 상부에 제2소스전극 및 제2드레인전극(134b, 136b)을 형성하고, 제3게이트전극(130c)에 대응되는 층간절연층(132) 상부에 제3소스전극 및 제3드레인전극(134c, 136c)을 형성한다.
제1액티브층(126a), 제1게이트전극(130a), 제1소스전극(134a) 및 제1드레인전극(136a)은 제1박막트랜지스터(T1)를 구성하고, 제2액티브층(126b), 제2게이트전극(130b), 제2소스전극(134b) 및 제2드레인전극(136b)은 제2박막트랜지스터(T2)를 구성하고, 제3액티브층(126c), 제2게이트전극(130b), 제3소스전극(134c) 및 제3드레인전극(136c)은 제3박막트랜지스터(T3)를 구성한다.
도 4g에 도시한 바와 같이, 제1소스전극 및 제1드레인전극(134a, 136a), 제2소스전극 및 제2드레인전극(134b, 136b), 제3소스전극 및 제3드레인전극(134c, 136c) 상부의 기판(120) 전면에 보호층(138)을 형성하고, 화소물질의 증착, 포토레지스트의 도포, 노광 및 현상, 화소물질층의 식각을 통하여 보호층(138) 상부의 화소(P)에 화소전극(140)을 형성한다.
이와 같이, 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법에서는, 금속패턴(152)의 형성 및 열처리에 의하여 기판(120) 상부의 원하는 위치에 제1 및 제2게이트절연층(128, 129)을 선택적으로 형성할 수 있으며, 기판(120) 상부의 화소(P)에는 상대적으로 낮은 유전율과 상대적으로 얇은 제1두께(t1)를 갖는 제1게이트절연층(128)을 형성하고, 기판(120) 상부의 게이트구동부(GD)에는 상대적으로 높은 유전율과 상대적으로 두꺼운 제2두께(t2)를 갖는 제2게이트절연층(129)을 형성함으로써, 기생 커패시턴스 증가 및 이에 따른 신호 지연을 방지하고, 항복전압 감소, 핫 캐리어 스트레스 증가 및 이에 따른 신뢰성 감소를 방지하고, 베젤의 크기를 감소시켜 내로우 베젤(narrow bezel)을 구현할 수 있다.
한편, 다른 실시예에서는 금속패턴 상부에 절연물질층을 추가로 형성하여 금속이 더 균일하게 확산되도록 할 수도 있는데, 이를 도면을 참조하여 설명한다.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면으로, 제2게이트절연층(229) 형성 이후의 공정은 제1실시예와 동일하며, 동일한 부분에 대한 설명은 생략한다.
도 5a에 도시한 바와 같이, 차광물질의 증착, 포토레지스트의 도포, 노광 및 현상, 차광물질층의 식각을 통하여 기판(220) 상부의 화소(P)에 차광층(222)을 형성한다.
그리고, 차광층(222) 상부의 기판(220) 전면에 버퍼층(224)을 형성하고, 반도체물질의 증착, 포토레지스트의 도포, 노광 및 현상, 반도체물질층의 식각을 통하여 버퍼층(224) 상부의 화소(P)에 제1액티브층(226a)을 형성하고, 버퍼층(224) 상부의 게이트구동부(GD)에 제2 및 제3액티브층(226b, 226c)을 형성한다.
그리고, 제1 내지 제3액티브층(226a, 226b, 226c) 상부의 기판(220) 전면에 제1게이트절연층(228)을 형성하고, 금속물질의 증착, 포토레지스트의 도포, 노광 및 현상, 금속물질층의 식각을 통하여 제1게이트절연층(228) 상부의 게이트구동부(GD)에 금속패턴(252)을 형성한다.
여기서, 금속패턴(252)의 제3두께(t3)는 제1게이트절연층(228)의 제1두께(t1)보다 같거나 작을 수 있으며, 예를 들어 금속패턴(252)의 제3두께(t3)는 제1게이트절연층(228)의 제1두께(t1)의 약 1/20(5%) 내지 약 1/2(50%)일 수 있다.
도 5b에 도시한 바와 같이, 금속패턴(252) 상부의 기판(220) 전면에 절연물질층(254)을 형성한다.
절연물질층(254)은 제1게이트절연층(228)과 동일한 물질로 이루어질 수 있으며, 예를 들어 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다.
그리고, 절연물질층(254)의 제4두께(t4)는 제1게이트절연층(228)의 제1두께(t1)보다 작거나 같을 수 있다.
도 5c에 도시한 바와 같이, 금속패턴(252)이 형성된 기판(220)을 열처리한다.
열처리는 약 500℃ 내지 약 700℃에서 수행될 수 있으며, 진공 또는 산소 분위기에서 수행될 수 있다.
금속패턴(252) 상하부에 절연물질층(254) 및 제1게이트절연층(228)이 존재하여 열처리 동안 금속패턴(252)의 금속이 상하 양방향으로 확산되므로, 금속의 확산이 더 균일하게 진행될 수 있으며, 금속에 의한 제1 내지 제3액티브층(226a, 226b, 226c)의 열화를 방지할 수 있다.
도 5d에 도시한 바와 같이, 열처리에 의하여 금속패턴(252)의 금속원자 및 금속분자를 하부의 제1게이트절연층(228) 및 상부의 절연물질층(254)으로 확산시켜 게이트구동부(GD)의 제2 및 제3액티브층(226b, 226c) 상부에 제2게이트절연층(229)을 형성한다.
이때, 화소(P)의 제1게이트절연층(228) 및 절연물질층(254) 사이에는 금속패턴(252)이 존재하지 않고 제1게이트절연층(228) 및 절연물질층(254)은 동일한 물질로 이루어지므로, 화소(P)의 절연물질층(254) 및 제1게이트절연층(228)은 제1 및 제4두께(t1, t4)의 합인 제5두께(t5)를 갖는 제1게이트절연층(228)으로 유지된다. (t5=t1+t4)
여기서, 제2게이트절연층(229)의 제6두께(t6)는 제1게이트절연층(228)의 제5두께(t5)보다 크거나 같고, 제1게이트절연층(228)의 제5두께(t5)와 금속패턴(252)의 제3두께(t3)의 합보다 작거나 같다. (t5≤t6≤(t5+t3))
이후의 제1 내지 제3게이트전극, 층간절연층, 제1 내지 제3소스전극, 제1 내지 제3드레인전극, 보호층 및 화소전극의 형성은 제1실시예와 동일하다.
이와 같이, 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법에서는, 금속패턴(252)의 형성, 절연물질층(254)의 형성 및 열처리에 의하여 기판(220) 상부의 원하는 위치에 제1 및 제2게이트절연층(228, 229)을 선택적으로 형성할 수 있으며, 기판(220) 상부의 화소(P)에는 상대적으로 낮은 유전율을 갖는 제1게이트절연층(228)을 형성하고, 기판(220) 상부의 게이트구동부(GD)에는 상대적으로 높은 유전율을 갖는 제2게이트절연층(229)을 형성함으로써, 기생 커패시턴스 증가 및 이에 따른 신호 지연을 방지하고, 항복전압 감소, 핫 캐리어 스트레스 증가 및 이에 따른 신뢰성 감소를 방지하고, 베젤의 크기를 감소시켜 내로우 베젤(narrow bezel)을 구현할 수 있다.
그리고, 금속패턴(252) 상하부에 절연물질층(254) 및 제1게이트절연층(228)이 존재하는 상태에서 열처리를 진행하므로, 금속패턴(252)의 금속이 상하 양방향으로 더 균일하게 확산될 수 있으며, 금속에 의한 제1 내지 제3액티브층(226a, 226b, 226c)의 열화를 방지할 수 있다.
한편, 다른 실시예에서는 화소의 스토리지 커패시터의 유전층을 상대적으로 높은 유전율을 갖는 절연층으로 형성할 수 있는데, 이를 도면을 참조하여 설명한다.
도 6은 본 발명의 제3실시예에 따른 표시장치용 어레이기판을 도시한 도면이다.
도 6에 도시한 바와 같이, 본 발명의 제3실시예에 따른 표시장치용 어레이기판은, 화소(P)를 포함하는 기판(320)과, 화소(P)의 제1박막트랜지스터(T1)와 스토리지 커패시터(Cs)를 포함한다.
구체적으로, 기판(320) 상부의 화소(P)에는 차광층(322)이 형성되고, 차광층(322) 상부의 기판(320) 전면에는 버퍼층(324)이 형성된다.
차광층(322)은 제1박막트랜지스터(T1)의 제1액티브층(326a)으로 입사되는 빛을 차단하기 위한 것으로, 예를 들어, 불투명한 금속물질로 이루어질 수 있다.
버퍼층(324) 상부의 화소(P)에는 제1액티브층(326a) 및 제1커패시터전극(362)이 형성되고, 제1액티브층(326a) 및 제1커패시터전극(362) 상부의 기판(320) 전면에는 제1게이트절연층(328)이 형성된다.
여기서, 제1액티브층(326a) 및 제1커패시터전극(362)은 다결정 실리콘(polycrystalline silicon)으로 이루어질 수 있으며, 제1액티브층(326a)은 각각 전류의 통로인 중앙의 채널영역과 불순물이 도핑된 양단부의 소스드레인영역을 포함할 수 있고, 제1커패시터전극(362)은 불순물이 도핑되어 도체화된 상태일 수 있다.
제1게이트절연층(328)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다.
제1액티브층(326a)에 대응되는 제1게이트절연층(328) 상부에는 제1게이트전극(330a)이 형성되고, 제1커패시터전극(362)에 대응되는 제1게이트절연층(328) 상부에는 제2커패시터전극(364)이 형성된다.
제1게이트전극(330a) 상부의 화소(P)에는 제1층간절연층(332)이 형성되고, 제2커패시터전극(364) 상부의 화소(P)에는 제2층간절연층(333)이 형성된다.
제1층간절연층(332)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2층간절연층(333)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.
그리고, 제1층간절연층(332)의 제1두께(t1)는 제2층간절연층(333)의 제2두께(t2)보다 작거나 같을 수 있고, 제1층간절연층(332)의 제1유전율은 제2층간절연층(333)의 제2유전율보다 작을 수 있다.
예를 들어, 제1층간절연층(332)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2층간절연층(333)은 약 10 내지 약 20의 유전상수를 가질 수 있다.
이러한 제1 및 제2층간절연층(332, 333)의 형성방법은 제1실시예와 동일할 수 있다.
제1게이트전극(330a)에 대응되는 제1층간절연층(332) 상부에는 제1소스전극 및 제1드레인전극(334a, 336a)이 형성되고, 제2커패시터전극(364)에 대응되는 제2층간절연층(333) 상부에는 제3커패시터전극(366)이 형성된다.
여기서, 제1게이트절연층(328)과 제1층간절연층(332)은 제1액티브층(326a) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖고, 제1소스전극 및 제1드레인전극(334a, 336a)은 각각 콘택홀을 통하여 제1액티브층(326a) 양단부의 소스드레인영역에 연결된다.
제1액티브층(326a), 제1게이트전극(330a), 제1소스전극(334a) 및 제1드레인전극(336a)은 제1박막트랜지스터(T1)를 구성하고, 제2커패시터전극(364), 제2층간절연층(333) 및 제3커패시터전극(366)은 스토리지 커패시터(Cs)를 구성한다.
여기서, 제1박막트랜지스터(T1)는 n(negative) 타입 또는 p(positive) 타입을 갖는 화소(P)의 스위칭 소자일 수 있다.
제1소스전극 및 제1드레인전극(334a, 336a)과 제3스토리지전극(366) 상부의 기판(320) 전면에는 보호층(338)이 형성되고, 보호층(338) 상부의 화소(P)에는 화소전극(340)이 형성된다.
여기서, 보호층(338)은 제1드레인전극(336a)을 노출하는 콘택홀을 갖고, 화소전극(340)은 콘택홀을 통하여 제1박막트랜지스터(T1)의 제1드레인전극(336a)에 연결된다.
이와 같이, 본 발명의 제3실시예에 따른 표시장치용 어레이기판에서는, 배선 또는 전극간의 절연 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 대부분에는 상대적으로 낮은 유전율을 갖는 제1층간절연층(332)을 형성하고, 동일 면적 내에서 용량 증가가 중요한 스토리지 커패시터(Cs)에는 상대적으로 높은 유전율을 갖는 제2층간절연층(333)을 형성함으로써, 화소(P)에서 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 스토리지 커패시터(Cs)의 용량을 증가시킬 수 있다.
그리고, 스토리지 커패시터(Cs)가 상대적으로 높은 유전율을 갖는 제2층간절연층(333)을 이용하여 형성되므로, 스토리지 커패시터(Cs)의 크기(제2 및 제3스토리지전극(364, 366)의 중첩부의 면적)를 감소시키더라도 제2층간절연층(333)의 두께를 감소시킴으로써, 스토리지커패시터(Cs)가 동일한 전기적 특성을 유지하도록 할 수 있으며, 그 결과 개구부가 증가되어 고휘도의 영상표시를 구현할 수 있다.
제3실시예에서는 제2 및 제3스토리지전극(364, 366)과 그 사이의 제2층간절연층(333)이 스토리지 커패시터(Cs)를 구성하는 것을 예로 들었으나, 다른 실시예에서는 제1스토리지전극(362)이 제3스토리지전극(366)에 전기적으로 연결되어 제1 및 제2스토리지전극(362, 364)과 그 사이의 제1게이트절연층(328)도 스토리지 커패시터가 될 수 있으며, 이 경우 제1 및 제2스토리지전극(362, 364) 사이에 제1게이트절연층(328) 대신에 상대적으로 높은 유전율을 갖는 금속을 포함하는 무기절연물질의 제2게이트절연층을 선택적으로 형성함으로써, 스토리지 커패시터의 용량을 더욱 증가시킬 수 있다.
제1 내지 제3실시예에서는 탑게이트(top gate) 타입의 박막트랜지스터를 예로 들었으나, 다른 실시예에서는 바텀게이트(bottom gate) 타입의 박막트랜지스터에도 본 발명을 적용할 수 있는데, 이를 도면을 참조하여 설명한다.
도 7은 본 발명의 제4실시예에 따른 표시장치용 어레이기판을 도시한 도면으로, 제1실시예와 동일한 부분에 대한 설명은 생략한다.
도 7에 도시한 바와 같이, 본 발명의 제4실시예에 따른 표시장치용 어레이기판은, 게이트구동부(GD) 및 화소(P)를 포함하는 기판(420)과, 화소(P)의 제1박막트랜지스터(T1)와 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)를 포함한다.
구체적으로, 기판(420) 상부의 화소(P)에는 차광층(422)이 형성되고, 차광층(422) 상부의 기판(420) 전면에는 버퍼층(424)이 형성된다.
차광층(422)은 제1박막트랜지스터(T1)의 제1액티브층(426a)으로 입사되는 빛을 차단하기 위한 것으로, 예를 들어, 불투명한 금속물질로 이루어질 수 있다.
버퍼층(424) 상부의 화소(P)에는 제1게이트전극(426a)이 형성되고, 버퍼층(424) 상부의 게이트구동부(GD)에는 제2 및 제3게이트전극(426b, 426c)이 형성된다.
제1게이트전극(426a) 상부의 화소(P)에는 제1게이트절연층(428)이 형성되고, 제2 및 제3게이트전극(426b, 426bc) 상부의 게이트구동부(GD)에는 제2게이트절연층(429)이 형성된다.
제1게이트절연층(428)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2게이트절연층(429)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.
그리고, 제1게이트절연층(428)의 제1두께(t1)는 제2게이트절연층(429)의 제2두께(t2)보다 작거나 같을 수 있고, 제1게이트절연층(428)의 제1유전율은 제2게이트절연층(429)의 제2유전율보다 작을 수 있다.
예를 들어, 제1게이트절연층(428)은 약 100nm 내지 약 150nm의 제1두께(t1)를 가질 수 있으며, 제2게이트절연층(429)은 약 100nm 내지 약 200nm의 제2두께(t2)를 가질 수 있다.
그리고, 제1게이트절연층(428)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2게이트절연층(429)은 약 10 내지 약 20의 유전상수를 가질 수 있다.
이러한 제1 및 제2게이트절연층(428, 429)의 형성방법은 제1실시예와 동일할 수 있다.
제1게이트전극(426a)에 대응되는 제1게이트절연층(428) 상부에는 제1액티브층(430a)이 형성되고, 제2 및 제3게이트전극(426b, 426c)에 대응되는 제2게이트절연층(429) 상부에는 각각 제2 및 제3액티브층(430b, 430c)이 형성된다.
여기서, 제1 내지 제3액티브층(430a, 430b, 430c)은 다결정 실리콘(polycrystalline silicon)으로 이루어질 수 있으며, 제1 내지 제3액티브층(430a, 430b, 430c)은 각각 전류의 통로인 중앙의 채널영역과 불순물이 도핑된 양단부의 소스드레인영역을 포함할 수 있다.
제1 내지 제3액티브층(430a, 430b, 430c) 상부의 기판(420) 전면에는 층간절연층(432)이 형성되고, 제1액티브층(430a)에 대응되는 층간절연층(432) 상부에는 제1소스전극 및 제1드레인전극(434a, 436a)이 형성되고, 제2액티브층(430b)에 대응되는 층간절연층(432) 상부에는 제2소스전극 및 제2드레인전극(434b, 436b)이 형성되고, 제3액티브층(430c)에 대응되는 층간절연층(432) 상부에는 제3소스전극 및 제3드레인전극(434c, 436c)이 형성된다.
여기서, 층간절연층(432)은 제1 내지 제3액티브층(430a, 430b, 430c) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖는다.
제1소스전극 및 제1드레인전극(434a, 436a)은 각각 콘택홀을 통하여 제1액티브층(430a) 양단부의 소스드레인영역에 연결되고, 제2소스전극 및 제2드레인전극(434b, 436b)은 각각 콘택홀을 통하여 제2액티브층(430b) 양단부의 소스드레인영역에 연결되고, 제3소스전극 및 제3드레인전극(434c, 436c)은 각각 콘택홀을 통하여 제3액티브층(430c) 양단부의 소스드레인영역에 연결된다.
제1게이트전극(426a), 제1액티브층(430a), 제1소스전극(434a) 및 제1드레인전극(436a)은 제1박막트랜지스터(T1)를 구성하고, 제2게이트전극(426b), 제2액티브층(430b), 제2소스전극(434b) 및 제2드레인전극(436b)은 제2박막트랜지스터(T2)를 구성하고, 제3게이트전극(426c), 제3액티브층(430c), 제3소스전극(434c) 및 제3드레인전극(436c)은 제3박막트랜지스터(T3)를 구성한다.
여기서, 제1 내지 제3박막트랜지스터(T1, T2, T3)는 n(negative) 타입 또는 p(positive) 타입일 수 있으며, 제1박막트랜지스터(T1)는 화소(P)의 스위칭 소자일 수 있고, 제2 및 제3박막트랜지스터(T2, T3)는 쉬프트레지스터(shift register)의 스위칭 소자로서 CMOS, NMOS 또는 PMOS 소자일 수 있다.
제1소스전극 및 제1드레인전극(434a, 436a), 제2소스전극 및 제2드레인전극(434b, 436b), 제3소스전극 및 제3드레인전극(434c, 436c) 상부의 기판(420) 전면에는 보호층(438)이 형성되고, 보호층(438) 상부의 화소(P)에는 화소전극(440)이 형성된다.
여기서, 보호층(438)은 제1드레인전극(436a)을 노출하는 콘택홀을 갖고, 화소전극(440)은 콘택홀을 통하여 제1박막트랜지스터(T1)의 제1드레인전극(436a)에 연결된다.
이와 같이, 본 발명의 제4실시예에 따른 표시장치용 어레이기판에서는, 온-전류의 증가보다 오프-전류의 감소 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 제1박막트랜지스터(T1)는 상대적으로 낮은 유전율과 상대적으로 얇은 제1두께(t1)를 갖는 제1게이트절연층(428)을 이용하여 형성하고, 오프-전류의 감소 및 기생 커패시턴스의 감소보다 온-전류의 증가가 중요한 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)는 상대적으로 높은 유전율과 상대적으로 두꺼운 제2두께(t2)를 갖는 제2게이트절연층(429)을 이용하여 형성함으로써, 화소(P)에서는 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 데이터신호가 원활하게 스위칭 되고, 게이트구동부(GD)에서는 항복전압 감소, 핫 캐리어 스트레스 증가 및 이에 따른 신뢰성 감소 없이 게이트신호가 원활하게 생성된다.
그리고, 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)가 상대적으로 높은 유전율을 갖는 제2게이트절연층(429)을 이용하여 형성되므로, 제2 및 제3박막트랜지스터(T2, T3)의 크기(채널영역의 면적)를 감소시키더라도 제2게이트절연층(429)의 두께를 감소시킴으로써, 제2 및 제3박막트랜지스터(T2, T3)가 동일한 전기적 특성을 유지하도록 할 수 있으며, 그 결과 게이트구동부(GD)의 크기와 이에 대응되는 베젤의 크기가 감소되어 내로우 베젤(narrow bezel)을 구현할 수 있다.
한편, 다른 실시예에서는 비정질 실리콘 박막트랜지스터를 포함하는 어레이기판의 스토리지 커패시터의 유전층을 상대적으로 높은 유전율을 갖는 절연층으로 형성할 수 있는데, 이를 도면을 참조하여 설명한다.
도 8은 본 발명의 제5실시예에 따른 표시장치용 어레이기판을 도시한 도면이다.
도 8에 도시한 바와 같이, 본 발명의 제5실시예에 따른 표시장치용 어레이기판은, 화소(P)를 포함하는 기판(520)과, 화소(P)의 제1박막트랜지스터(T1)와 스토리지 커패시터(Cs)를 포함한다.
구체적으로, 기판(520) 상부의 화소(P)에는 제1게이트전극(522a) 및 제1커패시터전극(562)이 형성되고, 제1게이트전극(522a) 상부의 화소(P)에는 제1게이트절연층(524)이 형성되고, 제1커패시터전극(562) 상부의 화소(P)에는 제2게이트절연층(525)이 형성된다.
제1게이트절연층(524)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2게이트절연층(525)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.
그리고, 제1게이트절연층(524)의 제1두께(t1)는 제2게이트절연층(525)의 제2두께(t2)보다 작거나 같을 수 있고, 제1게이트절연층(524)의 제1유전율은 제2층간절연층(525)의 제2유전율보다 작을 수 있다.
예를 들어, 제1게이트절연층(524)은 약 100nm 내지 약 150nm의 제1두께(t1)를 가질 수 있으며, 제2게이트절연층(525)은 약 100nm 내지 약 200nm의 제2두께(t2)를 가질 수 있다.
그리고, 제1게이트절연층(524)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2게이트절연층(525)은 약 10 내지 약 20의 유전상수를 가질 수 있다.
이러한 제1 및 제2게이트절연층(524, 525)의 형성방법은 제1실시예와 동일할 수 있다.
제1게이트전극(522a)에 대응되는 제1게이트절연층(524) 상부에는 제1액티브층(526a)이 형성된다.
여기서, 제1액티브층(526a)은 비정질 실리콘(amorphous silicon)으로 이루어질 수 있다.
제1액티브층(526a)의 양단부 상부에는 소스전극(528a) 및 드레인전극(530a)이 형성되고, 제1커패시터전극(562)에 대응되는 제2게이트절연층(525) 상부에는 제2커패시터전극(564)이 형성된다.
제1게이트전극(522a), 제1액티브층(526a), 제1소스전극(528a) 및 제1드레인전극(530a)은 제1박막트랜지스터(T1)를 구성하고, 제1커패시터전극(562), 제2게이트절연층(525) 및 제2커패시터전극(564)은 스토리지 커패시터(Cs)를 구성한다.
소스전극(528a), 드레인전극(530a) 및 제2커패시터전극(564) 상부의 화소(P)에는 보호층(532)이 형성되고, 보호층(532) 상부의 화소(P)에는 화소전극(534)이 형성된다.
여기서, 보호층(532)은 제1드레인전극(530a)을 노출하는 콘택홀을 갖고, 화소전극(534)은 콘택홀을 통하여 제1박막트랜지스터(T1)의 제1드레인전극(530a)에 연결된다.
이와 같이, 본 발명의 제5실시예에 따른 표시장치용 어레이기판에서는, 배선 또는 전극간의 절연 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 대부분에는 상대적으로 낮은 유전율을 갖는 제1게이트절연층(542)을 형성하고, 동일 면적 내에서 용량 증가가 중요한 스토리지 커패시터(Cs)에는 상대적으로 높은 유전율을 갖는 제2게이트절연층(525)을 형성함으로써, 화소(P)에서 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 스토리지 커패시터(Cs)의 용량을 증가시킬 수 있다.
그리고, 스토리지 커패시터(Cs)가 상대적으로 높은 유전율을 갖는 제2게이트절연층(525)을 이용하여 형성되므로, 스토리지 커패시터(Cs)의 크기(제1 및 제2스토리지전극(562, 564)의 중첩부의 면적)를 감소시키더라도 제2게이트절연층(525)의 두께를 감소시킴으로써, 스토리지커패시터(Cs)가 동일한 전기적 특성을 유지하도록 할 수 있으며, 그 결과 개구부가 증가되어 고휘도의 영상표시를 구현할 수 있다.
한편, 다른 실시예에서는 유기발광다이오드 표시장치용 어레이기판의 구동 박막트랜지스터에 상대적으로 높은 유전율을 갖는 게이트절연층을 선택적으로 형성할 수 있는데, 이를 도면을 참조하여 설명한다.
도 9는 본 발명의 제6실시예에 따른 표시장치용 어레이기판을 도시한 도면이다.
도 9에 도시한 바와 같이, 본 발명의 제6실시예에 따른 표시장치용 어레이기판은, 화소(P)를 포함하는 기판(620)과, 화소(P)의 제1 및 제4박막트랜지스터(T1, T4)를 포함한다.
도시하지는 않았지만, 기판(620)은 게이트구동부를 더 포함할 수 있으며, 게이트구동부는 n 타입 또는 p 타입의 제2 및 제3박막트랜지스터를 포함할 수 있다.
구체적으로, 기판(620) 상부의 화소(P)에는 차광층(622)이 형성되고, 차광층(622) 상부의 기판(620) 전면에는 버퍼층(624)이 형성된다.
차광층(622)은 제1박막트랜지스터(T1)의 제1액티브층(626a)와 제4박막트랜지스터(T4)의 제4액티브층(626d)으로 입사되는 빛을 차단하기 위한 것으로, 예를 들어, 불투명한 금속물질로 이루어질 수 있다.
버퍼층(624) 상부의 화소(P)에는 제1 및 제4액티브층(626a, 626d)이 형성되고, 제1 및 제4액티브층(626a, 626d) 상부에는 각각 제1 및 제2게이트절연층(628, 629)이 형성된다.
제1 및 제4액티브층(626a, 626d)은 인듐 갈륨 징크 옥사이드(indium gallium zinc oxide: IGZO), 징크 틴 옥사이드(zinc tin oxide: ZTO), 징크 인듐 옥사이드(zinc indium oxide: ZIO)와 같은 산화물 반도체물질로 이루어질 수 있으며, 제1 및 제4액티브층(626a, 626d)은 각각 전류의 통로인 중앙의 채널영역과 불순물이 도핑된 양단부의 소스드레인영역을 포함할 수 있다.
제1게이트절연층(628)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2게이트절연층(629)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.
그리고, 제1게이트절연층(628)의 제1두께(t1)는 제2게이트절연층(629)의 제2두께(t2)보다 작거나 같을 수 있고, 제1게이트절연층(628)의 제1유전율은 제2게이트절연층(629)의 제2유전율보다 작을 수 있다.
예를 들어, 제1게이트절연층(628)은 약 100nm 내지 약 150nm의 제1두께(t1)를 가질 수 있으며, 제2게이트절연층(629)은 약 100nm 내지 약 200nm의 제2두께(t2)를 가질 수 있다.
그리고, 제1게이트절연층(628)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2게이트절연층(629)은 약 10 내지 약 20의 유전상수를 가질 수 있다.
이러한 제1 및 제2게이트절연층(628, 629)의 형성방법은 제1실시예와 동일할 수 있다.
제1 및 제2게이트절연층(628, 629)에 상부에는 각각 제1 및 제4게이트전극(630a, 630d)이 형성되는데, 제1 및 제2게이트절연층(628, 629)은 각각 제1 및 제4게이트전극(630a, 630d)과 동일한 형상을 가질 수 있다.
제1 및 제4게이트전극(630a, 630d) 상부의 기판(620) 전면에는 층간절연층(632)이 형성되고, 제1액티브층(626a)에 대응되는 층간절연층(632) 상부에는 제1소스전극 및 제1드레인전극(634a, 636a)이 형성되고, 제4액티브층(626d)에 대응되는 층간절연층(632) 상부에는 제4소스전극 및 제4드레인전극(634d, 636d)이 형성된다.
여기서, 층간절연층(632)은 제1 및 제4액티브층(626a, 626d) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖는다.
제1소스전극 및 제1드레인전극(634a, 636a)은 각각 콘택홀을 통하여 제1액티브층(626a) 양단부의 소스드레인영역에 연결되고, 제4소스전극 및 제4드레인전극(634d, 636d)은 각각 콘택홀을 통하여 제4액티브층(626d) 양단부의 소스드레인영역에 연결된다.
제1액티브층(626a), 제1게이트전극(630a), 제1소스전극(634a) 및 제1드레인전극(636a)은 제1박막트랜지스터(T1)를 구성하고, 제4액티브층(626d), 제4게이트전극(630d), 제4소스전극(634d) 및 제4드레인전극(636d)은 제4박막트랜지스터(T4)를 구성한다.
제1소스전극(634a) 및 제1드레인전극(636a)과 제4소스전극(634d) 및 제4드레인전극(636d) 상부의 화소(P)에는 보호층(638)이 형성되고, 보호층(638) 상부의 화소(P)에는 화소전극(640)이 형성된다.
여기서, 보호층(638)은 제4소스전극(634d)을 노출하는 콘택홀을 갖고, 화소전극(640)은 콘택홀을 통하여 제4박막트랜지스터(T4)의 제4소스전극(634d)에 연결된다.
이러한 본 발명의 제6실시예에 따른 표시장치용 어레이기판에서, 제1박막트랜지스터(T1)는 게이트배선 및 데이터배선에 연결되는 스위칭 박막트랜지스터일 수 있고, 제4박막트랜지스터(T4)는 스위칭 박막트랜지스터 및 파워배선에 연결되는 구동 박막트랜지스터일 수 있으며, 구동 박막트랜지스터에는 발광다이오드가 연결될 수 있다.
즉, 게이트배선의 게이트신호가 제1박막트랜지스터(T1)의 제1게이트전극(630a)에 인가되면, 제1박막트랜지스터(T1)가 턴-온(turn-on) 되고, 데이터배선의 데이터신호가 제1박막트랜지스터(T1)를 통하여 제4박막트랜지스터(T4)의 제4게이트전극(630d)에 인가되고, 파워배선의 고전위전압이 제4박막트랜지스터(T4)를 통하여 발광다이오드에 인가되고, 발광다이오드가 빛을 방출한다.
그리고, 화소전극(640)은 발광다이오드의 양극일 수 있으며, 화소전극(640) 상부의 각 화소(P)에는 발광층이 형성되고, 발광층 상부에는 발광다이오드의 음극이 형성될 수 있다.
이와 같이, 본 발명의 제6실시예에 따른 표시장치용 어레이기판에서는, 오프-전류의 감소 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 스위칭 박막트랜지스터인 제1박막트랜지스터(T1)는 상대적으로 낮은 유전율을 갖는 제1게이트절연층(628)을 이용하여 형성하고, 온-전류의 증가가 중요한 구동 박막트랜지스터인 제4박막트랜지스터(T4)는 상대적으로 높은 유전율을 갖는 제2게이트절연층(629)을 이용하여 형성함으로써, 화소(P)에서 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 구동 박막트랜지스터의 구동 능력을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 표시장치 120: 기판
126a, 126b, 126c: 제1 내지 제3액티브층
128: 제1게이트절연층 129: 제2게이트절연층
134a, 134b, 134c: 제1 내지 제3소스전극
136a, 136b, 136c: 제1 내지 제3드레인전극
T1, T2, T3: 제1 내지 제3박막트랜지스터
126a, 126b, 126c: 제1 내지 제3액티브층
128: 제1게이트절연층 129: 제2게이트절연층
134a, 134b, 134c: 제1 내지 제3소스전극
136a, 136b, 136c: 제1 내지 제3드레인전극
T1, T2, T3: 제1 내지 제3박막트랜지스터
Claims (15)
- 화소와 구동부를 포함하는 기판과;
상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터와;
상기 기판 상부의 상기 구동부에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극
을 포함하고,
상기 제1게이트절연층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하고,
상기 제2게이트절연층은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 표시장치용 어레이기판.
- 화소를 포함하는 기판과;
상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 스토리지 커패시터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극
을 포함하고,
상기 제1게이트절연층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하고,
상기 제2게이트절연층은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 표시장치용 어레이기판.
- 화소를 포함하는 기판과;
상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제2박막트랜지스터에 연결되는 화소전극
을 포함하고,
상기 제1게이트절연층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하고,
상기 제2게이트절연층은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 표시장치용 어레이기판.
- 삭제
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
상기 제2게이트절연층의 메탈은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 표시장치용 어레이기판.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
상기 제1게이트절연층의 제1두께는 상기 제2게이트절연층의 제2두께보다 작거나 같은 표시장치용 어레이기판.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
상기 제1박막트랜지스터는, 다결정 실리콘, 비정질 실리콘 또는 산화물 반도체로 이루어지는 제1액티브층과, 상기 제1액티브층 상부 또는 하부에 배치되는 제1게이트전극을 포함하는 표시장치용 어레이기판.
- 제 2 항에 있어서,
상기 제1박막트랜지스터는 제3유전율을 갖는 제1층간절연층을 더 포함하고,
상기 스토리지 커패시터는 상기 제3유전율보다 큰 제4유전율을 갖는 제2층간절연층을 더 포함하는 표시장치용 어레이기판.
- 기판 상부의 화소에 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 구동부에 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제1박막트랜지스터에 연결되는 화소전극을 형성하는 단계
를 포함하고,
상기 제1 및 제2게이트절연층을 형성하는 단계는,
상기 기판 상부의 전면에 상기 제1게이트절연층을 형성하는 단계와;
상기 제1게이트절연층 상부의 미리 선택된 영역에 금속패턴을 형성하는 단계와;
상기 금속패턴이 형성된 상기 기판을 열처리 하는 단계
를 포함하는 표시장치용 어레이기판의 제조방법.
- 기판 상부의 화소에 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 스토리지 커패시터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제1박막트랜지스터에 연결되는 화소전극을 형성하는 단계
를 포함하고,
상기 제1 및 제2게이트절연층을 형성하는 단계는,
상기 기판 상부의 전면에 상기 제1게이트절연층을 형성하는 단계와;
상기 제1게이트절연층 상부의 미리 선택된 영역에 금속패턴을 형성하는 단계와;
상기 금속패턴이 형성된 상기 기판을 열처리 하는 단계
를 포함하는 표시장치용 어레이기판의 제조방법.
- 기판 상부의 화소에 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제2박막트랜지스터에 연결되는 화소전극을 형성하는 단계
를 포함하고,
상기 제1 및 제2게이트절연층을 형성하는 단계는,
상기 기판 상부의 전면에 상기 제1게이트절연층을 형성하는 단계와;
상기 제1게이트절연층 상부의 미리 선택된 영역에 금속패턴을 형성하는 단계와;
상기 금속패턴이 형성된 상기 기판을 열처리 하는 단계
를 포함하는 표시장치용 어레이기판의 제조방법.
- 삭제
- 제 9 항 내지 제 11 항 중 어느 하나의 항에 있어서,
상기 기판을 열처리 하는 단계는, 500℃ 내지 700℃의 진공 또는 산소 분위기에서 수행되는 표시장치용 어레이기판의 제조방법.
- 제 9 항 내지 제 11 항 중 어느 하나의 항에 있어서,
상기 제1 및 제2게이트절연층을 형성하는 단계는,
상기 금속패턴을 형성하는 단계와 상기 기판을 열처리 하는 단계 사이에, 상기 금속패턴 상부에 절연물질층을 형성하는 단계를 더 포함하는 표시장치용 어레이기판의 제조방법.
- 화소와 구동부를 포함하는 기판과;
상기 기판 상부의 상기 화소에 배치되고, 제1두께와 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터와;
상기 기판 상부의 상기 구동부에 배치되고, 상기 제1두께보다 크거나 같은 제2두께와 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극
을 포함하고,
상기 제1게이트절연층은 4 내지 7의 유전상수를 갖고, 상기 제2게이트절연층은 10 내지 20의 유전상수를 갖는 표시장치용 어레이기판.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |