JP2009117717A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】同一基板に混載された異なる種類の薄膜トランジスタがそれぞれ安定した特性を示すことが可能である半導体装置及びその製造方法を提供する。
【解決手段】基板の一方の主面側に設けられた第一薄膜トランジスタ及び第二薄膜トランジスタを備える半導体装置であって、上記第一薄膜トランジスタ及び第二薄膜トランジスタは、チャネル部及びソース・ドレイン領域を有する半導体層と、第一ゲート絶縁膜と、第一ゲート電極とが基板側からこの順に積層され、上記第一薄膜トランジスタの第一ゲート絶縁膜は、第二薄膜トランジスタの第一ゲート絶縁膜とは異なる絶縁膜から構成される半導体装置である。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。より詳しくは、液晶表示装置等の表示装置に好適に用いることができる半導体装置及びその製造方法に関するものである。
近年、ガラス基板や石英基板を含むＳｉウェハーよりも大きい任意の基板上に非晶質シリコン（ａ−Ｓｉ）や多結晶シリコン（ｐ−Ｓｉ）による薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を形成し、液晶表示パネルや有機ＥＬパネル等の駆動を行う、いわゆるアクティブマトリクス駆動装置が使用されている。また、周辺ドライバ、あるいは更に高い性能が要求されるメモリ、マイクロプロセッサ、イメージプロセッサ、タイミングコントローラ等の高性能回路を広い面積を持つ基板上に集積化するため、より高性能なＳｉデバイスを形成することが研究されている。このうち特に周辺ドライバ等は、移動度が高く高速で動作するｐ−Ｓｉを用いて集積化され、商品化されている。
今後、表示回路を駆動するＳｉデバイスと、上述の各種高性能回路を駆動するＳｉデバイスとを同一基板上に形成した高機能デバイスを実現していく上で、とりわけ表示回路には高い電圧が必要なことが多く、また他の各種高性能回路は低電圧かつ高速動作を必要とすることが多い。このため、高耐圧ＴＦＴと低耐圧高速ＴＦＴとを同一基板に混載していく必要がある。
このような要請に対し、トップゲート型ＴＦＴにおいて、低耐圧高速ＴＦＴのゲート絶縁膜と高耐圧ＴＦＴのゲート絶縁膜とを異なる厚さにし、後者のゲート絶縁膜より前者のゲート絶縁膜を薄くすることにより、前者を低電圧駆動・高速動作、後者を高耐圧として用いる半導体集積回路およびその製法が開示されている（例えば、特許文献１〜４参照。）。
また、Ｓｉ活性層から見て基板より遠い側にゲート電極を設置するトップゲート型ＴＦＴと、Ｓｉ活性層よりも基板側にゲート電極を設置するボトムゲート型ＴＦＴとを同一基板に形成し、かつ二種類のＴＦＴのゲート絶縁膜の膜厚を互いに異ならせることにより、同一基板上に低耐圧高速ＴＦＴと高耐圧ＴＦＴとを有する半導体集積回路及びその製法が開示されている（例えば、特許文献５〜７参照。）。
特開平１０−５６１８４号公報 特開２００３−４５８９２号公報 特開２００５−２６０１６８号公報 特開２００６−５４３１５号公報 特開平１１−５４７６１号公報 特開２００４−３５６６５８号公報 特開２００６−１７８０３１号公報
このように、膜厚が異なるゲート絶縁膜を形成することにより、同一基板上に低耐圧高速ＴＦＴと高耐圧ＴＦＴとを集積することが可能であるが、トップゲート型ＴＦＴで膜厚の異なるゲート絶縁膜を形成するためには、少なくとも低耐圧高速ＴＦＴ又は高耐圧ＴＦＴの一方のゲート絶縁膜を一回の工程で形成することができず、ゲート絶縁膜内にプロセス中のダメージが入り、界面準位が増加することがあった。
例えば、特許文献１に開示された手法の一つは、まず、低耐圧高速ＴＦＴ及び高耐圧ＴＦＴのＳｉ活性層を覆う第１の絶縁膜を形成し、更に、第１の絶縁膜を覆う第２の絶縁膜を形成した後、低耐圧高速ＴＦＴ側の第２の絶縁膜を除去することで膜厚の異なる二つのゲート絶縁膜を実現する方法である。この場合、高耐圧ＴＦＴのゲート絶縁膜は第１及び第２の絶縁膜が積層された構成であるため、第２の絶縁膜形成工程のダメージが第１及び第２の絶縁膜の界面に蓄積して界面準位となり、特性に悪影響を及ぼすことがあった。また、低耐圧高速ＴＦＴのゲート絶縁膜は、第１の絶縁膜を覆う第２の絶縁膜を除去することで形成するが、第２の絶縁膜を除去するときに第１の絶縁膜表面に蓄積されたダメージが界面準位となり、同様に特性に悪影響を及ぼすことがあった。
一方、特許文献２に開示されたトップゲート型ＴＦＴ及びボトムゲート型ＴＦＴによる低耐圧高速ＴＦＴ及び高耐圧ＴＦＴの同一基板への集積は、上述の課題を解決し、低耐圧高速ＴＦＴ及び高耐圧ＴＦＴのゲート絶縁膜をそれぞれ一回の工程で形成することが可能である。しかしながら、ボトムゲート型ＴＦＴとしたことで、トップゲート形成及びその後の工程で積層されるボトムゲート型ＴＦＴの上層側（基板より遠い側）の絶縁膜の界面準位等がボトムゲート型ＴＦＴの特性に悪影響し、トップゲート型ＴＦＴ及びボトムゲート型ＴＦＴの特性を同時に安定化させることが困難であった。また、ボトムゲート型ＴＦＴは、基板上層側に存在する他の配線層からの電界をそのまま受け、特性に悪影響を及ぼすことがあった。このように、異なる種類のＴＦＴを同一基板に混載する場合に、各ＴＦＴの特性を安定化するという点で改善の余地があった。
本発明は、上記現状に鑑みてなされたものであり、同一基板に混載された異なる種類の薄膜トランジスタがそれぞれ安定した特性を示すことが可能である半導体装置及びその製造方法を提供することを目的とするものである。
本発明者らは、同一基板に混載された異なる種類の薄膜トランジスタがそれぞれ安定した特性を示すことが可能である半導体装置及びその製造方法について種々検討したところ、薄膜トランジスタのゲート絶縁膜に着目した。そして、第一薄膜トランジスタの第一ゲート絶縁膜と第二ＴＦＴの第一ゲート絶縁膜とが異なる絶縁膜から構成されることにより、第一薄膜トランジスタ及び第二薄膜トランジスタが共に安定した特性を示すことを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、基板の一方の主面側に設けられた第一薄膜トランジスタ及び第二薄膜トランジスタを備える半導体装置であって、上記第一薄膜トランジスタ及び第二薄膜トランジスタは、チャネル部及びソース・ドレイン領域を有する半導体層と、第一ゲート絶縁膜と、第一ゲート電極とが基板側からこの順に積層され、上記第一薄膜トランジスタの第一ゲート絶縁膜は、第二薄膜トランジスタの第一ゲート絶縁膜とは異なる絶縁膜から構成される半導体装置である。第一薄膜トランジスタの第一ゲート絶縁膜と第二薄膜トランジスタの第一ゲート絶縁膜とを異なる構成にすることで、それぞれの第一ゲート絶縁膜を異なるプロセスで形成できるため、異なる種類の薄膜トランジスタを同一基板に形成する場合の工程上のダメージに起因する界面準位の増加及びその影響を抑制し、第一薄膜トランジスタ（以下、「第一ＴＦＴ」ともいう。）及び第二薄膜トランジスタ（以下、「第二ＴＦＴ」ともいう。）ともに高品質なゲート絶縁膜を備えることができる。したがって、異なる種類の第一ＴＦＴ及び第二ＴＦＴともに安定した特性を示すことができる。
なお、上記第一ＴＦＴの第一ゲート絶縁膜が第二ＴＦＴの第一ゲート絶縁膜とは異なるとは、第一ＴＦＴの第一ゲート絶縁膜と第二ＴＦＴの第一ゲート絶縁膜とが異なるプロセスで形成されたものであればよく、第一ＴＦＴの第一ゲート絶縁膜と第二ＴＦＴの第一ゲート絶縁膜とは異なる材質のものであってもよいし、同じ材質のものであってもよい。また、上記第一ＴＦＴの第一ゲート絶縁膜及び第二ＴＦＴの第一ゲート絶縁膜はそれぞれ単層の絶縁膜から構成されたものであってもよいし、複数の絶縁膜が積層されたものであってもよい。
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。なお、以下に示す形態は、適宜組み合わせて用いてもよい。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。
上記第二ＴＦＴの第一ゲート絶縁膜の少なくとも一部は、第一ＴＦＴの第一ゲート電極を覆うことが好ましい。これにより、第二ＴＦＴの第一ゲート絶縁膜を第一ＴＦＴの第一ゲート電極を保護する保護膜としても利用することができる。なお、同様の観点からは、上記第二ＴＦＴの第一ゲート絶縁膜は、単層の絶縁膜から構成されるとともに、上記単層の絶縁膜が第一ＴＦＴの第一ゲート電極を覆う形態であってもよいし、複数層の絶縁膜から構成されるとともに、上記複数層の絶縁膜の少なくとも一層が第一ＴＦＴの第一ゲート電極を覆う形態であってもよい。
上記第一ＴＦＴ及び第二ＴＦＴは、互いの第一ゲート絶縁膜の膜厚が異なることが好ましい。これにより、第一ＴＦＴ及び第二ＴＦＴの一方を低耐圧高速ＴＦＴとし、第一ＴＦＴ及び第二ＴＦＴの他方を高耐圧ＴＦＴとして利用することができる。
上記第一ＴＦＴ又は第二ＴＦＴは、半導体層の基板側に、第二ゲート絶縁膜及び第二ゲート電極が半導体層側からこの順に積層された形態（以下、「第一形態」ともいう。）であってもよい。これにより、第一ＴＦＴ及び第二ＴＦＴのいずれかをダブルゲート型ＴＦＴとして利用することができる。
上記第一ＴＦＴ及び第二ＴＦＴは、半導体層の基板側に、第二ゲート絶縁膜及び第二ゲート電極が半導体層側からこの順に積層された形態（以下、「第二形態」ともいう。）であってもよい。これにより、第一ＴＦＴ及び第二ＴＦＴをダブルゲート型ＴＦＴとして利用することができる。
上記第二形態において、上記第一ＴＦＴの第一ゲート絶縁膜は、第二ＴＦＴの第一ゲート絶縁膜よりも薄く、上記第一ＴＦＴの第二ゲート電極は、固定電位に設定されてもよい。これにより、第一ＴＦＴを低耐圧高速ＴＦＴとして利用できるとともに、耐圧を低下させることなく第一ＴＦＴの閾値を制御することが可能であり、更に、第一ＴＦＴのチャネル部への電界等の影響を緩和することができる。
上記第二形態において、上記第二ＴＦＴの第一ゲート絶縁膜は、第一ＴＦＴの第一ゲート絶縁膜よりも厚く、上記第二ＴＦＴの第一ゲート電極は、固定電位に設定されてもよい。これにより、第二ＴＦＴを高耐圧ＴＦＴとして利用できるとともに、耐圧を高く保ったまま第二ＴＦＴの閾値を制御することが可能であり、更に、第二ＴＦＴのチャネル部への電界等の影響を緩和することができる。
上記第一形態において、上記第二ゲート絶縁膜及び第二ゲート電極を有する第一ＴＦＴ及び第二ＴＦＴのいずれか一方は、第一ゲート電極又は第二ゲート電極が固定電位に設定されてもよい。これにより、第一ＴＦＴ又は第二ＴＦＴをダブルゲート型ＴＦＴとして利用することができる。また、このとき、ダブルゲート型ＴＦＴについて、第一ゲート絶縁膜を第二ゲート絶縁膜よりも薄くすると、第一ゲート電極を固定電位にした場合、高耐圧のＴＦＴとして機能させることができ、一方、第二ゲート電極を固定電位にした場合には、低耐圧かつ高速のＴＦＴとして機能させることができる。
上記第二形態において、上記第二ゲート絶縁膜及び第二ゲート電極を有する第一ＴＦＴ及び第二ＴＦＴはそれぞれ、第一ゲート電極又は第二ゲート電極が固定電位に設定されてもよい。これにより、第一ＴＦＴ及び第二ＴＦＴをダブルゲート型ＴＦＴとして利用することができる。また、このとき、第一ゲート絶縁膜を第二ゲート絶縁膜よりも薄くすると、第一ゲート電極を固定電位にした場合、高耐圧のＴＦＴとして機能させることができ、一方、第二ゲート電極を固定電位にした場合には、低耐圧かつ高速のＴＦＴとして機能させることができる。
上記第一ＴＦＴ又は第二ＴＦＴは、第一ゲート電極の側面を覆う絶縁膜を有してもよい。これにより、第一ＴＦＴ又は第二ＴＦＴの第一ゲート絶縁膜がエッチングされることを防ぐとともに、エッチングのダメージによる欠陥密度の増大を抑制することができる。また、第一ＴＦＴ又は第二ＴＦＴの第一ゲート電極が不必要にエッチングされることを防ぐことができる。
上記第一ＴＦＴ及び第二ＴＦＴは、互いの第一ゲート電極の厚みが異なっていてもよい。これにより、第一ＴＦＴ及び第二ＴＦＴ間の高さの差による段差を低減することができる。したがって、第二ＴＦＴの第一ゲート電極を後に形成する場合、第一ＴＦＴの第一ゲート電極の上層に第二ＴＦＴの第一ゲート電極の成分のエッチング残りが発生することを抑制することができる。
上記第一ＴＦＴ及び第二ＴＦＴは、互いの第一ゲート電極の厚みが２０％以上異なっていてもよい。第一ゲート電極の厚みの差を２０％未満であると、大型基板上に第一ゲート電極を形成する場合、形成される第一ゲート電極の厚みのバラツキを吸収することが困難となり、第一ＴＦＴ及び第二ＴＦＴ間のゲート電極の高さの差による段差を低減することができないことがある。したがって、互いの第一ゲート電極の厚みを２０％以上異ならせることで、大型基板上に第一ゲート電極を形成したとしても、形成される第一ゲート電極の厚みのバラツキに対して充分優位性を保つことができ、上述のエッチング残りの発生をより確実に抑制することができる。
本発明はまた、本発明の半導体装置の製造方法であって，上記製造方法は、半導体層が設けられた基板上に第一絶縁膜を形成した後、少なくとも第一ＴＦＴのチャネル部を除き、かつ少なくとも第二ＴＦＴのチャネル部を含む領域の第一絶縁膜を除去する除去工程を含む半導体装置の製造方法である。これにより、第一絶縁膜を第一ＴＦＴの第一ゲート絶縁膜としてのみ利用することができるため、第一ＴＦＴ及び第二ＴＦＴそれぞれのゲート絶縁膜の構成を別にすることができる。したがって、第一ＴＦＴ及び第二ＴＦＴの第一ゲート絶縁膜に、形成又は除去工程におけるダメージに起因する界面準位が発生することを抑制できる。
本発明の半導体装置の製造方法は、上記工程を有するものである限り、その他の工程により特に限定されるものではない。
本発明の半導体装置の製造方法における好ましい態様について以下に詳しく説明する。なお、以下に示す態様は、適宜組み合わせて用いてもよい。
上記半導体装置の製造方法は、除去工程の前に、第一絶縁膜をバッファ層として第一ＴＦＴ及び第二ＴＦＴのドレイン・ソース領域に不純物の添加を行う工程を含む態様としてもよい。これにより、不純物添加のダメージが第二ＴＦＴの第一ゲート絶縁膜に及ぶことを防ぎつつ、第一ＴＦＴ及び第二ＴＦＴのドレイン・ソース領域に高濃度不純物領域を形成することができる。したがって、第二ＴＦＴの第一ゲート絶縁膜をより高品質にすることができる。
上記半導体装置の製造方法は、除去工程の後に、第一ＴＦＴの第一ゲート電極を覆うように第二絶縁膜を形成し，上記第二絶縁膜をバッファ層として第一ＴＦＴ及び第二ＴＦＴのドレイン・ソース領域に不純物の添加を行う工程を含む態様としてもよい。これにより、第一ＴＦＴの第一ゲート絶縁膜が薄い場合、第一ＴＦＴの第一ゲート絶縁膜の膜厚バラツキに起因する不純物添加のバラツキを低減することが可能となり、その結果、拡散層抵抗のバラツキ等の特性の低下を低減できるとともに、活性化不良等の不良の発生を抑制することができる。
本発明の半導体装置及びその製造方法によれば、同一基板に混載された異なる種類の薄膜トランジスタがそれぞれ安定した特性を示すことができる。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
図１は、実施形態１の半導体装置を示す断面模式図である。
図１に示すように、本実施形態の半導体装置１００ａは、同一の絶縁性支持基板（以下、「基板」ともいう。）１０１の一方の主面上に設けられた第一ＴＦＴ２０１及び第二ＴＦＴ２０２を備える。第一ＴＦＴ２０１は、支持基板保護層１０２と、低不純物濃度領域２０８ａ及び高不純物濃度領域２０７ａからなる半導体層と、第一ＴＦＴ２０１の第一ゲート絶縁膜である第一絶縁膜２０３と、第一ＴＦＴ２０１の第一ゲート電極２０４とが基板１０１側からこの順に積層された構造を有する。一方、第二ＴＦＴ２０２は、第一ＴＦＴ２０１と同一の支持基板保護層１０２と、低不純物濃度領域２０８ｂ及び高不純物濃度領域２０７ｂからなる半導体層と、第二ＴＦＴ２０２の第一ゲート絶縁膜である第二絶縁膜２０５と、第二ＴＦＴ２０２の第一ゲート電極２０６とが基板１０１側からこの順に積層された構造を有する。
このように、第一ＴＦＴ２０１の第一ゲート絶縁膜と、第二ＴＦＴ２０２の第一ゲート絶縁膜とを異なる絶縁膜により形成することによって、以下に示すように工程時のダメージを受けない高品質な第一ゲート絶縁膜を有する第一ＴＦＴ２０１及び第二ＴＦＴ２０２を形成することが可能である。
また、第二絶縁膜２０５は、第二ＴＦＴ２０２の半導体層を覆うとともに、第一ＴＦＴ２０１の第一ゲート電極２０４を覆う。これにより、第二絶縁膜２０５を第一ＴＦＴ２０１を保護する保護膜としても機能させることができる。
図２−１及び図２−２を参照し、以下に、実施形態１の半導体装置の製造方法について説明する。図２−１（ａ）〜（ｄ）は、第一の製造工程における実施形態１の半導体装置を示す断面模式図であり、図２−２（ｅ）及び（ｆ）は、第二の製造工程における実施形態１の半導体装置を示す断面模式図である。
まず、図２−１（ａ）に示すように、ガラス等からなる基板１０１上に、酸化シリコン、窒化シリコン、酸窒化シリコン、これら絶縁膜の積層体等からなる支持基盤保護層１０２と、Ｓｉ活性層１０３とを形成する。このとき、レーザーアニール等を用いてＳｉ活性層１０３を多結晶化しておくことが好ましい。
次に、図２−１（ｂ）に示すように、Ｓｉ活性層１０３をエッチングし、第一ＴＦＴ２０１のＳｉアイランド１０４ａ及び第二ＴＦＴ２０２のＳｉアイランド１０４ｂを形成する。更に、図２−１（ｃ）に示すように、第一ＴＦＴ２０２の第一ゲート絶縁膜となる酸化シリコン、窒化シリコン等からなる第一絶縁膜２０３を５〜８０ｎｍ程度の膜厚となるように形成する。
このとき、第一ＴＦＴ２０１及び第二ＴＦＴ２０２の閾値電圧を制御するために、全面もしくは部分的に低濃度の不純物（リン、ホウ素等のイオン）の添加を行うことが好ましい。なお、不純物を添加する方法としては特に限定されず、質量分離を用いたイオン注入装置によるイオン注入法、支持基板が大型ガラス基板である場合に用いられるイオンシャワー装置によるイオンドーピング法等が挙げられる。
次に、図２−１（ｄ）に示すように、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属や、ポリシリコン等からなる第一ゲート電極２０４を形成後、第一絶縁膜２０３をエッチングし、少なくとも第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上を除き、かつ少なくとも第二ＴＦＴ２０２のチャネル部（低不純物濃度領域２０８ｂ）上を含む領域の第一絶縁膜２０３を除去する。より具体的には、図２−２（ｅ）に示すように、第一ゲート電極２０４をマスクとして第一絶縁膜２０３をエッチングし、第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上の第一絶縁膜２０３を残しつつ、それ以外の領域を除去する。
次に、図２−２（ｆ）に示すように、第二ＴＦＴ２０２の第一ゲート絶縁膜となる酸化シリコン、窒化シリコン等からなる第二絶縁膜２０５を２０〜１５０ｎｍ程度の範囲内でかつ第一絶縁膜２０３の膜厚よりも厚くなるように形成した後、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属や、ポリシリコン等からなる第二ＴＦＴ２０２の第一ゲート電極２０６を形成する。このように、第二絶縁膜２０５を第一絶縁膜２０３よりも厚くすることによって、第一ＴＦＴ２０１を低耐圧高速ＴＦＴとし、一方、第二ＴＦＴを高耐圧ＴＦＴとして動作させることができる。なお、第一ＴＦＴ２０１の第一ゲート電極２０４及び第二ＴＦＴ２０２の第一ゲート電極２０６を構成する材料は、同一であってもよいし、異なってもよい。また、第一絶縁膜２０３及び第二絶縁膜２０５の材料は、同一であってもよいし、異なってもよい。
次に、第二絶縁膜２０５をバッファ層として、高濃度の不純物（リン、ホウ素等のイオン）の添加を行い、各ＴＦＴのドレイン・ソース領域となる高不純物濃度領域２０７ａ及び２０７ｂを形成する。なお、本明細書において、ドレイン・ソース領域は、各ＴＦＴのドレイン及び／又はソースとして機能する領域である。また、上述した低濃度の不純物の添加により、各ＴＦＴのドレイン・ソース領域間の領域は低不純物濃度領域２０８ａ及び２０８ｂとなっている。すなわち、高不純物濃度領域２０７ａ及び低不純物濃度領域２０８ａを有する第一ＴＦＴ２０１の半導体層と、高不純物濃度領域２０７ｂ及び低不純物濃度領域２０８ｂを有する第二ＴＦＴ２０２の半導体層とが形成される。このようにして、半導体装置１００ａを形成することが可能である。こうして形成された半導体装置１００ａは、低耐圧高速ＴＦＴとして機能する第一ＴＦＴ２０１と、高耐圧ＴＦＴとして機能する第二ＴＦＴ２０２とを同一基板１０１上に備えることから、同一基板上に高速動作ＴＦＴと高耐圧ＴＦＴとを有する半導体集積回路を形成することができる。
また、本実施形態によれば、図２−２（ｅ）の工程において、少なくとも第一ＴＦＴ２０１のチャネル部分上に第一絶縁膜２０３を残しつつ、それ以外の領域は除去した後、図２−２（ｆ）の工程において、第二ＴＦＴ２０２の第一ゲート絶縁膜となる第二絶縁膜２０５を形成し、更に、第二ＴＦＴ２０２の第一ゲート電極２０６を形成した後、第二絶縁膜２０５をバッファ層として、高濃度の不純物の添加を行い、そして、ドレイン・ソース領域を形成する。したがって、図２−１（ｃ）及び図２−１（ｄ）で示した、低濃度の不純物の添加時と、第一ＴＦＴ２０１の第一ゲート電極２０４形成時とにおけるプロセスダメージを持った第一絶縁膜２０３が第二ＴＦＴ２０２の構成要素とならない。そのため、第二ＴＦＴ２０２は、高品質な第二絶縁膜２０５からなる第一ゲート絶縁膜を有することが可能となる。他方、第一ＴＦＴ２０１の第一ゲート絶縁膜についても、特許文献１に開示の手法とは異なり、第二絶縁膜２０５の除去によるダメージを受けない第一絶縁膜２０３から構成されることになる。その結果、低耐圧高速ＴＦＴとして機能する第一ＴＦＴ２０１と高耐圧ＴＦＴとして機能する第二ＴＦＴ２０２とがともに安定した特性を示すことができる。
更に、第一絶縁膜２０３よりも厚い第二絶縁膜２０５をバッファ層として高濃度の不純物を添加しているため、特に第一絶縁膜２０３が薄い場合、膜厚のバラツキに起因する起因する不純物の添加量のバラツキを低減することが可能となり、その結果、拡散層抵抗のバラツキ等の特性の低下を低減できるとともに、活性化不良等の不良の発生を抑制することができる。
以下に、本実施形態の変形例について説明する。
本実施形態においては、第一絶縁膜２０３の厚みを２０〜１５０ｎｍ程度、第二絶縁膜２０５の厚みを５〜８０ｎｍ程度とし、これらの厚みの範囲内で第一絶縁膜２０３を第二絶縁膜２０５よりも厚く形成してもよい。これにより、第一ＴＦＴ２０１を高耐圧ＴＦＴ、第二ＴＦＴ２０２を低耐圧高速ＴＦＴとして作動させることができる。
また、本実施形態の半導体装置は、図３に示す方法により作製されてもよい。図３（ａ）〜（ｃ）は、別の製造工程における実施形態１の半導体装置を示す断面模式図である。
図２−１及び図２−２で示した方法と同様に、まず、図３（ａ）に示すように、第一ＴＦＴ２０１の第一ゲート電極２０４の形成までを行った後、第二ＴＦＴ２０２側のチャネル部を覆うようにレジストマスク２０９を形成し、第一絶縁膜２０３をバッファ層として高濃度の不純物を添加する。このように、全ての不純物の添加を終えてから第一絶縁膜２０３の除去工程を行うことで、第一ＴＦＴ２０１の第一ゲート電極２０４の形成時におけるエッチングによるダメージや、不純物の添加工程におけるダメージを受けた第一絶縁膜２０３の、第一ＴＦＴ２０１の第一ゲート電極２０４で覆われていない領域を完全に除去し、新しく形成した第二絶縁膜２０５を第二ＴＦＴ２０２の第一ゲート絶縁膜とすることができるため、第二ＴＦＴ２０２の第一ゲート絶縁膜をより高品位にすることが可能となる。
次に、レジストマスク２０９を除去した後、少なくとも第一ＴＦＴ２０１のチャネル部を除き、かつ少なくとも第二ＴＦＴ２０２のチャネル部を含む領域の第一絶縁膜２０３を除去する。より具体的には、図３（ｂ）に示すように、第一ゲート電極２０４をマスクとして第一絶縁膜２０３をエッチングし、第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上の第一絶縁膜２０３を残しつつ、それ以外の領域を除去する。そして、図３（ｃ）に示すように、第二ＴＦＴ２０２の第一ゲート絶縁膜となる第二絶縁膜２０５と第二ＴＦＴの第一ゲート電極２０６とを形成する。
この手法によれば、第二ＴＦＴ２０２の第一ゲート絶縁膜となる第二絶縁膜２０５が非常に厚い場合に不純物を添加することが困難になることを回避することが可能となる。また、第一ＴＦＴ２０１及び第二ＴＦＴ２０２のドレイン・ソース領域となる高不純物濃度領域２０７ａ及び２０７ｂの上層をプロセス上のダメージがない第二絶縁膜２０５で構成することができるため、第一ＴＦＴ２０１及び第二ＴＦＴ２０２の特性をより安定化させることが可能である。
また、本実施形態の半導体装置は、図４及び図５に示すように、第三絶縁膜が形成されてもよい。図４（ａ）〜（ｄ）は、別の製造工程における実施形態１の半導体装置の変形例を示す断面模式図である。
この場合、図２で示した方法と同様に、まず、図４（ａ）に示すように、第一ＴＦＴ２０１の第一ゲート電極２０４までを形成した後、酸化シリコン、窒化シリコン等からなる５０〜１０００ｎｍ程度の膜厚の第三絶縁膜２１０を少なくとも第一ＴＦＴ２０１の第一ゲート電極２０４を覆うように形成する。より具体的には、図４（ｂ）に示すように、第一ＴＦＴ２０１の第一ゲート電極２０４を覆うように第三絶縁膜２１０を基板１０１の全面に形成する。その後、少なくとも第一ＴＦＴ２０１の第一ゲート電極２０４の側面を除き、かつ少なくとも第二ＴＦＴ２０２のチャネル部（低不純物濃度領域２０８ｂ）を含む領域の第三絶縁膜２１０を除去する。より具体的には、図４（ｃ）に示すように、第一絶縁膜２０３及び第三絶縁膜２１０をエッチングし、第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上の第一絶縁膜２０３を残しつつ、それ以外の領域を除去する。これにより、第三絶縁膜２１０が第一ＴＦＴ２０１の第一ゲート電極２０４の側面に残るため、第一ＴＦＴ２０１の第一ゲート電極２０４の下部に位置する第一ゲート絶縁膜がエッチング時のダメージを受けて欠陥密度が増大したり、不必要にエッチングされたりすることを防ぐことができる。
なお、第三絶縁膜２１０の材料は、第一絶縁膜２０３及び第二絶縁膜２０５と同一であってもよいし、異なってもよい。また、第三絶縁膜２１０を除去する方法としては特に限定されず、異方性エッチング、等方性エッチング、これらを組み合わせたエッチング等が挙げられる。
その後、図４（ｄ）に示すように、第二絶縁膜２０５及び第二ＴＦＴ２０２の第一ゲート電極２０６を形成後、第二絶縁膜２０５をバッファ層として高濃度の不純物の添加を行い、第一ＴＦＴ２０１及び第二ＴＦＴ２０２のドレイン・ソース領域となる高不純物濃度領域２０７ａ及び２０７ｂを形成することで、第一ＴＦＴ２０１の第一ゲート電極２０４をエッチングから保護することができる。
図５（ａ）〜（ｄ）は、別の製造工程における実施形態１の半導体装置を示す断面模式図である。
図５に示す場合については、図２で示した方法と同様に、まず、第一ＴＦＴ２０１の第一ゲート電極２０４までを形成した後、図５（ａ）に示すように、第二ＴＦＴ２０２側のチャネル部を覆うようにレジストマスク２０９を形成し、第一絶縁膜２０３をバッファ層として高濃度の不純物の添加を行う。
次に、図４で示した場合と同様に、図５（ｂ）に示すように、第三絶縁膜２１０を形成した後、図５（ｃ）に示すように、第一絶縁膜２０３及び第三絶縁膜２１０をエッチングし、第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上の第一絶縁膜２０３を残しつつ、それ以外の領域を除去する。これによっても、第三絶縁膜２１０が第一ＴＦＴ２０１の第一ゲート電極２０４の側面に残るため、第一ＴＦＴ２０１の第一ゲート電極２０４の下部に位置する第一ゲート絶縁膜がエッチング時のダメージを受けて欠陥密度が増大したり、不必要にエッチングされたりすることを防ぐことができる。また、第一ＴＦＴ２０１の第一ゲート電極２０４を不必要なエッチングから保護することもできる。
図６（ａ）及び（ｂ）は、実施形態１の半導体装置の変形例を示す断面模式図である。
本実施形態の半導体装置１００ａは、図６（ｂ）に示すように、第一ＴＦＴ２０１の第一ゲート電極２０４の厚みと、第二ＴＦＴ２０２の第一ゲート電極２０６の厚みとが異なっていてもよい。これにより、図６（ａ）に示すように、第二ＴＦＴ２０２の第一ゲート電極２０６をエッチングする際に、第一ＴＦＴ２０１の第一ゲート電極２０４上の第二絶縁膜２０５の側面に、エッチング残り２１４が発生するのを効果的に抑制することができる。
また、このとき第一ＴＦＴ２０１の第一ゲート電極２０４の厚みと、第二ＴＦＴ２０２の第一ゲート電極２０６の厚みとの差は２０％以上であることが好ましい。大きいガラス基板上では、プロセスによってはゲート電極の膜厚にバラツキが生じる場合があるが、このように、第一ゲート電極２０４の膜厚と、第一ゲート電極２０６の膜厚との差を２０％以上にすることによって、より確実にエッチング残り２１４が発生することを抑制することができる。より具体的には、第一ＴＦＴ２０１の第一ゲート電極２０４の膜厚を１００〜４００ｎｍ程度とし、第二ＴＦＴ２０２の第一ゲート電極２０６の膜厚を１２０〜４８０ｎｍ程度とすることが好ましい。
（実施形態２）
図７を参照し、本発明の実施形態２の半導体装置について説明する。図７は実施形態２の半導体装置を示す断面模式図である。なお、実施形態１と実施形態２とで重複する内容については、その説明を省略する。
図７に示すように、本実施形態の半導体装置１００ｂは、基板１０１の一方の主面上に設けられた第一ＴＦＴ２０１及び第二ＴＦＴ２０２を備える。第一ＴＦＴ２０１は、支持基板保護層１０２と、低不純物濃度領域２０８ａ及び高不純物濃度領域２０７ａからなる半導体層と、第一ＴＦＴ２０１の第一ゲート絶縁膜である第一絶縁膜２０３と、第一ＴＦＴ２０１の第一ゲート電極２０４とが基板１０１側からこの順に積層された構造を有する。一方、第二ＴＦＴ２０２は、第二ゲート電極２１２と、第一ＴＦＴ２０１と同一の支持基板保護層１０２と、低不純物濃度領域２０８ｂ及び高不純物濃度領域２０７ｂからなる半導体層と、第二ＴＦＴ２０２の第一ゲート絶縁膜である第二絶縁膜２０５と、第二ＴＦＴ２０２の第一ゲート電極２０６とが基板１０１側からこの順に積層された構造を有する。すなわち、第二ＴＦＴ２０２は、支持基板保護層１０２が第二ゲート絶縁膜として機能し、第二ゲート電極２１２がボトムゲート側のゲート電極として機能するダブルゲート型ＴＦＴである。
このように、第一ＴＦＴ２０１の第一ゲート絶縁膜と、第二ＴＦＴ２０２の第一ゲート絶縁膜とを異なる絶縁膜により形成することによって、以下に示すように工程時のダメージを受けない高品質な第一ゲート絶縁膜を有する第一ＴＦＴ２０１及び第二ＴＦＴ２０２を形成することが可能である。
また、第二絶縁膜２０５は、第二ＴＦＴ２０２の半導体層を覆うとともに、第一ＴＦＴ２０１の第一ゲート電極２０４を覆う。これにより、第二絶縁膜２０５を第一ＴＦＴ２０１を保護する保護膜としても機能させることができる。
また、第二ＴＦＴ２０２をダブルゲート型ＴＦＴとすることにより、基板１０１上面の他の配線層からの電界、光等の影響を抑えることができる。更に、第二ＴＦＴ２０２がポリシリコンＴＦＴである場合、ボトムゲート側の第二ゲート絶縁膜の方が結晶化に起因する表面ラフネスの影響がなく耐圧が高いため、トップゲート側の第一ゲート電極を固定電位に設定することによって、第二ＴＦＴ２０２の耐圧を向上することが可能である。そして、第二ゲート電極２１２を用いることで、耐圧を高く保ったまま、第二ＴＦＴ２０２の閾値電圧を制御することができる。
図８−１及び図８−２を参照し、以下に、実施形態２の半導体装置の製造方法について説明する。図８−１（ａ）〜（ｄ）は、第一の製造工程における実施形態２の半導体装置を示す断面模式図であり、図８−２（ｅ）及び（ｆ）は、第二の製造工程における実施形態２の半導体装置を示す断面模式図である。
まず、図８−１（ａ）に示すように、ガラス等からなる基板１０１上に、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属や、ポリシリコン等からなる第二ゲート電極２１２と、酸化シリコン、窒化シリコン、酸窒化シリコン、これら絶縁膜の積層体等からなる膜厚が３０〜３００ｎｍ程度の支持基板保護層１０２と、Ｓｉ活性層１０３とを順に形成する。このとき、レーザーアニール等を用いてＳｉ活性層１０３を多結晶化しておくことが好ましい。
次に、図８−１（ｂ）に示すように、Ｓｉ活性層１０３をエッチングし、第一ＴＦＴ２０１のＳｉアイランド１０４ａ及び第二ＴＦＴ２０２のＳｉアイランド１０４ｂを形成する。更に、図８−１（ｃ）に示すように、第一ＴＦＴ２０２の第一ゲート絶縁膜となる酸化シリコン、窒化シリコン等からなる第一絶縁膜２０３を５〜８０ｎｍ程度の膜厚となるように形成する。
このとき、実施形態１と同様の方法を用いて、第一ＴＦＴ２０１及び第二ＴＦＴ２０２の閾値電圧を制御するために、全面もしくは部分的に低濃度の不純物の添加を行うことが好ましい。
次に、図８−１（ｄ）に示すように、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属や、ポリシリコン等からなる第一ゲート電極２０４を形成後、第一絶縁膜２０３をエッチングし、少なくとも第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上層を除き、かつ少なくとも第二ＴＦＴ２０２のチャネル部（低不純物濃度領域２０８ｂ）上層を含む領域の第一絶縁膜２０３を除去する。より具体的には、図８−２（ｅ）に示すように、第一ゲート電極２０４をマスクとして第一絶縁膜２０３をエッチングし、第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上の第一絶縁膜２０３を残しつつ、それ以外の領域を除去する。
次に、図８−２（ｆ）に示すように、第二ＴＦＴ２０２の第一ゲート絶縁膜となる酸化シリコン、窒化シリコン等からなる第二絶縁膜２０５を２０〜１５０ｎｍ程度の範囲内でかつ第一絶縁膜２０３の膜厚よりも厚くなるように形成した後、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属や、ポリシリコン等からなる第二ＴＦＴ２０２の第一ゲート電極２０６を形成する。このように、第二絶縁膜２０５を第一絶縁膜２０３よりも厚くすることによって、第一ＴＦＴ２０１を低耐圧高速ＴＦＴとし、一方、第二ＴＦＴを高耐圧ＴＦＴとして動作させることができる。なお、第一ＴＦＴ２０１の第一ゲート電極２０４と、第二ＴＦＴ２０２の第一ゲート電極２０６及び第二ゲート電極２１２とを構成する材料は、同一であってもよいし、異なってもよい。また、第一絶縁膜２０３及び第二絶縁膜２０５の材料は、同一であってもよいし、異なってもよい。
次に、第二絶縁膜２０５をバッファ層として、高濃度の不純物の添加を行い、各ＴＦＴのドレイン・ソース領域となる高不純物濃度領域２０７ａ及び２０７ｂを形成する。また、上述した低濃度の不純物の添加により、各ＴＦＴのドレイン・ソース領域間の領域は低不純物濃度領域２０８ａ及び２０８ｂとなっている。すなわち、高不純物濃度領域２０７ａ及び低不純物濃度領域２０８ａを有する第一ＴＦＴ２０１の半導体層と、高不純物濃度領域２０７ｂ及び低不純物濃度領域２０８ｂを有する第二ＴＦＴ２０２の半導体層とが形成される。このようにして、半導体装置１００ｂを形成することが可能である。こうして形成された半導体装置１００ｂは、低耐圧高速ＴＦＴとして機能する第一ＴＦＴ２０１と、高耐圧ＴＦＴとして機能するダブルゲート型の第二ＴＦＴ２０２とを同一基板１０１上に備えることから、同一基板上に高速動作ＴＦＴと高耐圧ＴＦＴとを有する半導体集積回路を形成することができる。
また、本実施形態によれば、図８−２（ｅ）の工程において、少なくとも第一ＴＦＴ２０１のチャネル部分上に第一絶縁膜２０３を残しつつ、それ以外の領域は除去した後、図８−２（ｆ）の工程において、第二ＴＦＴ２０２の第一ゲート絶縁膜となる第二絶縁膜２０５を形成し、更に、第二ＴＦＴ２０２の第一ゲート電極２０６を形成した後、第二絶縁膜２０５をバッファ層として、高濃度の不純物の添加を行い、そして、ドレイン・ソース領域を形成する。したがって、図８−１（ｃ）及び図８−１（ｄ）で示した、低濃度の不純物の添加時と、第一ＴＦＴ２０１の第一ゲート電極２０４形成時とにおけるプロセスダメージを持った第一絶縁膜２０３が第二ＴＦＴ２０２の構成要素とならない。そのため、第二ＴＦＴ２０２は、高品質な第二絶縁膜２０５からなる第一ゲート絶縁膜を有することが可能となる。他方、第一ＴＦＴ２０１の第一ゲート絶縁膜についても、特許文献１に開示の手法とは異なり、第二絶縁膜２０５の除去によるダメージを受けない第一絶縁膜２０３から構成されることになる。その結果、低耐圧高速ＴＦＴとして機能する第一ＴＦＴ２０１と高耐圧ＴＦＴとして機能する第二ＴＦＴ２０２とがともに安定した特性を示すことができる。
更に、第一絶縁膜２０３よりも厚い第二絶縁膜２０５をバッファ層として高濃度の不純物を注入しているため、特に第一絶縁膜２０３が薄い場合、膜厚のバラツキに起因する起因する不純物の添加量のバラツキを低減することが可能となり、その結果、拡散層抵抗のバラツキ等の特性の低下を低減できるとともに、活性化不良等の不良の発生を抑制することができる。
そして、第二ＴＦＴ２０２の第一ゲート絶縁膜を第二ゲート絶縁膜よりも薄くすると、第一ゲート電極２０６を固定電位にした場合、高耐圧のＴＦＴとして機能させることができ、一方、第二ゲート電極２１２を固定電位にした場合には、低耐圧かつ高速のＴＦＴとして機能させることができる。
以下に、本実施形態の変形例について説明する。
本実施形態においては、第一絶縁膜２０３の厚みを２０〜１５０ｎｍ程度、第二絶縁膜２０５の厚みを５〜８０ｎｍ程度とし、これらの厚みの範囲内で第一絶縁膜２０３を第二絶縁膜２０５よりも厚く形成してもよい。これにより、第一ＴＦＴ２０１を高耐圧ＴＦＴ、第二ＴＦＴ２０２を低耐圧高速ＴＦＴとして作動させることができる。なお、このようにダブルゲート型ＴＦＴである第二ＴＦＴ２０２を低耐圧高速ＴＦＴとした場合においては、第二ゲート電極２１２を固定電位に設定することで、第二ＴＦＴ２０２の耐圧を低下させることなく閾値を制御することが可能となる。
また、図示していないが、本実施形態においては、第二ＴＦＴ２０２の第二ゲート電極２１２を形成せずに、第一ＴＦＴ２０１に第二ゲート電極を形成し、第一ＴＦＴ２０１をダブルゲート型ＴＦＴとしてもよい。
また、本実施形態の半導体装置は、図９に示す方法により作製されてもよい。図９（ａ）〜（ｃ）は、別の製造工程における実施形態２の半導体装置を示す断面模式図である。
図８−１及び図８−２で示した方法と同様に、まず、図９（ａ）に示すように、第一ＴＦＴ２０１の第一ゲート電極２０４の形成までを行った後、第二ＴＦＴ２０２側のチャネル部を覆うようにレジストマスク２０９を形成し、第一絶縁膜２０３をバッファ層として高濃度の不純物を添加する。このように、全ての不純物の添加を終えてから第一絶縁膜２０３の除去工程を行うことで、第一ＴＦＴ２０１の第一ゲート電極２０４の形成時におけるエッチングによるダメージや、不純物の添加工程におけるダメージを受けた第一絶縁膜２０３の、第一ＴＦＴ２０１の第一ゲート電極２０４で覆われていない領域を完全に除去し、新しく形成した第二絶縁膜２０５を第二ＴＦＴ２０２の第一ゲート絶縁膜とすることができるため、第二ＴＦＴ２０２の第一ゲート絶縁膜をより高品位にすることが可能となる。
次に、レジストマスク２０９を除去した後、少なくとも第一ＴＦＴ２０１のチャネル部を除き、かつ少なくとも第二ＴＦＴ２０２のチャネル部を含む領域の第一絶縁膜２０３を除去する。より具体的には、図９（ｂ）に示すように、第一ゲート電極２０４をマスクとして第一絶縁膜２０３をエッチングし、第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上の第一絶縁膜２０３を残しつつ、それ以外の領域を除去する。そして、図９（ｃ）に示すように、第二ＴＦＴ２０２の第一ゲート絶縁膜となる第二絶縁膜２０５と第二ＴＦＴの第一ゲート電極２０６とを形成する。
この手法によれば、第二ＴＦＴ２０２の第一ゲート絶縁膜となる第二絶縁膜２０５が非常に厚い場合に不純物を添加することが困難になることを回避することが可能となる。また、第一ＴＦＴ２０１及び第二ＴＦＴ２０２のドレイン・ソース領域となる高不純物濃度領域２０７ａ及び２０７ｂの上層にプロセス上のダメージがない第二絶縁膜２０５を構成することができるため、第一ＴＦＴ２０１及び第二ＴＦＴ２０２の特性を更に安定化させることが可能である。
また、図示していないが、本実施形態においても、図４及び図５と同様に、第三絶縁膜２１１を形成してもよい。これにより、第三絶縁膜２１０が第一ＴＦＴ２０１の第一ゲート電極２０４の側面に残るため、第一ＴＦＴ２０１の第一ゲート電極２０４の下部に位置する第一ゲート絶縁膜がエッチング時のダメージを受けて欠陥密度が増大したり、不必要にエッチングされたりすることを防ぐことができる。また、第一ＴＦＴ２０１の第一ゲート電極２０４を不必要なエッチングから保護することもできる。
更に、図示していないが、本実施形態においても、図６で示した実施形態１の半導体装置と同様に、第一ＴＦＴ２０１の第一ゲート電極２０４と、第二ＴＦＴ２０２の第一ゲート電極２０６の厚みとが異なっていてもよい。これにより、第二ＴＦＴ２０２の第一ゲート電極２０６をエッチングする際に、第一ＴＦＴ２０１の第一ゲート電極２０４上の第二絶縁膜２０５の側面に、エッチング残りが発生することを効果的に抑制することができる。また、このとき、実施形態１と同様の観点から、第一ＴＦＴ２０１の第一ゲート電極２０４の厚みと、第二ＴＦＴ２０２の第一ゲート電極２０６の厚みとの差を２０％以上とすることが好ましい。
（実施形態３）
図１０を参照し、本発明の実施形態３の半導体装置について説明する。図１０は実施形態３の半導体装置を示す断面模式図である。なお、上述の実施形態１及び実施形態２と実施形態３とで重複する内容については、その説明を省略する。
図１０に示すように、本実施形態の半導体装置１００ｃは、基板１０１の一方の主面上に設けられた第一ＴＦＴ２０１及び第二ＴＦＴ２０２を備える。第一ＴＦＴ２０１は、支持基板保護層１０２と、低不純物濃度領域２０８ａ及び高不純物濃度領域２０７ａからなる半導体層と、第一ＴＦＴ２０１の第一ゲート絶縁膜である第一絶縁膜２０３と、第一ＴＦＴ２０１の第一ゲート電極２０４とが基板１０１側からこの順に積層された構造を有する。一方、第二ＴＦＴ２０２は、第二ＴＦＴ２０２の第二ゲート電極２１２と、第一ＴＦＴ２０１と同一の支持基板保護層１０２と、低不純物濃度領域２０８ｂ及び高不純物濃度領域２０７ｂからなる半導体層と、第二ＴＦＴ２０２の第一ゲート絶縁膜である第二絶縁膜２０５及び第四絶縁膜２１１と、第二ＴＦＴ２０２の第一ゲート電極２０６とが基板１０１側からこの順に積層された構造を有する。すなわち、第二ＴＦＴ２０２は、支持基板保護層１０２が第二ゲート絶縁膜として機能し、第二ゲート電極２１２がボトムゲート側のゲート電極として機能するダブルゲート型ＴＦＴである。
このように、第一ＴＦＴ２０１の第一ゲート絶縁膜と、第二ＴＦＴ２０２の第一ゲート絶縁膜とを異なる絶縁膜により形成することによって、以下に示すように工程時のダメージを受けない高品質な第一ゲート絶縁膜を有する第一ＴＦＴ２０１及び第二ＴＦＴ２０２を形成することが可能である。
また、第二絶縁膜２０５及び第四絶縁膜２１１は、第二ＴＦＴ２０２の半導体層を覆うとともに、第一ＴＦＴ２０１の第一ゲート電極２０４を覆う。これにより、第二絶縁膜２０５及び第四絶縁膜２１１を第一ＴＦＴ２０１を保護する保護膜としても機能させることができる。
また、第二ＴＦＴ２０２をダブルゲート型ＴＦＴとすることにより、基板１０１上面の他の配線層からの電界、光等の影響を抑えることができる。また、トップゲート側の第一ゲート電極２０６を固定電位に設定することで、第一ゲート電極２０６と第二ゲート電極２１２とを接続するコンタクトホールを形成する必要が無くなることから、第二ＴＦＴ２０２を小型化することが可能となる。また、第四絶縁膜２１１を層間絶縁膜として機能させ、第一ゲート電極２０６をソース・ドレイン配線と同じメタル配線層で形成することで、第一ゲート電極２０６とソース・ドレイン配線とのコンタクトをとるためのコンタクトホールを形成する必要が無くなるため、第二ＴＦＴの更なる小型化が可能となる。更に、第二ＴＦＴ２０２がポリシリコンＴＦＴである場合、ボトムゲート側の第二ゲート絶縁膜の方が結晶化に起因する表面ラフネスの影響がなく耐圧が高いため、トップゲート側の第一ゲート電極の電位を固定することによって、第二ＴＦＴの耐圧を向上することが可能である。そして、第一ゲート電極２０６を用いることで、第二ＴＦＴ２０２の閾値電圧を制御することができる。
図１１を参照し、以下に、実施形態３の半導体装置の製造方法について説明する。図１１（ａ）〜（ｅ）は、製造工程における実施形態３の半導体装置を示す断面模式図である。
まず、実施形態２と同様に、図８−１（ａ）〜（ｃ）までのプロセスを経て、図１１（ａ）に示すように、基板１０１上に、第二ＴＦＴ２０２の第二ゲート電極２１２と、支持基盤保護層１０２と、第一ＴＦＴ２０１のＳｉアイランド１０４ａ及び第二ＴＦＴ２０２のＳｉアイランド１０４ｂと、第一絶縁膜２０３とを形成する。このとき、Ｓｉアイランド１０４ａ及びＳｉアイランド１０４ｂを形成する前に、レーザーアニール等を用いてＳｉ活性層１０３を多結晶化しておくことが好ましい。また、実施形態１と同様の方法を用いて、第一ＴＦＴ２０１及び第二ＴＦＴ２０２の閾値電圧を制御するために、全面もしくは部分的に低濃度の不純物の添加を行うことが好ましい。
次に、図１１（ｂ）に示すように、第一ＴＦＴ２０１の第一ゲート電極２０４を形成した後、第二ＴＦＴ２０２側のチャネル部を覆うようにレジストマスク２０９を形成し、第一絶縁膜２０３をバッファ層として高濃度の不純物を添加する。このように、全ての不純物の添加を終えてから第一絶縁膜２０３の除去工程を行うことで、第一ＴＦＴ２０１の第一ゲート電極２０４の形成時におけるエッチングによるダメージや、不純物の添加工程におけるダメージを受けた第一絶縁膜２０３の、第一ＴＦＴ２０１の第一ゲート電極２０４で覆われていない領域を完全に除去し、新しく形成した第二絶縁膜２０５を第二ＴＦＴ２０２の第一ゲート絶縁膜とすることができるため、第二ＴＦＴ２０２の第一ゲート絶縁膜をより高品位にすることが可能となる。
次に、レジストマスク２０９を除去した後、少なくとも第一ＴＦＴ２０１のチャネル部を除き、かつ少なくとも第二ＴＦＴ２０２のチャネル部を含む領域の第一絶縁膜２０３を除去する。より具体的には、図１１（ｃ）に示すように、第一ゲート電極２０４をマスクとして第一絶縁膜２０３をエッチングし、第一ＴＦＴ２０１のチャネル部（低不純物濃度領域２０８ａ）上の第一絶縁膜２０３を残しつつ、それ以外の領域を除去する。そして、図１１（ｄ）に示すように、第二ＴＦＴ２０２の第一ゲート絶縁膜となる第二絶縁膜２０５を形成する。
次に、第四絶縁膜２１１を第二絶縁膜２０５を覆うように形成する。より具体的には、図１１（ｅ）に示すように、酸化シリコン、窒化シリコン、有機膜等からなる第四絶縁膜２１１を膜厚が２００〜３０００ｎｍ程度となるように形成した後、第二ＴＦＴ２０２の第一ゲート電極２０６を形成する。なお、第四絶縁膜２１１の材質は、第１絶縁膜及び第二絶縁膜と異なってもよいし、同じであってもよい。また、第四絶縁膜２１１は、第一ＴＦＴ２０１の第一ゲート電極２０４を覆ってもよいし、覆わなくてもよい。
このようにして、半導体装置１００ｃを形成することが可能である。こうして形成された半導体装置１００ｃは、低耐圧高速ＴＦＴとして機能する第一ＴＦＴ２０１と、高耐圧ＴＦＴとして機能するダブルゲート型の第二ＴＦＴ２０２とを同一基板１０１上に備えることから、同一基板上に高速動作ＴＦＴと高耐圧ＴＦＴとを有する半導体集積回路を形成することができる。
また、本実施形態によれば、図１１（ｂ）の工程において、第二ＴＦＴ２０２側のチャネル部を覆うようにレジストマスク２０９を形成した後、第一絶縁膜２０３をバッファ層として高濃度の不純物の添加を行い、ドレイン・ソース領域を形成する。したがって、図１１（ａ）及び図１１（ｂ）で示した、低濃度の不純物の添加時と、第一ＴＦＴ２０１の第一ゲート電極２０４形成時とにおけるプロセスダメージを持った第一絶縁膜２０３が第二ＴＦＴ２０２の構成要素とならない。そのため、第二ＴＦＴ２０２は、高品質な第二絶縁膜２０５及び第四絶縁膜２１１からなる第一ゲート絶縁膜を有することが可能となる。他方、第一ＴＦＴ２０１の第一ゲート絶縁膜についても、特許文献１に開示の手法とは異なり、第二絶縁膜２０５の除去によるダメージを受けない第一絶縁膜２０３から構成されることになる。その結果、低耐圧高速ＴＦＴとして機能する第一ＴＦＴ２０１と高耐圧ＴＦＴとして機能する第二ＴＦＴ２０２とがともに安定した特性を示すことができる。
以下に、本実施形態の変形例について説明する。
本実施形態においては、図２で示した実施形態１の製造工程と同様に、図１１（ｄ）で示す工程まで高濃度の不純物の添加を行わず、第二絶縁膜２０５を形成した後、第二ＴＦＴ２０２側のチャネル部を覆うようにレジストマスク２０９を形成し、第二絶縁膜２０５をバッファ層として高濃度の不純物を添加することで、第一ＴＦＴ２０１の高不純物濃度領域２０７ａ及び第二ＴＦＴ２０２の高不純物濃度領域２０７ｂを形成してもよい。
また、本実施形態においては、第一絶縁膜２０３の厚みを２０〜１５０ｎｍ程度、支持基盤保護層１０２の厚みを１０〜１００ｎｍ程度とし、これらの厚みの範囲内で第一絶縁膜２０３の膜厚を支持基盤保護層１０２よりも厚く形成してもよい。これにより、第二ＴＦＴ２０２を低耐圧高速ＴＦＴ、第一ＴＦＴ２０１を高耐圧ＴＦＴとすることができる。
また、本実施形態においては、第一ＴＦＴ２０１側にも第一ゲート電極を形成し、第一ＴＦＴ２０１及び第二ＴＦＴ２０２をダブルゲート型ＴＦＴとしてもよい。これにより、製造工程を変更することなく二つの耐圧をもつダブルゲート型ＴＦＴを形成することが可能であり、基板１０１上面の他の配線層からの電界、光等の影響を抑えることができる。
また、図示していないが、本実施形態においては、図４及び図５と同様に、第三絶縁膜２１１を形成してもよい。これにより、第三絶縁膜２１０が第一ＴＦＴ２０１の第一ゲート電極２０４の側面に残るため、第一ＴＦＴ２０１の第一ゲート電極２０４の下部に位置する第一ゲート絶縁膜がエッチング時のダメージを受けて欠陥密度が増大したり、不必要にエッチングされたりすることを防ぐことができる。
更に、図示していないが、本実施形態においても、図６で示した実施形態１の半導体装置と同様に、第一ＴＦＴ２０１の第一ゲート電極２０４と、第二ＴＦＴ２０２の第一ゲート電極２０６の厚みとが異なっていてもよい。これにより、第二ＴＦＴ２０２の第一ゲート電極２０６をエッチングする際に、第一ＴＦＴ２０１の第一ゲート電極２０４上の第二絶縁膜２０５の側面に、エッチング残りが発生することを効果的に抑制することができる。また、このとき、実施形態１と同様の観点から、第一ＴＦＴ２０１の第一ゲート電極２０４の厚みと、第二ＴＦＴ２０２の第一ゲート電極２０６の厚みとの差を２０％以上とすることが好ましい。
（実施形態４）
図１２を参照し、本発明の実施形態４の半導体装置について説明する。図１２は実施形態４の半導体装置を示す断面模式図である。なお、上述の実施形態１〜３と実施形態４とで重複する内容については、その説明を省略する。
図１２に示すように、本実施形態の半導体装置１００ｄは、基板１０１の一方の主面上に設けられた第一ＴＦＴ２０１及び第二ＴＦＴ２０２を備える。第一ＴＦＴ２０１は、第一ＴＦＴ２０１の第二ゲート電極２１３と、支持基板保護層１０２と、低不純物濃度領域２０８ａ及び高不純物濃度領域２０７ａからなる半導体層と、第一ＴＦＴ２０１の第一ゲート絶縁膜である第一絶縁膜２０３と、第一ＴＦＴ２０１の第一ゲート電極２０４とが基板１０１側からこの順に積層された構造を有する。一方、第二ＴＦＴ２０２は、第二ＴＦＴ２０２の第二ゲート電極２１２と、第一ＴＦＴ２０１と同一の支持基板保護層１０２と、低不純物濃度領域２０８ｂ及び高不純物濃度領域２０７ｂからなる半導体層と、第二ＴＦＴ２０２の第一ゲート絶縁膜である第二絶縁膜２０５と、第二ＴＦＴ２０２の第一ゲート電極２０６とが基板１０１側からこの順に積層された構造を有する。すなわち、第一ＴＦＴ２０１と第二ＴＦＴ２０２とは共にダブルゲート型ＴＦＴである。
このように、第一ＴＦＴ２０１の第一ゲート絶縁膜と、第二ＴＦＴ２０２の第一ゲート絶縁膜とを異なる絶縁膜により形成することによって、実施形態１〜３と同様に、工程時のダメージを受けない高品質な第一ゲート絶縁膜を有する第一ＴＦＴ２０１及び第二ＴＦＴ２０２を形成することが可能である。
また、第二絶縁膜２０５は、第二ＴＦＴ２０２の半導体層を覆うとともに、第一ＴＦＴ２０１の第一ゲート電極２０４を覆う。これにより、第二絶縁膜２０５を、第一ＴＦＴ２０１を保護する保護膜としても機能させることができる。
また、第一ＴＦＴ２０１及び第二ＴＦＴ２０２をどちらもダブルゲート型ＴＦＴにすることで、製造工程を変更することなく二つの耐圧をもつダブルゲート型ＴＦＴを形成することが可能であり、基板１０１上面の他の配線層からの電界、光等の影響を抑えることができる。また、第一ＴＦＴ２０１を低耐圧高速ＴＦＴ、第二ＴＦＴを高耐圧ＴＦＴとした場合、第一ＴＦＴ２０１の第二ゲート電極２１３を固定電位に設定し、第一ゲート電極２０４を用いて動作させることで、第一ＴＦＴ２０１の耐圧を低下させることなく閾値を制御することが可能であり、一方、第二ＴＦＴ２０２の第二ゲート電極２１２を固定電位に設定し、第一ゲート電極２０６を用いて動作させることで、第二ＴＦＴ２０２の耐圧を高く保ったまま閾値を制御することが可能である。更に、第一ＴＦＴ２０１及び第二ＴＦＴ２０２がポリシリコンＴＦＴである場合、ボトムゲート側の第二ゲート絶縁膜の方が結晶化に起因する表面ラフネスの影響がなく耐圧が高いため、第一ＴＦＴ２０１及び第二ＴＦＴ２０２のトップゲート側の第一ゲート電極の電位を固定することによって、第一、第二ＴＦＴの耐圧を向上することが可能である。例えば、第一ＴＦＴ２０１を低耐圧高速ＴＦＴとした場合、第一ＴＦＴ２０１の第一ゲート電極２０４を固定電位に設定し、第二ゲート電極２１３を用いて動作させることで、第一ゲート絶縁膜２０３には殆ど電圧がかからないため、第一ＴＦＴ２０１を高耐圧ＴＦＴとしても動作させることが可能である。
そして、第一ＴＦＴ２０１及び第二ＴＦＴ２０２の第一ゲート絶縁膜を第二ゲート絶縁膜よりも薄くすると、第一ゲート電極２０４及び２０６を固定電位にした場合、高耐圧のＴＦＴとして機能させることができ、一方、第二ゲート電極２１２及び２１３を固定電位にした場合には、低耐圧かつ高速のＴＦＴとして機能させることができる。
なお、本実施形態による半導体装置１００ｄについては、実施形態１〜３で示した方法を適宜組み合わせることによって作製することができる。
以下に、本実施形態の変形例について説明する。
本実施形態においては、第一絶縁膜２０３の厚みを２０〜１５０ｎｍ程度、第二絶縁膜２０５の厚みを５〜８０ｎｍ程度とし、これらの厚みの範囲内で第一絶縁膜２０３を第二絶縁膜２０５よりも厚く形成してもよい。これにより、第一ＴＦＴ２０１を高耐圧ＴＦＴ、第二ＴＦＴ２０２を低耐圧高速ＴＦＴとして作動させることができる。
更に、図示していないが、本実施形態においても、図６で示した実施形態１の半導体装置と同様に、第一ＴＦＴ２０１の第一ゲート電極２０４と、第二ＴＦＴ２０２の第一ゲート電極２０６の厚みとが異なっていてもよい。これにより、第二ＴＦＴ２０２の第一ゲート電極２０６をエッチングする際に、第一ＴＦＴ２０１の第一ゲート電極２０４上の第二絶縁膜２０５の側面に、エッチング残り２１４が発生することを効果的に抑制することができる。また、このとき、実施形態１と同様の観点から、第一ＴＦＴ２０１の第一ゲート電極２０４の厚みと、第二ＴＦＴ２０２の第一ゲート電極２０６の厚みとの差を２０％以上とすることが好ましい。
実施形態１の半導体装置を示す断面模式図である。 （ａ）〜（ｄ）は、第一の製造工程における実施形態１の半導体装置を示す断面模式図である。 （ｅ）及び（ｆ）は、第二の製造工程における実施形態１の半導体装置を示す断面模式図である。 （ａ）〜（ｃ）は、別の製造工程における実施形態１の半導体装置を示す断面模式図である。 （ａ）〜（ｄ）は、別の製造工程における実施形態１の半導体装置を示す断面模式図である。 （ａ）〜（ｄ）は、別の製造工程における実施形態１の半導体装置を示す断面模式図である （ａ）及び（ｂ）は、実施形態１の半導体装置の変形例を示す断面模式図である。 実施形態２の半導体装置を示す断面模式図である。 （ａ）〜（ｄ）は、第一の製造工程における実施形態２の半導体装置を示す断面模式図である。 （ｅ）及び（ｆ）は、第二の製造工程における実施形態２の半導体装置を示す断面模式図である。 （ａ）〜（ｃ）は、別の製造工程における実施形態２の半導体装置を示す断面模式図である。 実施形態３の半導体装置を示す断面模式図である。 （ａ）〜（ｅ）は、製造工程における実施形態３の半導体装置を示す断面模式図である。 実施形態４の半導体装置を示す断面模式図である。
符号の説明
１００ａ、１００ｂ、１００ｃ、１００ｄ：半導体装置
１０１：絶縁性支持基板
１０２：支持基盤保護層
１０３：Ｓｉ活性層
１０４ａ、１０４ｂ：Ｓｉアイランド
２０１：第一ＴＦＴ
２０２：第二ＴＦＴ
２０３：第一絶縁膜
２０４：第一ＴＦＴの第一ゲート電極
２０５：第二絶縁膜
２０６：第二ＴＦＴの第一ゲート電極
２０７ａ、２０７ｂ：高不純物濃度領域
２０８ａ、２０８ｂ：低不純物濃度領域（チャネル部）
２０９：レジストマスク
２１０：第三絶縁膜
２１１：第四絶縁膜
２１２：第二ＴＦＴの第二ゲート電極
２１３：第一ＴＦＴの第二ゲート電極
２１４：エッチング残り

Claims (15)

  1. 基板の一方の主面側に設けられた第一薄膜トランジスタ及び第二薄膜トランジスタを備える半導体装置であって、
    該第一薄膜トランジスタ及び第二薄膜トランジスタは、チャネル部及びソース・ドレイン領域を有する半導体層と、第一ゲート絶縁膜と、第一ゲート電極とが基板側からこの順に積層され、
    該第一薄膜トランジスタの第一ゲート絶縁膜は、第二薄膜トランジスタの第一ゲート絶縁膜とは異なる絶縁膜から構成されることを特徴とする半導体装置。
  2. 前記第二薄膜トランジスタの第一ゲート絶縁膜の少なくとも一部は、第一薄膜トランジスタの第一ゲート電極を覆うことを特徴とする請求項１記載の半導体装置。
  3. 前記第一薄膜トランジスタ及び第二薄膜トランジスタは、互いの第一ゲート絶縁膜の膜厚が異なることを特徴とする請求項１記載の半導体装置。
  4. 前記第一薄膜トランジスタ又は第二薄膜トランジスタは、半導体層の基板側に、第二ゲート絶縁膜及び第二ゲート電極が半導体層側からこの順に積層されることを特徴とする請求項１記載の半導体装置。
  5. 前記第一薄膜トランジスタ及び第二薄膜トランジスタは、半導体層の基板側に、第二ゲート絶縁膜及び第二ゲート電極が半導体層側からこの順に積層されることを特徴とする請求項１記載の半導体装置。
  6. 前記第一薄膜トランジスタの第一ゲート絶縁膜は、第二薄膜トランジスタの第一ゲート絶縁膜よりも薄く、
    前記第一薄膜トランジスタの第二ゲート電極は、固定電位に設定されることを特徴とする請求項５記載の半導体装置。
  7. 前記第二薄膜トランジスタの第一ゲート絶縁膜は、第一薄膜トランジスタの第一ゲート絶縁膜よりも厚く、
    前記第二薄膜トランジスタの第一ゲート電極は、固定電位に設定されることを特徴とする請求項５記載の半導体装置。
  8. 前記第二ゲート絶縁膜及び第二ゲート電極を有する第一薄膜トランジスタ及び第二薄膜トランジスタのいずれか一方は、第一ゲート電極又は第二ゲート電極が固定電位に設定されることを特徴とする請求項４記載の半導体装置。
  9. 前記第二ゲート絶縁膜及び第二ゲート電極を有する第一薄膜トランジスタ及び第二薄膜トランジスタはそれぞれ、第一ゲート電極又は第二ゲート電極が固定電位に設定されることを特徴とする請求項５記載の半導体装置。
  10. 前記第一薄膜トランジスタ又は第二薄膜トランジスタは、第一ゲート電極の側面を覆う絶縁膜を有することを特徴とする請求項１記載の半導体装置。
  11. 前記第一薄膜トランジスタ及び第二薄膜トランジスタは、互いの第一ゲート電極の厚みが異なることを特徴とする請求項１記載の半導体装置。
  12. 前記第一薄膜トランジスタ及び第二薄膜トランジスタは、互いの第一ゲート電極の厚みが２０％以上異なることを特徴とする請求項１１記載の半導体装置。
  13. 請求項１〜１２のいずれかに記載の半導体装置の製造方法であって、
    該製造方法は、半導体層が設けられた基板上に第一絶縁膜を形成した後、少なくとも第一薄膜トランジスタのチャネル部を除き、かつ少なくとも第二薄膜トランジスタのチャネル部を含む領域の第一絶縁膜を除去する除去工程を含むことを特徴とする半導体装置の製造方法。
  14. 前記半導体装置の製造方法は、除去工程の前に、第一絶縁膜をバッファ層として第一薄膜トランジスタ及び第二薄膜トランジスタのドレイン・ソース領域に不純物の添加を行う工程を含むことを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記半導体装置の製造方法は、除去工程の後に、第一薄膜トランジスタの第一ゲート電極を覆うように第二絶縁膜を形成し，該第二絶縁膜をバッファ層として第一薄膜トランジスタ及び第二薄膜トランジスタのドレイン・ソース領域に不純物の添加を行う工程を含むことを特徴とする請求項１３記載の半導体装置の製造方法。
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