JP5154951B2 - 半導体装置及び表示装置 - Google Patents
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Description
本発明の第1半導体装置は、第1半導体層、第1絶縁膜、第1導電層及び第3絶縁膜がこの順に積層された構造を有する第1回路素子と、第2半導体層、第1絶縁膜よりも膜厚が大きい第2絶縁膜及び第2導電層がこの順に積層された構造を有する第2回路素子とを基板上に有するものである。上記第1半導体装置の好適な形態としては、例えば、(1)第1回路素子及び第2回路素子が薄膜トランジスタ(TFT)である形態、(2)第1回路素子がTFTであり、第2回路素子が保持容量素子である形態が挙げられる。(1)の場合、第1回路素子を第1TFTとし、第2回路素子を第2TFTとすると、第1TFTのゲート絶縁膜(第1絶縁膜)は、第2TFTのゲート絶縁膜(第2絶縁膜)よりも膜厚が小さいことから、第1回路素子は、第2回路素子よりも高速な動作を実現することができる高性能なTFTとして機能することができ、第2回路素子は、第1回路素子よりも絶縁破壊電圧が大きい高耐圧なTFTとして機能することができる。また、(2)の場合、第1回路素子を第3TFTとし、第2回路素子を保持容量素子とすると、第1絶縁膜(第3TFTのゲート絶縁膜)は、第2絶縁膜(保持容量素子の絶縁膜)よりも膜厚が小さいことから、第1回路素子は、高速な動作を実現することができる高性能なTFTとして機能することができ、第2回路素子は、絶縁破壊電圧が大きい高耐圧な保持容量素子として機能することができる。
なお、上記第1半導体装置内のTFTとしては、 トップゲート構造のTFT、デュアルゲート構造のTFT等が挙げられ、微細化の観点からは、トップゲート構造のTFTが好適である。
したがって、本発明の第1半導体装置によれば、信頼性を充分に確保しつつ、高性能化を図ることができる回路素子と高耐圧化を図ることができる回路素子とを同一の基板上に有する半導体装置の量産化を図ることができる。
上記基板としては、絶縁性を有する基板(絶縁基板)が好ましく、例えばガラス基板、プラスチック基板が挙げられる。
上記第2絶縁膜の上層部は、最下層が窒化シリコン又は酸化シリコンからなることが好ましい。これによれば、上記第2絶縁膜の下層部の最上層であるSiNx層上に付着した不純物を、該SiNx層と第2絶縁膜の上層部の最下層であるSiNx層又はSiO2層との界面にトラップすることができる。したがって、第2回路素子の信頼性を向上させることができるため、本発明の第1半導体装置の信頼性をより充分に確保することができる。また、第3絶縁膜は、最下層が窒化シリコン又は酸化シリコンからなることが好ましい。これによれば、上記第1絶縁膜の最上層であるSiNx層上に付着した不純物を、該SiNx層と第3絶縁膜(第1絶縁膜上に配置された部分のうち、第1導電層を介さずに第1絶縁膜上に配置された部分)の最下層であるSiNx層又はSiO2層との界面にトラップすることができる。したがって、第1回路素子の信頼性を向上させることができるため、本発明の第1半導体装置の信頼性をより充分に確保することができる。
なお、第2絶縁膜の上層部は、最下層が窒化シリコンからなることがより好ましい。また、第3絶縁膜は、最下層が窒化シリコンからなることがより好ましい。これらによれば、不純物が付着する界面を構成する膜材料が同一であるため、界面の整合性に優れ、電荷を発生しにくくすることができる。
なお、上述したのと同様の理由により、上記第1絶縁膜、及び、第2絶縁膜の下層部は、酸化シリコン層及び窒化シリコン層がこの順に積層された構造を有し、上記第2絶縁膜の上層部は、窒化シリコン層であることがより好ましい。
本発明の第2半導体装置は、第1半導体層、第1絶縁膜及び第1導電層がこの順に積層された構造を有する第1回路素子と、第2半導体層、第1絶縁膜よりも膜厚が大きい第2絶縁膜及び第2導電層がこの順に積層された構造を有する第2回路素子とを基板上に有する半導体装置であって、上記第2絶縁膜は、最上層が窒化シリコンからなる下層部と、第1絶縁膜の構造を有する上層部とから構成される半導体装置である(例えば、図2(a)参照。)。本発明の第2半導体装置は、第2絶縁膜の下層部の最上層が窒化シリコンからなる点で、上記第1半導体装置と共通する(例えば、図1及び2(a)参照。)。したがって、本発明の第2半導体装置によれば、第2回路素子に関し、第1半導体装置と同様の作用効果を得ることができる。
なお、上記第1導電層と第2導電層とは、同一の工程で形成されることが好ましい。
なお、上記第3絶縁膜の構造は、単層構造であってもよく、積層構造であってもよい。また、第2絶縁膜の下層部の形態としては、(1)第3絶縁膜の中層部の構造を有する形態、(2)第3絶縁膜の下層部の構造を有する形態、(3)第3絶縁膜の上層部の構造を有する形態、(4)第3絶縁膜の全体の構造を有する形態が挙げられるが、第3絶縁膜の形成する際のパターニング工程等の削減を図る観点からは、(2)及び(3)の形態が好ましく、(4)の形態がより好ましい。
上記第1回路素子は、駆動回路部の薄膜トランジスタであり、上記第2回路素子は、画素回路部の薄膜トランジスタであることが好ましい。
上記第1回路素子及び第2回路素子が薄膜トランジスタである場合、上記第1回路素子又は第2回路素子は、窒化シリコン層を貫通するコンタクトホールを有することが好ましい。
上記第2半導体装置は、第1回路素子が薄膜トランジスタであり、第2回路素子が保持容量素子であることが好ましい。
上記第1回路素子は、駆動回路部の薄膜トランジスタであり、上記第2回路素子は、画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第1半導体装置と同様の作用効果を得ることができる。
本発明は更に、上記第2半導体装置の製造方法であって、上記製造方法は、第3絶縁膜の少なくとも一部と第2絶縁膜の下層部とを同一の工程で形成する半導体装置の製造方法でもある。
これらによれば、本発明の第1半導体装置の製造方法と同様の作用効果を得ることができる。
本発明の第3半導体装置は、第1導電層、第1絶縁膜及び第1半導体層がこの順に積層された構造を有する第1回路素子と、第2導電層、第1絶縁膜よりも膜厚が大きい第2絶縁膜、及び、第2半導体層がこの順に積層された構造を有する第2回路素子とを基板上に有する半導体装置であって、上記第1絶縁膜は、最下層が窒化シリコンからなる構造を有し、上記第2絶縁膜は、下層部と、第1絶縁膜の構造を有する上層部とから構成される半導体装置である(例えば、図3(a)参照。)。本発明の第3半導体装置は、第1回路素子及び第2回路素子において、半導体層、絶縁膜及び導電層の積層順序が上下反対であること、及び、第2絶縁膜の下層部(第1半導体装置における第2絶縁膜の上層部に当たる)の構造が必ずしも特定されていないこと以外は、第1半導体装置と共通する(例えば、図1及び3(a)参照。)。したがって、本発明の第3半導体装置によれば、上記第2回路素子に関し、第2絶縁膜の下層部が積層構造を有することにより奏される作用効果を除き、第1半導体装置と同様の作用効果を得ることができる。
なお、上記第3半導体装置内のTFTとしては、 ボトムゲート構造のTFT、デュアルゲート構造のTFT等が挙げられ、ボトムゲート構造のTFTが好適である。
上記第2絶縁膜の下層部は、最下層が窒化シリコンからなることが好ましい。これにより、ガラス基板等からなる基板からのNa等の可動イオンの拡散を防止し、TFT等の第2回路素子の信頼性を保つことができる。
なお、上記第3絶縁膜の構造は、単層構造であってもよく、積層構造であってもよい。また、第2絶縁膜の下層部の形態としては、(1)第3絶縁膜の中層部の構造を有する形態、(2)第3絶縁膜の下層部の構造を有する形態、(3)第3絶縁膜の上層部の構造を有する形態、(4)第3絶縁膜の全体の構造を有する形態が挙げられるが、第3絶縁膜の形成する際のパターニング工程等の削減を図る観点からは、(2)及び(3)の形態が好ましく、(4)の形態がより好ましい。
上記第2絶縁膜の下層部は、最上層が酸化シリコンからなることが好ましい。
上記第1絶縁膜及び第2絶縁膜は、最上層が酸化シリコンからなることが好ましい。
上記第1絶縁膜、及び、第2絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層がこの順に積層された構造を有し、上記第2絶縁膜の下層部は、窒化シリコン層であることが好ましい。
上記第1絶縁膜、及び、第2絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層がこの順に積層された構造を有し、上記第2絶縁膜の下層部は、酸化シリコン層であることが好ましい。
上記第3半導体装置は、第1回路素子及び第2回路素子が薄膜トランジスタであることが好ましい。
上記第1回路素子は、駆動回路部の薄膜トランジスタであり、上記第2回路素子は、画素回路部の薄膜トランジスタであることが好ましい。
上記第3半導体装置は、第1回路素子が薄膜トランジスタであり、第2回路素子が保持容量素子であることが好ましい。
上記第1回路素子は、駆動回路部の薄膜トランジスタであり、上記第2回路素子は、画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第1半導体装置と同様の作用効果を得ることができる。
本発明は更に、上記第3半導体装置の製造方法であって、上記製造方法は、第3絶縁膜の少なくとも一部と第2絶縁膜の下層部とを同一の工程で形成する半導体装置の製造方法でもある。これらによれば、本発明の第1半導体装置の製造方法と同様の作用効果を得ることができる。
本発明の第4半導体装置は、第1導電層、第1絶縁膜及び第1半導体層がこの順に積層された構造を有する第1回路素子と、第2導電層、第1絶縁膜よりも膜厚が大きい第2絶縁膜、及び、第2半導体層がこの順に積層された構造を有する第2回路素子とを基板上に有する半導体装置であって、上記第2絶縁膜は、第1絶縁膜の構造を有する下層部と、最下層が窒化シリコンからなる上層部とから構成される半導体装置である(例えば、図4(a)参照。)。
本発明の第4半導体装置は、第2絶縁膜の上層部の最下層がSiNxからなる点で、上記第3半導体装置と共通する(例えば、図3及び4(a)参照。)。したがって、本発明の第4半導体装置によれば、上記第2回路素子に関し、第3半導体装置と同様の作用効果を得ることができる。
なお、上記第4半導体装置内のTFTとしては、 ボトムゲート構造のTFT、デュアルゲート構造のTFT等が挙げられ、ボトムゲート構造のTFTが好適である。
なお、上記第1導電層と第2導電層とは、同一の工程で形成されることが好ましい。
なお、上記第3絶縁膜の構造は、単層構造であってもよく、積層構造であってもよい。また、上記第2絶縁膜の上層部の形態としては、(1)第3絶縁膜の中層部の構造を有する形態、(2)第3絶縁膜の下層部の構造を有する形態、(3)第3絶縁膜の上層部の構造を有する形態、(4)第3絶縁膜の全体の構造を有する形態が挙げられるが、第3絶縁膜の形成する際のパターニング工程等の削減を図る観点からは、(2)及び(3)の形態が好ましく、(4)の形態がより好ましい。
上記第1絶縁膜、及び、第2絶縁膜の下層部は、最上層が酸化シリコンからなることが好ましい。
上記第1絶縁膜及び第2絶縁膜は、最上層が酸化シリコンからなることが好ましい。
上記第1絶縁膜、及び、第2絶縁膜の下層部は、窒化シリコン層であり、上記第2絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層がこの順に積層された構造を有することが好ましい。
上記第1絶縁膜、及び、第2絶縁膜の下層部は、酸化シリコン層であり、上記第2絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層がこの順に積層された構造を有することが好ましい。
上記第4半導体装置は、第1回路素子及び第2回路素子が薄膜トランジスタであることが好ましい。
上記第1回路素子は、駆動回路部の薄膜トランジスタであり、上記第2回路素子は、画素回路部の薄膜トランジスタであることが好ましい。
上記第4半導体装置は、第1回路素子が薄膜トランジスタであり、第2回路素子が保持容量素子であることが好ましい。
上記第1回路素子は、駆動回路部の薄膜トランジスタであり、上記第2回路素子は、画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第1半導体装置と同様の作用効果を得ることができる。
本発明は更に、上記第4半導体装置の製造方法であって、上記製造方法は、第3絶縁膜の少なくとも一部と第2絶縁膜の上層部とを同一の工程で形成する半導体装置の製造方法でもある。
これらによれば、本発明の第1半導体装置の製造方法と同様の作用効果を得ることができる。
図5は、本発明の実施形態1に係るアクティブマトリクス基板(半導体装置)の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図5に示すように、駆動回路用オフセット構造のトップゲート型NチャネルTFT(第1回路素子)100a及びトップゲート型PチャネルTFT(第1回路素子)100b、並びに、画素スイッチング用LDD(Lightly Doped Drain)構造のトップゲート型NチャネルTFT(第2回路素子)200等をガラス基板10上に有するものである。図5に示すように、TFT100a、100bのゲート絶縁膜(第1絶縁膜)は、酸化シリコン(SiO2)膜16及び窒化シリコン(SiNx)膜17の2層構造を有する。これに対し、TFT200のゲート絶縁膜(第2絶縁膜)は、SiO2膜16、SiNx膜17及びSiNx膜18の3層構造を有する。
以下、図6−1(a)〜(f)及び6−2(a)〜(g)を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
次に、図6−1(c)に示すように、p−Si膜14を各TFTのサイズにパターニングすることにより、p−Si層(第1半導体層)15a、15b及びp−Si層(第2半導体層)15cを形成する。
続いて、アニール(活性化アニール)を行うことにより、注入した不純物を活性化させる。
したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリクス基板を作製することができる。
図7は、本発明の実施形態2に係るアクティブマトリクス基板(半導体装置)の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、駆動回路用TFT100a、100bがセルフアライン構造を有すること以外は、実施形態1に係るアクティブマトリクス基板と同様である。すなわち、本実施形態に係るアクティブマトリクス基板は、図7に示すように、駆動回路用セルフアライン構造のトップゲート型NチャネルTFT(第1回路素子)100a及びトップゲート型PチャネルTFT(第1回路素子)100b、並びに、画素スイッチング用LDD構造のトップゲート型NチャネルTFT(第2回路素子)200等をガラス基板10上に有するものである。図7に示すように、TFT100a、100bのゲート絶縁膜(第1絶縁膜)は、酸化シリコン(SiO2)膜16及び窒化シリコン(SiNx)膜17の2層構造を有する。これに対し、TFT200のゲート絶縁膜(第2絶縁膜)は、SiO2膜16、SiNx膜17及びSiNx膜18の3層構造を有する。
以下、図6−1(a)〜(f)及び図8(a)〜(h)を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
次に、図8(a)に示すように、p−Si層15a、15bに不純物3を注入する。具体的には、p−Si層15aにはリンイオン(P+)を注入し、p−Si層15bにはホウ素イオン(B+)を注入する。これにより、p−Si層15aには、n型の高濃度不純物領域23aが自己整合的に形成され、p−Si層15bには、p型の高濃度不純物領域24aが自己整合的に形成される。
続いて、アニール(活性化アニール)を行うことにより、注入した不純物を活性化させる。
続いて、アニール(水素化アニール)を行うことにより、p−Si層15a〜15cを水素化し、ダングリングボンド(未結合手)をターミネート(終端化)させる。
本実施形態によっても、SiNx膜17により、実施形態1と同様の作用効果を得ることができる。
図9は、本発明の実施形態3に係るアクティブマトリクス基板(半導体装置)の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図9に示すように、駆動回路用セルフアライン構造のトップゲート型NチャネルTFT(第1回路素子)100a及びトップゲート型PチャネルTFT(第1回路素子)100b、並びに、トップゲート型NチャネルTFT(第2回路素子)200等をガラス基板10上に有するものである。図9に示すように、TFT100a、100bのゲート絶縁膜(第1絶縁膜)が酸化シリコン(SiO2)膜63及び窒化シリコン(SiNx)膜64の2層構造を有する。これに対し、TFT200のゲート絶縁膜(第2絶縁膜)は、SiO2膜61、SiNx膜62、SiO2膜63及びSiNx膜64の4層構造を有する。
以下、図6−1(a)〜(e)及び図10(a)〜(f)を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
次に、SiO2膜16及びSiNx膜17上にフォトレジスト層を形成した後、4層構造のゲート絶縁膜とするところ以外をウェットエッチングで除去することにより、図10(a)に示すように、p−Si層15cを被覆するSiO2膜61及びSiNx膜62を形成する。
続いて、アニール(活性化アニール)を行うことにより、注入した不純物を活性化させる。
続いて、アニール(水素化アニール)を行うことにより、p−Si層15a〜15cを水素化し、ダングリングボンド(未結合手)をターミネート(終端化)させる。
したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリクス基板を作製することができる。
図11は、本発明の実施形態4に係るアクティブマトリクス基板(半導体装置)の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図11に示すように、駆動回路用セルフアライン構造のトップゲート型NチャネルTFT(第1回路素子)100a及びトップゲート型PチャネルTFT(第1回路素子)100b、並びに、保持容量(Cs)素子(第2回路素子)300等をガラス基板10上に有するものである。図11に示すように、TFT100a、100bのゲート絶縁膜(第1絶縁膜)が酸化シリコン(SiO2)膜16及び窒化シリコン(SiNx)膜17の2層構造を有する。これに対し、Cs素子300の絶縁膜(第2絶縁膜)は、SiO2膜16、SiNx膜17及びSiNx膜18の3層構造を有する。
以下、図6−1(a)〜(f)及び図12(a)〜(g)を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
次に、図12(a)に示すように、p−Si層15a〜15cに不純物3を注入する。具体的には、p−Si層15a、15cにはリンイオン(P+)を注入し、p−Si層15bにはホウ素イオン(B+)を注入する。これにより、p−Si層15aには、n型の高濃度不純物領域23aが自己整合的に形成され、p−Si層15bには、p型の高濃度不純物領域24aが自己整合的に形成される。また、p−Si層15cは、全体がn型の高濃度不純物領域23aとなる。
続いて、アニール(活性化アニール)を行うことにより、注入した不純物を活性化させる。
続いて、アニール(水素化アニール)を行うことにより、p−Si層15a〜15cを水素化し、ダングリングボンド(未結合手)をターミネート(終端化)させる。
本実施形態によっても、SiNX膜17により、実施形態1と同様の作用効果を得ることができる。
図13は、本発明の実施形態5に係るアクティブマトリクス基板(半導体装置)の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図13に示すように、駆動回路用セルフアライン構造のボトムゲート型NチャネルTFT(第1回路素子)400a及びボトムゲート型NチャネルTFT(第1回路素子)400b、並びに、画素スイッチング用セルフアライン構造のボトムゲート型NチャネルTFT(第2回路素子)500等をガラス基板10上に有するものである。図13に示すように、TFT400a、400bのゲート絶縁膜(第1絶縁膜)は、窒化シリコン(SiNx)膜18、酸化シリコン(SiO2)膜16の2層構造を有するのに対し、TFT500のゲート絶縁膜(第2絶縁膜)は、SiNx膜17、SiNx膜18及びSiO2膜16の3層構造を有する。
以下、図14−1(a)〜(h)及び14−2(a)〜(c)を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
次に、図14−1(c)に示すように、ゲート電極(第1導電層)21a、21bを形成する。ゲート電極21a、21bの材料、膜厚及び形成方法は、ゲート電極21cと異なっていてもよい。
次に、図14−1(f)に示すように、p−Si膜14を各TFTのサイズにパターニングすることにより、p−Si層(第1半導体層)15a、15b及びp−Si層(第2半導体層)15cを形成する。
なお、H2プラズマ又はH2ガス2への暴露は、SiO2膜61の形成後に行ってもよい。
続いて、アニール(活性化アニール)を行うことにより、注入した不純物を活性化させる。
したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリクス基板を作製することができる。
図15は、本発明の実施形態6に係るアクティブマトリクス基板(半導体装置)の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図15に示すように、駆動回路用セルフアライン構造のNチャネルTFT(第1回路素子)400a、NチャネルTFT(第1回路素子)400b、及び、画素スイッチング用セルフアライン構造のNチャネルTFT(第2回路素子)500が、デュアルゲート型であること以外は、実施形態5に係るアクティブマトリクス基板と同様の構成を有する。すなわち、本実施形態の製造方法は、上層ゲート電極41a〜41cを形成する工程を含むこと以外は、実施形態5の製造方法と同様である。したがって、本実施形態の製造方法によっても、高い信頼性を有するアクティブマトリクス基板を作製することができる。
本実験では、酸化シリコン(SiO2)と窒化シリコン(SiNx)とのプラズマ耐性を比較する実験を行った。具体的には、膜厚70nmのSiO2層からなるゲート絶縁膜を成膜した後、酸素(O2)プラズマ処理(誘導結合プラズマ(ICP)条件:Bias400W)を施したTFTについて、BTS(bias temperature stress)試験(BTS条件:150℃、+20V、30分間)前後の閾値電圧(Vth)特性の変化を調べた。一方、膜厚50nmのSiO2層(下層)及び膜厚40nmのSiNx層(上層)の2層構造からなるゲート絶縁膜(EOT≒70nm)を有するTFTについても、同様の試験を行った。その結果を図16及び17に示す。
以上により、SiNxは、SiO2よりも高いO2プラズマ耐性を有することが分かった。
2:水素(H2)プラズマ又はH2ガス
3:不純物
4a:第1ゲート絶縁膜(第1絶縁膜)
4c:第2ゲート絶縁膜(第2絶縁膜)の下層部
5:第1ゲート電極(第1導電層)
6a:第3絶縁膜(その下層部、中層部、上層部又は全体)
6c:第2ゲート絶縁膜(第2絶縁膜)の上層部
7a:第1ゲート絶縁膜(第1絶縁膜)の最下層
7c:第2ゲート絶縁膜(第2絶縁膜)の下層部の最下層
8:第2ゲート電極(第2導電層)
8a:第1ゲート電極(第1導電層)
8c:第2ゲート電極(第2導電層)
9:第2ゲート絶縁膜(第2絶縁膜)
10:ガラス基板(基板)
11:水素バリア及び不純物拡散防止膜
12:緩衝膜
13:アモルファスシリコン(a−Si)膜
14:ポリシリコン(p−Si)膜
15a、15b:p−Si層(第1半導体層)
15c:p−Si層(第2半導体層)
16、61、63:酸化シリコン(SiO2)膜
17、18、62、64:窒化シリコン(SiNx)膜
19、68:フォトレジスト層
21a、21b:ゲート電極(第1導電層)
21c:ゲート電極(第2導電層)
22:オフセット(offset)領域
23a:n型の高濃度不純物領域
23b:n型の低濃度不純物領域(LDD領域)
24a:p型の高濃度不純物領域
25:層間絶縁膜
27a〜27c:コンタクトホール
28a〜28c:ソース電極
31:保持容量配線(第2導電層)
35:金属膜
41a〜41c:上層ゲート電極
50a:第1TFT(第1回路素子)
50c:第2TFT(第2回路素子)
70a:第1ゲート絶縁膜(第1絶縁膜)
70b:第3絶縁膜(その下層部、中層部、上層部又は全体)
70c:第2ゲート絶縁膜(第2絶縁膜)
71:第2ゲート絶縁膜(第2絶縁膜)の下層部
72:第2ゲート絶縁膜(第2絶縁膜)の上層部
100a、400a:駆動回路用NチャネルTFT(第1回路素子)
100b、400b:駆動回路用PチャネルTFT(第1回路素子)
200、500:画素スイッチング用TFT(第2回路素子)
300:保持容量素子(第2回路素子)
700:SiNx膜
900:SiO2膜
Claims (19)
- 第1半導体層、第1絶縁膜、第1導電層及び第3絶縁膜がこの順に積層された構造を有する第1回路素子と、第2半導体層、第1絶縁膜よりも膜厚が大きい第2絶縁膜及び第2導電層がこの順に積層された構造を有する第2回路素子とを基板上に有する半導体装置であって、
該第1絶縁膜は、最上層が窒化シリコンからなる積層構造を有し、
該第2絶縁膜は、第1絶縁膜の積層構造を有する下層部と、第1導電層上の第3絶縁膜の構造を含む上層部とから構成され、
該第1絶縁膜、及び、第2絶縁膜の下層部は、酸化シリコン層及び窒化シリコン層がこの順に積層された構造を有し、
該第2絶縁膜の上層部は、窒化シリコン層であり、
該第1絶縁膜、及び、第2絶縁膜の下層部がそれぞれ有する該酸化シリコン層及び該窒化シリコン層、並びに、該第2絶縁膜の上層部である該窒化シリコン層は、プラズマ化学的気相成長法で形成されたものである
ことを特徴とする半導体装置。 - 前記半導体装置は、第1回路素子及び第2回路素子が薄膜トランジスタであることを特徴とする請求項1記載の半導体装置。
- 前記第1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第2回路素子は、画素回路部の薄膜トランジスタであることを特徴とする請求項2記載の半導体装置。 - 前記第1回路素子又は第2回路素子は、窒化シリコン層を貫通するコンタクトホールを有することを特徴とする請求項1記載の半導体装置。
- 前記半導体装置は、第1回路素子が薄膜トランジスタであり、第2回路素子が保持容量素子であることを特徴とする請求項1記載の半導体装置。
- 前記第1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第2回路素子は、画素回路部の保持容量素子であることを特徴とする請求項5記載の半導体装置。 - 請求項1記載の半導体装置の製造方法であって、
該製造方法は、第1絶縁膜と第2絶縁膜の下層部とを同一の工程で形成することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法であって、
該製造方法は、第3絶縁膜の少なくとも一部と第2絶縁膜の上層部とを同一の工程で形成することを特徴とする半導体装置の製造方法。 - 第1半導体層、第1絶縁膜及び第1導電層がこの順に積層された構造を有する第1回路素子と、第2半導体層、第1絶縁膜よりも膜厚が大きい第2絶縁膜及び第2導電層がこの順に積層された構造を有する第2回路素子とを基板上に有する半導体装置であって、
該第2絶縁膜は、最上層が窒化シリコンからなる下層部と、第1絶縁膜の構造を有する上層部とから構成され、
該第1絶縁膜、及び、第2絶縁膜の下層部、並びに、第2絶縁膜の上層部は、酸化シリコン層及び窒化シリコン層がこの順に積層された構造を有し、
該第1絶縁膜、及び、第2絶縁膜の下層部、並びに、第2絶縁膜の上層部がそれぞれ有する該酸化シリコン層及び該窒化シリコン層は、プラズマ化学的気相成長法で形成されたものである
ことを特徴とする半導体装置。 - 前記第1回路素子は、第1半導体層下に、第3絶縁膜を有し、
前記第2絶縁膜の下層部は、第1半導体層下の第3絶縁膜の構造を含むことを特徴とする請求項9記載の半導体装置。 - 前記半導体装置は、第1回路素子及び第2回路素子が薄膜トランジスタであることを特徴とする請求項9記載の半導体装置。
- 前記第1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第2回路素子は、画素回路部の薄膜トランジスタであることを特徴とする請求項11記載の半導体装置。 - 前記第1回路素子又は第2回路素子は、窒化シリコン層を貫通するコンタクトホールを有することを特徴とする請求項9記載の半導体装置。
- 前記半導体装置は、第1回路素子が薄膜トランジスタであり、第2回路素子が保持容量素子であることを特徴とする請求項9記載の半導体装置。
- 前記第1回路素子は、駆動回路部の薄膜トランジスタであり、
前記第2回路素子は、画素回路部の保持容量素子であることを特徴とする請求項14記載の半導体装置。 - 請求項9記載の半導体装置の製造方法であって、
該製造方法は、第1絶縁膜と第2絶縁膜の上層部とを同一の工程で形成することを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法であって、
該製造方法は、第3絶縁膜の少なくとも一部と第2絶縁膜の下層部とを同一の工程で形成することを特徴とする半導体装置の製造方法。 - 前記窒化シリコン層を構成する材料は、四窒化三ケイ素であることを特徴とする請求項1又は9記載の半導体装置。
- 請求項1又は9記載の半導体装置を含んで構成されることを特徴とする表示装置。
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