JP5154951B2 - 半導体装置及び表示装置 - Google Patents

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Description

本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、アクティブマトリクス基板等の半導体装置、その製造方法及び表示装置に関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。中でも、基板上に薄膜トランジスタ（以下「ＴＦＴ」ともいう。）を備える半導体装置として、ＴＦＴアレイ基板が知られており、アクティブマトリクス駆動方式の液晶表示装置等の構成部材として利用されている。
ところで、近年、アクティブマトリクス駆動方式の液晶表示装置では、ＴＦＴの半導体材料としてポリシリコン（以下「ｐ−Ｓｉ」ともいう。）を用いることにより、画素回路部と駆動回路部とを同一の基板上に設けるシステムオングラス技術が活用されつつある。この技術を活用すれば、画素回路部のＴＦＴ（以下「画素スイッチング用ＴＦＴ」ともいう。）と駆動回路部のＴＦＴ（以下「駆動回路用ＴＦＴ」ともいう。）とを一体的に形成することにより、液晶表示装置の小型化、低消費電力化及び高信頼性を実現することができる。しかしながら、画素スイッチング用ＴＦＴと駆動回路用ＴＦＴとでは、要求される特性が異なる。すなわち、画素スイッチング用ＴＦＴには、コントラスト比の低下やパネル内の画質の不均一を抑制するために低いオフ電流が要求されるのに対し、駆動回路用ＴＦＴには、駆動回路の高速動作を実現するために低閾値電圧（Ｖｔｈ）化、Ｖｔｈバラツキ低減や高いオン電流が要求される。したがって、これらの要求特性を満たすべく、画素スイッチング用ＴＦＴと駆動回路用ＴＦＴとの間で、構造上の差異を設ける等の必要がある。
このような方法としては、例えば、画素スイッチング用ＴＦＴのゲート絶縁膜の膜厚を駆動回路用ＴＦＴのゲート絶縁膜の膜厚よりも大きくする方法が知られている。例えば、半導体層とゲート電極との間に２層構造のゲート絶縁膜を有するマトリクス回路部ＴＦＴ（画素スイッチング用ＴＦＴ）と、１層構造のゲート絶縁膜を有する周辺回路部ＴＦＴ（駆動回路用ＴＦＴ）とが同一の基板上に形成された薄膜半導体装置が開示されている（例えば、特許文献１参照。）。この薄膜半導体装置においては、周辺回路部ＴＦＴのゲート絶縁膜は、酸化シリコン又は窒化シリコンからなる単層構造を有し、マトリクス回路部ＴＦＴのゲート絶縁膜は、下層部が周辺回路部ＴＦＴのゲート絶縁膜と同一の構造を有し、上層部が酸化シリコン又は窒化シリコンからなる単層構造を有する。しかしながら、この構成によれば、マトリクス回路部ＴＦＴにおいて、ゲート絶縁膜の上層部及び下層部の２層を連続成膜することが不可能であり、該上層部と下層部との界面にはトラップが多く存在するため、ゲート絶縁膜の下層部が酸化シリコンからなる単層構造を有する場合には、マトリクス回路部ＴＦＴの信頼性が低下してしまうという点で改善の余地があった。また、ゲート絶縁膜の上層部は、スパッタ又はプラズマＣＶＤ法により形成されるため、ゲート絶縁膜の下層部は、酸化シリコンからなる単層構造を有する場合に、ゲート絶縁膜の上層部の形成工程においてプラズマ損傷を受ける結果、マトリクス回路部ＴＦＴの信頼性がより低下してしまうという点で改善の余地があった。一方、マトリクス回路部ＴＦＴにおいて、ゲート絶縁膜の下層部が窒化シリコンからなる場合には、ゲート絶縁膜と半導体層（ポリシリコン層）との間で良質な界面を形成することができないため、良好なＴＦＴ特性を得ることができないという点で改善の余地があった。
また、ゲート絶縁膜を構成する絶縁膜を形成した後、該絶縁膜の所定の領域をエッチングで選択的に除去することでゲート絶縁膜の厚さが異なる第１及び第２の電界効果型トランジスタを形成する半導体装置の製造方法が開示されている（例えば、特許文献２参照。）。しかしながら、この製造方法によれば、エッチングされる絶縁膜が単層構造を有するため、上記エッチングをドライエッチングで行った場合に、エッチングで除去して形成された部分がプラズマダメージを受けるため、信頼性を低下させてしまうことがあるという点で改善の余地があった。
したがって、従来の製造方法では、画素スイッチング用ＴＦＴ及び駆動回路用ＴＦＴを同一の基板上に作製する場合、いずれかのＴＦＴがゲート絶縁膜に劣化やダメージを受けてしまい、信頼性が低くなるため、現在も量産化できていない。
特開平５−３３５５７３号公報 特開２００５−７２４６１号公報
本発明は、上記現状に鑑みてなされたものであり、高性能化を図ることができる回路素子と高耐圧化を図ることができる回路素子とを同一の基板上に有し、かつ高信頼性化を図ることができる半導体装置及び表示装置を提供することを目的とするものである。
本発明者は、第１半導体層、第１ゲート絶縁膜（第１絶縁膜）、第１ゲート電極（第１導電層）及び第３絶縁膜がこの順に積層された構造を有する第１薄膜トランジスタ（第１回路素子）と、第２半導体層、第１ゲート絶縁膜よりも膜厚が大きい第２ゲート絶縁膜（第２絶縁膜）及び第２ゲート電極（第２導電層）がこの順に積層された構造を有する第２薄膜トランジスタ（第２回路素子）とを基板上に有する半導体装置の製造方法について種々検討したところ、上記第１ゲート絶縁膜及び第２ゲート絶縁膜を形成する方法に着目した。
そして、例えば、図１８（ａ）〜（ｄ）に示すように、第１半導体層１５ａ及び第２半導体層１５ｃ上に、酸化シリコン（ＳｉＯ２）からなる第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃを形成する工程（図１８（ａ））と、第１ゲート電極５を形成する工程（図１８（ｂ））と、窒化シリコン（ＳｉＮｘ）等からなる第３絶縁膜（第３絶縁膜の一部すなわち下層部、中層部又は上層部であってもよい。）６ａ及び第２ゲート絶縁膜９の上層部６ｃを形成する工程（図１８（ｃ））と、第２ゲート電極８を形成する工程（図１８（ｄ））とをこの順に含む方法について検討した。この方法によれば、第１絶縁膜４ａと第２ゲート絶縁膜９の下層部４ｃとを共通の工程で形成することができ、第３絶縁膜６ａと第２ゲート絶縁膜９の下層部６ｃとを共通の工程で形成することができることから、図１８（ｄ）に示すように、ＳｉＯ２の単層からなる第１ゲート絶縁膜４ａと、ＳｉＯ２からなる下層部４ｃ及びＳｉＮｘ等からなる上層部６ｃの２層構造を有する第２ゲート絶縁膜９とを簡便に形成することができる。
しかしながら、この方法によれば、図１８（ｂ）に示す工程において、第１ゲート電極５は、通常、微細化を実現する観点から、金属膜等をドライエッチングすることで形成される。したがって、この工程において、プラズマに弱いＳｉＯ２からなる第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃは、プラズマに曝されて損傷を受けるため、第１ＴＦＴ５０ａ及び第２ＴＦＴ５０ｃの信頼性が低下してしまうことを見いだした。また、図１８（ｃ）に示す工程において、ＳｉＮｘ等からなる第３絶縁膜６ａ及び第２ゲート絶縁膜９の上層部６ｃは通常、膜厚均一性及び段差被覆性等の観点から、プラズマ化学的気相成長（ＣＶＤ）法を用いて形成される。したがって、この工程においても、第２ゲート絶縁膜９の下層部４ｃはプラズマ損傷を受け、信頼性が低下してしまうことを見いだした。
更に、図１８（ａ）〜（ｃ）に示すように、第１ＴＦＴ５０ａにおける第１ゲート絶縁膜４ａと第３絶縁膜６ａとは工程を分離して形成され、第２ＴＦＴ５０ｃにおける第２ゲート絶縁膜９の下層部４ｃと上層部６ｃとは工程を分離して形成される。したがって、第１ゲート絶縁膜４ａと第３絶縁膜６ａとの界面、及び、第２ゲート絶縁膜９の下層部４ｃと上層部６ｃとの界面には、ホウ素（Ｂ）、ナトリウム（Ｎａ）、リン（Ｐ）、重金属等の可動イオン（不純物）が付着している。この不純物は、後の工程でアニール等されることにより、第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃ内ひいては第１半導体層１５ａ及び第２半導体層１５ｃ内に拡散するため、第１ＴＦＴ５０ａ及び第２ＴＦＴ５０ｃの信頼性が更に低下してしまうことを見いだした。
そこで、本発明者は、第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃの構造に着目した。そして、ＳｉＮｘが高いプラズマ耐性を有することを見いだし、図１９（ａ）〜（ｃ）に示すような方法について検討した。そして、図１９（ａ）に示すように、第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃの構造を最上層がＳｉＮｘからなる積層構造とすることにより、図１９（ｂ）及び（ｃ）に示す工程において、第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃをプラズマ損傷から守ることができることを見いだした。
また、ＳｉＮｘは不純物の拡散を防止（バリア）する機能も有することから、第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃ上に付着した不純物は膜表面で捕獲（トラップ）されることにより、後のアニール工程等において、不純物が第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃ内ひいては第１半導体層１５ａ及び第２半導体層１５ｃ内に拡散することを抑制することができ、第１ＴＦＴ５０ａ及び第２ＴＦＴ５０ｃの信頼性の低下を抑制することができることを見いだした。更に、第１ゲート絶縁膜４ａ、及び、第２ゲート絶縁膜９の下層部４ｃの構造を積層構造とすることにより、第１ゲート絶縁膜４ａの最下層７ａ、及び、第２ゲート絶縁膜９の下層部４ｃの最下層７ｃを構成する材料として、ＳｉＮｘとは別に、第１半導体層１５ａ及び第２半導体層１５ｃと良質な界面を形成する材料（例えば、ＳｉＯ２等。）を選択することができるため、第１ＴＦＴ５０ａ及び第２ＴＦＴ５０ｃの良好な特性を確保することができることを見いだした。
以上により、第１ＴＦＴ５０ａ及び第２ＴＦＴ５０ｃの信頼性を確保しつつ、第１ＴＦＴ５０ａの高性能化及び第２ＴＦＴ５０ｃの高耐圧化を図ることができる結果、これらのＴＦＴを同一の基板上に有する半導体装置の量産化を図ることができることを見いだした。また、本発明は、トップゲート構造のＴＦＴのみならず、ボトムゲート構造、デュアルゲート構造のＴＦＴ、及び、保持容量素子等の回路素子を２以上基板上に有する半導体装置全般に適用することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、第１半導体層、第１絶縁膜、第１導電層及び第３絶縁膜がこの順に積層された構造を有する第１回路素子と、第２半導体層、第１絶縁膜よりも膜厚が大きい第２絶縁膜及び第２導電層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、上記第１絶縁膜は、最上層が窒化シリコンからなる積層構造を有し、上記第２絶縁膜は、第１絶縁膜の積層構造を有する下層部と、第１導電層上の第３絶縁膜の構造を含む上層部とから構成される半導体装置（以下「第１半導体装置」ともいう。）である（例えば、図１参照。）。
本発明はまた、第１半導体層、第１絶縁膜及び第１導電層がこの順に積層された構造を有する第１回路素子と、第２半導体層、第１絶縁膜よりも膜厚が大きい第２絶縁膜及び第２導電層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、上記第２絶縁膜は、最上層が窒化シリコンからなる下層部と、第１絶縁膜の構造を有する上層部とから構成される半導体装置（以下「第２半導体装置」ともいう。）でもある（例えば、図２（ａ）参照。）。
本発明は更に、第１導電層、第１絶縁膜及び第１半導体層がこの順に積層された構造を有する第１回路素子と、第２導電層、第１絶縁膜よりも膜厚が大きい第２絶縁膜、及び、第２半導体層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、上記第１絶縁膜は、最下層が窒化シリコンからなる構造を有し、上記第２絶縁膜は、下層部と、第１絶縁膜の構造を有する上層部とから構成される半導体装置（以下「第３半導体装置」ともいう。）でもある（例えば、図３（ａ）参照。）。
本発明はそして、第１導電層、第１絶縁膜及び第１半導体層がこの順に積層された構造を有する第１回路素子と、第２導電層、第１絶縁膜よりも膜厚が大きい第２絶縁膜、及び、第２半導体層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、上記第２絶縁膜は、第１絶縁膜の構造を有する下層部と、最下層が窒化シリコンからなる上層部とから構成される半導体装置（以下「第４半導体装置」ともいう。）でもある（例えば、図４（ａ）参照。）。
まず、本発明の第１半導体装置について詳述する。
本発明の第１半導体装置は、第１半導体層、第１絶縁膜、第１導電層及び第３絶縁膜がこの順に積層された構造を有する第１回路素子と、第２半導体層、第１絶縁膜よりも膜厚が大きい第２絶縁膜及び第２導電層がこの順に積層された構造を有する第２回路素子とを基板上に有するものである。上記第１半導体装置の好適な形態としては、例えば、（１）第１回路素子及び第２回路素子が薄膜トランジスタ（ＴＦＴ）である形態、（２）第１回路素子がＴＦＴであり、第２回路素子が保持容量素子である形態が挙げられる。（１）の場合、第１回路素子を第１ＴＦＴとし、第２回路素子を第２ＴＦＴとすると、第１ＴＦＴのゲート絶縁膜（第１絶縁膜）は、第２ＴＦＴのゲート絶縁膜（第２絶縁膜）よりも膜厚が小さいことから、第１回路素子は、第２回路素子よりも高速な動作を実現することができる高性能なＴＦＴとして機能することができ、第２回路素子は、第１回路素子よりも絶縁破壊電圧が大きい高耐圧なＴＦＴとして機能することができる。また、（２）の場合、第１回路素子を第３ＴＦＴとし、第２回路素子を保持容量素子とすると、第１絶縁膜（第３ＴＦＴのゲート絶縁膜）は、第２絶縁膜（保持容量素子の絶縁膜）よりも膜厚が小さいことから、第１回路素子は、高速な動作を実現することができる高性能なＴＦＴとして機能することができ、第２回路素子は、絶縁破壊電圧が大きい高耐圧な保持容量素子として機能することができる。
なお、上記第１半導体装置内のＴＦＴとしては、 トップゲート構造のＴＦＴ、デュアルゲート構造のＴＦＴ等が挙げられ、微細化の観点からは、トップゲート構造のＴＦＴが好適である。
上記第１絶縁膜は、最上層が窒化シリコン（ＳｉＮｘ）からなる積層構造を有する（例えば、図１参照。）。ＳｉＮｘは高いプラズマ耐性を有することから、上記第１絶縁膜がＳｉＮｘ層を最上層として有することにより、第１絶縁膜にプラズマ損傷を与えることなく、第１導電層をプラズマエッチング（プラズマアッシング）等のドライエッチングで形成することができる。すなわち、第１絶縁膜の信頼性を保持しつつ、第１導電層ひいては第１回路素子の微細化を図ることができる。また、ＳｉＮｘは不純物の拡散を防止する機能も有することから、第１絶縁膜のＳｉＮｘ層上に付着したホウ素（Ｂ）、ナトリウム（Ｎａ）、リン（Ｐ）、重金属等の可動イオン（不純物）はそのままＳｉＮｘ層の表面で捕獲（トラップ）される結果、不純物が第１絶縁膜ひいては第１半導体層内に拡散することを抑制することができる。したがって、第１回路素子（ＴＦＴ等）の特性が変動（シフト）し、信頼性が低下するのを抑制することができる。更に、上記第１絶縁膜が積層構造を有することにより、上記第１絶縁膜の最下層を構成する材料を、最上層を構成する材料（ＳｉＮｘ）とは別個独立に選択することができる。すなわち、上記第１絶縁膜の最下層を構成する材料として、第１半導体層と良質な界面を形成する材料（例えば、ＳｉＯ２等。）を選択することにより、第１回路素子について良好なドレイン電圧（Ｉｄ）対ゲート電圧（Ｖｇ）特性（トランスファ特性）等を確保することができる。更に、上記第１絶縁膜が最上層としてＳｉＮｘ層を有することから、第１導電層上に層間絶縁膜（ＳｉＮｘ膜）が設けられた場合に、層間絶縁膜の応力によってプラズマ損傷に似た損傷を受けることを低減することができる。そして、上記第１絶縁膜が誘電率の高いＳｉＮｘからなる層を有することにより、実効酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）を低減することができるため、第１回路素子の更なる高性能化を図ることができる。
上記第２絶縁膜は、第１絶縁膜の積層構造を有する下層部と、第１導電層上の第３絶縁膜の構造を含む上層部とから構成される（例えば、図１参照。）。上記第２絶縁膜の下層部は、第１絶縁膜の積層構造と積層の数及び順序が同一の構造、すなわち最上層がＳｉＮｘからなる積層構造を有することから、第２絶縁膜の下層部にプラズマ損傷を与えることなく、第１導電層をプラズマエッチング等のドライエッチングで形成することができ、第２絶縁膜の上層部をプラズマＣＶＤ法等で形成することができる。したがって、第２絶縁膜の信頼性を保持しつつ、第１導電層ひいては第１回路素子の微細化を図ることができる。また、上記第２絶縁膜の下層部が積層構造を有することにより、上記第２絶縁膜の最下層を構成する材料を、該下層部の最上層を構成する材料（ＳｉＮｘ）とは別個独立に選択することができる。すなわち、上記第２絶縁膜の最下層を構成する材料として、第２半導体層と良質な界面を形成する材料（例えば、ＳｉＯ２等。）を選択することにより、第２回路素子について良好なトランスファ特性等を確保することができる。更に、上記第２絶縁膜の下層部と上層部とは別々の工程で形成されるが、該下層部の最上層を構成するＳｉＮｘは不純物の拡散を防止する機能を有することから、第２絶縁膜の下層部上に付着した可動イオン（不純物）はそのままＳｉＮｘ層の表面で捕獲（トラップ）される結果、不純物が第２絶縁膜の下層部内ひいては第２半導体層に拡散することを抑制することができる。したがって、第２ＴＦＴの特性が変動（シフト）し、信頼性が低下するのを抑制することができる。そして、上記第２絶縁膜の下層部が誘電率の高いＳｉＮｘからなる層を有することにより、第２絶縁膜の物理的な膜厚を増加させることができるため、第２回路素子の更なる高耐圧化を図ることができる。更には、上記第２絶縁膜の上層部が第１導電層上の第３絶縁膜の構造を含むことから、上記第２絶縁膜の上層部の形成する際のパターニング工程等の削減を図ることにより、製造工程の簡略化を図ることができる。
したがって、本発明の第１半導体装置によれば、信頼性を充分に確保しつつ、高性能化を図ることができる回路素子と高耐圧化を図ることができる回路素子とを同一の基板上に有する半導体装置の量産化を図ることができる。
上記第１絶縁膜、及び、第２絶縁膜の下層部の構造は、積層構造すなわち２以上の層からなる構造である限り、例えば３以上の層からなる構造であってもよい。上記第１絶縁膜及び第２絶縁膜中のＳｉＮｘ層以外の層を構成する材料としては特に限定されず、酸化シリコン（ＳｉＯ２）、ＳｉＯ２よりも誘電率が低い材料としてＳｉＯＦ、ＳｉＯＣ等、ＳｉＯ２よりも誘電率が高い材料として、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）等の酸化タンタル、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）等が挙げられる。上記第１絶縁膜と第２絶縁膜の下層部とは、同一の工程で形成された（一体化された）層を含んでいてもよく、第１絶縁膜を構成する全ての層が、第２絶縁膜の下層部を構成する層とそれぞれ同一の工程で形成されたものであることが好ましい。
これに対し、上記第３絶縁膜、及び、第２絶縁膜の上層部の構造は、単層構造であってもよく、積層構造であってもよい。したがって、これらについては、最上層又は最下層とは、積層構造における一番上の層又は一番下の層である場合に加え、単層構造における同一の層を指す場合も含む。第２絶縁膜の上層部の形態としては、（１）第３絶縁膜の中層部の構造を有する形態、（２）第３絶縁膜の下層部の構造を有する形態、（３）第３絶縁膜の上層部の構造を有する形態、（４）第３絶縁膜の全体の構造を有する形態が挙げられるが、第３絶縁膜の形成する際のパターニング工程等の削減を図る観点からは、（２）及び（３）の形態が好ましく、（４）の形態が特に好ましい。なお、（１）の形態における中層部とは、少なくとも最上層及び最下層を含んでいなければよく、１層で構成されるものであってもよく、２層以上で構成されるものであってもよい。（２）の形態における下層部とは、少なくとも第３絶縁膜の最下層を含んでいればよく、１層で構成されるものであってもよく、２層以上で構成されるものであってもよい。（３）の形態における上層部とは、少なくとも第３絶縁膜の最上層を含んでいればよく、１層で構成されるものであってもよく、２層以上で構成されるものであってもよい。
上記第３絶縁膜の材料としては、酸化シリコン（ＳｉＯ２）、ＳｉＯ２よりも誘電率が低い材料としてＳｉＯＦ、ＳｉＯＣ等、ＳｉＯ２よりも誘電率が高い材料として、窒化シリコン（ＳｉＮｘ）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）等の酸化タンタル、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）等が挙げられる。
上記窒化シリコン（ＳｉＮｘ）としては特に限定されないが、四窒化三ケイ素（Ｓｉ３Ｎ４）等が好適に用いられる。また、プラズマ化学的気相成長（ＣＶＤ）法で形成したＳｉＮｘ層は、ｘの値に関わらず高いプラズマ耐性及び不純物拡散防止機能を有することから好適である。更に、第１絶縁膜の最上層、及び、第２絶縁膜の下層部の最上層を構成するＳｉＮｘ層の膜厚は、例えば１０ｎｍである場合にも、本発明の作用効果を得ることができる。なお、シリコンオキシナイトライド（ＳｉＮＯ）もまた、高いプラズマ耐性を有することから、ＳｉＮｘの代替材料として好適に用いることができるが、より高いプラズマ耐性を有する観点から、ＳｉＮｘがより好ましい。
本発明の第１半導体装置は、上記第１回路素子及び第２回路素子を構成要素として基板上に有するものである限り、その他の構成要素を有していても有していなくてもよく、特に限定されるものではない。
上記第１半導体層及び第２半導体層を構成する材料としては、廉価性及び量産性の観点から、シリコン（Ｓｉ）が好ましく、中でも、高移動度を実現する観点から、ポリシリコン（ｐ−Ｓｉ）、連続粒界結晶（ＣＧ）シリコン等がより好ましい。なお、第１半導体層及び第２半導体層の材料は、異なっていてもよいが、製造工程の簡略化を図る観点からは、同一であることが好ましい。上記第１半導体層及び第２半導体層は、ガラス基板の収縮を抑制する観点から、低温プロセスで形成されることが好ましい。上記第１半導体層及び第２半導体層の形状は、島状であることが好ましく、上記島状としては、例えば、直方体形状、四角錐台形状等の角錐台形状、逆角錐台形状、円錐台形状、楕円錐台形状が挙げられる。
上記第１導電層及び第２導電層は、第１絶縁膜及び第２絶縁膜の内部におけるフォノン振動を抑える観点から、金属を含んで構成されることが好ましく、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を含んだ化合物又はそれらの金属の積層構造が用いられる。なお、上記第１導電層及び第２導電層の材料は、同一であってもよく、異なっていてもよい。また、上記第１導電層及び第２導電層の構造は、単層構造であってもよく、積層構造であってもよい。
上記基板としては、絶縁性を有する基板（絶縁基板）が好ましく、例えばガラス基板、プラスチック基板が挙げられる。
本発明の第１半導体装置における好ましい形態について以下に詳しく説明する。
上記第２絶縁膜の上層部は、最下層が窒化シリコン又は酸化シリコンからなることが好ましい。これによれば、上記第２絶縁膜の下層部の最上層であるＳｉＮｘ層上に付着した不純物を、該ＳｉＮｘ層と第２絶縁膜の上層部の最下層であるＳｉＮｘ層又はＳｉＯ２層との界面にトラップすることができる。したがって、第２回路素子の信頼性を向上させることができるため、本発明の第１半導体装置の信頼性をより充分に確保することができる。また、第３絶縁膜は、最下層が窒化シリコン又は酸化シリコンからなることが好ましい。これによれば、上記第１絶縁膜の最上層であるＳｉＮｘ層上に付着した不純物を、該ＳｉＮｘ層と第３絶縁膜（第1絶縁膜上に配置された部分のうち、第１導電層を介さずに第１絶縁膜上に配置された部分）の最下層であるＳｉＮｘ層又はＳｉＯ２層との界面にトラップすることができる。したがって、第１回路素子の信頼性を向上させることができるため、本発明の第１半導体装置の信頼性をより充分に確保することができる。
なお、第２絶縁膜の上層部は、最下層が窒化シリコンからなることがより好ましい。また、第３絶縁膜は、最下層が窒化シリコンからなることがより好ましい。これらによれば、不純物が付着する界面を構成する膜材料が同一であるため、界面の整合性に優れ、電荷を発生しにくくすることができる。
上記第１絶縁膜の最上層であるＳｉＮｘ層と第３絶縁膜の最下層であるＳｉＮｘ層とは、本発明の作用効果をより効果的に得る観点から、形成方法が同一であることが好ましい。また、上記第２絶縁膜の上層部の最下層であるＳｉＮｘ層と下層部の最上層であるＳｉＮｘ層とは、本発明の作用効果をより効果的に得る観点から、形成方法が同一であることが好ましい。
上記第１絶縁膜及び第２絶縁膜は、最下層が酸化シリコンからなることが好ましい。ＳｉＯ２層は、シリコン（Ｓｉ）等からなる半導体層と良質な界面を形成することができることから、第１回路素子及び第２回路素子の特性をより向上させることができる。
上記第１絶縁膜、及び、第２絶縁膜の下層部は、酸化シリコン層及び窒化シリコン層がこの順に積層された構造を有し、上記第２絶縁膜の上層部は、窒化シリコン層又は酸化シリコン層であることが好ましい。上記第１絶縁膜、及び、第２絶縁膜の下層部は、ＳｉＯ２及びＳｉＮｘ層がこの順に積層された構造を有することにより、不純物が第１絶縁膜ではＳｉＮｘ層上にトラップされており、第２絶縁膜では、ＳｉＮｘ層間又はＳｉＮｘ層とＳｉＯ２層との間の界面にトラップされていることから、第１回路素子及び第２回路素子の信頼性を更に確保することができる。また、これにより、第１絶縁膜及び第２絶縁膜の双方において、シリコン（Ｓｉ）等からなる半導体層との界面特性に優れるＳｉＯ２層が最下層に形成されていることから、第１回路素子及び第２回路素子の特性を更に向上させることができる。更に、上記第２絶縁膜の上層部がＳｉＮｘ層であることにより、第２絶縁膜にプラズマ損傷を与えることなく、第２導電層をプラズマエッチング等のドライエッチングで形成することができる。したがって、第２絶縁膜の信頼性を保持しつつ、第２導電層ひいては第２回路素子の微細化を図ることができる。
なお、上述したのと同様の理由により、上記第１絶縁膜、及び、第２絶縁膜の下層部は、酸化シリコン層及び窒化シリコン層がこの順に積層された構造を有し、上記第２絶縁膜の上層部は、窒化シリコン層であることがより好ましい。
上記第１半導体装置は、第１回路素子及び第２回路素子が薄膜トランジスタであることが好ましい。これによれば、信頼性を充分に確保しつつ、高性能化を図ることができるＴＦＴと高耐圧化を図ることができるＴＦＴとを同一の基板上に有する半導体装置の量産化を図ることができる。
上記第１回路素子は、駆動回路部の薄膜トランジスタであり、上記第２回路素子は、画素回路部の薄膜トランジスタであることがより好ましい。このような第１半導体装置（アクティブマトリクス基板）によれば、高性能化を図ることができる第１回路素子を駆動回路部のＴＦＴとして用いることにより、駆動回路部の高速動作を実現することができる。また、高耐圧化を図ることができるとともにオフ電流の低減が可能な第２回路素子を画素回路部のＴＦＴとして用いることにより、コントラストの低下やパネル内の画質の低下を抑えることができる。
上記第１回路素子及び第２回路素子が薄膜トランジスタである場合、上記第１回路素子又は第２回路素子は、窒化シリコン層を貫通するコンタクトホールを有することが好ましい。上記ＳｉＮｘ層はプラズマ耐性を有することから、コンタクトエッチング工程においてＳｉＮｘ膜の下面から上面の範囲内、すなわちＳｉＮｘ膜がエッチング表面に残っている状態でドライエッチングを止め、その後をウェットエッチングで行うことにより、第１半導体層等にプラズマ損傷を与えることなく、コンタクトホールを形成することができる結果、第１回路素子又は第２回路素子の信頼性を更に充分に確保することができる。また、ドライエッチングを用いることにより、コンタクトホールひいては第１回路素子又は第２回路素子の微細化を図ることもできる。
なお、本明細書において、コンタクトホールとは、少なくとも第１回路素子又は第２回路素子のゲート絶縁膜を貫通する穴のことであり、通常、コンタクトホールの内部には、半導体層に接続され、導電性を有する層が形成されている。また、ドライエッチングとは、反応性イオンエッチングのことであってもよいが、通常、プラズマエッチングのことである。
上記第１半導体装置は、第１回路素子が薄膜トランジスタであり、第２回路素子が保持容量素子であることが好ましい。これによれば、信頼性を充分に確保しつつ、高性能化を図ることができるＴＦＴと高耐圧化を図ることができる保持容量素子とを同一の基板上に有する半導体装置の量産化を図ることができる。
上記第１回路素子は、駆動回路部の薄膜トランジスタであり、上記第２回路素子は、画素回路部の保持容量素子であることが好ましい。このような第１半導体装置（アクティブマトリクス基板）によれば、高性能化を図ることができる第１回路素子を駆動回路部のＴＦＴとして用いることにより、駆動回路部の高速動作を実現することができる。また、高耐圧化を図ることができる第２回路素子を画素回路部の保持容量素子として用いることにより、パネル内の画質の低下を抑えることができる。
本発明はまた、上記第１半導体装置の製造方法であって、上記製造方法は、第１絶縁膜と第２絶縁膜の下層部とを同一の工程で形成する半導体装置の製造方法でもある。これによれば、第１絶縁膜と第２絶縁膜の下層部とを別々の工程で形成する方法に比べて、製造工程を簡略化することができる。なお、上記第１絶縁膜と第２絶縁膜の下層部とは、プラズマＣＶＤ法を用いて形成されることが好ましい。
本発明は更に、上記第１半導体装置の製造方法であって、上記製造方法は、第３絶縁膜の少なくとも一部と第２絶縁膜の上層部とを同一の工程で形成する半導体装置の製造方法でもある。これによれば、第３絶縁膜の少なくとも一部と第２絶縁膜の上層部とを別々の工程で形成する方法に比べて、製造工程を簡略化することができる。なお、上記第３絶縁膜の少なくとも一部と第２絶縁膜の上層部とは、プラズマＣＶＤ法を用いて形成されることが好ましい。また、製造工程をより簡略化する観点から、上記第１絶縁膜と第２絶縁膜の下層部とが同一の工程で形成され、かつ上記第３絶縁膜の少なくとも一部と第２絶縁膜の上層部とが同一の工程されることがより好ましい。
次に、本発明の第２半導体装置について詳述する。
本発明の第２半導体装置は、第１半導体層、第１絶縁膜及び第１導電層がこの順に積層された構造を有する第１回路素子と、第２半導体層、第１絶縁膜よりも膜厚が大きい第２絶縁膜及び第２導電層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、上記第２絶縁膜は、最上層が窒化シリコンからなる下層部と、第１絶縁膜の構造を有する上層部とから構成される半導体装置である（例えば、図２（ａ）参照。）。本発明の第２半導体装置は、第２絶縁膜の下層部の最上層が窒化シリコンからなる点で、上記第１半導体装置と共通する（例えば、図１及び２（ａ）参照。）。したがって、本発明の第２半導体装置によれば、第２回路素子に関し、第１半導体装置と同様の作用効果を得ることができる。
上記第１絶縁膜、及び、第２絶縁膜の上層部の構造は、単層構造であってもよく、積層構造であってもよい。上記第１絶縁膜と第２絶縁膜の上層部とは、同一の工程で形成された（一体化された）層を含んでいてもよく、上記第１絶縁膜、及び、第２絶縁膜の上層部の構造が積層構造である場合には、第１絶縁膜を構成する全ての層が、第２絶縁膜の上層部を構成する層とそれぞれ同一の工程で形成されたものであることが好ましい。
これに対し、上記第２絶縁膜の下層部の構造は、単層構造であってもよいが、積層構造であることが好ましい。上記第２絶縁膜の下層部が積層構造を有することにより、第２絶縁膜（の下層部）の最下層を構成する材料として、第２半導体層と良質な界面を形成するＳｉＯ２等を選択することができる結果、第２回路素子について良好なトランスファ特性等を確保することができる。
なお、上記第１導電層と第２導電層とは、同一の工程で形成されることが好ましい。
本発明の第２半導体装置における好ましい形態としては、本発明の第１半導体装置における好ましい形態と同様である。以下、上記第２半導体装置における好ましい形態を列挙するが、その詳細な説明については、本発明の第１半導体装置における好ましい形態と重複することから、省略する。
上記第１回路素子は、第１半導体層下に、第３絶縁膜を有し、上記第２絶縁膜の下層部は、第１導電層下の第３絶縁膜の構造を含むことが好ましい（例えば、図２（ｂ）参照。）。これによれば、上記第２絶縁膜の下層部を形成する際のパターニング工程等を削減することにより、製造工程の簡略化を図ることができる。
なお、上記第３絶縁膜の構造は、単層構造であってもよく、積層構造であってもよい。また、第２絶縁膜の下層部の形態としては、（１）第３絶縁膜の中層部の構造を有する形態、（２）第３絶縁膜の下層部の構造を有する形態、（３）第３絶縁膜の上層部の構造を有する形態、（４）第３絶縁膜の全体の構造を有する形態が挙げられるが、第３絶縁膜の形成する際のパターニング工程等の削減を図る観点からは、（２）及び（３）の形態が好ましく、（４）の形態がより好ましい。
上記第１絶縁膜、及び、第２絶縁膜の上層部は、最下層が窒化シリコン又は酸化シリコンからなることが好ましい。これによれば、第２絶縁膜の下層部の最上層であるＳｉＮｘ層上に付着した不純物を、ＳｉＮｘ層間又はＳｉＮｘ層とＳｉＯ２層との間の界面にトラップすることができ、第１回路素子及び第２回路素子の信頼性をより充分に確保することができる。
上記第１絶縁膜及び第２絶縁膜は、最下層が酸化シリコンからなることが好ましい。これにより、第１半導体層及び第２半導体層と良質な界面を形成することができることから、第１回路素子及び第２回路素子の特性をより向上させることができる。
上記第１絶縁膜、及び、第２絶縁膜の下層部、並びに、第２絶縁膜の上層部は、酸化シリコン層及び窒化シリコン層がこの順に積層された構造を有することが好ましい。第１絶縁膜の最下層がＳｉＯ２からなることにより、シリコン（Ｓｉ）等からなる第１半導体層と良質な界面を形成することができることから、第１回路素子の特性を更に向上させることができる。また、第１絶縁膜の最上層がＳｉＮｘからなることにより、第１絶縁膜にプラズマ損傷を与えることなく、第１導電層及び第２導電層をドライエッチングで形成することができる。更に、第２絶縁膜の下層部の最下層がＳｉＯ２からなることにより、Ｓｉ等からなる第２半導体層と良質な界面を形成することができることから、第２回路素子の特性を更に向上させることができる。更に、第２絶縁膜の下層部の最上層がＳｉＮｘからなることにより、第２絶縁膜にプラズマ損傷を与えることなく、第１半導体層をドライエッチングで形成することができるとともに、不純物がこのＳｉＮｘ層上にトラップされることから、第２回路素子の信頼性を更に確保することができる。そして、第２絶縁膜の上層部の最上層がＳｉＮｘからなることにより、第２絶縁膜にプラズマ損傷を与えることなく、第１導電層及び第２導電層をドライエッチングで形成することができる。
上記第２半導体装置は、第１回路素子及び第２回路素子が薄膜トランジスタであることが好ましい。
上記第１回路素子は、駆動回路部の薄膜トランジスタであり、上記第２回路素子は、画素回路部の薄膜トランジスタであることが好ましい。
上記第１回路素子及び第２回路素子が薄膜トランジスタである場合、上記第１回路素子又は第２回路素子は、窒化シリコン層を貫通するコンタクトホールを有することが好ましい。
上記第２半導体装置は、第１回路素子が薄膜トランジスタであり、第２回路素子が保持容量素子であることが好ましい。
上記第１回路素子は、駆動回路部の薄膜トランジスタであり、上記第２回路素子は、画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第１半導体装置と同様の作用効果を得ることができる。
本発明は更に、上記第２半導体装置の製造方法であって、上記製造方法は、第１絶縁膜と第２絶縁膜の上層部とを同一の工程で形成する半導体装置の製造方法でもある。
本発明は更に、上記第２半導体装置の製造方法であって、上記製造方法は、第３絶縁膜の少なくとも一部と第２絶縁膜の下層部とを同一の工程で形成する半導体装置の製造方法でもある。
これらによれば、本発明の第１半導体装置の製造方法と同様の作用効果を得ることができる。
次に、本発明の第３半導体装置について詳述する。
本発明の第３半導体装置は、第１導電層、第１絶縁膜及び第１半導体層がこの順に積層された構造を有する第１回路素子と、第２導電層、第１絶縁膜よりも膜厚が大きい第２絶縁膜、及び、第２半導体層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、上記第１絶縁膜は、最下層が窒化シリコンからなる構造を有し、上記第２絶縁膜は、下層部と、第１絶縁膜の構造を有する上層部とから構成される半導体装置である（例えば、図３（ａ）参照。）。本発明の第３半導体装置は、第１回路素子及び第２回路素子において、半導体層、絶縁膜及び導電層の積層順序が上下反対であること、及び、第２絶縁膜の下層部（第１半導体装置における第２絶縁膜の上層部に当たる）の構造が必ずしも特定されていないこと以外は、第１半導体装置と共通する（例えば、図１及び３（ａ）参照。）。したがって、本発明の第３半導体装置によれば、上記第２回路素子に関し、第２絶縁膜の下層部が積層構造を有することにより奏される作用効果を除き、第１半導体装置と同様の作用効果を得ることができる。
なお、上記第３半導体装置内のＴＦＴとしては、 ボトムゲート構造のＴＦＴ、デュアルゲート構造のＴＦＴ等が挙げられ、ボトムゲート構造のＴＦＴが好適である。
上記第１絶縁膜、及び、第２絶縁膜の上層部の構造は、単層構造であってもよいが、積層構造であることが好ましい。上記第１絶縁膜が積層構造を有することにより、第１絶縁膜の最上層を構成する材料として、第１絶縁膜の最下層を構成する材料（ＳｉＮｘ）とは別個独立に、第１半導体層と良質な界面を形成するＳｉＯ２等を選択することができる結果、第１回路素子について良好なトランスファ特性等を確保することができる。また、上記第２絶縁膜の上層部が積層構造を有することにより、第２絶縁膜（の上層部）の最上層を構成する材料として、第２絶縁膜の上層部の最下層を構成する材料（ＳｉＮｘ）とは別個独立に、第２半導体層と良質な界面を形成するＳｉＯ２等を選択することができる結果、第２回路素子についても良好なトランスファ特性等を確保することができる。
上記第２絶縁膜の下層部は、最下層が窒化シリコンからなることが好ましい。これにより、ガラス基板等からなる基板からのＮａ等の可動イオンの拡散を防止し、ＴＦＴ等の第２回路素子の信頼性を保つことができる。
本発明の第３半導体装置における好ましい形態としては、本発明の第１半導体装置における好ましい形態と同様である。以下、上記第３半導体装置における好ましい形態を列挙するが、その詳細な説明については、本発明の第１半導体装置における好ましい形態と重複することから、省略する。
上記第１回路素子は、第１導電層下に、第３絶縁膜を有し、上記第２絶縁膜の下層部は、第１導電層下の第３絶縁膜の構造を含むことが好ましい（例えば、図３（ｂ）参照。）。これによれば、上記第２絶縁膜の下層部を形成する際のパターニング工程等を削減することにより、製造工程の簡略化を図ることができる。
なお、上記第３絶縁膜の構造は、単層構造であってもよく、積層構造であってもよい。また、第２絶縁膜の下層部の形態としては、（１）第３絶縁膜の中層部の構造を有する形態、（２）第３絶縁膜の下層部の構造を有する形態、（３）第３絶縁膜の上層部の構造を有する形態、（４）第３絶縁膜の全体の構造を有する形態が挙げられるが、第３絶縁膜の形成する際のパターニング工程等の削減を図る観点からは、（２）及び（３）の形態が好ましく、（４）の形態がより好ましい。
上記第２絶縁膜の下層部は、最上層が窒化シリコンからなることが好ましい。
上記第２絶縁膜の下層部は、最上層が酸化シリコンからなることが好ましい。
上記第１絶縁膜及び第２絶縁膜は、最上層が酸化シリコンからなることが好ましい。
上記第１絶縁膜、及び、第２絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層がこの順に積層された構造を有し、上記第２絶縁膜の下層部は、窒化シリコン層であることが好ましい。
上記第１絶縁膜、及び、第２絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層がこの順に積層された構造を有し、上記第２絶縁膜の下層部は、酸化シリコン層であることが好ましい。
上記第３半導体装置は、第１回路素子及び第２回路素子が薄膜トランジスタであることが好ましい。
上記第１回路素子は、駆動回路部の薄膜トランジスタであり、上記第２回路素子は、画素回路部の薄膜トランジスタであることが好ましい。
上記第３半導体装置は、第１回路素子が薄膜トランジスタであり、第２回路素子が保持容量素子であることが好ましい。
上記第１回路素子は、駆動回路部の薄膜トランジスタであり、上記第２回路素子は、画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第１半導体装置と同様の作用効果を得ることができる。
本発明はまた、上記第３半導体装置の製造方法であって、上記製造方法は、第１絶縁膜と、第２絶縁膜の上層部とを同一の工程で形成する半導体装置の製造方法でもある。
本発明は更に、上記第３半導体装置の製造方法であって、上記製造方法は、第３絶縁膜の少なくとも一部と第２絶縁膜の下層部とを同一の工程で形成する半導体装置の製造方法でもある。これらによれば、本発明の第１半導体装置の製造方法と同様の作用効果を得ることができる。
次に、本発明の第４半導体装置について詳述する。
本発明の第４半導体装置は、第１導電層、第１絶縁膜及び第１半導体層がこの順に積層された構造を有する第１回路素子と、第２導電層、第１絶縁膜よりも膜厚が大きい第２絶縁膜、及び、第２半導体層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、上記第２絶縁膜は、第１絶縁膜の構造を有する下層部と、最下層が窒化シリコンからなる上層部とから構成される半導体装置である（例えば、図４（ａ）参照。）。
本発明の第４半導体装置は、第２絶縁膜の上層部の最下層がＳｉＮｘからなる点で、上記第３半導体装置と共通する（例えば、図３及び４（ａ）参照。）。したがって、本発明の第４半導体装置によれば、上記第２回路素子に関し、第３半導体装置と同様の作用効果を得ることができる。
なお、上記第４半導体装置内のＴＦＴとしては、 ボトムゲート構造のＴＦＴ、デュアルゲート構造のＴＦＴ等が挙げられ、ボトムゲート構造のＴＦＴが好適である。
上記第１絶縁膜の構造、及び、第２絶縁膜の下層部は、単層構造であってもよいが、積層構造であることが好ましい。上記第１絶縁膜が積層構造を有することにより、後述するように第１絶縁膜内にＳｉＮｘ層を設ける必要がある場合にも、第１絶縁膜の最上層を構成する材料として、第１半導体層と良質な界面を形成するＳｉＯ２等を選択することができる結果、第１回路素子について良好なトランスファ特性等を確保することができる。また、上記第２絶縁膜の下層部が積層構造を有することにより、前述したように第１絶縁膜の最上層すなわち第２絶縁膜の下層部の最上層を構成する材料としてＳｉＯ２等を選択する必要がある場合にも、第２絶縁膜の下層部の最下層を構成する材料としてＳｉＮｘを選択することができる結果、積層膜中のＳｉＮｘがガラス基板等からなる基板からのＮａ等の可動イオンの拡散を防止し、ＴＦＴ等の第２回路素子の信頼性を確保することができる。
上記第２絶縁膜の上層部の構造は、単層構造であってもよいが、積層構造であることが好ましい。上記第２絶縁膜の上層部が積層構造を有することにより、第２絶縁膜（の上層部）の最上層を構成する材料として、最下層を構成する材料（ＳｉＮｘ）とは別個独立に、第２半導体層と良質な界面を形成するＳｉＯ２等を選択することができる結果、第２回路素子についても良好なトランスファ特性等を確保することができる。
なお、上記第１導電層と第２導電層とは、同一の工程で形成されることが好ましい。
本発明の第４半導体装置における好ましい形態としては、本発明の第１半導体装置における好ましい形態と同様である。以下、上記第４半導体装置における好ましい形態を列挙するが、その詳細な説明については、本発明の第１半導体装置における好ましい形態と重複することから、省略する。
上記第１回路素子は、第１半導体層上に、第３絶縁膜を有し、上記第２絶縁膜の上層部は、第１半導体層上の第３絶縁膜の構造を含むことが好ましい（例えば、図４（ｂ）参照。）。これによれば、上記第２絶縁膜の上層部を形成する際のパターニング工程等を削減することにより、製造工程の簡略化を図ることができる。
なお、上記第３絶縁膜の構造は、単層構造であってもよく、積層構造であってもよい。また、上記第２絶縁膜の上層部の形態としては、（１）第３絶縁膜の中層部の構造を有する形態、（２）第３絶縁膜の下層部の構造を有する形態、（３）第３絶縁膜の上層部の構造を有する形態、（４）第３絶縁膜の全体の構造を有する形態が挙げられるが、第３絶縁膜の形成する際のパターニング工程等の削減を図る観点からは、（２）及び（３）の形態が好ましく、（４）の形態がより好ましい。
上記第１絶縁膜、及び、第２絶縁膜の下層部は、最上層が窒化シリコンからなることが好ましい。
上記第１絶縁膜、及び、第２絶縁膜の下層部は、最上層が酸化シリコンからなることが好ましい。
上記第１絶縁膜及び第２絶縁膜は、最上層が酸化シリコンからなることが好ましい。
上記第１絶縁膜、及び、第２絶縁膜の下層部は、窒化シリコン層であり、上記第２絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層がこの順に積層された構造を有することが好ましい。
上記第１絶縁膜、及び、第２絶縁膜の下層部は、酸化シリコン層であり、上記第２絶縁膜の上層部は、窒化シリコン層及び酸化シリコン層がこの順に積層された構造を有することが好ましい。
上記第４半導体装置は、第１回路素子及び第２回路素子が薄膜トランジスタであることが好ましい。
上記第１回路素子は、駆動回路部の薄膜トランジスタであり、上記第２回路素子は、画素回路部の薄膜トランジスタであることが好ましい。
上記第４半導体装置は、第１回路素子が薄膜トランジスタであり、第２回路素子が保持容量素子であることが好ましい。
上記第１回路素子は、駆動回路部の薄膜トランジスタであり、上記第２回路素子は、画素回路部の保持容量素子であることが好ましい。
これらによれば、本発明の第１半導体装置と同様の作用効果を得ることができる。
本発明は更に、上記第４半導体装置の製造方法であって、上記製造方法は、第１絶縁膜と第２絶縁膜の下層部とを同一の工程で形成する半導体装置の製造方法でもある。
本発明は更に、上記第４半導体装置の製造方法であって、上記製造方法は、第３絶縁膜の少なくとも一部と第２絶縁膜の上層部とを同一の工程で形成する半導体装置の製造方法でもある。
これらによれば、本発明の第１半導体装置の製造方法と同様の作用効果を得ることができる。
本発明はそして、上記第１半導体装置、第２半導体装置、第３半導体装置又は第４半導体装置を含んで構成される表示装置でもある。本発明の第１半導体装置、第２半導体装置、第３半導体装置及び第４半導体装置は信頼性に優れていることから、表示装置の不良率の低減や歩留まりの向上が可能となる。また、画素回路部のＴＦＴと周辺回路部のＴＦＴとを同一の基板上に設けることができることから、システムオングラス表示装置を提供することができ、表示装置の小型化、低消費電力化及び高信頼性を実現することができる。上記表示装置としては、液晶表示装置や有機エレクトロルミネセンス表示装置等が好適である。
本発明の半導体装置によれば、ゲート絶縁膜にプラズマ損傷を与えることなく、また、ゲート絶縁膜や半導体層内に不純物を拡散させることなく、ゲート絶縁膜の膜厚が異なるＴＦＴを同一基板上に形成することができることから、信頼性を充分に確保することができるとともに、ＴＦＴ毎に高性能化及び高耐圧化を図ることができる。
以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
図５は、本発明の実施形態１に係るアクティブマトリクス基板（半導体装置）の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図５に示すように、駆動回路用オフセット構造のトップゲート型ＮチャネルＴＦＴ（第１回路素子）１００ａ及びトップゲート型ＰチャネルＴＦＴ（第１回路素子）１００ｂ、並びに、画素スイッチング用ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のトップゲート型ＮチャネルＴＦＴ（第２回路素子）２００等をガラス基板１０上に有するものである。図５に示すように、ＴＦＴ１００ａ、１００ｂのゲート絶縁膜（第１絶縁膜）は、酸化シリコン（ＳｉＯ２）膜１６及び窒化シリコン（ＳｉＮｘ）膜１７の２層構造を有する。これに対し、ＴＦＴ２００のゲート絶縁膜（第２絶縁膜）は、ＳｉＯ２膜１６、ＳｉＮｘ膜１７及びＳｉＮｘ膜１８の３層構造を有する。
以下、図６−１（ａ）〜（ｆ）及び６−２（ａ）〜（ｇ）を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
まず、図６−１（ａ）に示すように、ガラス基板１０上に、ＳｉＮｘからなる水素バリア及び不純物拡散防止膜１１、ＳｉＯ２からなる緩衝膜１２、アモルファスシリコン（ａ−Ｓｉ）膜１３を形成する。なお、水素バリア及び不純物拡散防止膜１１の膜厚は５０ｎｍとし、緩衝膜１２の膜厚は１００ｎｍとし、ａ−Ｓｉ膜１３の膜厚は５０ｎｍとする。
次に、図６−１（ｂ）に示すように、ａ−Ｓｉ膜１３にレーザ光１を照射して結晶化することにより、ポリシリコン（ｐ−Ｓｉ）膜１４とする。なお、この結晶化には、（１）固相成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；ＳＰＣ）法や、（２）ＳＰＣ法とレーザ照射光とを組み合わせた方法を用いてもよい。
次に、図６−１（ｃ）に示すように、ｐ−Ｓｉ膜１４を各ＴＦＴのサイズにパターニングすることにより、ｐ−Ｓｉ層（第１半導体層）１５ａ、１５ｂ及びｐ−Ｓｉ層（第２半導体層）１５ｃを形成する。
次に、不純物及び有機膜を除去するため、紫外線（ＵＶ）洗浄、オゾン（Ｏ３）洗浄、フッ化水素酸（ＨＦ）洗浄、水洗浄又はアルカリ洗浄等を行う。続いて、図６−１（ｄ）に示すように、水素（Ｈ２）プラズマ又はＨ２ガス２に暴露した後、図６−１（ｅ）に示すように、ＳｉＯ２膜１６及びＳｉＮｘ膜１７を形成する。本実施形態では、ＳｉＯ２膜１６及びＳｉＮｘ膜１７は、プラズマ化学的気相成長（ＣＶＤ）法で連続成膜する。なお、ＳｉＯ２膜１６及びＳｉＮｘ膜１７の膜厚はともに３０ｎｍとする。
次に、スパッタ法又はＣＶＤ法等を用いて、金属膜を堆積した後、エッチングガスを用いてパターニングすることにより、図６−１（ｆ）に示すように、ゲート電極（第１導電層）２１ａ、２１ｂを形成する。なお、ゲート電極２１ａ、２１ｂの材料としては、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を含んだ化合物又はそれらの金属の積層構造を用いることができる。また、エッチングガスとしては、六フッ化硫黄（ＳＦ６）ガス、四フッ化炭素（ＣＦ４）ガス又はこれらと酸素（Ｏ２）ガスとの混合ガスを用いることができる。
次に、不純物及び有機膜を除去するため、ＵＶ洗浄、Ｏ３洗浄、ＨＦ洗浄、水洗浄又はアルカリ洗浄等を行った後、図６−２（ａ）に示すように、ＳｉＮｘ膜１８を形成する。本実施形態では、ＳｉＮｘ膜１８の膜厚は６０ｎｍとする。なお、この絶縁膜１８の構造としては、本実施形態のようなＳｉＮｘ膜のみからなる単層構造、膜厚２０ｎｍのＳｉＮｘ膜（下層）及び膜厚２０ｎｍのＳｉＯ２膜（上層）からなる積層構造が好ましいが、ＳｉＯ２のみからなる単層構造、ＳｉＯ２膜（下層）及びＳｉＮｘ膜（上層）からなる積層構造等も用いることもできる。
次に、図６−２（ｂ）に示すように、ゲート電極（第２導電層）２１ｃを形成する。ゲート電極２１ｃの材料、膜厚及び形成方法は、ゲート電極２１ａ、２１ｂと異なっていてもよく、例えば、ソース電極と同一であってもよい。
次に、図６−２（ｃ）に示すように、ゲート電極２１ｃを被覆するようなフォトレジスト層１９を形成した後、ｐ−Ｓｉ層１５ａ〜１５ｃに不純物３を注入する。具体的には、ｐ−Ｓｉ層１５ａ及び１５ｃにはリンイオン（Ｐ＋）を注入し、ｐ−Ｓｉ層１５ｂにはホウ素イオン（Ｂ＋）を注入する。また、フォトレジスト層１９を除去した後、ｐ−Ｓｉ層１５ｃには、更に低濃度のリンイオン（Ｐ＋）を注入する。これにより、ｐ−Ｓｉ層１５ａには、オフセット（ｏｆｆｓｅｔ）領域２２及びｎ型の高濃度不純物領域２３ａが自己整合的に形成され、ｐ−Ｓｉ層１５ｂには、オフセット領域２２及びｐ型の高濃度不純物領域２４ａが自己整合的に形成され、ｐ−Ｓｉ層１５ｃには、ｎ型の高濃度不純物領域２３ａ及びｎ型の低濃度不純物領域（ＬＤＤ領域）２３ｂが形成される。
続いて、アニール（活性化アニール）を行うことにより、注入した不純物を活性化させる。
次に、図６−２（ｄ）に示すように、層間絶縁膜２５を形成する。なお、層間絶縁膜２５の材料としては、ＳｉＮｘ、ＳｉＯ２等を用いることができる。本実施形態では、層間絶縁膜２５は、ＳｉＯ２膜の単層構造とするが、例えばＳｉＮｘ膜（下層）及びＳｉＯ２膜（上層）の積層構造としてもよい。続いて、アニール（水素化アニール）を行うことにより、ｐ−Ｓｉ層１５ａ〜１５ｃを水素化し、ダングリングボンド（未結合手）をターミネート（終端化）させる。
次に、コンタクトエッチングを行う。具体的には、まず、図６−２（ｅ）に示すように、ＳｉＮｘ膜１７までドライエッチングした後、図６−２（ｆ）に示すように、ｐ−Ｓｉ層１５ａ〜１５ｃまでウェットエッチングすることにより、コンタクトホール２７ａ〜２７ｃを形成する。
最後に、図６−２（ｇ）に示すように、ソース電極２８ａ〜２８ｃを形成することにより、駆動回路用ＮチャネルＴＦＴ１００ａ、駆動回路用ＰチャネルＴＦＴ１００ｂ及び画素スイッチング用ＮチャネルＴＦＴ２００が完成する。
本実施形態の製造方法によれば、図６−１（ｆ）に示すゲート電極２１ａ、２１ｂを形成する工程において、金属膜をドライエッチング又はアッシングする処理を行う。しかしながら、このとき、高プラズマ耐性を有するＳｉＮｘ膜１７が最上層に配置されているため、ＳｉＯ２膜１６等はエッチングやアッシングによるダメージを受けない。同様の理由により、図６−２（ｅ）のコンタクトエッチング工程においても、ＳｉＯ２膜１６等がプラズマダメージを受けることを低減することができる。また、ＳｉＮｘ膜１７の形成工程とＳｉＮｘ膜１８の形成工程とは分離して行われるため、ＳｉＮｘ膜１７上には、ホウ素（Ｂ）、ナトリウム（Ｎａ）、リン（Ｐ）、重金属等の不純物が付着する。しかしながら、ＳｉＮｘ膜１７は不純物の拡散を防止（バリア）する機能を有することから、活性化アニール工程や水素化アニール工程等において、この不純物がＳｉＯ２膜１６内ひいてはｐ−Ｓｉ層１５ａ〜１５ｃ内に拡散することを抑制することができる。
したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリクス基板を作製することができる。
（実施形態２）
図７は、本発明の実施形態２に係るアクティブマトリクス基板（半導体装置）の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、駆動回路用ＴＦＴ１００ａ、１００ｂがセルフアライン構造を有すること以外は、実施形態１に係るアクティブマトリクス基板と同様である。すなわち、本実施形態に係るアクティブマトリクス基板は、図７に示すように、駆動回路用セルフアライン構造のトップゲート型ＮチャネルＴＦＴ（第１回路素子）１００ａ及びトップゲート型ＰチャネルＴＦＴ（第１回路素子）１００ｂ、並びに、画素スイッチング用ＬＤＤ構造のトップゲート型ＮチャネルＴＦＴ（第２回路素子）２００等をガラス基板１０上に有するものである。図７に示すように、ＴＦＴ１００ａ、１００ｂのゲート絶縁膜（第１絶縁膜）は、酸化シリコン（ＳｉＯ２）膜１６及び窒化シリコン（ＳｉＮｘ）膜１７の２層構造を有する。これに対し、ＴＦＴ２００のゲート絶縁膜（第２絶縁膜）は、ＳｉＯ２膜１６、ＳｉＮｘ膜１７及びＳｉＮｘ膜１８の３層構造を有する。
以下、図６−１（ａ）〜（ｆ）及び図８（ａ）〜（ｈ）を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
まず、実施形態１における図６−１（ａ）〜（ｆ）と同様の工程を行う。
次に、図８（ａ）に示すように、ｐ−Ｓｉ層１５ａ、１５ｂに不純物３を注入する。具体的には、ｐ−Ｓｉ層１５ａにはリンイオン（Ｐ＋）を注入し、ｐ−Ｓｉ層１５ｂにはホウ素イオン（Ｂ＋）を注入する。これにより、ｐ−Ｓｉ層１５ａには、ｎ型の高濃度不純物領域２３ａが自己整合的に形成され、ｐ−Ｓｉ層１５ｂには、ｐ型の高濃度不純物領域２４ａが自己整合的に形成される。
次に、不純物及び有機膜を除去するため、ＵＶ洗浄、Ｏ３洗浄、ＨＦ洗浄、水洗浄又はアルカリ洗浄等を行った後、図８（ｂ）に示すように、ＳｉＮｘ膜１８を形成する。本実施形態では、ＳｉＮｘ膜１８の膜厚は６０ｎｍとする。なお、この絶縁膜１８の構造としては、本実施形態のようなＳｉＮｘ膜のみからなる単層構造、膜厚２０ｎｍのＳｉＮｘ膜（下層）及び膜厚２０ｎｍのＳｉＯ２膜（上層）からなる積層構造が好ましいが、ＳｉＯ２のみからなる単層構造、ＳｉＯ２膜（下層）及びＳｉＮｘ膜（上層）からなる積層構造等も用いることもできる。
次に、図８（ｃ）に示すように、ゲート電極（第２導電層）２１ｃを形成する。ゲート電極２０ｃの材料、膜厚及び形成方法は、ゲート電極２１ａ、２１ｂと異なっていてもよく、例えばソース電極と同一であってもよい。
次に、図８（ｄ）に示すように、ゲート電極２０ｃを被覆するフォトレジスト層１９を形成した後、ｐ−Ｓｉ層１５ｃにリンイオン（Ｐ＋）を注入する。また、フォトレジスト層１９を除去した後、ｐ−Ｓｉ層１５ｃには、更に低濃度のＰ＋イオンを注入する。これにより、ｐ−Ｓｉ層１５ｃには、ｎ型の高濃度不純物領域２３ａ及びｎ型のＬＤＤ領域２３ｂが形成される。
続いて、アニール（活性化アニール）を行うことにより、注入した不純物を活性化させる。
次に、図８（ｅ）に示すように、層間絶縁膜２５を形成する。なお、層間絶縁膜２５の材料としては、ＳｉＮｘ、ＳｉＯ２等を用いることができる。本実施形態では、層間絶縁膜２５は、ＳｉＯ２膜の単層構造とするが、例えばＳｉＮｘ膜（下層）及びＳｉＯ２膜（上層）の積層構造としてもよい。
続いて、アニール（水素化アニール）を行うことにより、ｐ−Ｓｉ層１５ａ〜１５ｃを水素化し、ダングリングボンド（未結合手）をターミネート（終端化）させる。
続いて、コンタクトエッチングを行う。具体的には、まず、図８（ｆ）に示すように、ＳｉＮｘ膜１７までドライエッチングした後、図８（ｇ）に示すように、ｐ−Ｓｉ層１５ａ〜１５ｃまでウェットエッチングすることにより、コンタクトホール２７ａ〜２７ｃを形成する。
最後に、図８（ｈ）に示すように、ソース電極２８ａ〜２８ｃを形成することにより、駆動回路用ＮチャネルＴＦＴ１００ａ、ＰチャネルＴＦＴ１００ｂ及び画素スイッチング用ＴＦＴ２００が完成する。
本実施形態によっても、ＳｉＮｘ膜１７により、実施形態１と同様の作用効果を得ることができる。
（実施形態３）
図９は、本発明の実施形態３に係るアクティブマトリクス基板（半導体装置）の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図９に示すように、駆動回路用セルフアライン構造のトップゲート型ＮチャネルＴＦＴ（第１回路素子）１００ａ及びトップゲート型ＰチャネルＴＦＴ（第１回路素子）１００ｂ、並びに、トップゲート型ＮチャネルＴＦＴ（第２回路素子）２００等をガラス基板１０上に有するものである。図９に示すように、ＴＦＴ１００ａ、１００ｂのゲート絶縁膜（第１絶縁膜）が酸化シリコン（ＳｉＯ２）膜６３及び窒化シリコン（ＳｉＮｘ）膜６４の２層構造を有する。これに対し、ＴＦＴ２００のゲート絶縁膜（第２絶縁膜）は、ＳｉＯ２膜６１、ＳｉＮｘ膜６２、ＳｉＯ２膜６３及びＳｉＮｘ膜６４の４層構造を有する。
以下、図６−１（ａ）〜（ｅ）及び図１０（ａ）〜（ｆ）を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
まず、実施形態１における図６−１（ａ）〜（ｅ）と同様の工程を行う。
次に、ＳｉＯ２膜１６及びＳｉＮｘ膜１７上にフォトレジスト層を形成した後、４層構造のゲート絶縁膜とするところ以外をウェットエッチングで除去することにより、図１０（ａ）に示すように、ｐ−Ｓｉ層１５ｃを被覆するＳｉＯ２膜６１及びＳｉＮｘ膜６２を形成する。
次に、不純物及び有機膜を除去するため、紫外線（ＵＶ）洗浄、オゾン（Ｏ３）洗浄、フッ化水素酸（ＨＦ）洗浄、水洗浄又はアルカリ洗浄等を行う。続いて、図１０（ｂ）に示すように、ＳｉＯ２膜６３及びＳｉＮｘ膜６４を形成する。本実施形態では、ＳｉＯ２膜６３及びＳｉＮｘ膜６４は、プラズマ化学的気相成長（ＣＶＤ）法で連続成膜する。なお、ＳｉＯ２膜６３及びＳｉＮｘ膜６４の膜厚はともに２０ｎｍとする。なお、本実施形態では、ＳｉＯ２膜６３及びＳｉＮｘ膜６４の２層構造としたが、ＳｉＯ２膜６３のみからなる単層構造であってもよい。
次に、図１０（ｃ）に示すように、スパッタ法又はＣＶＤ法等を用いて、金属膜を堆積した後、エッチングガスを用いてパターニングすることにより、図１０（ｃ）に示すように、ゲート電極（第１導電層）２１ａ、２１ｂ及びゲート電極（第２導電層）２１ｃを形成する。
次に、図１０（ｄ）に示すように、ｐ−Ｓｉ層１５ａ〜１５ｃに不純物３を注入する。具体的には、ｐ−Ｓｉ層１５ａ及び１５ｃにはリンイオン（Ｐ＋）を注入し、ｐ−Ｓｉ層１５ｂにはホウ素イオン（Ｂ＋）を注入する。これにより、ｐ−Ｓｉ層１５ａ及び１５ｃには、ｎ型の高濃度不純物領域２３ａが自己整合的に形成され、ｐ−Ｓｉ層１５ｂには、ｐ型の高濃度不純物領域２４ａが自己整合的に形成される。なお、このとき、高濃度不純物領域とともに、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成してもよい。
続いて、アニール（活性化アニール）を行うことにより、注入した不純物を活性化させる。
次に、図１０（ｅ）に示すように、層間絶縁膜２５を形成する。なお、層間絶縁膜２５の材料としては、ＳｉＮｘ、ＳｉＯ２等を用いることができる。本実施形態では、ＳｉＯ２膜の単層構造としたが、例えばＳｉＮｘ膜（下層）及びＳｉＯ２膜（上層）の積層構造としてもよい。
続いて、アニール（水素化アニール）を行うことにより、ｐ−Ｓｉ層１５ａ〜１５ｃを水素化し、ダングリングボンド（未結合手）をターミネート（終端化）させる。
最後に、図１０（ｆ）に示すように、コンタクトエッチング及びソース電極２８ａ〜２８ｃの形成等を行うことにより、駆動回路用のＮチャネルＴＦＴ１００ａ、ＰチャネルＴＦＴ１００ｂ及び画素スイッチング用のＮチャネルＴＦＴ２００が完成する。
本実施形態の製造方法によれば、図１０（ｃ）に示すゲート電極２１ａ〜２１ｃを形成する工程において、金属膜をドライエッチング又はアッシングする処理を行う。しかしながら、このとき、高プラズマ耐性を有するＳｉＮｘ膜６４が最上層に配置されているため、ＳｉＯ２膜６３等はエッチングやアッシングによるダメージを受けない。また、ＴＦＴ２００において、ＳｉＮｘ膜６２の形成工程とＳｉＯ２膜６３の形成工程とは分離して行われるため、ＳｉＮｘ膜６２上には、ホウ素（Ｂ）、ナトリウム（Ｎａ）、リン（Ｐ）、重金属等の不純物が付着する。しかしながら、ＳｉＮｘ膜６２は不純物の拡散を防止（バリア）する機能を有することから、活性化アニール工程や水素化アニール工程等において、この不純物がＳｉＯ２膜６１内ひいてはｐ−Ｓｉ層１５ｃ内に拡散することを抑制することができる。
したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリクス基板を作製することができる。
（実施形態４）
図１１は、本発明の実施形態４に係るアクティブマトリクス基板（半導体装置）の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図１１に示すように、駆動回路用セルフアライン構造のトップゲート型ＮチャネルＴＦＴ（第１回路素子）１００ａ及びトップゲート型ＰチャネルＴＦＴ（第１回路素子）１００ｂ、並びに、保持容量（Ｃｓ）素子（第２回路素子）３００等をガラス基板１０上に有するものである。図１１に示すように、ＴＦＴ１００ａ、１００ｂのゲート絶縁膜（第１絶縁膜）が酸化シリコン（ＳｉＯ２）膜１６及び窒化シリコン（ＳｉＮｘ）膜１７の２層構造を有する。これに対し、Ｃｓ素子３００の絶縁膜（第２絶縁膜）は、ＳｉＯ２膜１６、ＳｉＮｘ膜１７及びＳｉＮｘ膜１８の３層構造を有する。
以下、図６−１（ａ）〜（ｆ）及び図１２（ａ）〜（ｇ）を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
まず、実施形態１における図６−１（ａ）〜（ｆ）と同様の工程を行う。
次に、図１２（ａ）に示すように、ｐ−Ｓｉ層１５ａ〜１５ｃに不純物３を注入する。具体的には、ｐ−Ｓｉ層１５ａ、１５ｃにはリンイオン（Ｐ＋）を注入し、ｐ−Ｓｉ層１５ｂにはホウ素イオン（Ｂ＋）を注入する。これにより、ｐ−Ｓｉ層１５ａには、ｎ型の高濃度不純物領域２３ａが自己整合的に形成され、ｐ−Ｓｉ層１５ｂには、ｐ型の高濃度不純物領域２４ａが自己整合的に形成される。また、ｐ−Ｓｉ層１５ｃは、全体がｎ型の高濃度不純物領域２３ａとなる。
続いて、アニール（活性化アニール）を行うことにより、注入した不純物を活性化させる。
次に、不純物及び有機膜を除去するため、紫外線（ＵＶ）、オゾン洗浄、フッ酸（ＨＦ）洗浄、水洗浄又はアルカリ洗浄等を行った後、図１２（ｂ）に示すように、ＳｉＮｘ膜１８を形成する。本実施形態では、ＳｉＮｘ膜１８の膜厚は６０ｎｍとする。なお、この絶縁膜１８の構造としては、本実施形態のようなＳｉＮｘ膜のみからなる単層構造、膜厚２０ｎｍのＳｉＮｘ膜（下層）及び膜厚２０ｎｍのＳｉＯ２膜（上層）からなる積層構造が好ましいが、ＳｉＯ２のみからなる単層構造、ＳｉＯ２膜（下層）及びＳｉＮｘ膜（上層）からなる積層構造等も用いることもできる。
次に、スパッタ法又はＣＶＤ法等を用いて、金属膜を堆積した後、エッチングガスを用いてパターニングすることにより、図１２（ｃ）に示すように、保持容量配線（第２導電層）３１を形成する。保持容量配線３１の材料、膜厚及び形成方法は、ゲート電極２１ａ、２１ｂと異なっていてもよく、例えばソース電極と同一であってもよい。
次に、図１２（ｄ）に示すように、層間絶縁膜２５を形成する。なお、層間絶縁膜２５の材料としては、ＳｉＮｘ、ＳｉＯ２等を用いることができる。本実施形態では、層間絶縁膜２５は、ＳｉＯ２膜の単層構造とするが、例えばＳｉＮｘ膜（下層）及びＳｉＯ２膜（上層）の積層構造としてもよい。
続いて、アニール（水素化アニール）を行うことにより、ｐ−Ｓｉ層１５ａ〜１５ｃを水素化し、ダングリングボンド（未結合手）をターミネート（終端化）させる。
続いて、コンタクトエッチングを行う。具体的には、まず、図１２（ｅ）に示すように、ＳｉＮｘ膜１７までドライエッチングした後、図１２（ｆ）に示すように、ｐ−Ｓｉ層１５ａ〜１５ｃまでウェットエッチングすることにより、コンタクトホール２７ａ及び２７ｂを形成する。
最後に、図１２（ｇ）に示すように、ソース電極２８ａ及び２８ｂを形成することにより、駆動回路用ＮチャネルＴＦＴ１００ａ、ＰチャネルＴＦＴ１００ｂ及びＣｓ素子３００が完成する。
本実施形態によっても、ＳｉＮＸ膜１７により、実施形態１と同様の作用効果を得ることができる。
（実施形態５）
図１３は、本発明の実施形態５に係るアクティブマトリクス基板（半導体装置）の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図１３に示すように、駆動回路用セルフアライン構造のボトムゲート型ＮチャネルＴＦＴ（第１回路素子）４００ａ及びボトムゲート型ＮチャネルＴＦＴ（第１回路素子）４００ｂ、並びに、画素スイッチング用セルフアライン構造のボトムゲート型ＮチャネルＴＦＴ（第２回路素子）５００等をガラス基板１０上に有するものである。図１３に示すように、ＴＦＴ４００ａ、４００ｂのゲート絶縁膜（第１絶縁膜）は、窒化シリコン（ＳｉＮｘ）膜１８、酸化シリコン（ＳｉＯ２）膜１６の２層構造を有するのに対し、ＴＦＴ５００のゲート絶縁膜（第２絶縁膜）は、ＳｉＮｘ膜１７、ＳｉＮｘ膜１８及びＳｉＯ２膜１６の３層構造を有する。
以下、図１４−１（ａ）〜（ｈ）及び１４−２（ａ）〜（ｃ）を用いて、本実施形態に係るアクティブマトリクス基板の製造工程を説明する。
まず、ガラス基板１０上に、スパッタ法又はＣＶＤ法等を用いて、金属膜を堆積した後、エッチングガスを用いてパターニングすることにより、図１４−１（ａ）に示すように、ゲート電極（第２導電層）２１ｃを形成する。
次に、図１４−１（ｂ）に示すように、プラズマ化学的気相成長（ＣＶＤ）法で、ＳｉＮｘ膜１７を形成する。本実施形態では、ＳｉＮｘ膜１７の膜厚は３０ｎｍとする。
次に、図１４−１（ｃ）に示すように、ゲート電極（第１導電層）２１ａ、２１ｂを形成する。ゲート電極２１ａ、２１ｂの材料、膜厚及び形成方法は、ゲート電極２１ｃと異なっていてもよい。
次に、図１４−１（ｄ）に示すように、ＳｉＮｘ膜１８、ＳｉＯ２膜１６及びアモルファスシリコン（ａ−Ｓｉ）膜１３を形成する。ＳｉＮｘ膜１８、ＳｉＯ２膜１６、及びａ−Ｓｉ膜１３は、プラズマ化学的気相成長（ＣＶＤ）法で連続成膜する。本実施形態では、ＳｉＮｘ膜１８及びＳｉＯ２膜１６の膜厚はともに３０ｎｍとし、ａ−Ｓｉ膜１３の膜厚は、５０ｎｍとする。なお、ＳｉＮｘ膜１８及びＳｉＯ２膜１６は、例えば、膜厚４５ｎｍのＳｉＯ２膜のみに置き換えてもよい。
次に、図１４−１（ｅ）に示すように、ａ−Ｓｉ膜１３にレーザ光１を照射して結晶化することにより、ポリシリコン（ｐ−Ｓｉ）膜１４とする。なお、この結晶化には、（１）固相成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；ＳＰＣ）法や、（２）ＳＰＣ法とレーザ照射光とを組み合わせた方法を用いてもよい。
次に、図１４−１（ｆ）に示すように、ｐ−Ｓｉ膜１４を各ＴＦＴのサイズにパターニングすることにより、ｐ−Ｓｉ層（第１半導体層）１５ａ、１５ｂ及びｐ−Ｓｉ層（第２半導体層）１５ｃを形成する。
次に、不純物及び有機膜を除去するため、紫外線（ＵＶ）洗浄、オゾン（Ｏ３）洗浄、フッ化水素酸（ＨＦ）洗浄、水洗浄又はアルカリ洗浄等を行う。続いて、図１４−１（ｇ）に示すように、水素（Ｈ２）プラズマ又はＨ２ガス２に暴露した後、図１４−１（ｈ）に示すように、ＳｉＯ２膜６１及びＳｉＮｘ膜６２を形成する。本実施形態では、ＳｉＯ２膜６１及びＳｉＮｘ膜６２は、プラズマ化学的気相成長（ＣＶＤ）法で連続成膜する。なお、ＳｉＯ２膜６１及びＳｉＮｘ膜６２の膜厚はともに３０ｎｍとする。
なお、Ｈ２プラズマ又はＨ２ガス２への暴露は、ＳｉＯ２膜６１の形成後に行ってもよい。
次に、図１４−２（ａ）に示すように、ＳｉＮｘ膜６２上にフォトレジスト層６８を形成した後、ｐ−Ｓｉ層１５ａ〜１５ｃに不純物３を注入する。具体的には、ｐ−Ｓｉ層１５ａ、１５ｃにはリンイオン（Ｐ＋）を注入し、ｐ−Ｓｉ層１５ｂにはホウ素イオン（Ｂ＋）を注入する。これにより、ｐ−Ｓｉ層１５ａ、１５ｃには、ｎ型の高濃度不純物領域２３ａが自己整合的に形成され、ｐ−Ｓｉ層１５ｂには、ｐ型の高濃度不純物領域２４ａが自己整合的に形成される。
続いて、アニール（活性化アニール）を行うことにより、注入した不純物を活性化させる。
次に、図１４−２（ｂ）に示すように、ＳｉＯ２からなる層間絶縁膜２５を形成する。続いて、アニール（水素化アニール）を行うことにより、ｐ−Ｓｉ層１５ａ〜１５ｃを水素化し、ダングリングボンド（未結合手）をターミネート（終端化）させる。
最後に、図１４−２（ｃ）に示すように、コンタクトエッチング及びソース電極２８ａ〜２８ｃの形成等を行うことにより、駆動回路用のＮチャネルＴＦＴ４００ａ、ＰチャネルＴＦＴ４００ｂ及び画素スイッチング用のＮチャネルＴＦＴ５００が完成する。
本実施形態の製造方法によれば、ＳｉＮｘ膜１７の形成工程とＳｉＮｘ膜１８の形成工程とは分離して行われるため、ＳｉＮｘ膜１７上には、ホウ素（Ｂ）、ナトリウム（Ｎａ）、リン（Ｐ）、重金属等の不純物が付着する。しかしながら、ＳｉＮｘ膜１８は不純物の拡散を防止（バリア）する機能を有することから、活性化アニール工程や水素化アニール工程等において、この不純物がＳｉＯ２膜１６内ひいてはｐ−Ｓｉ層１５ａ〜１５ｃ内に拡散することを抑制することができる。
したがって、本実施形態の製造方法によれば、高い信頼性を有するアクティブマトリクス基板を作製することができる。
（実施形態６）
図１５は、本発明の実施形態６に係るアクティブマトリクス基板（半導体装置）の構成を示す断面模式図である。
本実施形態に係るアクティブマトリクス基板は、図１５に示すように、駆動回路用セルフアライン構造のＮチャネルＴＦＴ（第１回路素子）４００ａ、ＮチャネルＴＦＴ（第１回路素子）４００ｂ、及び、画素スイッチング用セルフアライン構造のＮチャネルＴＦＴ（第２回路素子）５００が、デュアルゲート型であること以外は、実施形態５に係るアクティブマトリクス基板と同様の構成を有する。すなわち、本実施形態の製造方法は、上層ゲート電極４１ａ〜４１ｃを形成する工程を含むこと以外は、実施形態５の製造方法と同様である。したがって、本実施形態の製造方法によっても、高い信頼性を有するアクティブマトリクス基板を作製することができる。
（実験）プラズマ耐性比較試験
本実験では、酸化シリコン（ＳｉＯ２）と窒化シリコン（ＳｉＮｘ）とのプラズマ耐性を比較する実験を行った。具体的には、膜厚７０ｎｍのＳｉＯ２層からなるゲート絶縁膜を成膜した後、酸素（Ｏ２）プラズマ処理（誘導結合プラズマ（ＩＣＰ）条件：Ｂｉａｓ４００Ｗ）を施したＴＦＴについて、ＢＴＳ（ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｓｔｒｅｓｓ）試験（ＢＴＳ条件：１５０℃、＋２０Ｖ、３０分間）前後の閾値電圧（Ｖｔｈ）特性の変化を調べた。一方、膜厚５０ｎｍのＳｉＯ２層（下層）及び膜厚４０ｎｍのＳｉＮｘ層（上層）の２層構造からなるゲート絶縁膜（ＥＯＴ≒７０ｎｍ）を有するＴＦＴについても、同様の試験を行った。その結果を図１６及び１７に示す。
Ｏ２プラズマ処理を施さなかったＴＦＴについては、図１６（ａ）及び１７（ａ）に示すように、ゲート絶縁膜がＳｉＯ２層からなるもの、並びに、ＳｉＯ２層及びＳｉＮｘ層の２層構造からなるものともに、ＢＴＳ試験の前後でＶｔｈの変化は見られなかった。しかしながら、Ｏ２プラズマ処理を施したＴＦＴについては、ゲート絶縁膜がＳｉＯ２層からなるものは、図１６（ｂ）に示すように、ＶｔｈがＢＴＳ試験の前後で負方向にシフトしていた。これは、ＳｉＯ２はＢｉａｓを掛けたＯ２プラズマに弱く、ゲート絶縁膜がＯ２プラズマ処理工程でプラズマ損傷を受けて劣化したためであると考えられる。一方、ＳｉＯ２層及びＳｉＮｘ層の２層構造からなるものは、図１７（ｂ）に示すように、ＶｔｈがＢＴＳ試験の前後で変化していなかった。これは、上層のＳｉＮｘ層がゲート絶縁膜の全体をＯ２プラズマによる損傷から防御したためと考えられる。なお、本実験では、ＳｉＮｘ層の膜厚は４０ｎｍであったが、１０ｎｍや２０ｎｍである場合（ゲート絶縁膜のＥＯＴ≒７０ｎｍ）にも、同様の結果が得られた。
以上により、ＳｉＮｘは、ＳｉＯ２よりも高いＯ２プラズマ耐性を有することが分かった。
なお、本願は、２００６年１月１２日に出願された日本国特許出願２００６−００５４０２号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
本願明細書における「以上」、「以下」は、当該数値を含むものである。すなわち、「以上」とは、不少（当該数値及び当該数値以上）を意味するものである。
本発明に係る第１半導体装置の構成の一例を示す断面模式図である。 （ａ）及び（ｂ）は、本発明に係る第２半導体装置の構成の一例を示す断面模式図である。 （ａ）及び（ｂ）は、本発明に係る第３半導体装置の構成の一例を示す断面模式図である。 （ａ）及び（ｂ）は、本発明に係る第４半導体装置の構成の一例を示す断面模式図である。 本発明の実施形態１に係るアクティブマトリクス基板の構成を示す断面模式図である。 （ａ）〜（ｆ）は、本発明の実施形態１に係るアクティブマトリクス基板の製造工程の前半を示す断面模式図である。 （ａ）〜（ｇ）は、本発明の実施形態１に係るアクティブマトリクス基板の製造工程の後半を示す断面模式図である。 本発明の実施形態２に係るアクティブマトリクス基板の構成を示す断面模式図である。 （ａ）〜（ｈ）は、本発明の実施形態２に係るアクティブマトリクス基板の製造工程を示す断面模式図である。 本発明の実施形態３に係るアクティブマトリクス基板の構成を示す断面模式図である。 （ａ）〜（ｆ）は、本発明の実施形態３に係るアクティブマトリクス基板の製造工程を示す断面模式図である。 本発明の実施形態４に係るアクティブマトリクス基板の構成を示す断面模式図である。 （ａ）〜（ｇ）は、本発明の実施形態４に係るアクティブマトリクス基板の製造工程を示す断面模式図である。 本発明の実施形態５に係るアクティブマトリクス基板の構成を示す断面模式図である。 （ａ）〜（ｈ）は、本発明の実施形態５に係るアクティブマトリクス基板の製造工程の前半を示す断面模式図である。 （ａ）〜（ｃ）は、本発明の実施形態５に係るアクティブマトリクス基板の製造工程の後半を示す断面模式図である。 本発明の実施形態６に係るアクティブマトリクス基板の構成を示す断面模式図である。 （ａ）は、ＳｉＯ２層からなるＴＦＴのＢＴＳ試験前後の閾値電圧（Ｖｔｈ）特性の変化を示す図であり、（ｂ）は、Ｏ２プラズマ処理を施した該ＴＦＴについて、ＢＴＳ試験前後のＶｔｈ特性の変化を示す図である。なお、図中の実線は、ＢＴＳ試験前のＶｔｈ特性を示し、破線は、ＢＴＳ試験後のＶｔｈ特性を示す。 （ａ）は、ＳｉＯ２層（下層）及びＳｉＮｘ層（上層）の２層構造からなるＴＦＴのＢＴＳ試験前後のＶｔｈ特性の変化を示す図である。（ｂ）は、Ｏ２プラズマ処理を施したＴＦＴについて、ＢＴＳ試験前後のＶｔｈ特性の変化を示す図である。なお、図中の実線は、ＢＴＳ試験前のＶｔｈ特性を示し、破線は、ＢＴＳ試験後のＶｔｈ特性を示す。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面模式図である。 （ａ）〜（ｄ）は、本発明に係る半導体装置の製造方法の一例を示す断面模式図である。
符号の説明
１：レーザ光
２：水素（Ｈ２）プラズマ又はＨ２ガス
３：不純物
４ａ：第１ゲート絶縁膜（第１絶縁膜）
４ｃ：第２ゲート絶縁膜（第２絶縁膜）の下層部
５：第１ゲート電極（第１導電層）
６ａ：第３絶縁膜（その下層部、中層部、上層部又は全体）
６ｃ：第２ゲート絶縁膜（第２絶縁膜）の上層部
７ａ：第１ゲート絶縁膜（第１絶縁膜）の最下層
７ｃ：第２ゲート絶縁膜（第２絶縁膜）の下層部の最下層
８：第２ゲート電極（第２導電層）
８ａ：第１ゲート電極（第１導電層）
８ｃ：第２ゲート電極（第２導電層）
９：第２ゲート絶縁膜（第２絶縁膜）
１０：ガラス基板（基板）
１１：水素バリア及び不純物拡散防止膜
１２：緩衝膜
１３：アモルファスシリコン（ａ−Ｓｉ）膜
１４：ポリシリコン（ｐ−Ｓｉ）膜
１５ａ、１５ｂ：ｐ−Ｓｉ層（第１半導体層）
１５ｃ：ｐ−Ｓｉ層（第２半導体層）
１６、６１、６３：酸化シリコン（ＳｉＯ２）膜
１７、１８、６２、６４：窒化シリコン（ＳｉＮｘ）膜
１９、６８：フォトレジスト層
２１ａ、２１ｂ：ゲート電極（第１導電層）
２１ｃ：ゲート電極（第２導電層）
２２：オフセット（ｏｆｆｓｅｔ）領域
２３ａ：ｎ型の高濃度不純物領域
２３ｂ：ｎ型の低濃度不純物領域（ＬＤＤ領域）
２４ａ：ｐ型の高濃度不純物領域
２５：層間絶縁膜
２７ａ〜２７ｃ：コンタクトホール
２８ａ〜２８ｃ：ソース電極
３１：保持容量配線（第２導電層）
３５：金属膜
４１ａ〜４１ｃ：上層ゲート電極
５０ａ：第１ＴＦＴ（第１回路素子）
５０ｃ：第２ＴＦＴ（第２回路素子）
７０ａ：第１ゲート絶縁膜（第１絶縁膜）
７０ｂ：第３絶縁膜（その下層部、中層部、上層部又は全体）
７０ｃ：第２ゲート絶縁膜（第２絶縁膜）
７１：第２ゲート絶縁膜（第２絶縁膜）の下層部
７２：第２ゲート絶縁膜（第２絶縁膜）の上層部
１００ａ、４００ａ：駆動回路用ＮチャネルＴＦＴ（第１回路素子）
１００ｂ、４００ｂ：駆動回路用ＰチャネルＴＦＴ（第１回路素子）
２００、５００：画素スイッチング用ＴＦＴ（第２回路素子）
３００：保持容量素子（第２回路素子）
７００：ＳｉＮｘ膜
９００：ＳｉＯ２膜

Claims (19)

  1. 第１半導体層、第１絶縁膜、第１導電層及び第３絶縁膜がこの順に積層された構造を有する第１回路素子と、第２半導体層、第１絶縁膜よりも膜厚が大きい第２絶縁膜及び第２導電層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、
    該第１絶縁膜は、最上層が窒化シリコンからなる積層構造を有し、
    該第２絶縁膜は、第１絶縁膜の積層構造を有する下層部と、第１導電層上の第３絶縁膜の構造を含む上層部とから構成され、
    該第１絶縁膜、及び、第２絶縁膜の下層部は、酸化シリコン層及び窒化シリコン層がこの順に積層された構造を有し、
    該第２絶縁膜の上層部は、窒化シリコン層であり、
    該第１絶縁膜、及び、第２絶縁膜の下層部がそれぞれ有する該酸化シリコン層及び該窒化シリコン層、並びに、該第２絶縁膜の上層部である該窒化シリコン層は、プラズマ化学的気相成長法で形成されたものである
    ことを特徴とする半導体装置。
  2. 前記半導体装置は、第１回路素子及び第２回路素子が薄膜トランジスタであることを特徴とする請求項１記載の半導体装置。
  3. 前記第１回路素子は、駆動回路部の薄膜トランジスタであり、
    前記第２回路素子は、画素回路部の薄膜トランジスタであることを特徴とする請求項２記載の半導体装置。
  4. 前記第１回路素子又は第２回路素子は、窒化シリコン層を貫通するコンタクトホールを有することを特徴とする請求項１記載の半導体装置。
  5. 前記半導体装置は、第１回路素子が薄膜トランジスタであり、第２回路素子が保持容量素子であることを特徴とする請求項１記載の半導体装置。
  6. 前記第１回路素子は、駆動回路部の薄膜トランジスタであり、
    前記第２回路素子は、画素回路部の保持容量素子であることを特徴とする請求項５記載の半導体装置。
  7. 請求項１記載の半導体装置の製造方法であって、
    該製造方法は、第１絶縁膜と第２絶縁膜の下層部とを同一の工程で形成することを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法であって、
    該製造方法は、第３絶縁膜の少なくとも一部と第２絶縁膜の上層部とを同一の工程で形成することを特徴とする半導体装置の製造方法。
  9. 第１半導体層、第１絶縁膜及び第１導電層がこの順に積層された構造を有する第１回路素子と、第２半導体層、第１絶縁膜よりも膜厚が大きい第２絶縁膜及び第２導電層がこの順に積層された構造を有する第２回路素子とを基板上に有する半導体装置であって、
    該第２絶縁膜は、最上層が窒化シリコンからなる下層部と、第１絶縁膜の構造を有する上層部とから構成され、
    該第１絶縁膜、及び、第２絶縁膜の下層部、並びに、第２絶縁膜の上層部は、酸化シリコン層及び窒化シリコン層がこの順に積層された構造を有し、
    該第１絶縁膜、及び、第２絶縁膜の下層部、並びに、第２絶縁膜の上層部がそれぞれ有する該酸化シリコン層及び該窒化シリコン層は、プラズマ化学的気相成長法で形成されたものである
    ことを特徴とする半導体装置。
  10. 前記第１回路素子は、第１半導体層下に、第３絶縁膜を有し、
    前記第２絶縁膜の下層部は、第１半導体層下の第３絶縁膜の構造を含むことを特徴とする請求項９記載の半導体装置。
  11. 前記半導体装置は、第１回路素子及び第２回路素子が薄膜トランジスタであることを特徴とする請求項９記載の半導体装置。
  12. 前記第１回路素子は、駆動回路部の薄膜トランジスタであり、
    前記第２回路素子は、画素回路部の薄膜トランジスタであることを特徴とする請求項１１記載の半導体装置。
  13. 前記第１回路素子又は第２回路素子は、窒化シリコン層を貫通するコンタクトホールを有することを特徴とする請求項９記載の半導体装置。
  14. 前記半導体装置は、第１回路素子が薄膜トランジスタであり、第２回路素子が保持容量素子であることを特徴とする請求項９記載の半導体装置。
  15. 前記第１回路素子は、駆動回路部の薄膜トランジスタであり、
    前記第２回路素子は、画素回路部の保持容量素子であることを特徴とする請求項１４記載の半導体装置。
  16. 請求項９記載の半導体装置の製造方法であって、
    該製造方法は、第１絶縁膜と第２絶縁膜の上層部とを同一の工程で形成することを特徴とする半導体装置の製造方法。
  17. 請求項１０記載の半導体装置の製造方法であって、
    該製造方法は、第３絶縁膜の少なくとも一部と第２絶縁膜の下層部とを同一の工程で形成することを特徴とする半導体装置の製造方法。
  18. 前記窒化シリコン層を構成する材料は、四窒化三ケイ素であることを特徴とする請求項１又は９記載の半導体装置。
  19. 請求項１又は９記載の半導体装置を含んで構成されることを特徴とする表示装置。
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