JP7394887B2 - 薄膜トランジスタを形成する方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims description 468
- 229910044991 metal oxide Inorganic materials 0.000 claims description 134
- 150000004706 metal oxides Chemical class 0.000 claims description 134
- 238000000034 method Methods 0.000 claims description 124
- 239000000758 substrate Substances 0.000 claims description 82
- 238000000151 deposition Methods 0.000 claims description 54
- 230000008569 process Effects 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 238000009616 inductively coupled plasma Methods 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 238000005229 chemical vapour deposition Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 14
- 238000002161 passivation Methods 0.000 claims description 13
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 11
- 229910007541 Zn O Inorganic materials 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 239000011651 chromium Substances 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000001272 nitrous oxide Substances 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 229910020781 SixOy Inorganic materials 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims 2
- 239000000956 alloy Substances 0.000 claims 2
- 238000005234 chemical deposition Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000001947 vapour-phase growth Methods 0.000 claims 1
- 230000037230 mobility Effects 0.000 description 32
- 239000007789 gas Substances 0.000 description 29
- 239000011810 insulating material Substances 0.000 description 16
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- 239000000463 material Substances 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 230000008021 deposition Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 239000004020 conductor Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910016048 MoW Inorganic materials 0.000 description 4
- 229910007604 Zn—Sn—O Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910020923 Sn-O Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910015269 MoCu Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910010165 TiCu Inorganic materials 0.000 description 2
- 229910002065 alloy metal Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 description 1
- 241000473391 Archosargus rhomboidalis Species 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910007611 Zn—In—O Inorganic materials 0.000 description 1
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- H01L29/66007—Multistep manufacturing processes
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Description
［０００１］本開示の実施形態は概して、方法に関し、より具体的には、薄膜トランジスタを形成する方法に関する。
［０００２］薄膜トランジスタ（ＴＦＴ）は、支持基板の上に活性半導体層、及び誘電体層、金属コンタクトの薄膜を堆積させることによって作られた金属－酸化膜－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一種である。ＴＦＴの用途の１つに液晶ディスプレイ（ＬＣＤ）があるため、ガラス基板が一般的である。
［０００３］ＴＦＴは、ＬＣＤ及び有機発光ダイオード（ＯＬＥＤ）ディスプレイの高解像度、低消費電力、高速動作により、ディスプレイ用途において大きな注目を集めている。ＴＦＴは、ディスプレイのパネル内に組み込まれる。ディスプレイシステム内のディスプレイモジュールからのデータ線とゲート線電圧信号は、ディスプレイパネル周辺部のピクセル回路及び／又はゲートドライバ回路のＴＦＴに送られ、ＴＦＴのオン／オフによりディスプレイ画像を制御する。ＴＦＴのより高い移動度による応答性の向上、及び／又はピクセル間のクロストークの低減により、画像の歪みが減少する。ＬＣＤテレビ（ＴＶ）及びモニタを含むディスプレイ製品の多くは、パネルにＴＦＴを含む。近代の高解像度・高品質の電子視覚ディスプレイデバイスの多くは、ＴＦＴを大量に用いたアクティブマトリクス方式のディスプレイを採用している。ＴＦＴ技術の有益な態様の１つは、ディスプレイの各ピクセルに別々のＴＦＴを使用していることである。各ＴＦＴはピクセル回路又はゲートドライバ回路でスイッチ又は電流源として働き、データ信号線及びゲート信号線を通して電圧及び電流を制御することで、ディスプレイ画像の制御を高めている。高移動度ＴＦＴの高い電流により、ディスプレイ画像の高速更新が可能となり、データ及びゲート信号電圧の歪みを最小限に抑えることで画質が向上する。
［０００４］当技術分野のＴＦＴの欠点の１つは、導電性チャネルの移動度が許容できないほど低くなり得ることである。更に、ＴＦＴを形成する方法では、チャネルの移動度を良好に制御できない場合がある。最後に、チャネルが既に堆積された後にチャネルの移動度を変化させることは困難であり得る。
［０００５］このため、当技術分野において、チャネルの移動度を高めることができるＴＦＴを形成する方法が必要である。
［０００６］本明細書で開示される実施形態は概して、ＴＦＴを形成する方法に関する。本方法は、下位のチャネルの移動度を変化させる層を堆積させることを含む。
［０００７］薄膜トランジスタデバイスを形成する１つの例示的な方法は、基板の第１の部分の上に金属酸化物層を形成することと、基板の第１の部分の上にゲート絶縁体（ＧＩ）層を形成することと、ＧＩ層の上にゲート電極を形成することと、ＧＩ層の１又は複数の残留部分をエッチングすることとを含む。ＧＩ層を形成することは、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスでシリコン含有層を堆積させることを含む。ＨＤＰ－ＣＶＤプロセスは、約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数とを有する。
［０００８］薄膜トランジスタデバイスを形成する別の例示的な方法は、基板の第１の部分の上に第１の金属酸化物層を形成することであって、基板の第１の部分は第１の薄膜トランジスタ（ＴＦＴ）に対応する、基板の第１の部分の上に第１の金属酸化物層を形成することと、基板の第１の部分の上の第１の金属酸化物層と接触させて第１のＴＦＴの界面ゲート絶縁体（ＧＩ）層を形成し、基板の第２の部分の上に下側層を形成することであって、基板の第２の部分は第２のＴＦＴに対応し、下側層は、第２のＴＦＴの第２の金属酸化物層の底面と接触し、界面ＧＩ層及び下側層を形成することは、第１の部分及び第２の部分の上に第１のシリコン含有層を堆積させることであって、第１のシリコン含有層は誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスで堆積され、ＨＤＰ－ＣＶＤプロセスは、約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数を有する、第１の部分及び第２の部分の上に第１のシリコン含有層を堆積させることを含む、基板の第１の部分の上の第１の金属酸化物層と接触させて第１のＴＦＴの界面ゲート絶縁体（ＧＩ）層を形成し、基板の第２の部分の上に下側層を形成することと、底面を下側層と接触させて第２のＴＦＴの第２の金属酸化物層を形成することと、界面層と接触させて第１のＴＦＴのバルクＧＩ層を形成し、第２の金属酸化物層の上面と接触させて第２のＴＦＴのＧＩ層を形成することであって、バルクＧＩ層及びＧＩ層を形成することは、容量結合プラズマ（ＣＣＰ）を用いた化学気相堆積（ＣＶＤ）プロセスで第１の部分及び第２の部分の上に第２のシリコン含有層を堆積させることを含む、界面層と接触させて第１のＴＦＴのバルクＧＩ層を形成し、第２の金属酸化物層の上面と接触させて第２のＴＦＴのＧＩ層を形成することと、第１の部分の上の第２のシリコン含有層の上に第１のＴＦＴの第１のゲート電極を形成し、第２の部分の上の第２のシリコン含有層の上に第２のＴＦＴの第２のゲート電極を形成することと、第１のＴＦＴの界面ＧＩ層、第１のＴＦＴのバルクＧＩ層、第２のＴＦＴのＧＩ層、及び第２のＴＦＴの下側層を形成するために、第１の部分及び第２の部分から第２のシリコン含有層の１又は複数の残留部分を除去することと、基板の上に層間誘電体（ＩＬＤ）層を堆積させることとを含む。
［０００９］薄膜トランジスタデバイスを形成する更に別の例示的な方法は、基板の第１の部分の上にポリシリコン層を形成することであって、基板の第１の部分はポリシリコン薄膜トランジスタ（ＴＦＴ）に対応する、基板の第１の部分の上にポリシリコン層を形成することと、基板の第１の部分のポリシリコン層の上、及び第２の部分の上に第１のゲート絶縁体（ＧＩ）層を堆積させることであって、基板の第２の部分は金属酸化物（ＭＯｘ）ＴＦＴに対応する、基板の第１の部分のポリシリコン層の上及び第２の部分の上に第１のゲート絶縁体（ＧＩ）層を堆積させることと、第１のＧＩ層の上にポリシリコンＴＦＴの第１のゲート電極を形成し、ＭＯｘ ＴＦＴのシールド金属を形成することと、第１のＧＩ層、第１のゲート電極、及びシールド金属の上に第１の層間絶縁体（ＩＬＤ）層を形成することと、基板の第２の部分の第１のＩＬＤ層の上にＭＯｘ ＴＦＴの金属酸化物層を形成することと、金属酸化物層の上に第２のＧＩ層を形成することであって、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスでシリコン含有層を堆積させることを含み、ＨＤＰ－ＣＶＤプロセスは、約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数を有する、金属酸化物層の上に第２のＧＩ層を形成することと、第２のＧＩ層の上に第２のゲート電極を形成することと、第１のＩＬＤ層、金属酸化物層、及び第２のゲート電極の上に第２のＩＬＤ層を形成することとを含む。
［００１０］上述した本開示の特徴を詳細に理解できるように、一部が添付の図面に例示されている実施形態を参照しながら、上記に要約した本開示をより具体的に説明する。しかし、添付の図面は例示的な実施形態を単に示すものであり、したがって、その範囲を限定するものと見なすべきではなく、他の等しく有効な実施形態も許容しうることに留意されたい。
［００２２］理解を容易にするために、可能な限り、図面に共通の同一要素を示すのに同一の参照番号を使用している。一実施形態の要素及び特徴は、さらなる詳述なしに他の実施形態に有益に組み込まれ得ると考えられる。
［００２３］本明細書で開示される実施形態は概して、ＴＦＴを形成する方法に関する。本方法は、１又は複数の金属酸化物層及び／又はポリシリコン層を堆積させることを含む。１又は複数の金属酸化物層及び／又はポリシリコン層の上に、ＧＩ層が堆積される。ＨＤＰ－ＣＶＤを用いてＧＩ層を堆積させることにより、その下に堆積された金属酸化物層及び／又はポリシリコン層の移動度が予想以上に高くなる。ＧＩ層を選択的に配置することにより、ＧＩ層がＨＤＰ－ＣＶＤで堆積されるか、あるいはＣＣＰを用いたＣＶＤプロセスで堆積されるかによって、下層の移動度が制御される。ＧＩ層を堆積させることにより、層堆積後に下層の移動度を制御することが可能になる、すなわち、堆積中に加えて、堆積後に移動度が向上し得る。本明細書に開示される実施形態は、移動度が向上したチャネルを含むＴＦＴを形成するのに有用であり得るが、これに限定されない。
［００２４］本書で使用する用語「約」は、公称値からの±１０％程度のばらつきを指している。このようなばらつきは、本明細書で提供されるいかなる値にも含まれ得ることを理解されたい。
［００２５］本開示の様々な実施形態において、層又は他の材料は、エッチングされるものとして言及される。これらの材料のエッチングは、非限定的に、反応性イオンエッチング（ＲＩＥ）、ドライエッチング、ウェットエッチング、プラズマエッチング、マイクロローディング、上記のいずれかの選択的エッチング、上記の組み合わせ、及び他の任意の適切な方法等、半導体製造に使用される任意の従来の方法を用いて行うことができることを理解されたい。本明細書において、方法工程が２種類以上の材料、又は同じ材料の２つ以上の部分をエッチングすると記載されている場合、エッチングは同じエッチングプロセスで同時に起こり得る、又はエッチングは異なるエッチングプロセスを用いて別々の副工程で行われ得ることを理解されたい。例えば、金属と誘電体のエッチングを説明する工程は、金属をエッチングする第１のエッチングプロセスを用いた第１のエッチング副工程を含み、工程は、誘電体をエッチングする第２のエッチングプロセスを用いた第２のエッチング副工程を更に含む。
［００２６］図１は、一実施形態に係るチャンバ１００を示す概略断面図である。適切なチャンバは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手することができる。以下に説明するシステムは例示的なチャンバであり、他の製造業者からのチャンバを含む他のチャンバが、本開示の態様を達成するために共に使用可能である、又は変更され得ることを理解されたい。チャンバ１００は、ＨＤＰを生成するように構成される。
［００２７］図示したように、チャンバ１００は、チャンバ本体１０４と、リッドアセンブリ１０６と、基板支持アセンブリ１０８とを含む。リッドアセンブリ１０６は、チャンバ本体１０４の上端部に配置される。基板支持アセンブリ１０８は、チャンバ本体１０４の内部領域内に少なくとも部分的に配置される。基板支持アセンブリ１０８は、基板支持体１１０及びシャフト１１２を含む。基板支持体１１０は、少なくとも１つの基板１０２を支持するための支持面１１４を有する。
［００２８］本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、基板１０２は、典型的には約１ｍ２以上の表面積を有する基板等、大面積基板である。しかしながら、基板１０２は、任意の特定のサイズ又は形状に限定されない。例えば、用語「基板」は、フラットパネルディスプレイの製造に使用されるガラス基板又はポリマー基板等の任意の多角形、正方形、長方形、曲線、又は他の非円形のワークピースを指す。基板１０２は、シリコン系基板、半導体基板、絶縁基板、ゲルマニウム系基板、及び一般的には相補型金属酸化膜半導体（ＣＭＯＳ）デバイス構造中に存在するであろう１又は複数の汎用層等の任意の適切な材料を含み得る。基板１０２は、剛性ガラス又は柔軟なポリイミド（ＰＩ）等の透明材料を含んでいてよく、これは、基板がテレビ、タブレット、ラップトップ、携帯電話又は他のディスプレイ等のＬＣＤ又はＯＬＥＤディスプレイ用途に用いられる場合に有用であり得る。基板１０２は、その上に任意の数の金属層、半導体層、又は絶縁層を有し得る。
［００２９］リッドアセンブリ１０６は、チャンバ本体１０４の上端部に拡散器１１６を含む。拡散器１１６は、少なくとも１つのガス源１２０に結合可能な１又は複数の拡散器入口１１８を含む。拡散器１１６は、ガス源１２０から、拡散器１１６と基板支持体１１０との間の処理領域１２４に１又は複数のガスを供給する。１又は複数のガスは、拡散器１１６の複数の孔（図示せず）を通して処理領域１２４に供給される。質量流量制御（ＭＦＣ）デバイス等の流量コントローラ１２２が、ガス源１２０から拡散器１１６へのガスの流量を制御するために、拡散器入口１１８のそれぞれとガス源１２０との間に配置される。ポンプ１２６は、処理領域１２４と流体連結している。ポンプ１２６は、処理領域１２４内の圧力を制御し、処理領域１２４からガス及び副生成物を排出するように動作可能である。
［００３０］リッドアセンブリ１０６は、その中に形成された１又は複数の誘導結合プラズマ生成部品（代替的にコイルと呼ばれる）１３０を有する少なくとも１つの空洞１２８を含む。コイル１３０は、少なくとも１つの誘電体プレート１３２によって支持される。各誘電体プレート１３２は、空洞１２８内の大気圧の存在及びチャンバ本体１０４の内部領域の真空圧の存在によって生じる構造的負荷に耐える構造的強度を有する物理的バリアを提供する。各コイル１３０は、電源１３４と、グラウンド１３８とに接続される。本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、各コイル１３０は、コイル１３０のインピーダンス等の電気特性を調整するための整合回路を有する整合ボックス１３６を通して電源１３４に接続される。幾つかの実施形態では、第１のキャパシタ１３７がコイル１３０と整合ボックス１３６との間に電気的に接続される。幾つかの実施形態では、末端キャパシタ１３９が、コイル１３０とグラウンド１３８との間に電気的に接続される。各コイル１３０は、処理領域１２４のガスに通電して高密度プラズマ（ＨＤＰ）を発生させる電磁場を生成するように構成される。
［００３１］一実施形態では、チャンバに生じる電子密度は、約１Ｅ１１／ｃｍ３を上回る。一実施形態では、チャンバに生じるイオンプラズマ密度は、約１Ｅ１１／ｃｍ３を上回る。一実施形態では、ＨＤＰを生成するために使用されるＩＣＰ電力密度は、約５．３Ｗ／ｃｍ２である。一実施形態では、ＨＤＰを生成するために使用されるＩＣＰ周波数は、約２ＭＨｚから約１３．５６ＭＨｚである。
［００３２］コントローラ１９０は、チャンバ１００に結合され、処理中にチャンバ１００の態様を制御するように構成される。図示したように、コントローラ１９０は、中央処理装置（ＣＰＵ）１９１、メモリ１９２、及び支援回路（代替的にＩ／Ｏと呼ばれる）１９３を含む。ＣＰＵ１９１は、様々なプロセス及びハードウェア（例えば、パターンジェネレータ、モータ、及び他のハードウェア）を制御し、プロセス（例えば、処理時間及び基板の位置又は場所）を監視するために産業環境で使用される任意の形態のコンピュータプロセッサの１つである。メモリ１９２は、ＣＰＵ１９１に接続され、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、又はローカルもしくはリモートの他のいずれかの形態のデジタルストレージ等の容易に入手できるメモリのうちの１又は複数である。ＣＰＵ１９１に指示するためのソフトウェア命令及びデータをコード化し、メモリ１９２に記憶させることができる。また、ＣＰＵ１９１には、従来の※方式でＣＰＵを支援するための支援回路１９３が接続される。支援回路１９３は、従来のキャッシュ、電源、クロック回路、入出力回路、サブシステム等を含む。コントローラ１９０によって読み取り可能なプログラム（又はコンピュータ命令）は、基板１０２上でどのタスクが実行可能かを決定する。プログラムは、コントローラ１９０によって読み取り可能なソフトウェアであってよく、例えば、チャンバ１００の処理パラメータ（例えば、圧力、温度、ガス流量）を監視及び制御するためのコードを含み得る。
［００３３］図２Ａ～２Ｈは、一実施形態に係るＴＦＴ２００を形成する方法を示す概略断面図である。図３は、同実施形態に係るＴＦＴ２００を形成する方法３００のフロー図である。説明を容易にするために、図１のチャンバ１００を参照しながら、図２Ａ～２Ｈ、３、８、及び１１を説明する。しかし、チャンバ１００以外のＩＣＰ－ＣＶＤチャンバが方法３００と共に利用され得ることに留意されたい。方法３００は、ＣＰＵ１９１によって実行されると、チャンバ１００に方法３００を実行させる命令を含むコンピュータ可読媒体として、コントローラ１９０に記憶され得る又はアクセス可能であり得る。
［００３４］図示したように、基板１０２の上にＴＦＴ２００が形成される（図２Ａ）。
［００３５］方法３００は、図２Ｂに示すように、金属酸化物層２０４が形成される工程３１０で始まる。金属酸化物層２０４は、当技術分野で用いられる任意の従来の方法によって形成される。幾つかの実施形態では、金属酸化物層２０４は、基板１０２の上に堆積される。本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、金属酸化物層２０４は、酸素（Ｏ）と、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、酸素（Ｏ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、及びハフニウム（Ｈｆ）のうちの少なくとも１つとを含む。金属酸化物層２０４の例としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｏ、Ａｌ－Ｓｎ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｓｎ－Ｏ、Ｈｆ－Ｚｎ－Ｏ、Ｓｎ－Ｏ、及びＡｌ－Ｓｎ－Ｚｎ－Ｉｎ－Ｏ等を含むが、これらに限定されない。工程３１０は、金属酸化物層２０４を、ホウ素（Ｂ）又は窒素（Ｎ）等のｎ型又はｐ型ドーパントでドープすることを含み得る。金属酸化物層２０４は、約３０ｎｍから約５０ｎｍの厚さを有し得る。金属酸化物層膜が第１の副工程で形成され、第２の副工程でエッチングされて、金属酸化物層２０４が形成され得る。他の実施形態では、金属酸化物層２０４は、所望の形状を有する金属酸化物層２０４を作製するために、選択的な堆積を使用して堆積される。
［００３６］工程３４０において、図２Ｃに示すように、ＧＩ層２０６が堆積される。ＧＩ層２０６は、金属酸化物層２０４の少なくとも一部の上に堆積される。ＧＩ層２０６は、金属酸化物層２０４と直接接触している。ＧＩ層２０６は、シリコン、酸化ケイ素（ＳｉｘＯｙ）、窒化ケイ素（ＳｉＮｘ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。ＧＩ層２０６は、約２００Åから約８０００Åの厚さを有し得る。工程３４０は、高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）を使用して実行される。
［００３７］工程３４０は、亜酸化窒素（Ｎ２Ｏ）を約０．４０ｓｃｃｍ／ｃｍ２から約０．６０ｓｃｃｍ／ｃｍ２の流量で、シラン（ＳｉＨ４）を約０．０１ｓｃｃｍ／ｃｍ２から約０．０１ｓｃｃｍ／ｃｍ２の流量で含むガスを、約５から約４０のＮ２ＯとＳｉＨ４の比、約７５ｍＴｏｒｒから約１５０ｍＴｏｒｒのチャンバ圧力、約７０℃から約３５０℃のチャンバ温度、約８０℃から約１６０℃の基板温度で、約２０秒から約９００秒の間流すことを含む。工程３４０は、ＨＤＰ－ＣＶＤを用いて、約２Ｗ／ｃｍ２から約６Ｗ／ｃｍ２、例えば約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度で、約１ＭＨｚから約１５ＭＨｚ、例えば約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数で、約０Ｗから約２００Ｗの印加バイアス電力で、約４０００Ｗから約１００００ＷのＩＣＰ電力で実行される。幾つかの実施形態では、四フッ化ケイ素（ＳｉＦ４）、ジシラン（Ｓｉ２Ｈ６）、酸素ガス（Ｏ２）、オゾン（Ｏ３）、Ａｒ、窒素ガス（Ｎ２）、アンモニア（ＮＨ３）、Ｈｅ又は上記の混合物が並行して流される。基板とガス源との間の間隔は、約７０００ｍｍから約８０００ｍｍであり得る。
［００３８］ＧＩ層２０６は、約７００Å／分から約１５００Å／分の速度で堆積され得る。ＧＩ層の屈折率は、約１．８から約２．０であり得る。シリコン－水素（Ｓｉ－Ｈ）結合の割合は、約０．１％から約１２％であり得る。シリコン－窒素（Ｓｉ－Ｎ）結合の割合は、約１０％から約２５％であり得る。分光法で測定されるシリコン－酸素結合（Ｓｉ－Ｏ）のピーク位置は、約１０５０ １／ｃｍから約１１００ １／ｃｍであり得る。ＧＩ層２０６の応力は、約－４５０ＭＰａから約７００ＭＰａである。ＧＩ層２０６がＳｉｘＮｙを含む工程３４０の例示的なプロセス変数を表１に示す。ＧＩ層２０６がＳｉｘＯｙを含む工程３４０の例示的なプロセス変数を表２に示す。
［００３９］表１：ＳｉｘＮｙを含むＧＩ層に対する工程３４０の例示的なプロセス変数。空白のセルは、その変数が適用されないことを示す。
［００４０］表２：ＳｉｘＯｙを含むＧＩ層に対する工程３４０の例示的なプロセス変数。空白のセルは、その変数が適用されないことを示す。
［００４１］容量結合プラズマ化学気相堆積（ＣＣＰ－ＣＶＤ）プロセスでは、平行平板電極等の対向電極が設けられ、一方の電極はグラウンドに結合され、他方は電源に結合され、その間にガスが導入されて、実質的にキャパシタコンデンサが形成される。電源付き電極に電力を供給することにより、電気エネルギーがガスに容量結合され、そのプラズマが形成される。プラズマのイオン密度は、ガスに伝達される電力の関数である。一方、ＩＣＰでは、プラズマが形成されるガス領域をコイルが取り囲み、又はその上にあり、コイルを通って流れる電気エネルギーがガスに電磁的に結合し、ガス原子又は分子をイオン化又はその他の方法で通電する。この場合も、プラズマのイオン密度は、ガスに結合されるエネルギーの関数である。ＣＣＰシステムでは、電極の１つは通常、基板支持体でもあるため、ガスに結合できる電力は、その電力が基板に及ぼす潜在的な悪影響によって制限される。これに対し、ＩＣＰ方式を利用すると、ガスの原子及び分子をイオン化するための電力が、基板を保持する回路部品から切り離され、より高い電力を用いてプラズマに高いエネルギーを与えることができるため、基板に悪影響を与えずにプラズマ中のイオン密度を高くすることができる。このようにして、ＩＣＰ源（すなわち、ＨＤＰ－ＣＶＤプロセス）からＨＤＰが生成され得る。
［００４２］ＨＤＰ－ＣＶＤを用いたＳｉＯｘを含むＧＩ層２０６の堆積は、予想以上に、下層の金属酸化物層２０４の移動度の増加をもたらすことが分かっている。金属酸化物層２０４（例えば、ＩｎＧａＺｎＯ４）の移動度は、１５ｃｍ２／Ｖｓ未満から約１５０ｃｍ２／Ｖｓを上回り、例えば最大約４５０ｃｍ２／Ｖｓ、又はそれ以上に高くなり得る。更に、金属酸化物層２０４の飽和時の移動度は約３０００ｃｍ２／Ｖｓを上回り得る。同じ金属酸化物層２０４にＳｉＯｘを堆積させるためにＣＣＰを用いたＣＶＤプロセスを用いる場合、移動度又は飽和時の移動度のそのような増加はない。ＨＤＰ－ＣＶＤを用いたＧＩ層２０６の堆積が、下層の金属酸化物層２０４の化学的変換を引き起こし、その結果、移動度が高くなると考えられる。金属酸化物層２０４とＧＩ層２０６との接合面は、キャリア密度が増加し、金属酸化物層の移動度が高くなり得る。インジウム（Ｉｎ）を含む金属酸化物層２０４では、金属酸化物層からＧＩ層２０６へのＩｎ原子の拡散により、キャリア生成が増加し、したがって移動度が高くなり得る。更に、金属酸化物層２０４に構造変化が生じて、原子の拡散により原子欠陥が治癒する等、移動度が更に高くなり得る。
［００４３］工程３５０において、図２Ｄに示すように、ゲート電極２０８が形成される。幾つかの実施形態では、ゲート電極２０８は、ＧＩ層２０６の上に形成される。ゲート電極２０８は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ＭｏＷを含む合金金属、ＭｏＷ、ＴｉＣｕ、ＭｏＣｕ、ＭｏＣｕＭｏ、ＴｉＣｕＴｉ、ＭｏＷＣｕ、ＭｏＷＣｕＭｏＷを含む導電性材料の組合せ、導電性金属酸化物、例えばインジウムスズ酸化物（ＩｎＳｎＯ）（ＩＴＯ）及びインジウム亜鉛酸化物（ＩｎＺｎＯ）（ＩＺＯ）、又はそれらの任意の組み合わせ等を含む任意の導電性材料であってよい。幾つかの実施形態では、ゲート電極２０８は、単一の工程で堆積される。他の実施形態では、金属層を形成するために、ゲート電極２０８の材料が第１の副工程で堆積され、ゲート電極２０８を作製するために、金属層の１又は複数の残留部分がエッチングされる。ゲート電極２０８は、ＴＦＴ２００の層全体に電圧を供給するために、電源（図示せず）としてのゲート線信号に接続されるように構成される。
［００４４］工程３６０において、図２Ｅに示すように、ＧＩ層２０６（図２Ｄ）の１又は複数の残留部分２０６＊がエッチングされる。幾つかの実施形態では、ゲート電極２０８は、ＧＩ層２０６を所望のサイズ及び形状にエッチングするためのマスクとして機能する。幾つかの実施形態では、ＧＩ層２０６のウェットエッチング速度（ＷＥＲ）は、約２００Å／分から約７０００Å／分である。工程３６０は、ドライエッチングを含み得る。
［００４５］工程３７０において、図２Ｆに示すように、層間絶縁体（ＩＬＤ）層２１０が形成される。幾つかの実施形態では、ＩＬＤ層２１０は、ゲート電極２０８及び金属酸化物層２０４の上に形成される。ＩＬＤ層２１０は、単一二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。幾つかの実施形態では、ＩＬＤ層２１０は、工程３３０と同じプロセスパラメータを用いて堆積される。ＩＬＤ層２１０は、化学機械研磨（ＣＭＰ）等により平坦化され得る。ＩＬＤ層２１０は、ＨＤＰ－ＣＶＤ又はＣＣＰを用いたＣＶＤプロセスを用いて堆積され得る。
［００４６］シーケンス３８０の結果、図２Ｇに示すように、ＩＬＤ層２１０にソース電極２１２、ドレイン電極２１４、ソース電極ビア２１６、及びドレイン電極ビア２１８が形成される。シーケンス３８０は、当技術分野で用いられるゲート及びドレイン電極構造を形成する任意の従来の方法を含み得る。幾つかの実施形態では、第１の工程において、金属酸化物層２０４の一部が露出するように、ＩＬＤ層２１０の一部がエッチングされる。第２の工程において、ソース電極２１２、ドレイン電極２１４、ソース電極ビア２１６、及びドレイン電極ビア２１８を形成するために、金属酸化物層２０４の一部分を露出させるＩＬＤの部分が導電性材料で充填される。導電性材料は、Ｍｏ、Ｃｒ、Ｃｕ、Ｔｉ、Ｔａ、Ｗ、ＭｏＷを含む合金金属、ＭｏＷ、ＴｉＣｕ、ＭｏＣｕ、ＭｏＣｕＭｏ、ＴｉＣｕＴｉ、ＭｏＷＣｕ、ＭｏＷＣｕＭｏＷを含む導電性材料の組み合わせ、ＩＴＯ又はＩＺＯ等の導電性金属酸化物等を含む任意の導電性材料の組み合わせ、又はそれらの任意の組み合わせを含む。
［００４７］工程３９０において、図２Ｈに示すように、パッシベーション層２２０が形成される。幾つかの実施形態では、パッシベーション層２２０は、ＩＬＤ層２１０、ソース電極２１２、及びドレイン電極２１４の上に形成される。パッシベーション層２２０は、ＩＬＤ層２１０又は緩衝層２０２に使用される任意の材料を含み得る。パッシベーション層２２０は、ＨＤＰ－ＣＶＤ又はＣＣＰを用いたＣＶＤプロセスを用いて堆積され得る。幾つかの実施形態では、パッシベーション層２２０は、工程３３０と同じプロセスパラメータを使用して堆積される。パッシベーション層２２０は、化学機械研磨（ＣＭＰ）等により平坦化され得る。
［００４８］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４の下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
［００４９］幾つかの実施形態では、ＴＦＴ２００は、緩衝層の上及び金属酸化物層２０４の下に配置された二次緩衝層（図示せず）を更に含む。シールド金属（図示せず）は、緩衝層の上、二次緩衝層内、及び金属酸化物層２０４の下に配置される。二次緩衝層は、上述した緩衝層の材料のいずれかを含み得る。シールド金属は、上述したゲート電極２０８の材料のいずれかを含み得る。シールド金属により、ＴＦＴ２００の望ましくない電磁波への暴露が低減する。
［００５０］図４Ａ～４Ｊは、一実施形態に係る２つのトランジスタ構造４００を示す断面図である。図５は、同じ実施形態に係る２つのトランジスタ構造４００を形成する方法５００のフロー図である。説明を容易にするために、図４Ａ～４Ｊ、５、６、及び７を、図１のチャンバ１００を参照しながら説明する。しかし、チャンバ１００以外のＩＣＰ－ＣＶＤチャンバが方法５００と共に利用され得ることに留意されたい。方法５００は、ＣＰＵ１９１によって実行されると、チャンバ１００に方法５００を実行させる命令を含むコンピュータ可読媒体として、コントローラ１９０に記憶され得る又はアクセス可能であり得る。
［００５１］図示のように、２つのトランジスタ構造４００は、基板１０２を含む（図４Ａ）。
［００５２］方法５００は、図４Ｂに示すように、第１の金属酸化物層２０４Ａが形成される工程５１０で始まる。幾つかの実施形態では、基板１０２の第１の部分４９１の上に（又は、存在する場合は緩衝層２０２の上に）、第１の金属酸化物層２０４Ａが形成される。工程５１０は、工程３１０と同様に実施され得る。
［００５３］工程５４０において、図４Ｃに示すように、ＧＩ層２０６（代替的に界面ＧＩ層と呼ばれる）が堆積される。ＧＩ層は、第１の金属酸化物層２０４Ａの少なくとも一部の上に堆積される。ＧＩ層２０６は、金属酸化物層２０４Ａと直接接触する。工程５４０は、工程３４０と同様に実施され得る。
［００５４］工程５５０において、図４Ｄに示すように、第２の金属酸化物層２０４Ｂが形成される。幾つかの実施形態では、第２の金属酸化物層２０４Ｂは、ＧＩ層２０６の上の、基板１０２の第２の部分４９２の上に形成される。工程５５０は、工程５１０と同様に実施され得る。
［００５５］工程５５５において、図４Ｅに示すように、二次ＧＩ層（代替的にバルク層と呼ばれる）４０６が堆積される。二次ＧＩ層４０６は、ＧＩ層２０６及び第２の金属酸化物層２０４Ｂの上に堆積される。二次ＧＩ層４０６は、第２の金属酸化物層２０４Ｂと直接接触する。二次ＧＩ層４０６は、ＧＩ層２０６に含まれる任意の材料を含み得る。二次ＧＩ層の堆積は、ＣＣＰを用いたＣＶＤプロセスを含む。工程５５５は、工程３４０と同様に実施され得る。
［００５６］工程５６０において、図４Ｆに示すように、第１のゲート電極２０８Ａ及び第２のゲート電極２０８Ｂが形成される。幾つかの実施形態では、第１及び第２のゲート電極２０８Ａ、２０８Ｂは、二次ＧＩ層４０６の上に形成される。第１のゲート電極２０８Ａは、第１金属酸化物層２０４Ａの上に形成され、第２のゲート電極２０８Ｂは、第２の金属酸化物層２０４Ｂの上に形成される。工程５６０は、工程３５０と同様に実施され得る。
［００５７］工程５７０において、図４Ｇに示すように、ＧＩ層２０６の１又は複数の残留部分２０６＊及び二次ＧＩ層４０６（図４Ｆ）の１又は複数の残留部分４０６＊がエッチングされる。幾つかの実施形態では、第１のゲート電極２０８Ａ及び第２のゲート電極２０８Ｂは、ＧＩ層２０６を所望のサイズ及び形状にエッチングするためのマスクとして機能し、第１のＧＩ層部分（代替的に界面ＧＩ層と呼ばれる）２０６Ａ、第１の二次ＧＩ部分（代替的にバルクＧＩ層と呼ばれる）４０６Ａ、下側層２０６Ｂ、及びＧＩ層４０６Ｂが形成される。同様に、幾つかの実施形態では、第１のゲート電極２０８Ａ及び第２のゲート電極２０８Ｂは、二次ＧＩ層４０６を所望のサイズ及び形状にエッチングするためのマスクとして機能し、第１のＧＩ層部分２０６Ａ、第１の二次ＧＩ部分４０６Ａ、下側層２０６Ｂ、及びＧＩ層４０６Ｂが形成される。下側層２０６Ｂと第１のＧＩ層部分２０６Ａを単一の工程５７０で形成することで、マスキングとエッチング工程の合計回数が減る。更に、マスキング及びエッチング工程が減るため、スループットが向上し、操作員の所有経費（ＣｏＯ）が低減する。また、工程５７０は、２つのトランジスタ構造４００のサイズを減少させ、したがって、２つのトランジスタ構造４００を含むディスプレイのスペースが減少する。工程５７０は、工程３６０と同様に実施され得る。
［００５８］工程５８０において、図４Ｈに示すように、ＩＬＤ層２１０が形成される。幾つかの実施形態では、ＩＬＤ層は、第１及び第２のゲート電極２０８Ａ、２０８Ｂの上に形成される。工程５８０は、工程３７０と同様に実施され得る。
［００５９］シーケンス５９０の結果、図４Ｉに示すように、ＩＬＤ層２１０に第１のソース電極２１２Ａ、第２のソース電極２１２Ｂ、第１のドレイン電極２１４Ａ、第２のドレイン電極２１４Ｂ、第１のソース電極ビア２１６Ａ、第２のソース電極ビア２１６Ｂ、第１のドレイン電極ビア２１８Ａ、及び第２のドレイン電極ビア２１８Ｂが形成される。シーケンス５９０は、当技術分野で用いられるゲート及びドレイン電極構造を形成する任意の従来の方法を含み得る。幾つかの実施形態では、第１の金属酸化物層２０４Ａの一部が露出し、第２の金属酸化物層２０４Ｂの一部が露出するように、ＩＬＤ層２１０の一部が第１の工程でエッチングされる。第２の工程において、ソース電極２１２Ａ、２１２Ｂ、ドレイン電極２１４Ａ、２１４Ｂ、ソース電極ビア２１６Ａ、２１６Ｂ、及びドレイン電極ビア２１８Ａ、２１８Ｂを形成するために、ＩＬＤの第１金属酸化物層２０４Ａを露出させる部分が導電性材料で充填される。シーケンス５９０は、シーケンス３８０と同様に実施され得る。
［００６０］工程５９５において、図４Ｊに示すように、パッシベーション層２２０が形成される。幾つかの実施形態では、パッシベーション層２２０は、ＩＬＤ層２１０、ソース電極２１２Ａ、２１２Ｂ、及びドレイン電極２１４Ａ、２１４Ｂの上に形成される。工程５９５は、工程３９０と同様に実施され得る。このように、２つのトランジスタ構造４００に、２つのＴＦＴ４０１Ａ、４０１Ｂが形成される。２つのＴＦＴ４０１Ａ、４０１Ｂは、直列又は並列に接続され得る。２つのＴＦＴ４０１Ａ、４０１Ｂは、同じ入力電圧信号を受信し得る、又は異なる電圧信号を受信し得る。
［００６１］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４Ａの下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
［００６２］幾つかの実施形態では、２つのトランジスタ構造４００は、緩衝層の上に、金属酸化物層２０４Ａ及び下側層２０６Ｂの下に配置された二次緩衝層（図示せず）を更に含む。緩衝層の上、二次緩衝層内、及び金属酸化物層２０４Ａ、２０４Ｂの一方、又は両方の下に、１又は複数のシールド金属（図示せず）が配置される。
［００６３］図６は、一実施形態に係る２つのトランジスタ構造６００を示す図である。方法５００は、以下により詳細に説明するように、２つのトランジスタ構造６００を形成するために使用することも可能である。
［００６４］図示したように、２つのトランジスタ構造６００は、第１のＴＦＴ６０１Ａ及び第２のＴＦＴ６０１Ｂを含む。第１のＴＦＴ６０１Ａは、第１のＴＦＴ４０１Ａ（図４Ｊ）と同様であり得る。しかし、第１のＴＦＴ６０１Ａは、二次ＧＩ層を含まないため、工程５５５は省略可能である。
［００６５］第２のＴＦＴ６０１Ｂは、第２のＴＦＴ４０１Ｂ（図４Ｊ）と同様であり得る。ただし、第２の金属酸化物層２０４Ｂは、ＩＬＤ層２１０の上に配置されるため、工程５６０の後に工程５５０が実行される。また、第２のソース電極２１２Ｂ及び第２のドレイン電極２１４Ｂは、第２の金属酸化物層２０４Ｂに直接接触し、ソース電極ビア又はドレイン電極ビアは含まれない。
［００６６］幾つかの実施形態では、２つのトランジスタ構造６００は、緩衝層の上に配置された二次緩衝層（図示せず）を更に含む。緩衝層の上、二次緩衝層内、及び金属酸化物層２０４Ａ、２０４Ｂの一方、又は両方の下に、１又は複数のシールド金属（図示せず）が配置される。
［００６７］２つのＴＦＴ６０１Ａ、６０１Ｂは、直列又は並列に接続され得る。２つのＴＦＴ６０１Ａ、６０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
［００６８］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４Ａの下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
［００６９］図７は、一実施形態に係る２つのトランジスタ構造７００を示す図である。方法５００は、以下により詳細に説明するように、２つのトランジスタ構造７００を形成するために使用することも可能である。
［００７０］図示したように、２つのトランジスタ構造７００は、第１のＴＦＴ７０１Ａ及び第２のＴＦＴ７０１Ｂを含む。第１のＴＦＴ７０１Ａは、第１のＴＦＴ４０１Ａ（図４Ｊ）と同様である。ただし、第１のＴＦＴ７０１Ａは、二次ＧＩ層を含まないため、工程５５５は省略可能である。また、２つのトランジスタ構造７００は、ＩＬＤ層２１０の上及びパッシベーション層２２０の下に配置されたエッチング停止層（ＥＳＬ）７１０を含む。ＥＳＬ７１０は、工程５５０の次の工程で形成され得る。ＥＳＬ７１０の形成は、工程３７０と同様に実施され得る。ＥＳＬ７１０は、ＩＬＤ層２１０に含まれる任意の材料を含み得る。ＥＳＬ７１０の上に、第１のソース電極２１２Ａ及び第１のドレイン電極２１４Ａが配置される。ＥＳＬ７１０及びＩＬＤ層２１０内に、第１のソース電極ビア２１６Ａ及び第１のドレイン電極ビア２１８Ａが配置される。
［００７１］第２のＴＦＴ７０１Ｂは、第２のＴＦＴ４０１Ｂ（図４Ｊ）と同様である。ただし、第２の金属酸化物層２０４ＢはＥＳＬ７１０の上に配置されるため、工程５５０は工程５６０の後に実行される。ＥＳＬ７１０の上に、第２のソース電極２１２Ｂ及び第２のドレイン電極２１４Ｂが配置される。ＥＳＬ７１０内に、第２のソース電極ビア２１６Ｂ及び第２のドレイン電極ビア２１８Ｂが配置される。
［００７２］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４Ａの下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
［００７３］幾つかの実施形態では、２つのトランジスタ構造７００は、緩衝層の上に配置された二次緩衝層（図示せず）を更に含む。緩衝層の上、二次緩衝層内、及び第２の金属酸化物層２０４Ａ、２０４Ｂの一方、又は両方の下に、１又は複数のシールド金属（図示せず）が配置される。
［００７４］２つのＴＦＴ７０１Ａ、７０１Ｂは、直列又は並列に接続され得る。２つのＴＦＴ７０１Ａ、７０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
［００７５］図８は、一実施形態に係る２つのトランジスタ構造８００を示す図である。方法３００は、以下により詳細に説明するように、２つのトランジスタ構造８００を形成するために使用することも可能である。
［００７６］図示したように、２つのトランジスタ構造８００は、第１のＴＦＴ８０１Ａ及び第２のＴＦＴ８０１Ｂを含む。第１のＴＦＴ８０１Ａは、ＴＦＴ２００（図２Ｈ）と同様であり得る。第２のＴＦＴ８０１Ｂは、ＴＦＴ２００（図２Ｈ）と同様であり得る。ただし、ＧＩ層及びゲート電極は含まれない。２つのトランジスタ構造８００は、工程３１０が第２の金属酸化物層２０４Ｂを堆積させることを更に含む方法３００を用いて形成され得る。
［００７７］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４Ａの下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
［００７８］２つのトランジスタ構造８００は、基板１０２の上に配置された緩衝層２０２を更に含む。緩衝層２０２は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。緩衝層２０２の上に、二次緩衝層２０３が配置される。二次緩衝層２０３は、緩衝層２０２に含まれる材料のいずれかを含む。シールド金属８０８Ｂが、緩衝層２０２の上、二次緩衝層２０３内、及び金属酸化物層２０４Ｂの下に配置される。シールド金属９０８Ｂは、ＴＦＴ８０１Ｂの層全体に電圧を供給するための電源（図示せず）としてのゲート線信号に接続されるように構成される。
［００７９］幾つかの実施形態では、２つのトランジスタ構造８００は、緩衝層２０２の上、二次緩衝層２０３内、及び第１の金属酸化物層２０４Ａの下に配置された追加のシールド金属を更に含む。
［００８０］２つのＴＦＴ８０１Ａ、８０１Ｂは、直列又は並列に接続され得る。また、２つのＴＦＴ８０１Ａ、８０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
［００８１］図９Ａ～９Ｎは、一実施形態に係る２つのトランジスタ構造９００を示す概略断面図である。図１０は、同じ実施形態に係る２つのトランジスタ構造９００を形成する方法１０００のフロー図である。方法工程を、図１、９Ａ～９Ｎ、及び１０と関連して説明するが、当業者であれば、方法１０００の工程を任意の順序で実行するように構成された任意のシステムが、本明細書に記載の実施形態の範囲に入ることを理解するであろう。説明を容易にするために、図９Ａ～９Ｎ及び１０を、図１のチャンバ１００を参照しながら説明する。しかしながら、チャンバ１００以外のＩＣＰ－ＣＶＤチャンバを方法１０００と組み合わせて利用することができることに留意されたい。方法１０００は、ＣＰＵ１９１によって実行されると、チャンバ１００に方法１０００を実行させる命令を含むコンピュータ可読媒体として、コントローラ１９０に記憶され得る又はアクセス可能であり得る。
［００８２］図示のように、２つのトランジスタ構造９００は、基板１０２を含む（図９Ａ）。
［００８３］方法１０００は、図９Ｂに示すように、ポリシリコン層９０４Ａが堆積される工程１００５で始まる。幾つかの実施形態では、ポリシリコン層９０４Ａは、基板１０２の上（又は、存在する場合は緩衝層２０２の上）に堆積される。ポリシリコン層９０４Ａは、任意の所望の方法を用いて堆積させることができる。工程１００５は、イオン注入等によって、ポリシリコン層９０４Ａをｎ型又はｐ型ドーパント（例えば、Ｂ又はＮ）でドープすることを含む。
［００８４］工程１０１０において、図９Ｃに示すように、第１のＧＩ層２０６が堆積される。幾つかの実施形態では、第１のＧＩ層は、ポリシリコン層９０４Ａの少なくとも一部の上に堆積される。工程１０１０は、工程３４０と同様に実施され得る。
［００８５］工程１０２０において、図９Ｄに示すように、第１のゲート電極２０８Ａ及びシールド金属９０８Ｂが形成される。幾つかの実施形態では、第１のゲート電極２０８Ａ及びシールド金属９０８Ｂは、第１のＧＩ層２０６の上に形成される。第１のゲート電極２０８Ａは、ポリシリコン層９０４Ａの上に形成される。幾つかの実施形態では、第１の副工程において金属層が堆積され、第２の副工程において第１のゲート電極２０８Ａ及びシールド金属９０８Ｂを形成するために、金属層の１又は複数の残留部分が除去される。工程１０２０は、工程３５０と同様に実施され得る。
［００８６］工程１０２５において、図９Ｅに示すように、二次ＩＬＤ層９１０が形成される。幾つかの実施形態では、二次ＩＬＤ層９１０は、第１のゲート電極２０８Ａ及びシールド金属９０８Ｂの上に形成される。二次ＩＬＤ層９１０は、ＩＬＤ層２１０の材料のうちのいずれかを含む。工程１０２５は、工程３７０と同様に実施され得る。
［００８７］シーケンス１０３０の結果、図９Ｆに示すように、二次ＩＬＤ層９１０に、二次ソース電極９１２Ａ、二次ドレイン電極９１４Ａ、二次ソース電極ビア９１６Ａ、及び二次ドレイン電極ビア９１８Ａが形成される。シーケンス１０３０は、当技術分野で用いられるゲート及びドレイン電極構造を形成する任意の従来の方法を含み得る。幾つかの実施形態では、第１の工程でポリシリコン層９０４Ａの一部が露出するように、二次ＩＬＤ層９１０の一部がエッチングされる。二次ＩＬＤ層９１０の一部は、二次ソース電極９１２Ａ、二次ドレイン電極９１４Ａ、二次ソース電極ビア９１６Ａ、及び二次ドレイン電極ビア９１８Ａを形成するために、第２の工程において導電性材料で充填される。二次ソース電極９１２Ａ、二次ドレイン電極９１４Ａ、二次ソース電極ビア９１６Ａ、及び二次ドレイン電極ビア９１８Ａは、第１のソース電極２１２Ａ、第１のドレイン電極２１４Ａ、第１のソース電極ビア２１６Ａ、及び第１のドレイン電極ビア２１８Ａに含まれる材料のいずれかを含む。シーケンス１０３０は、シーケンス３８０と同様に実施され得る。
［００８８］工程１０３５において、図９Ｇに示すように、二次緩衝層２０３が形成される。幾つかの実施形態では、二次緩衝層２０３は、二次ソース電極９１２Ａ、二次ドレイン電極９１４Ａ、二次ソース電極ビア９１６Ａ、及び二次ドレイン電極ビア９１８Ａの上に堆積される。二次緩衝層２０３は、ＨＤＰ－ＣＶＤ又はＣＣＰを用いたＣＶＤプロセスを用いて堆積させることができる。
［００８９］工程１０４０において、図９Ｈに示すように、第２の金属酸化物層２０４Ｂが形成される。幾つかの実施形態では、第２の金属酸化物層２０４Ｂは、二次緩衝層２０３の上に形成される。工程１０４０は、工程５１０と同様に実施され得る。
［００９０］工程１０５０において、図９Ｉに示すように、二次ＧＩ層４０６が堆積される。二次ＧＩ層４０６は、第２の金属酸化物層２０４Ｂの上に堆積される。二次ＧＩ層４０６は、第２の金属酸化物層２０４Ｂと直接接触する。工程１０５０は、工程５５５と同様に実施され得る。
［００９１］工程１０６０において、図９Ｊに示すように、第２のゲート電極２０８Ｂが形成される。幾つかの実施形態では、第２のゲート電極２０８Ｂは、二次ＧＩ層４０６の上に形成される。第２のゲート電極２０８Ｂは、第２の金属酸化物層２０４Ｂの上に形成される。工程１０６０は、工程３５０と同様に実施され得る。
［００９２］工程１０６５において、図９Ｋに示すように、二次ＧＩ層４０６（図９Ｊ）の１又は複数の残留部分４０６＊がエッチングされる。幾つかの実施形態では、第２のゲート電極２０８Ｂは、二次ＧＩ層４０６を所望のサイズ及び形状にエッチングするためのマスクとして機能する。工程１０６５は、工程３６０と同様に実施され得る。
［００９３］工程１０７０において、図９Ｌに示すように、ＩＬＤ層２１０が形成される。幾つかの実施形態では、ＩＬＤ層２１０は、第２のゲート電極２０８Ｂ及び金属酸化物層２０６Ｂの上に形成される。工程１０７０は、工程３７０と同様に実施され得る。
［００９４］シーケンス１０７５の結果、図９Ｍに示すように、ＩＬＤ層２１０にソース電極２１２Ａ、２１２Ｂ、ドレイン電極２１４Ａ、２１４Ｂ、ソース電極ビア２１６Ａ、２１６Ｂ、及びドレイン電極ビア２１８Ａ、２１８Ｂが形成される。シーケンス１０７５は、当技術分野で用いられるゲート及びドレイン電極構造を形成する任意の従来の方法を含み得る。第１のソース電極ビア２１６Ａ及び第１のドレイン電極ビア２１８Ａは、それぞれ二次ソース電極９１２Ａ及び二次ドレイン電極９１４Ａに電気的に接触する。シーケンス１０７５は、シーケンス３８０と同様に実施され得る。
［００９５］工程１０８０において、図９Ｎに示すように、パッシベーション層２２０が形成される。幾つかの実施形態では、パッシベーション層２２０は、ＩＬＤ層２１０、ソース電極２１２Ａ、２１２Ｂ、及びドレイン電極２１４Ａ、２１４Ｂの上に堆積される。工程１０８０は、工程３９０と同様に実施され得る。このように、２つのトランジスタ構造４００に第１のＴＦＴ（代替的にポリシリコンＴＦＴと呼ばれる）９０１Ａ及び第２のＴＦＴ（代替的に金属酸化物（ＭＯｘ）ＴＦＴと呼ばれる）９０１Ｂが形成される。
［００９６］幾つかの実施形態では、シールド金属９０８Ｂは、二次ＩＬＤ層９１０の上に形成される。これらの実施形態では、工程１０２０は２つの副工程に分離され、シールド金属９０８Ｂが形成される副工程は、工程１０２５の後に実行される。
［００９７］幾つかの実施形態では、シーケンス１０３０は実行されず、従って、二次ソース電極、二次ソース電極ビア、二次ドレイン電極、及び二次ドレイン電極ビアは形成されない。これらの実施形態では、第１のソース電極ビア２１６Ａ及び第１のドレイン電極ビア２１６Ａは更に、二次ＩＬＤ層９１０及び二次緩衝層２０３に配置される。したがって、第１のソース電極ビア２１６Ａ及び第１のドレイン電極ビア２１８Ａは、ポリシリコン層９０４Ａと直接電気的に接触する。
［００９８］幾つかの実施形態では、ポリシリコン層９０４はＰ型ドープ（例えば、Ｂで）され、金属酸化物層２０４ＢはＮ型ドープ（例えば、Ｎで）される。
［００９９］２つのＴＦＴ９０１Ａ、９０１Ｂは、直列又は並列に接続され得る。また、２つのＴＦＴ９０１Ａ、９０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
［０１００］図１１は、一実施形態に係る２つのトランジスタ構造１１００を示す図である。方法３００は、以下により詳細に説明するように、２つのトランジスタ構造１１００を形成するために使用することも可能である。
［０１０１］図示したように、２つのトランジスタ構造１１００は、第１のＴＦＴ１１０１Ａ及び第２のＴＦＴ１１０１Ｂを含む。第１のＴＦＴ１１０１Ａは、ＴＦＴ２００（図２Ｉ）と同様であり得る。しかし、第１の金属層の代わりに、ポリシリコン層９０４Ａが含まれる。したがって、工程３１０は、第２の金属酸化物層９０４Ｂのみを形成する。また、工程１００５が含まれる。第２のＴＦＴ１１０１Ｂは、ＴＦＴ２００（図２Ｉ）と同様である。２つのトランジスタ構造１１００は、基板１０２の上及びＩＬＤ層２１０の下に配置された緩衝層２０２を更に含む。２つのトランジスタ構造１１００は、シールド金属９０８Ｂを更に含む。シールド金属９０８Ｂは、基板１０２の上、緩衝層２０２内、及び金属酸化物層９０４Ｂの下に配置される。ＧＩ層２０６Ａは、ＧＩ層２０６Ａの下にあるポリシリコン層９０４Ａの移動度を増加させない。
［０１０２］幾つかの実施形態では、ＧＩ層２０６は、工程３６０において、ポリシリコン層９０４Ａの表面９０４Ｓ全体の上と金属酸化物層２０４Ｂの上の両方にＧＩ層が存在するように、エッチングされる。
［０１０３］幾つかの実施形態では、ＧＩ層２０６はエッチングされず、したがって、ＧＩ層２０６は、ポリシリコン層９０４Ａ及び金属酸化物層２０４Ｂの両方の上に１つの層として配置される。
［０１０４］２つのＴＦＴ１１０１Ａ、１１０１Ｂは、直列又は並列に接続され得る。また、２つのＴＦＴ１１０１Ａ、１１０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
［０１０５］上述した２つのトランジスタ構造（例えば、２つのトランジスタ構造４００、６００、７００、８００、９００、１１００）のそれぞれにおける２つのＴＦＴは、液晶ディスプレイ（ＬＣＤ）又は有機発光ダイオード（ＯＬＥＤ）ディスプレイピクセル回路、又はパネル（ＧＩＰ）回路におけるゲートドライバとして使用される。例えば、２つのトランジスタ構造における各ＴＦＴは、ＯＬＥＤピクセル回路におけるスイッチングＴＦＴ又は駆動ＴＦＴとして使用され得る。２つのトランジスタ構造は各々、第２のＴＦＴ（例えば、ＴＦＴ４０１Ｂ、６０１Ｂ、７０１Ｂ、８０１Ｂ、９０１Ａ、１１０１Ａ）よりも高い移動度を有する第１のＴＦＴ（例えば、ＴＦＴ４０１Ａ、６０１Ａ、７０１Ａ、８０１Ａ、９０１Ｂ、１１０１Ｂ）を有するＴＦＴを含む。第１のＴＦＴは、第１のＴＦＴにおいて金属酸化物層の上にＧＩ層が堆積されているため、第２のＴＦＴよりも高い移動度を有し、ＧＩ層はＨＤＰ－ＣＶＤにより堆積される。金属酸化物層と直接接触するＧＩ層、ＨＤＰ－ＣＶＤによって堆積されたＧＩ層は、下位の金属酸化物層の移動度を増加させ、これは、方法３００の説明において上に詳細に記載している。一実施形態によれば、第１のＴＦＴは約３０ｃｍ２／Ｖｓを上回る移動度を有し、第２のＴＦＴは約３０ｃｍ２／Ｖｓを下回る移動度を有する。
［０１０６］上述した方法３００、５００、１０００のいずれかにおいて、１又は複数のオプション工程が含まれ得る。オプションとして、開示された金属酸化物層のいずれかが前処理され得る。前処理は、亜酸化窒素（Ｎ２Ｏ）を含むガスを約０．４０ｓｃｃｍ／ｃｍ２から約０．６０ｓｃｃｍ／ｃｍ２の流量で、アルゴンガス（Ａｒ）含むガスを約０ｓｃｃｍ／ｃｍ２（すなわち、Ａｒの並行流なし）から約０．６０ｓｃｃｍ／ｃｍ２の流量で、約１ｍＴｏｒｒから約３００ｍＴｏｒｒのチャンバ圧力、約２５℃から約４００℃の温度で、約１秒から約６００秒の間流すことを含む。一例では、前処理は、亜酸化窒素（Ｎ２Ｏ）を含むガスを約０．４０ｓｃｃｍ／ｃｍ２から約０．６０ｓｃｃｍ／ｃｍ２の流量で、アルゴンガス（Ａｒ）を含むガスを約０ｓｃｃｍ／ｃｍ２（すなわち、Ａｒの並行流なし）から約０．６０ｓｃｃｍ／ｃｍ２の流量で、約１０ｍＴｏｒｒから約１５０ｍＴｏｒｒのチャンバ圧力、約５０℃から約３００℃の温度で、約１秒から約４５秒の間流すことを含む。幾つかの実施形態では、二酸化窒素（ＮＯ２）、ネオンガス（Ｎｅ）、ヘリウムガス（Ｈｅ）、又は上記の混合物も並行に流され得る。前処理により、前処理された金属酸化物層の移動度が高くなり得る。前処理は、静的なチャンバで実行され得る、又は上述したチャンバ１００等の動的なチャンバで線源により実行され得る。
［０１０７］オプションとして、本明細書に開示される金属酸化物層のいずれかの上にシード層が堆積され得る。シード層は、金属酸化物層の少なくとも一部の上に堆積される。シード層は、その上に堆積された層（例えば、ＧＩ層）の接着を改善する。シード層は、約１ｎｍから約１００ｎｍの厚さを有し得る。シード層の堆積は、ＣＣＰを用いたＣＶＤプロセスを含み得る。例えば、シード層の堆積は、ＣＣＰを用いたＣＶＤプロセスを含んでいてよく、次いで、界面シード層の上にＧＩ層が堆積され、ＧＩ層は、ＨＤＰ－ＣＶＤプロセスによって堆積される。シード層が薄いために、シード層の下の金属酸化物層は依然としてＨＤＰ－ＣＶＤプロセスの影響を受け、金属酸化物層の移動度が有利に高くなる。上記実施形態のいずれかにおいて、シードＧＩ層の１又は複数の残留部分の除去も行われ得る。
［０１０８］金属酸化物層の形成、オプションの金属酸化物層の前処理、オプションのシード層の堆積、及びＧＩ層の堆積（以下、ＭＯ／ＧＩ工程と総称する）は、真空ブレークなしで単一のチャンバ（例えば、チャンバ１００）内で実行され得る。別の実施形態では、ＭＯ／ＧＩ工程は、複数のチャンバを有する統合システムで真空ブレークなしで実行可能であり、各ＭＯ／ＧＩ工程は、いずれかのチャンバで実行され得る。あるいは、ＭＯ／ＧＩ工程のいずれかは、任意の数のチャンバで実行可能であり、真空ブレークは、ＭＯ／ＧＩ工程の間に含まれ得る。
［０１０９］一例では、金属酸化物層の形成は第１のチャンバで行われ、基板は真空下で第２のチャンバに移送され、第２のチャンバでＧＩ層が堆積される。別の例では、金属酸化物層の形成は第１のチャンバで行われ、基板は第２のチャンバに真空ブレークで移送され、第２のチャンバでＧＩ層が堆積される。
［０１１０］上述したように、ＴＦＴを形成する方法及び２つのトランジスタ構造を形成する方法が提供される。本方法は、１又は複数の金属酸化物層及び／又はポリシリコン層を堆積させることを含む。ＧＩ層は、１又は複数の金属酸化物層の上にＨＤＰ－ＣＶＤプロセスを用いて堆積される。
［０１１１］ＨＤＰ－ＣＶＤを用いてＧＩ層を堆積させると、その上に堆積される金属酸化物層及び／又はポリシリコン層の移動度が予想以上に高くなる。ＧＩ層を選択的に配置することにより、ＧＩ層がＨＤＰ－ＣＶＤで堆積されるか、あるいはＣＣＰを用いたＣＶＤプロセスで堆積されるかによって、下層の移動度が制御される。ＧＩ層を堆積させることにより、層堆積後に下層の移動度を制御することが可能になる、すなわち、堆積中に加えて、堆積後に移動度が向上し得る。
［０１１２］前述の内容は本開示の実施例を対象としているが、以下の特許請求の範囲によって決定されるその基本的な範囲から逸脱することなく、本開示の他のさらなる実施例を考案することが可能である。
Claims (20)
- 薄膜トランジスタを形成する方法であって、
チャンバ内の基板の第１の部分の上に金属酸化物層を形成することと、
前記金属酸化物層の上にゲート絶縁体（ＧＩ）層を堆積させることであって、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスでシリコン含有層を堆積させることを含み、前記ＨＤＰ－ＣＶＤプロセスは、
２．３Ｗ／ｃｍ２から５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、
２ＭＨｚから１３．５６ＭＨｚのＩＣＰ周波数と、
７５ｍＴｏｒｒから１５０ｍＴｏｒｒのチャンバ圧力と
を有する、前記金属酸化物層の上にゲート絶縁体（ＧＩ）層を堆積させることと、
前記ＧＩ層の上にゲート電極を形成することと、
前記ＧＩ層の１又は複数の残留部分をエッチングすることと
を含む方法。 - 前記ＧＩ層を堆積させる前に、前記金属酸化物層を前処理することであって、前記金属酸化物層を前処理ＩＣＰに曝露することを含む、前記ＧＩ層を堆積させる前に、前記金属酸化物層を前処理すること
を更に含む、請求項１に記載の方法。 - 前記前処理ＩＣＰが、亜酸化窒素（Ｎ２Ｏ）、アルゴン（Ａｒ）、又はそれらの組み合わせから形成される、請求項２に記載の方法。
- 前記ＧＩ層の上にバルクＧＩ層を堆積させることであって、容量結合プラズマ（ＣＣＰ）を用いた化学気相堆積（ＣＶＤ）プロセスを含む、前記ＧＩ層の上にバルクＧＩ層を堆積させること
を更に含む、請求項１に記載の方法。 - 前記ＧＩ層を堆積させる前に、前記金属酸化物層の上にシード層を堆積させることであって、ＣＣＰを用いたＣＶＤプロセスを含み、前記シード層は１００ｎｍ未満の厚さを有する、前記ＧＩ層を堆積させる前に、前記金属酸化物層の上にシード層を堆積させること
を更に含む、請求項１に記載の方法。 - 前記ＧＩ層を堆積させることは、前記基板を７０℃から３５０℃の温度に加熱することを含む、請求項１に記載の方法。
- 前記ゲート電極の上に層間誘電体（ＩＬＤ）層を形成することと、
前記ＩＬＤ層に、ソース電極、ソース電極ビア、ドレイン電極、及びドレイン電極ビアを形成することと、
前記ソース電極、前記ドレイン電極、及び前記ＩＬＤ層の上にパッシベーション層を形成することと
を更に含む、請求項１に記載の方法。 - 前記基板の第２の部分の上に、ポリシリコン層又は追加の金属酸化物層を形成すること
を更に含む、請求項１に記載の方法。 - 薄膜トランジスタデバイスを形成する方法であって、
基板の第１の部分の上に第１の金属酸化物層を形成することであって、前記基板の前記第１の部分は第１の薄膜トランジスタ（ＴＦＴ）に対応する、基板の第１の部分の上に第１の金属酸化物層を形成することと、
前記基板の前記第１の部分の上の前記第１の金属酸化物層と接触させて前記第１のＴＦＴの界面ゲート絶縁体（ＧＩ）層を堆積することと、
前記基板の第２の部分の上に下側層を形成することであって、前記基板の前記第２の部分は第２のＴＦＴに対応し、前記下側層は前記第２のＴＦＴの第２の金属酸化物層の底面に接触し、前記界面ＧＩ層及び前記下側層を形成することは、
前記第１の部分及び前記第２の部分の上に第１のシリコン含有層を堆積させることであって、前記第１のシリコン含有層は、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスで堆積され、前記ＨＤＰ－ＣＶＤプロセスは、
２．３Ｗ／ｃｍ ２ から５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、
２ＭＨｚから１３．５６ＭＨｚのＩＣＰ周波数と
を有する、前記第１の部分及び前記第２の部分の上に第１のシリコン含有層を堆積させること
を含む、前記基板の前記第１の部分の上の前記第１の金属酸化物層と接触させて前記第１のＴＦＴの界面ゲート絶縁体（ＧＩ）層を堆積させ、前記基板の第２の部分の上に下側層を形成することと、
前記底面を前記下側層と接触させて前記第２のＴＦＴの前記第２の金属酸化物層を形成することと、
前記界面ＧＩ層に接触させて前記第１のＴＦＴのバルクＧＩ層を堆積させ、前記第２の金属酸化物層の上面に接触させて前記第２のＴＦＴのＧＩ層を形成することであって、前記バルクＧＩ層及び前記ＧＩ層を形成することは、容量結合プラズマ（ＣＣＰ）を用いた化学堆積プロセス（ＣＶＤ）で前記第１の部分及び前記第２の部分の上に第２のシリコン含有層を堆積させることを含む、前記界面ＧＩ層に接触させて前記第１のＴＦＴのバルクＧＩ層を堆積させ、前記第２の金属酸化物層の上面に接触させて前記第２のＴＦＴのＧＩ層を形成することと、
前記第１の部分の上に前記第１のＴＦＴの第１のゲート電極を形成し、前記第２の部分の上に前記第２のＴＦＴの第２のゲート電極を形成することと、
前記第１のＴＦＴの前記界面ＧＩ層、前記第１のＴＦＴの前記バルクＧＩ層、前記第２のＴＦＴの前記ＧＩ層、及び前記第２のＴＦＴの前記下側層を形成するために、前記第１の部分及び前記第２の部分から前記第２のシリコン含有層の１又は複数の残留部分を除去することと、
前記基板の上に層間誘電体（ＩＬＤ）層を形成することと
を含む方法。 - 前記界面ＧＩ層を堆積させることと、前記下側層を形成することとは、同じ工程に含まれる、請求項９に記載の方法。
- 前記第１のゲート電極及び前記第２のゲート電極は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、又はそれらの合金を含む、請求項９に記載の方法。
- 前記バルクＧＩ層は酸化ケイ素（ＳｉｘＯｙ）を含み、前記第１の金属酸化物層はＩｎ－Ｇａ－Ｚｎ－Ｏを含む、請求項９に記載の方法。
- 前記バルクＧＩ層は、前記界面ＧＩ層よりも高い原子濃度のインジウム（Ｉｎ）原子を有する、請求項９に記載の方法。
- 薄膜トランジスタデバイスを形成する方法であって、
基板の第１の部分の上にポリシリコン層を形成することであって、前記基板の前記第１の部分はポリシリコン薄膜トランジスタ（ＴＦＴ）に対応する、基板の第１の部分の上にポリシリコン層を形成することと、
前記基板の前記第１の部分の前記ポリシリコン層の上及び第２の部分の上に第１のゲート絶縁体（ＧＩ）層を堆積させることであって、前記基板の前記第２の部分は金属酸化物（ＭＯｘ） ＴＦＴに対応する、前記基板の前記第１の部分の前記ポリシリコン層の上及び第２の部分の上に第１のゲート絶縁体（ＧＩ）層を堆積させることと、
前記ポリシリコン薄膜ＴＦＴの前記第１のＧＩ層の上に第１のゲート電極を形成し、前記ＭＯｘ ＴＦＴのシールド金属を形成することと、
前記第１のＧＩ層、前記第１のゲート電極、及び前記シールド金属の上に第１の層間誘電体（ＩＬＤ）層を形成することと、
前記基板の前記第２の部分の前記第１のＩＬＤ層の上に前記ＭＯｘ ＴＦＴの金属酸化物層を形成することと、
前記金属酸化物層に第２のＧＩ層を形成することであって、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスでシリコン含有層を堆積させることを含み、前記ＨＤＰ－ＣＶＤプロセスは、
２．３Ｗ／ｃｍ２から５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、
２ＭＨｚから１３．５６ＭＨｚのＩＣＰ周波数と
を有する、前記金属酸化物層に第２のＧＩ層を形成することと、
前記第２のＧＩ層の上に第２のゲート電極を形成することと、
前記第１のＩＬＤ層、前記金属酸化物層、及び前記第２のゲート電極の上に第２のＩＬＤ層を形成することと
を含む方法。 - 前記シールド金属は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、又はそれらの合金を含む、請求項１４に記載の方法。
- 前記第１のＩＬＤ層を形成することは、ＨＤＰ－ＣＶＤプロセスを含む、請求項１４に記載の方法。
- 前記第２のＩＬＤ層の上にパッシベーション層を形成することを更に含む、請求項１４に記載の方法。
- 前記第１のＩＬＤ層の上に緩衝層を形成することを更に含む、請求項１４に記載の方法。
- 前記ＭＯｘ ＴＦＴは、３０ｃｍ２／Ｖｓを上回る移動度を有する、請求項１４に記載の方法。
- 前記第１のＧＩ層を堆積させることは、前記ＨＤＰ－ＣＶＤプロセスを含む、請求項１４に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023200496A JP2024028772A (ja) | 2019-06-17 | 2023-11-28 | 薄膜トランジスタを形成する方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962862475P | 2019-06-17 | 2019-06-17 | |
| US201962862541P | 2019-06-17 | 2019-06-17 | |
| US62/862,475 | 2019-06-17 | ||
| US62/862,541 | 2019-06-17 | ||
| PCT/US2020/038202 WO2020257324A1 (en) | 2019-06-17 | 2020-06-17 | Method of forming thin film transistors |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023200496A Division JP2024028772A (ja) | 2019-06-17 | 2023-11-28 | 薄膜トランジスタを形成する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022537958A JP2022537958A (ja) | 2022-08-31 |
| JP7394887B2 true JP7394887B2 (ja) | 2023-12-08 |
Family
ID=74040899
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021574256A Active JP7394887B2 (ja) | 2019-06-17 | 2020-06-17 | 薄膜トランジスタを形成する方法 |
| JP2023200496A Pending JP2024028772A (ja) | 2019-06-17 | 2023-11-28 | 薄膜トランジスタを形成する方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023200496A Pending JP2024028772A (ja) | 2019-06-17 | 2023-11-28 | 薄膜トランジスタを形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (2) | JP7394887B2 (ja) |
| KR (3) | KR102624643B1 (ja) |
| CN (2) | CN113994458A (ja) |
| WO (2) | WO2020257324A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114606478B (zh) * | 2022-01-20 | 2024-04-30 | 湖南红太阳光电科技有限公司 | 一种管式pecvd制备超薄氧化硅层及钝化接触结构的方法、钝化接触结构 |
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| JP2005268798A (ja) | 2004-03-15 | 2005-09-29 | Sharp Corp | 酸化物薄膜を製造する方法 |
| JP2007073559A (ja) | 2005-09-02 | 2007-03-22 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタの製法 |
| WO2007080672A1 (ja) | 2006-01-12 | 2007-07-19 | Sharp Kabushiki Kaisha | 半導体装置及び表示装置 |
| JP2017224789A (ja) | 2016-06-17 | 2017-12-21 | 東京エレクトロン株式会社 | 成膜方法およびｔｆｔの製造方法 |
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| CN104952792B (zh) * | 2015-07-13 | 2017-12-29 | 深圳市华星光电技术有限公司 | Tft基板结构的制作方法 |
| KR102401579B1 (ko) * | 2016-02-12 | 2022-05-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| CN106158978B (zh) * | 2016-07-08 | 2019-05-21 | 武汉华星光电技术有限公司 | 薄膜晶体管、阵列基板及其制备方法 |
-
2020
- 2020-06-17 CN CN202080044751.7A patent/CN113994458A/zh active Pending
- 2020-06-17 KR KR1020227001377A patent/KR102624643B1/ko active IP Right Grant
- 2020-06-17 KR KR1020237038590A patent/KR20230169244A/ko not_active Application Discontinuation
- 2020-06-17 KR KR1020227001378A patent/KR102601596B1/ko active IP Right Grant
- 2020-06-17 JP JP2021574256A patent/JP7394887B2/ja active Active
- 2020-06-17 CN CN202080044698.0A patent/CN114008743A/zh active Pending
- 2020-06-17 WO PCT/US2020/038202 patent/WO2020257324A1/en active Application Filing
- 2020-06-17 WO PCT/US2020/038182 patent/WO2020257314A1/en active Application Filing
-
2023
- 2023-11-28 JP JP2023200496A patent/JP2024028772A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268798A (ja) | 2004-03-15 | 2005-09-29 | Sharp Corp | 酸化物薄膜を製造する方法 |
| JP2007073559A (ja) | 2005-09-02 | 2007-03-22 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタの製法 |
| WO2007080672A1 (ja) | 2006-01-12 | 2007-07-19 | Sharp Kabushiki Kaisha | 半導体装置及び表示装置 |
| JP2017224789A (ja) | 2016-06-17 | 2017-12-21 | 東京エレクトロン株式会社 | 成膜方法およびｔｆｔの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020257314A1 (en) | 2020-12-24 |
| KR102601596B1 (ko) | 2023-11-10 |
| WO2020257324A1 (en) | 2020-12-24 |
| CN114008743A (zh) | 2022-02-01 |
| KR20230169244A (ko) | 2023-12-15 |
| KR20220020380A (ko) | 2022-02-18 |
| JP2024028772A (ja) | 2024-03-05 |
| JP2022537958A (ja) | 2022-08-31 |
| KR102624643B1 (ko) | 2024-01-11 |
| KR20220020379A (ko) | 2022-02-18 |
| CN113994458A (zh) | 2022-01-28 |
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