KR102601596B1 - 박막 트랜지스터들을 형성하는 방법 - Google Patents

박막 트랜지스터들을 형성하는 방법 Download PDF

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Abstract

본원에서 개시되는 실시예들은 일반적으로 박막 트랜지스터들(TFTs)을 형성하는 방법들에 관한 것이다. 방법들은 하나 이상의 금속 산화물 층들 및/또는 폴리실리콘 층들을 형성하는 단계를 포함한다. 게이트 인터페이스(GI) 층이 유도 결합 플라즈마(ICP)를 갖는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 프로세스를 사용하여 하나 이상의 금속 산화물 층들 및/또는 폴리실리콘 층들 위에 증착된다. HDP-CVD 층을 사용하여 GI 층을 증착하는 것은 GI 층이 상부에 증착된 금속 산화물 층의 이동도의 예기치 않은 증가를 가져온다.

Description

박막 트랜지스터들을 형성하는 방법
[0001] 본 개시내용의 실시예들은 일반적으로 방법들에 관한 것이며, 보다 구체적으로는 박막 트랜지스터들(thin film transistors)을 형성하는 방법들에 관한 것이다.
[0002] 박막 트랜지스터(TFT)는 지지 기판 위에 활성 반도체 층뿐만 아니라 유전 층 및 금속 접점들의 박막들을 증착함으로써 제조된 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET) 유형이다. TFT들의 하나의 응용이 액정 디스플레이들(liquid-crystal displays; LCDs)에 있기 때문에, 통상의 기판은 유리이다.
[0003] TFT들은 LCD들 및 유기 발광 다이오드(organic light-emitting diode; OLED) 디스플레이들에 대한 고해상도, 저전력 소비 및 고속 작동으로 인해 디스플레이 응용들에서 상당한 관심을 받고 있다. TFT들은 디스플레이의 패널(panel)에 내장되어 있다. 디스플레이 시스템의 디스플레이 모듈들로부터의 데이터 라인(data line) 및 게이트 라인(gate line) 전압 신호들은 TFT들을 온(on) 및 오프(off) 함으로써 디스플레이 이미지들을 제어하기 위해 주변 디스플레이 패널 영역들의 픽셀 회로들(pixel circuits) 및/또는 게이트 드라이버 회로들(gate driver circuits)의 TFT들에 전달된다. 이미지 왜곡은 보다 높은 이동도(mobility)를 갖는 TFT의 응답을 개선하고 그리고/또는 픽셀들 사이의 크로스토크(crosstalk)를 감소시킴으로써 감소된다. LCD 텔레비전들(TVs) 및 모니터들을 포함하는 대부분의 디스플레이 제품들은 패널에 TFT들을 포함한다. 많은 최신의 고해상도 및 고품질 전자 영상 디스플레이 디바이스들은 대량의 TFT들을 갖는 능동 매트릭스 기반 디스플레이들(active matrix based displays)을 사용한다. TFT 기술의 하나의 유익한 양상은 디스플레이 상의 각 픽셀에 대해 별도의 TFT를 사용한다는 것이다. 각각의 TFT는 디스플레이 이미지들의 제어를 향상시키기 위해 데이터 및 게이트 신호 라인들을 통해 전압 및 전류를 제어함으로써 픽셀 회로 또는 게이트 드라이버 회로에서 스위치 또는 전류 소스로서 작동한다. 고이동도의 TFT로부터의 보다 높은 온 전류(on current)는 데이터 및 게이트 신호 전압들의 왜곡을 최소화함으로써 디스플레이 이미지들의 신속한 리프레시(refresh) 및 보다 양호한 이미지 품질들을 허용한다.
[0004] 당업계에서의 TFT들의 하나의 단점은 TFT들이 전도성 채널들에서 허용할 수 없을 정도로 낮은 이동도들을 가질 수 있다는 것이다. 또한, TFT들을 형성하는 방법들은 채널 이동도들의 양호한 제어를 허용할 수 없다. 마지막으로, 채널이 이미 증착된 후에는 채널들의 이동도들을 변경하는 것이 어려울 수 있다.
[0005] 따라서, 당업계에서는 채널 이동도를 향상시킬 수 있는 TFT들을 형성하는 방법이 요구되고 있다.
[0006] 본원에 개시된 실시예들은 일반적으로 TFT들을 형성하는 방법들에 관한 것이다. 상기 방법들은 아래에 있는(underlying) 채널의 이동도들을 변경하는 층들을 증착하는 단계를 포함한다.
[0007] 박막 트랜지스터 디바이스를 형성하는 하나의 예시적인 방법은, 기판의 제1 부분 위에 금속 산화물 층을 형성하는 단계, 기판의 제1 부분 위에 게이트 절연(GI) 층을 형성하는 단계, GI 층 위에 게이트 전극을 형성하는 단계, 및 GI 층의 하나 이상의 잔류 부분들을 에칭하는 단계를 포함한다. GI 층을 형성하는 단계는 유도 결합 플라즈마(ICP)를 사용하는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 프로세스로 실리콘-함유 층을 증착하는 단계를 포함한다. HDP-CVD 프로세스는 약 2.3 W/㎠ 내지 약 5.3 W/㎠의 ICP 전력 밀도, 및 약 2 MHz 내지 약 13.56 MHz의 ICP 주파수를 갖는다.
[0008] 박막 트랜지스터 디바이스를 형성하는 다른 예시적인 방법은, 기판의 제1 부분 위에 제1 금속 산화물 층을 형성하는 단계 ―기판의 제1 부분은 제1 박막 트랜지스터(TFT)에 대응함 ―; 기판의 제1 부분 위에 제1 금속 산화물 층과 접촉하는 제1 TFT의 계면 게이트 절연체(GI) 층을 형성하는 단계; 기판의 제2 부분 위에 하부(underside) 층을 형성하는 단계 ―기판의 제2 부분은 제2 TFT에 대응하고, 하부 층은 제2 TFT의 제2 금속 산화물 층의 최하부면과 접촉하고, 계면 GI 층 및 하부 층을 형성하는 단계는, 제1 부분 및 제2 부분 위에 제1 실리콘-함유 층을 증착하는 단계를 포함하고, 제1 실리콘-함유 층은 유도 결합 플라즈마(ICP)를 사용하는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 프로세스로 증착되고, HDP-CVD 프로세스는, 2.3 W/㎠ 내지 약 5.3 W/㎠의 ICP 전력 밀도; 및 약 2 MHz 내지 약 13.56 MHz의 ICP 주파수를 가짐 ―; 최하부면이 하부 층과 접촉하는 제2 TFT의 제2 금속 산화물 층을 형성하는 단계; 계면 GI 층과 접촉하는 제1 TFT의 벌크 GI 층을 형성하고, 제2 금속 산화물 층의 최상부면과 접촉하는 제2 TFT의 GI 층을 형성하는 단계 ―벌크 GI 층 및 GI 층을 형성하는 단계는 용량 결합 플라즈마(CCP)를 사용하는 화학 기상 증착(CVD) 프로세스로 제1 부분 및 제2 부분 위에 제2 실리콘-함유 층을 증착하는 단계를 포함함 ―; 제1 부분 위의 제2 실리콘-함유 층 위에 제1 TFT의 제1 게이트 전극을 형성하고, 제2 부분 위의 제2 실리콘-함유 층 위에 제2 TFT의 제2 게이트 전극을 형성하는 단계; 제1 TFT의 계면 GI 층, 제1 TFT의 벌크 GI 층, 제2 TFT의 GI 층 및 제2 TFT의 하부 층을 형성하기 위해 제1 부분 및 제2 부분으로부터 제2 실리콘-함유 층의 하나 이상의 잔류 부분들을 제거하는 단계; 및 기판 위에 층간 유전체(ILD) 층을 증착하는 단계를 포함한다.
[0009] 박막 트랜지스터 디바이스를 형성하는 또 다른 예시적인 방법은, 기판의 제1 부분 위에 폴리실리콘 층을 형성하는 단계 ―기판의 제1 부분은 폴리실리콘 박막 트랜지스터(TFT)에 대응함 ―; 제1 부분의 폴리실리콘 층 및 기판의 제2 부분 위에 제1 게이트 절연체(GI) 층을 증착하는 단계 ―기판의 제2 부분은 금속 산화물(MOx) TFT에 대응함 ―; 제1 GI 층 위에 폴리실리콘 TFT의 제1 게이트 전극을 형성하고, MOx TFT의 실드 금속을 형성하는 단계; 제1 GI 층, 제1 게이트 전극 및 실드 금속 위에 제1 층간 유전체(ILD) 층을 형성하는 단계; 기판의 제2 부분의 제1 ILD 층 위에 MOx TFT의 금속 산화물 층을 형성하는 단계; 금속 산화물 층 상에 제2 GI 층을 형성하는 단계 ―제2 GI 층을 형성하는 단계는 유도 결합 플라즈마(ICP)를 사용하는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 프로세스로 실리콘-함유 층을 증착하는 단계를 포함하고, HDP-CVD 프로세스는, 약 2.3 W/㎠ 내지 약 5.3 W/㎠의 ICP 전력 밀도, 및 약 2 MHz 내지 약 13.56 MHz의 ICP 주파수를 가짐 ―; 제2 GI 층 위에 제2 게이트 전극을 형성하는 단계; 및 제1 ILD 층, 금속 산화물 층 및 제2 게이트 전극 위에 제2 ILD 층을 형성하는 단계를 포함한다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들만을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하며, 그리고 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0011] 도 1은 일 실시예에 따른 챔버의 개략적인 단면도를 도시한다.
[0012] 도 2a 내지 도 2h는 일 실시예에 따른 TFT의 개략적인 단면도들을 도시한다.
[0013] 도 3은 일 실시예에 따른 TFT를 형성하는 방법의 흐름도이다.
[0014] 도 4a 내지 도 4j는 일 실시예에 따른 2-트랜지스터 구조체(two transistor structure)의 개략적인 단면도들을 도시한다.
[0015] 도 5는 일 실시예에 따른 2-트랜지스터 구조체를 형성하는 방법의 흐름도이다.
[0016] 도 6은 일 실시예에 따른 2-트랜지스터 구조체의 개략적인 단면도를 도시한다.
[0017] 도 7은 일 실시예에 따른 2-트랜지스터 구조체의 개략적인 단면도를 도시한다.
[0018] 도 8은 일 실시예에 따른 2-트랜지스터 구조체의 개략적인 단면도를 도시한다.
[0019] 도 9a 내지 도 9n은 일 실시예에 따른 2-트랜지스터 구조체의 개략적인 단면도를 도시한다.
[0020] 도 10은 일 실시예에 따른 2-트랜지스터 구조체를 형성하는 방법의 흐름도이다.
[0021] 도 11은 일 실시예에 따른 2-트랜지스터 구조체의 개략적인 단면도를 도시한다.
[0022] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0023] 본원에 개시된 실시예들은 일반적으로 TFT들을 형성하는 방법들에 관한 것이다. 상기 방법들은 하나 이상의 금속 산화물 층들 및/또는 폴리실리콘 층들을 증착하는 단계를 포함한다. GI 층이 하나 이상의 금속 산화물 층들 및/또는 폴리실리콘 층들 위에 증착된다. HDP-CVD를 사용하여 GI 층을 증착하는 것은 GI 층이 상부에 증착된 금속 산화물 층 및/또는 폴리실리콘 층의 이동도의 예기치 않은 증가를 가져온다. GI 층의 선택적인 배치는, GI 층이 HDP-CVD에 의해 증착되는지 또는 CCP를 사용하는 CVD 프로세스에 의해 증착되는지에 따라, 아래에 있는(underlying) 층의 이동도를 제어하게 한다. GI 층을 증착하는 것은 층 증착 후에 아래에 있는 층의 이동도를 제어할 수 있게 하며; 즉, 이동도는 증착 동안뿐만 아니라 증착 후에도 향상될 수 있다. 본원에 개시된 실시예들은 이동도가 향상된 채널들을 포함하는 TFT들을 형성하는 데 유용할 수 있지만 이에 제한되지는 않는다.
[0024] 본원에 사용된 바와 같이, 용어 "약"은 공칭 값으로부터 ±10% 변동을 지칭한다. 그러한 변동은 본원에 제공된 임의의 값에 포함될 수 있다는 것이 이해되어야 한다.
[0025] 본 개시의 다양한 실시예들에서, 층들 또는 다른 재료들은 에칭되는 것으로 지칭된다. 이들 재료들의 에칭은 반응성 이온 에칭(RIE), 건식 에칭, 습식 에칭, 플라즈마 에칭, 마이크로로딩(microloading), 이들 중 임의의 방법의 선택적 에칭, 이들의 조합들, 및 임의의 다른 적합한 방법(이에 제한되지는 않음)과 같은, 반도체 제조에 사용되는 임의의 통상적인 방법들을 사용하여 수행될 수 있는 것으로 이해된다. 방법 동작이 2 개 이상의 유형들의 재료들, 또는 동일한 재료의 2 개 이상의 부분들을 에칭하는 것으로 본원에 설명되는 경우, 에칭은 동일한 에칭 프로세스로 동시에 일어날 수 있거나, 에칭은 상이한 에칭 프로세스들을 사용하는 별도의 하위동작들(suboperations)로 수행될 수 있다는 것이 이해되어야 한다. 예를 들어, 금속 및 유전체를 에칭하는 것을 설명하는 동작은 금속을 에칭하는 제1 에칭 프로세스를 사용하는 제1 에칭 하위동작을 포함하고, 상기 동작은 유전체를 에칭하는 제2 에칭 프로세스를 사용하는 제2 에칭 하위동작을 더 포함한다.
[0026] 도 1은 일 실시예에 따른 챔버(100)의 개략적인 단면도를 도시한다. 적합한 챔버들은 캘리포니아주 산타클라라에 위치된 어플라이드 머티어리얼즈, 인코포레이티드(Applied Materials, Inc.)로부터 얻어질 수 있다. 후술하는 시스템은 예시적인 챔버이며, 다른 제조업체들로부터의 챔버들을 포함하는 다른 챔버들이 본 개시내용의 양상들과 함께 사용되거나 이들 양상들을 달성하도록 변경될 수 있다는 것이 이해되어야 한다. 챔버(100)는 HDP를 생성하도록 구성된다.
[0027] 도시된 바와 같이, 챔버(100)는 챔버 본체(104), 덮개 조립체(106), 및 기판 지지 조립체(108)를 포함한다. 덮개 조립체(106)는 챔버 본체(104)의 상단부에 배치된다. 기판 지지 조립체(108)는 챔버 본체(104)의 내부 용적부(interior volume) 내에 적어도 부분적으로 배치된다. 기판 지지체 조립체(108)는 기판 지지체(110) 및 샤프트(112)를 포함한다. 기판 지지체(110)는 적어도 하나의 기판(102)을 지지하기 위한 지지면(114)을 갖는다.
[0028] 본원에 설명된 다른 실시예들과 조합될 수 있는 일 실시예에서, 기판(102)은 전형적으로 약 1 ㎡ 이상의 표면적을 갖는 기판과 같은 대면적 기판이다. 그러나, 기판(102)은 임의의 특정 크기 또는 형상에 제한되지 않는다. 예를 들어, 용어 "기판"은 평판 디스플레이들(flat panel displays)의 제조에 사용되는 유리 또는 중합체 기판과 같은, 임의의 다각형, 정사각형, 직사각형, 곡선형 또는 다른 비원형 워크피스(workpiece)를 지칭한다. 기판(102)은 실리콘 기반 기판들, 반도체 기반 기판들, 절연 기반 기판들, 게르마늄 기반 기판들, 및 일반적으로 상보적인 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스 구조체에 존재할 하나 이상의 일반 층들과 같은 임의의 적합한 재료를 포함할 수 있다. 기판(102)은, 기판이 TV들, 태블릿들, 랩톱들, 휴대폰들 또는 다른 디스플레이들과 같은 LCD 또는 OLED 디스플레이 응용들에 사용되는 경우에 유용할 수 있는 강성 유리 또는 가요성 폴리이미드들(PI)과 같은 투명한 재료를 포함할 수 있다. 기판(102)은 그 위에 임의의 수의 금속, 반도체 또는 절연 층들을 가질 수 있다.
[0029] 덮개 조립체(106)는 챔버 본체(104)의 상단부에 있는 디퓨저(diffuser)(116)를 포함한다. 디퓨저(116)는 적어도 하나의 가스 소스(gas source)(120)에 결합 가능한 하나 이상의 디퓨저 입구들(118)을 포함한다. 디퓨저(116)는 가스 소스(120)로부터의 하나 이상의 가스들을 디퓨저(116)와 기판 지지체(110) 사이의 프로세싱 영역(processing region)(124)에 제공한다. 하나 이상의 가스들은 디퓨저(116)의 복수의 구멍들(도시되지 않음)을 통해 프로세싱 영역(124)에 제공된다. 질량 유동 제어(MFC) 디바이스들과 같은 유동 제어기들(122)은 가스 소스(120)로부터 디퓨저(116)로의 가스들의 유량들을 제어하기 위해 디퓨저 입구들(118) 각각과 가스 소스(120) 사이에 배치된다. 펌프(126)는 프로세싱 영역(124)과 유체 연통한다. 펌프(126)는 프로세싱 영역(124) 내의 압력을 제어하고 프로세싱 영역(124)으로부터 가스들 및 부산물들을 배출하도록 작동 가능하다.
[0030] 덮개 조립체(106)는 하나 이상의 유도 결합 플라즈마 생성 구성요소들(대안적으로, 코일들(coils)로 지칭됨)(130)이 내부에 형성된 적어도 하나의 공동(cavity)(128)을 포함한다. 코일들(130)은 적어도 하나의 유전체 플레이트(132)에 의해 지지된다. 각각의 유전체 플레이트(132)는 공동(128) 내의 대기압의 존재 및 챔버 본체(104)의 내부 용적부 내의 진공 압력의 존재로 생성되는 구조적 하중들을 견디기 위한 구조적 강도를 갖는 물리적 배리어(physical barrier)를 제공한다. 각각의 코일(130)은 전원(134) 및 접지(138)에 연결된다. 본원에 설명된 다른 실시예들과 조합될 수 있는 일 실시예에서, 각각의 코일(130)은 코일(130)의 임피던스(impedance)와 같은 전기적 특성들을 조정하기 위한 정합 회로를 갖는 정합 박스(match box)(136)를 통해 전원(134)에 연결된다. 일부 실시예들에서, 제1 커패시터(capacitor)(137)가 코일들(130)과 정합 박스(136) 사이에 전기적으로 연결된다. 일부 실시예들에서, 터미널 커패시터(terminal capacitor)(139)가 코일들(130)과 접지(138) 사이에 전기적으로 연결된다. 코일들(130) 각각은 고밀도 플라즈마(HDP)를 생성하기 위해 프로세싱 영역(124) 내의 가스들을 활성화시키는 전자기장을 생성하도록 구성된다.
[0031] 일 실시예에서, 챔버에서 생성되는 전자 밀도는 약 1E11/㎤보다 크다. 일 실시예에서, 챔버에서 생성되는 이온 플라즈마 밀도는 약 1E11/㎤보다 크다. 일 실시예에서, HDP를 생성하는 데 사용되는 ICP 전력 밀도는 약 5.3 W/㎠이다. 일 실시예에서, HDP를 생성하는 데 사용되는 ICP 주파수는 약 2 MHz 내지 약 13.56 MHz이다.
[0032] 제어기(190)는 챔버(100)에 결합되고, 프로세싱 동안에 챔버(100)의 양상들을 제어하도록 구성된다. 도시된 바와 같이, 제어기(190)는 중앙 프로세싱 유닛(CPU)(191), 메모리(192), 및 지원 회로들(대안적으로, I/O로 지칭됨)(193)을 포함한다. CPU(191)는 다양한 프로세스들 및 하드웨어(예를 들어, 패턴 생성기들, 모터들 및 다른 하드웨어)를 제어하고 프로세스들(예를 들어, 프로세싱 시간 및 기판 포지션 또는 위치)을 모니터링하기 위해 산업 환경들에서 사용되는 임의의 형태의 컴퓨터 프로세서들 중 하나이다. 메모리(192)는 CPU(191)에 연결되고, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크, 또는 임의의 다른 형태의 로컬 또는 원격 디지털 저장장치와 같은 쉽게 이용 가능한 메모리 중 하나 이상이다. 소프트웨어 명령들 및 데이터는 CPU(191)에 명령하기 위해 메모리(192) 내에 코딩 및 저장될 수 있다. 지원 회로들(193)은 또한 통상적인 방식으로 CPU를 지원하기 위해 CPU(191)에 연결된다. 지원 회로들(193)은 통상적인 캐시(cache), 전력 공급장치들(power supplies), 클록 회로들(clock circuits), 입력/출력 회로, 서브시스템들 등을 포함한다. 제어기(190)에 의해 판독 가능한 프로그램(또는 컴퓨터 명령들)은 어떤 작업들이 기판(102) 상에서 수행 가능한지를 결정한다. 프로그램은 제어기(190)에 의해 판독 가능한 소프트웨어일 수 있고, 예를 들어 챔버(100) 내의 프로세싱 파라미터들(예를 들어, 압력, 온도, 가스 유량)을 모니터링 및 제어하기 위한 코드를 포함할 수 있다.
[0033] 도 2a 내지 도 2h는 일 실시예에 따른 TFT(200)를 형성하는 방법들을 도시하는 개략적인 단면도들을 도시한다. 도 3은 동일한 실시예에 따른 TFT(200)를 형성하는 방법(300)의 흐름도이다. 설명을 용이하게 하기 위해, 도 2a 내지 도 2h, 도 3, 도 8 및 도 11은 도 1의 챔버(100)를 참조하여 설명될 것이다. 그러나, 챔버(100) 이외의 ICP-CVD 챔버들이 방법(300)과 함께 이용될 수 있다는 점에 주목해야 한다. 방법(300)은 CPU(191)에 의해 실행될 때 챔버(100)가 방법(300)을 수행하게 하는 명령들을 포함하는 컴퓨터 판독 가능 매체들로서 제어기(190)에 저장되거나 액세스 가능하다.
[0034] 도시된 바와 같이, TFT(200)는 기판(102) 위에 형성된다(도 2a).
[0035] 방법(300)은, 도 2b에 도시된 바와 같이, 금속 산화물 층(204)이 형성되는 동작(310)에서 시작한다. 금속 산화물 층(204)은 당업계에서 사용되는 임의의 통상적인 방법에 의해 형성된다. 일부 실시예들에서, 금속 산화물 층(204)은 기판(102) 위에 증착된다. 본원에 설명된 다른 실시예들과 조합될 수 있는 일 실시예에서, 금속 산화물 층(204)은 산소(O)와, 인듐(In), 아연(Zn), 갈륨(Ga), 산소(O), 주석(Sn), 알루미늄(Al) 및 하프늄(Hf) 중 적어도 하나를 포함한다. 금속 산화물 층(204)의 예들은 In-Ga-Zn-O, In-Zn-O, In-Ga-Sn-O, In-Zn-Sn-O, In-Ga-Zn-Sn-O, In-Sn-O, Hf-In-Zn-O, Ga-Zn-O, In-O, Al-Sn-Zn-O, Zn-O, Zn-Sn-O, Al-Zn-O, Al-Zn-Sn-O, Hf-Zn-O, Sn-O 및 Al-Sn-Zn-In-O를 포함하지만 이에 제한되지는 않는다. 동작(310)은 붕소(B) 또는 질소(N)와 같은 n형 또는 p형 도펀트들(dopants)로 금속 산화물 층(204)을 도핑하는 것을 포함할 수 있다. 금속 산화물 층(204)은 약 30 ㎚ 내지 약 50 ㎚의 두께를 가질 수 있다. 금속 산화물 층 막은 제1 하위동작에서 형성되고 제2 하위동작에서 에칭되어 금속 산화물 층(204)을 생성할 수 있다. 다른 실시예들에서, 금속 산화물 층(204)은 원하는 형상을 갖는 금속 산화물 층(204)을 생성하기 위해 선택적 증착을 사용하여 증착된다.
[0036] 동작(340)에서, 도 2c에 도시된 바와 같이, GI 층(206)이 증착된다. GI 층(206)은 금속 산화물 층(204)의 적어도 일부분 위에 증착된다. GI 층(206)은 금속 산화물 층(204)과 직접 접촉한다. GI 층(206)은 실리콘, 실리콘 산화물(SixOy), 실리콘 질화물(SiNx), 다른 절연 재료들, 또는 이들의 조합들과 같은 절연 재료들을 포함한다. GI 층(206)은 약 200 Å 내지 약 8000 Å의 두께를 가질 수 있다. 동작(340)은 고밀도 플라즈마 화학 기상 증착(HDP-CVD)을 사용하여 수행된다.
[0037] 동작(340)은 약 0.40 sccm/㎠ 내지 약 0.60 sccm/㎠의 유량의 아산화질소(N2O) 및 약 0.01 sccm/㎠ 내지 약 0.01 sccm/㎠의 유량의 실란(SiH4)을 포함하는 가스를, 약 5 내지 약 40의 N2O 대 SiH4의 비율로, 약 75 mTorr 내지 약 150 mTorr의 압력의 챔버 압력, 약 70 ℃ 내지 약 350 ℃의 챔버 온도, 약 80 ℃ 내지 약 160 ℃의 기판 온도에서, 약 20 s 내지 약 900 s의 기간 동안 유동시키는 것을 포함한다. 동작(340)은, HDP-CVD를 사용하여, 약 2 W/㎠ 내지 약 6 W/㎠, 예컨대 약 2.3 W/㎠ 내지 약 5.3 W/㎠의 ICP 전력 밀도, 약 1 MHz 내지 약 15 MHz, 예컨대 약 2 MHz 내지 약 13.56 MHz의 ICP 주파수, 약 0 W 내지 약 200 W의 인가된 바이어스 전력(bias power), 약 4000 W 내지 약 10000 W의 ICP 전력으로 수행된다. 일부 실시예들에서, 사불화실리콘(SiF4), 디실란(Si2H6), 산소 가스(O2), 오존(O3), Ar, 질소 가스(N2), 암모니아(NH3), He, 또는 이들의 혼합물이 병류(coflow)된다. 기판과 가스 소스 사이의 간격은 약 7000 ㎜ 내지 약 8000 ㎜일 수 있다.
[0038] GI 층(206)은 약 700 Å/min 내지 약 1500 Å/min의 속도로 증착될 수 있다. GI 층의 굴절률은 약 1.8 내지 약 2.0일 수 있다. 실리콘-수소(Si-H) 결합들의 백분율은 약 0.1% 내지 약 12%일 수 있다. 실리콘-질소(Si-N) 결합들의 백분율은 약 10% 내지 약 25%일 수 있다. 분광기로 측정된 실리콘-산소 결합들(Si-O)의 피크 포지션은 약 1050 1/㎝ 내지 약 1100 1/㎝일 수 있다. GI 층(206)의 응력은 약 -450 MPa 내지 약 700 MPa이다. GI 층(206)이 SixNy를 포함하는 경우, 동작(340)에 대한 예시적인 프로세스 변수들이 표 1에 주어진다. GI 층(206)이 SixOy를 포함하는 경우, 동작(340)에 대한 예시적인 프로세스 변수들이 표 2에 주어진다.
[0039] 표 1: SixNy를 포함하는 GI 층의 경우의 동작(340)에 대한 예시적인 프로세스 변수들. 빈칸은 변수가 해당사항 없음을 나타냄.
[0040] 표 2: SixOy를 포함하는 GI 층의 경우의 동작(340)에 대한 예시적인 프로세스 변수들. 빈칸은 변수가 해당사항 없음을 나타냄.
[0041] 용량 결합 플라즈마 화학 기상 증착(CCP-CVD) 프로세스에서, 평행 플레이트 전극들과 같은 대향 전극들이 제공되며, 전극들 중 하나는 접지에 결합되는 한편, 다른 하나는 전원에 결합되고, 이들 전극들 사이에 가스가 도입되어 사실상 커패시터를 형성한다. 전력 공급 전극에 전력을 공급함으로써, 전기 에너지가 가스에 용량적으로 결합되어 가스의 플라즈마를 형성한다. 플라즈마의 이온 밀도는 가스로 전달되는 전력의 함수이다. 대조적으로, ICP에서, 코일은 플라즈마가 형성될 가스 영역을 둘러싸거나 그 위에 있으며, 코일을 통해 흐르는 전기 에너지는 가스에 전자기적으로 결합되어, 가스 원자들 또는 분자들을 이온화시키거나 다른 방식으로 활성화시킨다. 또, 플라즈마 이온 밀도는 가스에 결합된 에너지의 함수이다. CCP 시스템에서, 전극들 중 하나는 또한 전형적으로 기판 지지체이고, 그래서 가스에 결합될 수 있는 전력은 기판에 대한 해당 전력의 잠재적인 부정적 영향들에 의해 제한된다. 대조적으로, ICP 배열을 사용하면, 가스 원자들 및 분자들을 이온화하기 위한 전력은 기판을 유지하는 회로 구성요소들로부터 분리되고, 보다 높은 전력이 플라즈마에 보다 높은 에너지를 부여하는 데 사용되고, 그에 따라 기판에 악영향을 미치지 않고 플라즈마 내의 보다 높은 이온 밀도를 달성할 수 있다. 따라서, HDP는 ICP 소스(즉, HDP-CVD 프로세스)로부터 생성될 수 있다.
[0042] HDP-CVD를 사용하는 SiOx를 포함하는 GI 층(206)의 증착은 예기치 않게 아래에 있는 금속 산화물 층(204)의 이동도 증가를 가져온다는 것이 발견되었다. 금속 산화물 층(204)(예를 들어, InGaZnO4)의 이동도는 15 ㎠/V·s 미만으로부터 약 150 ㎠/V·s 초과까지, 예컨대 최대 약 450 ㎠/V·s 또는 그 초과까지 증가될 수 있다. 또한, 포화 시의 금속 산화물 층(204)의 이동도는 약 3000 ㎠/V·s보다 클 수 있다. 동일한 금속 산화물 층(204) 상에 SiOx를 증착하기 위해 CCP를 사용하는 CVD 프로세스를 사용할 때 그러한 포화 시의 이동도 또는 이동도의 증가는 없다. HDP-CVD를 사용하는 GI 층(206)의 증착은 아래에 있는 금속 산화물 층(204)의 화학적 변형을 야기하며, 이는 이동도의 증가를 초래하는 것으로 믿어진다. 금속 산화물 층(204)과 GI 층(206) 사이의 계면은 증가된 캐리어 밀도(carrier density)를 가질 수 있고, 이는 금속 산화물 층의 이동도를 증가시킨다. 인듐(In)을 포함하는 금속 산화물 층(204)에서, 금속 산화물 층으로부터 GI 층(206)으로의 In 원자들의 확산은 캐리어 생성 및 그에 따른 이동도를 증가시킬 수 있다. 또한, 금속 산화물 층(204)은 원자 결함들을 치유하기 위한 원자들의 확산과 같이, 이동도를 더욱 증가시키는 구조적 변화를 겪을 수 있다.
[0043] 동작(350)에서, 도 2d에 도시된 바와 같이, 게이트 전극(208)이 형성된다. 일부 실시예들에서, 게이트 전극(208)은 GI 층(206) 위에 형성된다. 게이트 전극(208)은 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), MoW를 포함하는 합금 금속들, MoW, TiCu, MoCu, MoCuMo, TiCuTi, MoWCu, MoWCuMoW를 포함하는 전도성 재료들의 조합들, 인듐 주석 산화물(InSnO)(ITO) 및 인듐 아연 산화물(InZnO)(IZO)과 같은 예컨대 전도성 금속 산화물들을 포함하는 임의의 전기 전도성 재료들, 또는 이들의 임의의 조합을 포함한다. 일부 실시예들에서, 게이트 전극(208)은 단일 동작에서 증착된다. 다른 실시예에서, 게이트 전극(208)의 재료는 금속 층을 형성하도록 제1 하위동작에서 증착되고, 금속 층의 하나 이상의 잔류 부분들은 게이트 전극(208)을 제조하도록 에칭된다. 게이트 전극(208)은 TFT(200)의 층들에 걸쳐 전압을 제공하기 위한 전원(도시되지 않음)으로서 게이트 라인 신호에 연결되도록 구성된다.
[0044] 동작(360)에서, 도 2e에 도시된 바와 같이, GI 층(206)(도 2d)의 하나 이상의 잔류 부분들(206*)이 에칭된다. 일부 실시예들에서, 게이트 전극(208)은 GI 층(206)을 원하는 크기 및 형상으로 에칭하기 위한 마스크(mask)로서 작용한다. 일부 실시예들에서, GI 층(206)의 습식 에칭 속도(wet etch rate; WER)는 약 200 Å/min 내지 약 7000 Å/min이다. 동작(360)은 건식 에칭을 포함할 수 있다.
[0045] 동작(370)에서, 도 2f에 도시된 바와 같이, 층간 유전체(interlayer dielectric; ILD) 층(210)이 형성된다. 일부 실시예들에서, ILD 층(210)은 게이트 전극(208) 및 금속 산화물 층(204) 위에 형성된다. ILD 층(210)은 단일 실리콘 이산화물(SiOx), 실리콘 질화물(SiNx), 다층 실리콘 질화물/실리콘 산화물(SiNx/SiOy), 실리콘 산질화물(SiON), 다른 절연 재료들, 또는 이들의 조합들과 같은 절연 재료들을 포함한다. 일부 실시예들에서, ILD 층(210)은 동작(330)과 동일한 프로세스 파라미터들을 사용하여 증착된다. ILD 층(210)은, 예컨대 화학 기계적 연마(chemical mechanical polishing; CMP)에 의해 평탄화될 수 있다. ILD 층(210)은 HDP-CVD, 또는 CCP를 사용하는 CVD 프로세스를 사용하여 증착될 수 있다.
[0046] 시퀀스(380)의 결과로서, 도 2g에 도시된 바와 같이, 소스 전극(source electrode)(212), 드레인 전극(drain electrode)(214), 소스 전극 비아(source electrode via)(216) 및 드레인 전극 비아(drain electrode via)(218)가 ILD 층(210)에 형성된다. 시퀀스(380)는 당업계에서 사용되는 게이트 및 드레인 전극 구조체들을 형성하는 임의의 통상적인 방법들을 포함할 수 있다. 일부 실시예들에서, 제1 동작에서, ILD 층(210)의 일부분들은 금속 산화물 층(204)의 일부분이 노출되도록 에칭된다. 제2 동작에서, 금속 산화물 층(204)의 일부분을 노출한 ILD 층의 부분들은 전도성 재료로 충전되어 소스 전극(212), 드레인 전극(214), 소스 전극 비아(216) 및 드레인 전극 비아(218)를 형성한다. 전도성 재료는 Mo, Cr, Cu, Ti, Ta, W, MoW를 포함하는 합금 금속들, MoW, TiCu, MoCu, MoCuMo, TiCuTi, MoWCu, MoWCuMoW를 포함한 전도성 재료들의 조합들, ITO 또는 IZO와 같은 예컨대 전도성 금속 산화물들을 포함하는 임의의 전기 전도성 재료들, 또는 이들의 임의의 조합을 포함한다.
[0047] 동작(390)에서, 도 2h에 도시된 바와 같이, 패시베이션 층(passivation layer)(220)이 형성된다. 일부 실시예들에서, 패시베이션 층(220)은 ILD 층(210), 소스 전극(212) 및 드레인 전극(214) 위에 형성된다. 패시베이션 층(220)은 ILD 층(210) 또는 버퍼 층(buffer layer)(202)에 사용되는 임의의 재료를 포함할 수 있다. 패시베이션 층(220)은 HDP-CVD, 또는 CCP를 사용하는 CVD 프로세스를 사용하여 증착될 수 있다. 일부 실시예들에서, 패시베이션 층(220)은 동작(330)과 동일한 프로세스 파라미터들을 사용하여 증착된다. 패시베이션 층(220)은, 예컨대 화학 기계적 연마(CMP)에 의해, 평탄화될 수 있다.
[0048] 일부 실시예들에서, 버퍼 층(도시되지 않음)이 기판(102) 위에 그리고 금속 산화물 층(204) 아래에 배치된다. 버퍼 층은 실리콘 이산화물(SiOx), 실리콘 질화물(SiNx), 다층 실리콘 질화물/실리콘 산화물(SiNx/SiOy), 실리콘 산질화물(SiON), 다른 절연 재료들, 또는 이들의 조합들과 같은 절연 재료들을 포함한다.
[0049] 일부 실시예들에서, TFT(200)는 버퍼 층 위에 그리고 금속 산화물 층(204) 아래에 배치된 이차 버퍼 층(도시되지 않음)을 더 포함한다. 실드 금속(shield metal)(도시되지 않음)이 버퍼 층 위에, 이차 버퍼 층 내에, 그리고 금속 산화물 층(204) 아래에 배치된다. 이차 버퍼 층은 전술한 버퍼 층의 임의의 재료들을 포함할 수 있다. 실드 금속은 전술한 게이트 전극(208)의 임의의 재료들을 포함할 수 있다. 실드 금속은 원치 않는 전자기 복사에 대한 TFT(200)의 노출을 감소시킨다.
[0050] 도 4a 내지 도 4j는 일 실시예에 따른 2-트랜지스터 구조체(400)의 개략적인 단면도들을 도시한다. 도 5는 동일한 실시예에 따른 2-트랜지스터 구조체(400)를 형성하는 방법(500)의 흐름도이다. 설명을 용이하게 하기 위해, 도 4a 내지 도 4j, 도 5, 도 6 및 도 7은 도 1의 챔버(100)를 참조하여 설명될 것이다. 그러나, 챔버(100) 이외의 ICP-CVD 챔버들이 방법(500)과 함께 이용될 수 있다는 점에 주목해야 한다. 방법(500)은 CPU(191)에 의해 실행될 때 챔버(100)가 방법(500)을 수행하게 하는 명령들을 포함하는 컴퓨터 판독 가능 매체들로서 제어기(190)에 저장되거나 액세스 가능하다.
[0051] 도시된 바와 같이, 2-트랜지스터 구조체(400)는 기판(102)(도 4a)을 포함한다.
[0052] 방법(500)은, 도 4b에 도시된 바와 같이, 제1 금속 산화물 층(204A)이 형성되는 동작(510)에서 시작한다. 일부 실시예들에서, 제1 금속 산화물 층(204A)은 기판(102)의 제1 부분(491) 위에(또는 존재하는 경우, 버퍼 층(202) 위에) 형성된다. 동작(510)은 동작(310)과 유사하게 수행될 수 있다.
[0053] 동작(540)에서, 도 4c에 도시된 바와 같이, GI 층(206)(대안적으로, 계면 GI 층으로 지칭됨)이 증착된다. GI 층은 제1 금속 산화물 층(204A)의 적어도 일부분 위에 증착된다. GI 층(206)은 금속 산화물 층(204A)과 직접 접촉한다. 동작(540)은 동작(340)과 유사하게 수행될 수 있다.
[0054] 동작(550)에서, 도 4d에 도시된 바와 같이, 제2 금속 산화물 층(204B)이 형성된다. 일부 실시예들에서, 제2 금속 산화물 층(204B)은 기판(102)의 제2 부분(492) 위의 GI 층(206) 위에 형성된다. 동작(550)은 동작(510)과 유사하게 수행될 수 있다.
[0055] 동작(555)에서, 도 4e에 도시된 바와 같이, 이차 GI 층(대안적으로, 벌크 층(bulk layer)으로 지칭됨)(406)이 증착된다. 이차 GI 층(406)은 GI 층(206) 및 제2 금속 산화물 층(204B) 위에 증착된다. 이차 GI 층(406)은 제2 금속 산화물 층(204B)과 직접 접촉한다. 이차 GI 층(406)은 GI 층(206)에 포함된 임의의 재료를 포함할 수 있다. 이차 GI 층의 증착은 CCP를 사용하는 CVD 프로세스를 포함한다. 동작(555)은 동작(340)과 유사하게 수행될 수 있다.
[0056] 동작(560)에서, 도 4f에 도시된 바와 같이, 제1 게이트 전극(208A) 및 제2 게이트 전극(208B)이 형성된다. 일부 실시예들에서, 제1 및 제2 게이트 전극들(208A, 208B)은 이차 GI 층(406) 위에 형성된다. 제1 게이트 전극(208A)은 제1 금속 산화물 층(204A) 위에 형성되고, 제2 게이트 전극(208B)은 제2 금속 산화물 층(204B) 위에 형성된다. 동작(560)은 동작(350)과 유사하게 수행될 수 있다.
[0057] 동작(570)에서, 도 4g에 도시된 바와 같이, GI 층(206)의 하나 이상의 잔류 부분들(206*) 및 이차 GI 층(406)의 하나 이상의 잔류 부분들(406*)(도 4f)이 에칭된다. 일부 실시예들에서, 제1 게이트 전극(208A) 및 제2 게이트 전극(208B)은 GI 층(206)을 원하는 크기 및 형상으로 에칭하기 위한 마스크들로서 작용하여, 제1 GI 층 부분(대안적으로, 계면 GI 층으로 지칭됨)(206A), 제1 이차 GI 부분(대안적으로, 벌크 GI 층으로 지칭됨)(406A), 하부 층(206B) 및 GI 층(406B)을 형성한다. 마찬가지로, 일부 실시예들에서, 제1 게이트 전극(208A) 및 제2 게이트 전극(208B)은 이차 GI 층(406)을 원하는 크기 및 형상으로 에칭하기 위한 마스크들로서 작용하여, 제1 GI 층 부분(206A), 제1 이차 GI 부분(406A), 하부 층(206B) 및 GI 층(406B)을 형성한다. 단일 동작(570)에서 하부 층(206B) 및 제1 GI 층 부분(206A)을 형성하는 것은 마스킹 및 에칭 동작들의 총 수를 감소시킨다. 또한, 마스킹 및 에칭 동작들의 감소로 인해, 스루풋(throughput)이 증가되어, 운영자에 대한 소유 비용(cost of ownership; CoO)을 감소시킨다. 또한, 동작(570)은 2-트랜지스터 구조체(400)의 크기, 및 그에 따라 2-트랜지스터 구조체(400)를 포함하는 디스플레이 내의 공간을 감소시킨다. 동작(570)은 동작(360)과 유사하게 수행될 수 있다.
[0058] 동작(580)에서, 도 4h에 도시된 바와 같이, ILD 층(210)이 형성된다. 일부 실시예들에서, ILD 층은 제1 및 제2 게이트 전극들(208A, 208B) 위에 형성된다. 동작(580)은 동작(370)과 유사하게 수행될 수 있다.
[0059] 시퀀스(590)의 결과로서, 도 4i에 도시된 바와 같이, 제1 소스 전극(212A), 제2 소스 전극(212B), 제1 드레인 전극(214A), 제2 드레인 전극(214B), 제1 소스 전극 비아(216A), 제2 소스 전극 비아(216B), 제1 드레인 전극 비아(218A) 및 제2 드레인 전극 비아(218B)가 ILD 층(210)에 형성된다. 시퀀스(590)는 당업계에서 사용되는 게이트 및 드레인 전극 구조체들을 형성하는 임의의 통상적인 방법들을 포함할 수 있다. 일부 실시예들에서, ILD 층(210)의 일부분들은 제1 동작에서, 제1 금속 산화물 층(204A)의 일부분이 노출되고 제2 금속 산화물 층(204B)의 일부분이 노출되도록 에칭된다. 제2 동작에서, 제1 금속 산화물 층(204A)을 노출한 ILD의 부분들은 전도성 재료로 충전되어, 소스 전극들(212A, 212B), 드레인 전극들(214A, 214B), 소스 전극 비아들(216A, 216B) 및 드레인 전극 비아들(218A, 218B)을 형성한다. 시퀀스(590)는 시퀀스(380)와 유사하게 수행될 수 있다.
[0060] 동작(595)에서, 도 4j에 도시된 바와 같이, 패시베이션 층(220)이 형성된다. 일부 실시예들에서, 패시베이션 층(220)은 ILD 층(210), 소스 전극들(212A, 212B) 및 드레인 전극들(214A, 214B) 위에 형성된다. 동작(595)은 동작(390)과 유사하게 수행될 수 있다. 따라서, 2 개의 TFT들(401A, 401B)이 2-트랜지스터 구조체(400)에 형성된다. 2 개의 TFT들(401A, 401B)은 직렬로 또는 병렬로 연결될 수 있다. 2 개의 TFT들(401A, 401B)은 동일한 입력 전압 신호 또는 상이한 전압 신호들을 수신할 수 있다.
[0061] 일부 실시예들에서, 버퍼 층(도시되지 않음)이 기판(102) 위에 그리고 금속 산화물 층(204A) 아래에 배치된다. 버퍼 층은 실리콘 이산화물(SiOx), 실리콘 질화물(SiNx), 다층 실리콘 질화물/실리콘 산화물(SiNx/SiOy), 실리콘 산질화물(SiON), 다른 절연 재료들, 또는 이들의 조합들과 같은 절연 재료들을 포함한다.
[0062] 일부 실시예들에서, 2-트랜지스터 구조체(400)는 버퍼 층 위에, 그리고 금속 산화물 층(204A) 및 하부 층(206B) 아래에 배치된 이차 버퍼 층(도시되지 않음)을 더 포함한다. 하나 이상의 실드 금속들(도시되지 않음)은 버퍼 층 위에, 이차 버퍼 층 내에, 그리고 금속 산화물 층들(204A, 204B) 중 하나 또는 둘 모두 아래에 배치된다.
[0063] 도 6은 일 실시예에 따른 2-트랜지스터 구조체(600)를 도시한다. 방법(500)은 또한, 하기에서 보다 상세하게 설명되는 바와 같이, 2-트랜지스터 구조체(600)를 형성하는 데 사용될 수 있다.
[0064] 도시된 바와 같이, 2-트랜지스터 구조체(600)는 제1 TFT(601A) 및 제2 TFT(601B)를 포함한다. 제1 TFT(601A)는 제1 TFT(401A)(도 4j)와 유사할 수 있다. 그러나, 제1 TFT(601A)는 이차 GI 층을 포함하지 않으며, 그래서 동작(555)은 생략될 수 있다.
[0065] 제2 TFT(601B)는 제2 TFT(401B)(도 4j)와 유사할 수 있다. 그러나, 제2 금속 산화물 층(204B)은 ILD 층(210) 위에 배치되고, 그에 따라 동작(550)은 동작(560) 이후에 수행된다. 또한, 제2 소스 전극(212B) 및 제2 드레인 전극(214B)은 제2 금속 산화물 층(204B)과 직접 접촉하며, 소스 전극 비아 또는 드레인 전극 비아는 포함되지 않는다.
[0066] 일부 실시예들에서, 2-트랜지스터 구조체(600)는 버퍼 층 위에 배치된 이차 버퍼 층(도시되지 않음)을 더 포함한다. 하나 이상의 실드 금속들(도시되지 않음)은 버퍼 층 위에, 이차 버퍼 층 내에, 그리고 금속 산화물 층들(204A, 204B) 중 하나 또는 둘 모두 아래에 배치된다.
[0067] 2 개의 TFT들(601A, 601B)은 직렬로 또는 병렬로 연결될 수 있다. 2 개의 TFT들(601A, 601B)은 동일한 입력 전압 신호 또는 상이한 전압 신호들을 수신할 수 있다.
[0068] 일부 실시예들에서, 버퍼 층(도시되지 않음)이 기판(102) 위에 그리고 금속 산화물 층(204A) 아래에 배치된다. 버퍼 층은 실리콘 이산화물(SiOx), 실리콘 질화물(SiNx), 다층 실리콘 질화물/실리콘 산화물(SiNx/SiOy), 실리콘 산질화물(SiON), 다른 절연 재료들, 또는 이들의 조합들과 같은 절연 재료들을 포함한다.
[0069] 도 7은 일 실시예에 따른 2-트랜지스터 구조체(700)를 도시한다. 방법(500)은 또한, 하기에서 보다 상세하게 설명되는 바와 같이, 2-트랜지스터 구조체(700)를 형성하는 데 사용될 수 있다.
[0070] 도시된 바와 같이, 2-트랜지스터 구조체(700)는 제1 TFT(701A) 및 제2 TFT(701B)를 포함한다. 제1 TFT(701A)는 제1 TFT(401A)(도 4j)와 유사하다. 그러나, 제1 TFT(701A)는 이차 GI 층을 포함하지 않으며, 그에 따라 동작(555)은 생략될 수 있다. 2-트랜지스터 구조체(700)는 또한 ILD 층(210) 위에 그리고 패시베이션 층(220) 아래에 배치된 에칭 정지 층(etch stop layer; ESL)(710)을 포함한다. ESL(710)은 동작(550) 이후의 동작에서 형성될 수 있다. ESL(710)의 형성은 동작(370)과 유사하게 수행될 수 있다. ESL(710)은 ILD 층(210)에 포함된 임의의 재료들을 포함할 수 있다. 제1 소스 전극(212A) 및 제1 드레인 전극(214A)은 ESL(710) 위에 배치된다. 제1 소스 전극 비아(216A) 및 제1 드레인 전극 비아(218A)는 ESL(710) 및 ILD 층(210)에 배치된다.
[0071] 제2 TFT(701B)는 제2 TFT(401B)(도 4j)와 유사하다. 그러나, 제2 금속 산화물 층(204B)은 ESL(710) 위에 배치되고, 그에 따라 동작(550)은 동작(560) 후에 수행된다. 제2 소스 전극(212B) 및 제2 드레인 전극(214B)은 ESL(710) 위에 배치된다. 제2 소스 전극 비아(216B) 및 제2 드레인 전극 비아(218B)는 ESL(710)에 배치된다.
[0072] 일부 실시예들에서, 버퍼 층(도시되지 않음)이 기판(102) 위에 그리고 금속 산화물 층(204A) 아래에 배치된다. 버퍼 층은 실리콘 이산화물(SiOx), 실리콘 질화물(SiNx), 다층 실리콘 질화물/실리콘 산화물(SiNx/SiOy), 실리콘 산질화물(SiON), 다른 절연 재료들, 또는 이들의 조합들과 같은 절연 재료들을 포함한다.
[0073] 일부 실시예들에서, 2-트랜지스터 구조체(700)는 버퍼 층 위에 배치된 이차 버퍼 층(도시되지 않음)을 더 포함한다. 하나 이상의 실드 금속들(도시되지 않음)은 버퍼 층 위에, 이차 버퍼 층 내에, 그리고 제2 금속 산화물 층들(204A, 204B) 중 하나 또는 둘 모두 아래에 배치된다.
[0074] 2 개의 TFT들(701A, 701B)은 직렬로 또는 병렬로 연결될 수 있다. 2 개의 TFT들(701A, 701B)은 동일한 입력 전압 신호 또는 상이한 전압 신호들을 수신할 수 있다.
[0075] 도 8은 일 실시예에 따른 2-트랜지스터 구조체(800)를 도시한다. 방법(300)은 또한, 하기에서 보다 상세하게 설명되는 바와 같이, 2-트랜지스터 구조체(800)를 형성하는 데 사용될 수 있다.
[0076] 도시된 바와 같이, 2-트랜지스터 구조체(800)는 제1 TFT(801A) 및 제2 TFT(801B)를 포함한다. 제1 TFT(801A)는 TFT(200)(도 2h)와 유사할 수 있다. 제2 TFT(801B)는 TFT(200)(도 2h)와 유사할 수 있다. 그러나, GI 층 및 게이트 전극은 포함되지 않는다. 2-트랜지스터 구조체(800)는 방법(300)을 사용하여 형성될 수 있으며, 여기서 동작(310)은 제2 금속 산화물 층(204B)을 증착하는 것을 더 포함한다.
[0077] 일부 실시예들에서, 버퍼 층(도시되지 않음)이 기판(102) 위에 그리고 금속 산화물 층(204A) 아래에 배치된다. 버퍼 층은 실리콘 이산화물(SiOx), 실리콘 질화물(SiNx), 다층 실리콘 질화물/실리콘 산화물(SiNx/SiOy), 실리콘 산질화물(SiON), 다른 절연 재료들, 또는 이들의 조합들과 같은 절연 재료들을 포함한다.
[0078] 2-트랜지스터 구조체(800)는 기판(102) 위에 배치된 버퍼 층(202)을 더 포함한다. 버퍼 층(202)은 실리콘 이산화물(SiOx), 실리콘 질화물(SiNx), 다층 실리콘 질화물/실리콘 산화물(SiNx/SiOy), 실리콘 산질화물(SiON), 다른 절연 재료들, 또는 이들의 조합들과 같은 절연 재료들을 포함한다. 이차 버퍼 층(203)이 버퍼 층(202) 위에 배치된다. 이차 버퍼 층(203)은 버퍼 층(202)에 포함된 임의의 재료를 포함한다. 실드 금속(808B)은 버퍼 층(202) 위에, 이차 버퍼 층(203) 내에, 그리고 금속 산화물 층(204B) 아래에 배치된다. 실드 금속(908B)은 TFT(801B)의 층들에 걸쳐 전압을 제공하기 위한 전원(도시되지 않음)으로서 게이트 라인 신호에 연결되도록 구성된다.
[0079] 일부 실시예들에서, 2-트랜지스터 구조체(800)는 버퍼 층(202) 위에, 이차 버퍼 층(203) 내에, 그리고 제1 금속 산화물 층(204A) 아래에 배치된 추가적인 실드 금속을 더 포함한다.
[0080] 2 개의 TFT들(801A, 801B)은 직렬로 또는 병렬로 연결될 수 있다. 2 개의 TFT들(801A, 801B)은 동일한 입력 전압 신호 또는 상이한 전압 신호들을 수신할 수 있다.
[0081] 도 9a 내지 도 9n은 일 실시예에 따른 2-트랜지스터 구조체(900)의 개략적인 단면도들을 도시한다. 도 10은 동일한 실시예에 따른 2-트랜지스터 구조체(900)를 형성하는 방법(1000)의 흐름도이다. 방법 동작들이 도 1, 도 9a 내지 도 9n 및 도 10과 관련하여 설명되지만, 당업자는 방법(1000) 동작들을 임의의 순서로 수행하도록 구성된 임의의 시스템이 본원에 설명된 실시예들의 범위 내에 있다는 것을 이해할 것이다. 설명을 용이하게 하기 위해, 도 9a 내지 도 9n 및 도 10은 도 1의 챔버(100)를 참조하여 설명될 것이다. 그러나, 챔버(100) 이외의 ICP-CVD 챔버들이 방법(1000)과 함께 이용될 수 있다는 점에 주목해야 한다. 방법(1000)은 CPU(191)에 의해 실행될 때 챔버(100)가 방법(1000)을 수행하게 하는 명령들을 포함하는 컴퓨터 판독 가능 매체들로서 제어기(190)에 저장되거나 제어기(190)가 액세스 가능하다.
[0082] 도시된 바와 같이, 2-트랜지스터 구조체(900)는 기판(102)(도 9a)을 포함한다.
[0083] 방법(1000)은, 도 9b에 도시된 바와 같이, 폴리실리콘 층(904A)이 증착되는 동작(1005)에서 시작한다. 일부 실시예들에서, 폴리실리콘 층(904A)은 기판(102) 위에(또는 존재하는 경우, 버퍼 층(202) 위에) 증착된다. 폴리실리콘 층(904A)은 임의의 원하는 방법을 사용하여 증착될 수 있다. 동작(1005)은, 예컨대 이온 주입에 의해, 폴리실리콘 층(904A)을 n형 또는 p형 도펀트들(예를 들어, B 또는 N)로 도핑하는 것을 포함한다.
[0084] 동작(1010)에서, 도 9c에 도시된 바와 같이, 제1 GI 층(206)이 증착된다. 일부 실시예들에서, 제1 GI 층은 폴리실리콘 층(904A)의 적어도 일부분 위에 증착된다. 동작(1010)은 동작(340)과 유사하게 수행될 수 있다.
[0085] 동작(1020)에서, 도 9d에 도시된 바와 같이, 제1 게이트 전극(208A) 및 실드 금속(908B)이 형성된다. 일부 실시예들에서, 제1 게이트 전극(208A) 및 실드 금속(908B)은 제1 GI 층(206) 위에 형성된다. 제1 게이트 전극(208A)은 폴리실리콘 층(904A) 위에 형성된다. 일부 실시예들에서, 금속 층이 제1 하위동작에서 증착되고, 제2 하위동작에서 금속 층의 하나 이상의 잔류 부분들이 제거되어 제1 게이트 전극(208A) 및 실드 금속(908B)을 형성한다. 동작(1020)은 동작(350)과 유사하게 수행될 수 있다.
[0086] 동작(1025)에서, 도 9e에 도시된 바와 같이, 이차 ILD 층(910)이 형성된다. 일부 실시예들에서, 이차 ILD 층(910)은 제1 게이트 전극(208A) 및 실드 금속(908B) 위에 형성된다. 이차 ILD 층(910)은 ILD 층(210)의 임의의 재료들을 포함한다. 동작(1025)은 동작(370)과 유사하게 수행될 수 있다.
[0087] 시퀀스(1030)의 결과로서, 도 9f에 도시된 바와 같이, 이차 소스 전극(912A), 이차 드레인 전극(914A), 이차 소스 전극 비아(916A) 및 이차 드레인 전극 비아(918A)가 이차 ILD 층(910)에 형성된다. 시퀀스(1030)는 당업계에서 사용되는 게이트 및 드레인 전극 구조체들을 형성하는 임의의 통상적인 방법들을 포함할 수 있다. 일부 실시예들에서, 이차 ILD 층(910)의 일부분들은 폴리실리콘 층(904A)의 일부분이 제1 동작에서 노출되도록 에칭된다. 이차 ILD 층(910)의 일부분들은 제2 동작에서 전도성 재료로 충전되어 이차 소스 전극(912A), 이차 드레인 전극(914A), 이차 소스 전극 비아(916A) 및 이차 드레인 전극 비아(918A)를 형성한다. 이차 소스 전극(912A), 이차 드레인 전극(914A), 이차 소스 전극 비아(916A) 및 이차 드레인 전극 비아(918A)는 제1 소스 전극(212A), 제1 드레인 전극(214A), 제1 소스 전극 비아(216A) 및 제1 드레인 전극 비아(218A)에 포함된 임의의 재료들을 포함한다. 시퀀스(1030)는 시퀀스(380)와 유사하게 수행될 수 있다.
[0088] 동작(1035)에서, 도 9g에 도시된 바와 같이, 이차 버퍼 층(203)이 형성된다. 일부 실시예들에서, 이차 버퍼 층(203)은 이차 소스 전극(912A), 이차 드레인 전극(914A), 이차 소스 전극 비아(916A) 및 이차 드레인 전극 비아(918A) 위에 증착된다. 이차 버퍼 층(203)은 HDP-CVD, 또는 CCP를 사용하는 CVD 프로세스를 사용하여 증착될 수 있다.
[0089] 동작(1040)에서, 도 9h에 도시된 바와 같이, 제2 금속 산화물 층(204B)이 형성된다. 일부 실시예들에서, 제2 금속 산화물 층(204B)은 이차 버퍼 층(203) 위에 형성된다. 동작(1040)은 동작(510)과 유사하게 수행될 수 있다.
[0090] 동작(1050)에서, 도 9i에 도시된 바와 같이, 이차 GI 층(406)이 증착된다. 이차 GI 층(406)은 제2 금속 산화물 층(204B) 위에 증착된다. 이차 GI 층(406)은 제2 금속 산화물 층(204B)과 직접 접촉한다. 동작(1050)은 동작(555)과 유사하게 수행될 수 있다.
[0091] 동작(1060)에서, 도 9j에 도시된 바와 같이, 제2 게이트 전극(208B)이 형성된다. 일부 실시예들에서, 제2 게이트 전극(208B)은 이차 GI 층(406) 위에 형성된다. 제2 게이트 전극(208B)은 제2 금속 산화물 층(204B) 위에 형성된다. 동작(1060)은 동작(350)과 유사하게 수행될 수 있다.
[0092] 동작(1065)에서, 도 9k에 도시된 바와 같이, 이차 GI 층(406)의 하나 이상의 잔류 부분들(406*)(도 9j)이 에칭된다. 일부 실시예들에서, 제2 게이트 전극(208B)은 이차 GI 층(406)을 원하는 크기 및 형상으로 에칭하기 위한 마스크로서 작용한다. 동작(1065)은 동작(360)과 유사하게 수행될 수 있다.
[0093] 동작(1070)에서, 도 9l에 도시된 바와 같이, ILD 층(210)이 형성된다. 일부 실시예들에서, ILD 층(210)은 제2 게이트 전극(208B) 및 금속 산화물 층(206B) 위에 형성된다. 동작(1070)은 동작(370)과 유사하게 수행될 수 있다.
[0094] 시퀀스(1075)의 결과로서, 도 9m에 도시된 바와 같이, 소스 전극들(212A, 212B), 드레인 전극들(214A, 214B), 소스 전극 비아들(216A, 216B) 및 드레인 전극 비아들(218A, 218B)이 ILD 층(210)에 형성된다. 시퀀스(1075)는 당업계에서 사용되는 게이트 및 드레인 전극 구조체들을 형성하는 임의의 통상적인 방법들을 포함할 수 있다. 제1 소스 전극 비아(216A) 및 제1 드레인 전극 비아(218A)는 각각 이차 소스 전극(912A) 및 이차 드레인 전극(914A)과 전기적으로 접촉한다. 시퀀스(1075)는 시퀀스(380)와 유사하게 수행될 수 있다.
[0095] 동작(1080)에서, 도 9n에 도시된 바와 같이, 패시베이션 층(220)이 형성된다. 일부 실시예들에서, 패시베이션 층(220)은 ILD 층(210), 소스 전극들(212A, 212B) 및 드레인 전극들(214A, 214B) 위에 증착된다. 동작(1080)은 동작(390)과 유사하게 수행될 수 있다. 따라서, 제1 TFT(대안적으로, 폴리실리콘 TFT로 지칭됨)(901A) 및 제2 TFT(대안적으로, 금속 산화물(MOx) TFT로 지칭됨)(901B)가 2-트랜지스터 구조체(400)에 형성된다.
[0096] 일부 실시예들에서, 실드 금속(908B)이 이차 ILD 층(910) 위에 형성된다. 이들 실시예들에서, 동작(1020)은 2 개의 하위동작들로 분리되고, 실드 금속(908B)이 형성되는 하위동작은 동작(1025) 후에 수행된다.
[0097] 일부 실시예들에서, 시퀀스(1030)는 수행되지 않고, 그에 따라 이차 소스 전극, 이차 소스 전극 비아, 이차 드레인 전극 및 이차 드레인 전극 비아가 형성되지 않는다. 이들 실시예들에서, 제1 소스 전극 비아(216A) 및 제1 드레인 전극 비아(216A)는 이차 ILD 층(910) 및 이차 버퍼 층(203)에 추가로 배치된다. 따라서, 제1 소스 전극 비아(216A) 및 제1 드레인 전극 비아(218A)는 폴리실리콘 층(904A)과 전기적으로 직접 접촉한다.
[0098] 일부 실시예들에서, 폴리실리콘 층(904)은 (예를 들어, B로) p-도핑되고, 금속 산화물 층(204B)은 (예를 들어, N으로) n-도핑된다.
[0099] 2 개의 TFT들(901A, 901B)은 직렬로 또는 병렬로 연결될 수 있다. 2 개의 TFT들(901A, 901B)은 동일한 입력 전압 신호 또는 상이한 전압 신호들을 수신할 수 있다.
[0100] 도 11은 일 실시예에 따른 2-트랜지스터 구조체(1100)를 도시한다. 방법(300)은 또한, 하기에서 보다 상세하게 설명되는 바와 같이, 2-트랜지스터 구조체(1100)를 형성하는 데 사용될 수 있다.
[0101] 도시된 바와 같이, 2-트랜지스터 구조체(1100)는 제1 TFT(1101A) 및 제2 TFT(1101B)를 포함한다. 제1 TFT(1101A)는 TFT(200)(도 2i)와 유사할 수 있다. 그러나, 제1 금속 층 대신에, 폴리실리콘 층(904A)이 대신 포함된다. 따라서, 동작(310)은 제2 금속 산화물 층(904B)만을 형성한다. 동작(1005)이 또한 포함된다. 제2 TFT(1101B)는 TFT(200)(도 2i)와 유사하다. 2-트랜지스터 구조체(1100)는 기판(102) 위에 그리고 ILD 층(210) 아래에 배치된 버퍼 층(202)을 더 포함한다. 2-트랜지스터 구조체(1100)는 실드 금속(908B)을 더 포함한다. 실드 금속(908B)은 기판(102) 위에, 버퍼 층(202) 내에, 그리고 금속 산화물 층(904B) 아래에 배치된다. GI 층(206A)은 GI 층(206A) 아래의 폴리실리콘 층(904A)의 이동도를 증가시키지 않는다.
[0102] 일부 실시예들에서, GI 층(206)은 동작(360)에서 GI 층이 폴리실리콘 층(904A)의 전체 표면(904S) 위에 그리고 금속 산화물 층(204B) 위에 모두 존재하도록 에칭된다.
[0103] 일부 실시예들에서, GI 층(206)은 에칭되지 않고, 그에 따라 GI 층(206)은 폴리실리콘 층(904A) 및 금속 산화물 층(204B) 모두 위에 하나의 층으로서 배치된다.
[0104] 2 개의 TFT들(1101A, 1101B)은 직렬로 또는 병렬로 연결될 수 있다. 2 개의 TFT들(1101A, 1101B)은 동일한 입력 전압 신호 또는 상이한 전압 신호들을 수신할 수 있다.
[0105] 전술한 2-트랜지스터 구조체들(예를 들어, 2-트랜지스터 구조체들(400, 600, 700, 800, 900, 1100)) 각각의 2 개의 TFT들은 액정 디스플레이(LCD) 또는 유기 발광 다이오드(OLED) 디스플레이 픽셀 회로들로서, 또는 게이트 드라이버 인 패널(gate driver in panel; GIP) 회로들에서 사용된다. 예를 들어, 2-트랜지스터 구조체들의 TFT들 각각은 OLED 픽셀 회로들에서 스위칭 또는 구동 TFT들로서 사용될 수 있다. 각각의 2-트랜지스터 구조체는 제1 TFT(예를 들어, TFT(401A, 601A, 701A, 801A, 901B, 1101B))가 제2 TFT(예를 들어, TFT(401B, 601B, 701B, 801B, 901A, 1101A)보다 높은 이동도를 갖는 TFT를 포함한다. 제1 TFT는 제1 TFT에서 금속 산화물 층 위에 증착된 GI 층으로 인해 제2 TFT보다 높은 이동도를 가지며, GI 층은 HDP-CVD에 의해 증착된다. GI 층은 금속 산화물 층과 직접 접촉하고, HDP-CVD에 의해 증착된 GI 층은 아래에 있는 금속 산화물 층의 이동도를 증가시키며, 이는 상기에서 방법(300)의 논의에서 상세하게 설명되어 있다. 일 실시예에 따르면, 제1 TFT는 약 30 ㎠/V·s 초과의 이동도를 갖고, 제2 TFT는 약 30 ㎠/V·s 미만의 이동도를 갖는다.
[0106] 전술한 임의의 방법들(300, 500, 1000)에서는, 하나 이상의 선택적인 동작들이 포함될 수 있다. 선택적으로, 개시된 임의의 금속 산화물 층들이 전처리될 수 있다. 전처리는 가스, 즉 약 0.40 sccm/㎠ 내지 약 0.60 sccm/㎠의 유량의 아산화질소(N2O)를 포함하는 가스 및 약 0 sccm/㎠(즉, Ar 병류 없음) 내지 약 0.60 sccm/㎠의 유량의 아르곤 가스(Ar)를 포함하는 가스를, 약 1 mTorr 내지 약 300 mTorr의 압력의 챔버 압력, 약 25 ℃ 내지 약 400 ℃의 온도에서, 약 1 s 내지 약 600 s의 기간 동안 유동시키는 것을 포함한다. 일 예에서, 전처리는 약 0.40 sccm/㎠ 내지 약 0.60 sccm/㎠의 유량의 아산화질소(N2O) 및 약 0 sccm/㎠(즉, Ar 병류 없음) 내지 약 0.60 sccm/㎠의 유량의 아르곤 가스(Ar)를 포함하는 가스를, 약 10 mTorr 내지 약 150 mTorr의 압력의 챔버 압력, 약 50 ℃ 내지 약 300 ℃의 온도에서, 약 1 s 내지 약 45 s의 기간 동안 유동시키는 것을 포함한다. 일부 실시예들에서, 이산화질소(NO2), 네온 가스(Ne), 헬륨 가스(He), 또는 이들의 혼합물이 또한 병류될 수 있다. 전처리는 전처리된 금속 산화물 층의 이동도를 증가시킬 수 있다. 전처리는 정적 챔버에서, 또는 전술한 챔버(100)와 같은 동적 챔버에서 선형 소스에 의해 수행될 수 있다.
[0107] 선택적으로, 시드 층(seed layer)이 본원에 개시된 임의의 금속 산화물 층들 위에 증착될 수 있다. 시드 층은 금속 산화물 층의 적어도 일부분 위에 증착된다. 시드 층은 그 위에 증착된 층(예를 들어, GI 층)의 접착력을 향상시킨다. 시드 층은 약 1 ㎚ 내지 약 100 ㎚의 두께를 가질 수 있다. 시드 층의 증착은 CCP를 사용하는 CVD 프로세스를 포함할 수 있다. 예를 들어, 시드 층의 증착은 CCP를 사용하는 CVD 프로세스 후에, 계면 시드 층 위에 GI 층이 증착되는 것을 포함할 수 있고, GI 층은 HDP-CVD 프로세스에 의해 증착된다. 얇은 시드 층으로 인해, 시드 층 아래의 금속 산화물 층은 여전히 HDP-CVD 프로세스의 영향을 받으며, 금속 산화물 층의 이동도는 유리하게는 증가된다. 임의의 상기 실시예들에서, 시드 GI 층의 하나 이상의 잔류 부분들이 또한 제거될 수 있다.
[0108] 금속 산화물 층들의 형성, 금속 산화물 층들의 선택적인 전처리, 시드 층들의 선택적인 증착, 및 GI 층들의 증착(이하, 집합적으로 MO/GI 동작들로 지칭됨)은 진공 파괴(vacuum break) 없이 단일 챔버(예를 들어, 챔버(100))에서 수행될 수 있다. 다른 실시예에서, MO/GI 동작들은 진공 파괴들 없이 다중 챔버들을 갖는 통합 시스템에서 수행될 수 있고, MO/GI 동작들 각각은 임의의 챔버들에서 수행될 수 있다. 대안적으로, 임의의 MO/GI 동작들은 임의의 수의 챔버들에서 수행될 수 있으며, MO/GI 동작들 사이에 진공 파괴들이 포함될 수 있다.
[0109] 일 예에서, 금속 산화물 층의 형성은 제1 챔버에서 수행되고, 기판은 진공 하에서 제2 챔버로 이송되고, GI 층은 제2 챔버에서 증착된다. 다른 예에서, 금속 산화물 층의 형성은 제1 챔버에서 수행되고, 기판은 진공 파괴와 함께 제2 챔버로 이송되고, GI 층은 제2 챔버에서 증착된다.
[0110] 전술한 바와 같이, TFT들을 형성하는 방법들 및 2-트랜지스터 구조체들을 형성하는 방법들이 제공된다. 상기 방법들은 하나 이상의 금속 산화물 층들 및/또는 폴리실리콘 층들을 증착하는 단계를 포함한다. GI 층은 HDP-CVD 프로세스를 사용하여 하나 이상의 금속 산화물 층들 위에 증착된다.
[0111] HDP-CVD를 사용하여 GI 층을 증착하는 것은 GI 층이 상부에 증착된 금속 산화물 층 및/또는 폴리실리콘 층의 이동도의 예기치 않은 증가를 가져온다. GI 층의 선택적인 배치는, GI 층이 HDP-CVD에 의해 증착되는지 또는 CCP를 사용하는 CVD 프로세스에 의해 증착되는지에 따라, 아래에 있는 층의 이동도를 제어하게 한다. GI 층을 증착하는 것은 층 증착 후에 아래에 있는 층의 이동도를 제어할 수 있게 하며; 즉, 이동도는 증착 동안뿐만 아니라 증착 후에도 향상될 수 있다.
[00112] 전술된 내용이 본 개시내용의 예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 예들이 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 박막 트랜지스터를 형성하는 방법으로서,
    기판의 제1 부분 위에 금속 산화물 층을 형성하는 단계;
    상기 금속 산화물 층 위에 시드 층(seed layer)을 증착하는 단계 ― 상기 시드 층을 증착하는 단계는 CCP를 사용하는 CVD 프로세스를 포함하고, 상기 시드 층은 100 ㎚ 미만의 두께를 가짐 ―;
    상기 시드 층 위에 게이트 절연체(gate insulator; GI) 층을 증착하는 단계 ― 상기 GI 층을 형성하는 것은, 유도 결합 플라즈마(inductively coupled plasma; ICP)를 사용하는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 프로세스로 실리콘-함유 층을 증착하는 것을 포함하고, 상기 HDP-CVD 프로세스는,
    2.3 W/㎠ 내지 5.3 W/㎠의 ICP 전력 밀도; 및
    2 MHz 내지 13.56 MHz의 ICP 주파수를 가짐 ―;
    상기 GI 층 위에 게이트 전극을 형성하는 단계; 및
    상기 GI 층의 하나 이상의 잔류 부분들을 에칭하는 단계를 포함하는,
    박막 트랜지스터를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 GI 층을 증착하기 전에, 상기 금속 산화물 층을 전처리하는 단계를 더 포함하며, 상기 금속 산화물 층을 전처리하는 단계는 상기 금속 산화물 층을 전처리 ICP에 노출시키는 단계를 포함하는,
    박막 트랜지스터를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 전처리 ICP는 아산화질소(N2O), 아르곤(Ar), 또는 이들의 조합으로 형성되는,
    박막 트랜지스터를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 GI 층 위에 벌크 GI 층(bulk GI layer)을 증착하는 단계를 더 포함하며, 상기 벌크 GI 층을 증착하는 단계는 용량 결합 플라즈마(CCP)를 사용하는 화학 기상 증착(CVD) 프로세스를 포함하는,
    박막 트랜지스터를 형성하는 방법.
  5. 삭제
  6. 제1 항에 있어서,
    상기 GI 층을 증착하는 단계는 70 ℃ 내지 350 ℃의 온도로 상기 기판을 가열하는 단계를 포함하는,
    박막 트랜지스터를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 게이트 전극 위에 층간 유전체(inter-layer dielectric; ILD) 층을 형성하는 단계;
    상기 ILD 층에 소스 전극, 소스 전극 비아(source electrode via), 드레인 전극 및 드레인 전극 비아(drain electrode via)를 형성하는 단계; 및
    상기 소스 전극, 상기 드레인 전극 및 상기 ILD 층 위에 패시베이션(passivation) 층을 형성하는 단계를 더 포함하는,
    박막 트랜지스터를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 기판의 제2 부분 위에 폴리실리콘 층 또는 추가적인 금속 산화물 층을 형성하는 단계를 더 포함하는,
    박막 트랜지스터를 형성하는 방법.
  9. 박막 트랜지스터 디바이스를 형성하는 방법으로서,
    기판의 제1 부분 위에 제1 금속 산화물 층을 형성하는 단계 ― 상기 기판의 제1 부분은 제1 박막 트랜지스터(TFT)에 대응함 ―;
    상기 제1 금속 산화물 층 위에 시드 층을 증착하는 단계 ― 상기 시드 층을 증착하는 단계는 CCP를 사용하는 CVD 프로세스를 포함하고, 상기 시드 층은 100 ㎚ 미만의 두께를 가짐 ―;
    상기 기판의 제1 부분 위에 상기 시드 층과 접촉하는 상기 제1 TFT의 계면 게이트 절연체(GI) 층을 증착하는 단계;
    상기 기판의 제2 부분 위에 하부(underside) 층을 형성하는 단계 ― 상기 기판의 제2 부분은 제2 TFT에 대응하고, 상기 하부 층은 상기 제2 TFT의 제2 금속 산화물 층의 최하부면과 접촉하고, 상기 계면 GI 층 및 상기 하부 층을 형성하는 것은,
    상기 제1 부분 및 상기 제2 부분 위에 제1 실리콘-함유 층을 증착하는 것을 포함하고, 상기 제1 실리콘-함유 층은 유도 결합 플라즈마(ICP)를 사용하는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 프로세스로 증착되고, 상기 HDP-CVD 프로세스는,
    5.3 W/㎠의 ICP 전력 밀도; 및
    2 MHz 내지 13.56 MHz의 ICP 주파수를 가짐 ―;
    상기 최하부면이 상기 하부 층과 접촉하는 상기 제2 TFT의 제2 금속 산화물 층을 형성하는 단계;
    상기 계면 GI 층과 접촉하는 상기 제1 TFT의 벌크 GI 층을 증착하고, 상기 제2 금속 산화물 층의 최상부면과 접촉하는 상기 제2 TFT의 GI 층을 형성하는 단계― 상기 벌크 GI 층 및 상기 GI 층을 형성하는 것은, 용량 결합 플라즈마(CCP)를 사용하는 화학 기상 증착(CVD) 프로세스로 상기 제1 부분 및 상기 제2 부분 위에 제2 실리콘-함유 층을 증착하는 것을 포함함 ―;
    상기 제1 부분 위에 상기 제1 TFT의 제1 게이트 전극을 형성하고, 상기 제2 부분 위에 상기 제2 TFT의 제2 게이트 전극을 형성하는 단계;
    상기 제1 TFT의 계면 GI 층, 상기 제1 TFT의 벌크 GI 층, 상기 제2 TFT의 GI 층 및 상기 제2 TFT의 하부 층을 형성하기 위해 상기 제1 부분 및 상기 제2 부분으로부터 상기 제2 실리콘-함유 층의 하나 이상의 잔류 부분들을 제거하는 단계; 및
    상기 기판 위에 층간 유전체(ILD) 층을 형성하는 단계를 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  10. 제9 항에 있어서,
    상기 계면 GI 층을 증착하는 단계 및 상기 하부 층을 형성하는 단계는 동일한 동작에 포함되는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  11. 제9 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 또는 이들의 합금을 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  12. 제9 항에 있어서,
    상기 벌크 GI 층은 실리콘 산화물(SixOy)을 포함하고, 상기 제1 금속 산화물 층은 In-Ga-Zn-O를 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  13. 제9 항에 있어서,
    상기 벌크 GI 층은 상기 계면 GI 층보다 더 높은 원자 백분율의 인듐(In) 원자들을 갖는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  14. 박막 트랜지스터 디바이스를 형성하는 방법으로서,
    기판의 제1 부분 위에 폴리실리콘 층을 형성하는 단계 ― 상기 기판의 제1 부분은 폴리실리콘 박막 트랜지스터(TFT)에 대응함 ―;
    상기 제1 부분의 폴리실리콘 층 및 상기 기판의 제2 부분 위에 제1 게이트 절연체(GI) 층을 증착하는 단계 ― 상기 기판의 제2 부분은 금속 산화물(MOx) TFT에 대응함 ―;
    상기 폴리실리콘 TFT의 제1 GI 층 위에 제1 게이트 전극을 형성하고, 상기 MOx TFT의 실드 금속(shield metal)을 형성하는 단계;
    상기 제1 GI 층, 상기 제1 게이트 전극 및 상기 실드 금속 위에 제1 층간 유전체(ILD) 층을 형성하는 단계;
    상기 기판의 제2 부분의 제1 ILD 층 위에 상기 MOx TFT의 금속 산화물 층을 형성하는 단계;
    상기 금속 산화물 층 위에 시드 층을 증착하는 단계 ― 상기 시드 층을 증착하는 단계는 CCP를 사용하는 CVD 프로세스를 포함하고, 상기 시드 층은 100 ㎚ 미만의 두께를 가짐 ―;
    상기 시드 층 상에 제2 GI 층을 형성하는 단계 ― 상기 제2 GI 층을 형성하는 단계는 유도 결합 플라즈마(ICP)를 사용하는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 프로세스로 실리콘-함유 층을 증착하는 단계를 포함하고, 상기 HDP-CVD 프로세스는,
    2.3 W/㎠ 내지 5.3 W/㎠의 ICP 전력 밀도; 및
    2 MHz 내지 13.56 MHz의 ICP 주파수를 가짐 ―;
    상기 제2 GI 층 위에 제2 게이트 전극을 형성하는 단계; 및
    상기 제1 ILD 층, 상기 금속 산화물 층 및 상기 제2 게이트 전극 위에 제2 ILD 층을 형성하는 단계를 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  15. 제14 항에 있어서,
    상기 실드 금속은 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 또는 이들의 합금을 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  16. 제14 항에 있어서,
    상기 제1 ILD 층을 형성하는 단계는 HDP-CVD 프로세스를 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  17. 제14항에 있어서,
    상기 제2 ILD 층 위에 패시베이션 층을 형성하는 단계를 더 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  18. 제14 항에 있어서,
    상기 제1 ILD 층 위에 버퍼(buffer) 층을 형성하는 단계를 더 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  19. 제14 항에 있어서,
    상기 MOx TFT는 30 ㎠/V·s보다 큰 이동도를 갖는,
    박막 트랜지스터 디바이스를 형성하는 방법.
  20. 제14 항에 있어서,
    상기 제1 GI 층을 증착하는 단계는 HDP-CVD 프로세스를 포함하는,
    박막 트랜지스터 디바이스를 형성하는 방법.
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