KR102401579B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

높은 동작 전압을 안정적으로 제공할 수 있는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자는, 채널 영역이 형성되는 활성 영역을 가지는 기판, 활성 영역의 상면을 덮는 게이트 절연막, 활성 영역의 상면 상에서 게이트 절연막을 덮는 게이트 전극, 기판의 상면과 이격되도록 게이트 전극의 하측에서 활성 영역의 채널 영역 내에 배치되는 매립 절연 패턴, 기판의 상면으로부터 매립 절연 패턴보다 낮은 레벨까지 연장되도록 매립 절연 패턴의 양측의 기판에 형성되는 한쌍의 소스/드레인 영역을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor devices and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 상대적으로 높은 동작 전압을 가지는 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 고성능화되고 있다. 이에 따라서, 전자기기에서 요구되는 높은 동작 전압을 위한 별도의 디스크리트 소자(discrete device)를 사용하지 않고, 집적회로인 반도체 소자 내에서 높은 동작 전압을 구현하는 연구가 이루어지고 있다.
본 발명의 기술적 과제는 높은 동작 전압을 안정적으로 제공할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 채널 영역이 형성되는 활성 영역을 가지는 기판, 상기 활성 영역의 상면을 덮는 게이트 절연막, 상기 활성 영역의 상면 상에서 상기 게이트 절연막을 덮는 게이트 전극, 상기 기판의 상면과 이격되도록 상기 게이트 전극의 하측에서 상기 활성 영역의 상기 채널 영역 내에 배치되는 매립 절연 패턴, 상기 기판의 상면으로부터 상기 매립 절연 패턴보다 낮은 레벨까지 연장되도록 상기 매립 절연 패턴의 양측의 상기 기판에 형성되는 한쌍의 소스/드레인 영역을 포함한다.
상기 매립 절연 패턴은 상기 기판의 주면에 대하여 수직 방향으로 상기 게이트 전극과 모두 중첩될 수 있다.
상기 한쌍의 소스/드레인 영역 사이에서, 상기 매립 절연 패턴의 폭은 상기 게이트 전극의 폭과 동일한 값을 가질 수 있다.
상기 한쌍의 소스/드레인 영역 사이에서, 상기 매립 절연 패턴의 폭은 상기 게이트 전극의 폭보다 작은 값을 가질 수 있다.
상기 매립 절연 패턴의 양단의 일부분은 상기 한쌍의 소스/드레인 영역과 접할 수 있다.
상기 한쌍의 소스/드레인 영역 각각의 일부분은 상기 기판의 주면에 대하여 수직 방향으로 상기 게이트 전극의 일부분과 중첩될 수 있다.
상기 한쌍의 소스/드레인 영역 각각은 제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역보다 높은 도핑 농도를 가지는 제2 소스/드레인 영역으로 이루어지며, 상기 제1 소스/드레인 영역은 상기 제2 소스/드레인 영역보다 상기 게이트 전극의 하측으로 더 연장될 수 있다.
상기 기판의 주면에 대하여, 상기 제1 소스/드레인 영역의 저면은 상기 제2 소스/드레인 영역의 저면보다 낮은 레벨을 가질 수 있다.
상기 매립 절연 패턴의 양단의 일부분은 각각, 상기 한쌍의 소스/드레인 영역의 상기 제1 소스/드레인 영역과 접할 수 있다.
상기 매립 절연 패턴의 양단 일부분은, 상기 제1 소스/드레인 영역의 상부와 접할 수 있다.
상기 매립 절연 패턴은 상기 제2 소스/드레인 영역과 이격될 수 있다.
상기 한쌍의 소스/드레인 영역 각각의 상기 제2 소스/드레인 영역 사이의 간격은, 상기 한쌍의 소스/드레인 영역 사이에서의 상기 게이트 전극의 폭보다 큰 값을 가질 수 있다.
상기 한쌍의 소스/드레인 영역 각각의 상기 제2 소스/드레인 영역 사이의 간격은, 상기 매립 절연 패턴의 폭보다 큰 값을 가질 수 있다.
상기 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서를 더 포함하며, 상기 한쌍의 소스/드레인 영역 각각의 상기 제2 소스/드레인 영역의 대면하는 일단은, 상기 절연 스페이서의 하측에 위치할 수 있다.
상기 채널 영역은, 상기 매립 절연 패턴에 의하여 서로 분리되며, 상기 매립 절연 패턴 상측의 상부 채널 영역 및 상기 매립 절연 패턴 하측의 하부 채널 영역으로 이루어지며, 상기 상부 채널 영역의 도핑 농도는 상기 하부 채널 영역의 도핑 농도보다 작은 값을 가질 수 있다.
본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역으로 이루어지며 채널 영역이 형성되는 활성 영역을 한정하는 소자분리막이 형성된 기판, 상기 제1 영역 및 상기 제2 영역 각각에서 상기 활성 영역의 상면을 덮는 게이트 절연막, 상기 제1 영역 및 상기 제2 영역 각각에서 상기 활성 영역의 상면 상에서 상기 게이트 절연막을 덮는 게이트 전극, 상기 제2 영역에서 상기 기판의 상면과 이격되도록 상기 게이트 전극의 하측에서 상기 활성 영역의 상기 채널 영역 내에 배치되는 매립 절연 패턴, 상기 제1 영역에서 상기 게이트 전극의 양측의 상기 기판에 형성되는 한쌍의 제1 소스/드레인 영역, 및 상기 제2 영역에서 상기 기판의 상면으로부터 상기 매립 절연 패턴보다 낮은 레벨까지 연장되도록 상기 매립 절연 패턴의 양측의 상기 기판에 형성되는 한쌍의 제2 소스/드레인 영역을 포함하며, 상기 제1 영역에서 상기 활성 영역은 상기 기판의 상면으로부터 상기 소자분리막의 저면까지 연장될 수 있다.
상기 한쌍의 제2 소스/드레인 영역 사이에서, 상기 매립 절연 패턴의 폭은 상기 제2 영역의 상기 게이트 전극의 폭과 동일하거나 작은 값을 가질 수 있다.
상기 매립 절연 패턴은 상기 기판의 주면에 대하여 수직 방향으로 상기 제2 영역의 상기 게이트 전극과 모두 중첩될 수 있다.
상기 한쌍의 제2 소스/드레인 영역은 각각 제2 저농도 소스/드레인 영역 및 상기 제2 저농도 소스/드레인 영역보다 높은 도핑 농도를 가지는 제2 고농도 소스/드레인 영역으로 이루어지며, 상기 매립 절연 패턴의 양단의 일부분은 상기 한쌍의 제2 소스/드레인 영역 각각의 상기 제2 저농도 소스/드레인 영역과 접하고, 상기 매립 절연 패턴은 상기 제2 고농도 소스/드레인 영역과 이격될 수 있다.
상기 제2 저농도 소스/드레인 영역은, 상기 제2 고농도 소스/드레인 영역보다 상기 게이트 전극의 하측으로 더 연장되고, 상기 기판의 주면에 대하여 상기 제2 저농도 소스/드레인 영역의 저면은 상기 제2 고농도 소스/드레인 영역의 저면보다 낮은 레벨을 가질 수 있다.
상기 한쌍의 제1 소스/드레인 영역은 각각 제1 저농도 소스/드레인 영역 및 상기 제1 저농도 소스/드레인 영역보다 높은 도핑 농도를 가지는 제1 고농도 소스/드레인 영역으로 이루어지며, 상기 기판의 주면에 대하여 상기 제1 고농도 소스/드레인 영역의 저면은 상기 제1 저농도 소스/드레인 영역의 저면보다 낮은 레벨을 가질 수 있다.
상기 제2 영역에서 상기 채널 영역은 상기 매립 절연 패턴에 의하여 서로 분리되는 상기 매립 절연 패턴 상측의 상부 채널 영역, 및 상기 상부 채널 영역의 도핑 농도상기 매립 절연 패턴 하측의 하부 채널 영역으로 이루어지며, 상기 상부 채널 영역의 도핑 농도는 상기 하부 채널 영역의 도핑 농도보다 작은 값을 가질 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 기판 베이스층, 상기 기판 베이스층 상을 덮는 매립 절연층, 및 상기 매립 절연층 상을 덮는 반도체층을 포함하는 기판을 준비하는 단계, 상기 기판 상에 상기 반도체층의 일부분을 노출시키는 마스크층을 형성하는 단계, 상기 마스크층을 식각 마스크로 사용하여 노출되는 상기 반도체층의 일부분 및 그 하측의 상기 매립 절연층의 일부분을 제거하여 상기 기판 베이스층의 일부분이 노출되는 리세스 공간을 형성하는 단계, 상기 리세스 공간을 채우는 에피택셜 반도체층을 형성하는 단계 및 상기 마스크층을 이용하여 상기 기판의 일부분에 제1 소스/드레인 영역을 형성하는 단계를 포함한다.
상기 제1 소스/드레인 영역을 형성하는 단계는, 상기 제1 소스/드레인 영역의 저면이 상기 기판의 주면에 대하여 상기 매립 절연층의 잔류하는 일부분보다 낮은 레벨을 가지도록 할 수 있다.
상기 에피택셜 반도체층을 형성하는 단계는, 상기 리세스 공간에 의하여 노출되는 상기 기판 베이스층의 표면을 시드로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정에 의하여 수행될 수 있다.
상기 제1 소스/드레인 영역을 형성한 후, 상기 마스크층을 제거하는 단계, 상기 기판 상에, 게이트 절연막, 상기 게이트 절연막 상에 형성되는 게이트 전극, 및 상기 게이트 전극의 양측벽 상에 형성되는 한쌍의 절연 스페이서로 이루어지는 게이트 구조체를 형성하는 단계, 및 상기 게이트 구조체를 이용하여 상기 기판의 일부분에 상기 제1 소스/드레인 영역보다 도핑 농도가 높은 제2 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기 제2 소스/드레인 영역을 형성하는 단계는, 상기 제2 소스/드레인 영역의 저면이 상기 기판의 주면에 대하여 상기 제1 소스/드레인 영역의 저면보다 높은 레벨을 가지도록 할 수 있다.
상기 마스크층을 형성하는 단계는, 상기 기판의 상면을 덮는 게이트 절연물질층 및 게이트 전극물질층을 순차적으로 형성하는 단계, 상기 게이트 절연물질층 및 게이트 전극 물질층을 패터닝하여, 각각 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하며, 상기 리세스 공간을 형성하는 단계는 상기 게이트 전극을 식각 마스크로 사용되는 상기 마스크층으로 사용할 수 있다.
상기 제1 소스/드레인 영역을 형성한 후, 상기 게이트 전극의 양측벽 상에 형성되는 한쌍의 절연 스페이서를 형성하는 단계, 상기 게이트 전극 및 상기 한쌍의 절연 스페이서를 이용하여 상기 기판의 일부분에 상기 제1 소스/드레인 영역보다 도핑 농도가 높은 제2 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기 마스크층을 형성하는 단계 전에, 상기 기판 내에 상기 기판 베이스층의 부분이 주입 범위(projected range, Rp)가 되는 이온 주입 공정을 수행하여 웰 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자 및 그 제조 방법은, 높은 동작 전압을 가지면서도 전류 특성이 향상되고, 문턱 전압 미스매치가 감소하고, 높은 항복 전압 특성을 가지도록 게이트 전극의 하측에만 국부적으로 배치되고, 게이트 전극의 하측 이외의 소스/드레인 영역의 부분에는 배치되지 않는 매립 절연 패턴을 가지는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
도 1 내지 도 11은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법 및 반도체 소자의 주요 구성을 나타내는 단면도들이다.
도 12 내지 도 19는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법 및 반도체 소자의 주요 구성을 나타내는 단면도들이다.
도 20은 본 발명의 일 실시 예에 따른 반도체 소자 및 비교 실시 예의 반도체 소자 항복 전압을 비교하여 나타내는 그래프이다.
도 21은 본 발명의 일 실시 예에 따른 반도체 소자 및 비교 실시 예의 반도체 소자의 도핑 프로파일을 비교하여 나타내는 그래프이다.
도 22는 본 발명의 일 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 23은 본 발명의 일 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 24a 내지 도 24d는 본 발명의 일 실시 예에 따른 기판의 가공 방법을 나타내는 단면도들이다.
도 25a 내지 도 25e는 본 발명의 일 실시 예에 따른 기판의 가공 방법을 나타내는 단면도들이다.
도 26은 본 발명의 일 실시 예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 27은 본 발명의 일 실시 예에 따른 디스플레이 모듈을 나타내는 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접촉하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1 내지 도 11은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법 및 반도체 소자의 주요 구성을 나타내는 단면도들이다.
도 1을 참조하면, 기판(110)을 준비한다. 기판(110)은 기판 베이스층(112), 기판 베이스층(112) 상을 덮는 매립 절연층(114), 및 매립 절연층(114) 상을 덮는 반도체층(116)을 포함한다. 기판(110)은 SOI(semiconductor on insulator) 구조를 가질 수 있다. 즉, 기판(110)은 기판 베이스층(112)과 반도체층(116) 사이에 매립 절연층(114)을 포함할 수 있다.
기판 베이스층(112)은 반도체 물질을 포함할 수 있다. 기판 베이스층(112)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 기판 베이스층(112)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다.
매립 절연층(114)은 절연 물질을 포함할 수 있다. 매립 절연층(114)은 예를 들면, 실리콘 산화물을 포함할 수 있다. 일부 실시 예에서, 매립 절연층(114)은 수㎚ 내지 수십㎚의 두께를 가질 수 있다.
반도체층(116)은 반도체 물질을 포함할 수 있다. 반도체층(116)은 단결정인 반도체 물질로 이루어질 수 있다. 반도체층(116)은 예를 들면, 기판 베이스층(112)과 동일한 물질로 이루어질 수 있다. 반도체층(116)은 제1 도전성을 가질 수 있다. 또는 일부 실시 예에서, 반도체층(116)은 기판 베이스층(112)보다 전자의 이동도(mobility)가 큰 물질로 이루어질 수 있다. 반도체층(116)의 두께는 매립 절연층(114)의 두께보다 큰 값을 가질 수 있다. 일부 실시 예에서, 반도체층(116)은 수㎚ 내지 수십㎚의 두께를 가질 수 있다.
반도체층(116)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 기판 베이스층(112)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나 본 발명의 실시 예에서 반도체층(116)에 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다.
기판(110)은 미리 준비된 SOI 웨이퍼일 수 있다. 또는 기판(110)은 미리 준비된 반도체 웨이퍼 상에 절연층 및 반도체층을 순차적으로 적층하여 형성할 수 있다.
일부 실시 예에서, 기판(110)의 일부분에는 매립 절연층(114) 및 반도체층(116)이 형성되지 않고 기판 베이스층(112)만을 가질 수 있다. 또는 일부 실시 예에서, 기판(110)의 일부분에는 매립 절연층(114)이 형성되지 않고, 기판 베이스층(112) 및 반도체층(116)만을 가질 수 있다.
도 2를 참조하면, 기판(110)에 소자분리막(102)을 형성한다. 소자분리막(102)에 의해 기판(110)에는 활성 영역(ACT)이 정의된다. 소자분리막(102)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 실리콘 탄화질화막 중 적어도 하나를 포함하는 절연 물질로 이루어질 수 있다. 소자분리막(102)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 소자분리막(102)은 2종류의 서로 다른 절연막으로 이루어질 수 있다. 예를 들면, 소자분리막(102)은 실리콘 산화막과 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 소자분리막(102)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 삼중층으로 이루어질 수 있다.
소자분리막(102)은 매립 절연층(114)보다 상대적으로 낮은 저면을 가지도록 형성할 수 있다. 예를 들면, 소자분리막(102)은 수백㎚ 이상의 두께를 가지도록 형성할 수 있다.
소자분리막(102)은, 기판(110)의 일부분을 제거하여 트렌치를 형성한 후, 상기 트렌치를 절연 물질로 채워서 형성할 수 있다. 소자분리막(102)은 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정 공정을 이용하여 형성할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
도 3을 참조하면, 기판(110) 상에 제1 마스크층(310)을 형성한 후 제1 이온 주입 공정(IMP1)을 수행하여 기판(110) 내에 베이스 웰 영역(104)를 형성한다. 제1 마스크층(310)은 예를 들면, 포토레지스트막으로 이루어질 수 있다. 제1 이온 주입 공정(IMP1)은 제1 도전성을 가지는 이온을 주입하여 수행될 수 있다. 일부 실시 예에서, 제1 이온 주입 공정(IMP1)은 NMOS 트랜지스터를 형성하는 경우에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터를 형성하는 경우에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
제1 이온 주입 공정(IMP1)은 매립 절연층(114)보다 하측의 기판 베이스층(112)의 부분이 주입 범위(projected range, Rp)가 되도록 수행될 수 있다. 따라서 제1 이온 주입 공정(IMP1)에 의하여 기판(110) 내에 주입된 이온은 주로 기판 베이스층(112)의 일부분, 즉 베이스 웰 영역(104)에 존재할 수 있다. 구체적으로, 제1 이온 주입 공정(IMP1)에 의하여 기판(110) 내에 주입되는 이온은 상기 주입 범위에 해당하는 기판 베이스층(112)에 대부분의 양이 주입되고, 반도체층(116)에는 상대적으로 적은 양이 주입될 수 있다. 이후, 열처리에 의하여 주입된 이온을 확산시켜 베이스 웰 영역(104)를 형성하는 과정에서, 매립 절연층(114)에 의하여 반도체층(116)으로는 주입된 이온이 확산되지 않을 수 있다. 따라서 반도체층(116)의 도핑 농도는 베이스 웰 영역(104)의 도핑 농도보다 낮은 값을 가질 수 있다.
일부 실시 예에서, 베이스 웰 영역(104)의 저면은 소자분리막(102)의 저면보다 기판(110)의 주면에 대하여 낮은 레벨을 가지도록 형성될 수 있다.
제1 이온 주입 공정(IMP1)을 수행한 후, 또는 베이스 웰 영역(104)를 형성한 후, 제1 마스크층(310)은 제거될 수 있다.
도 2 및 도 3에서는 소자분리막(102)을 먼저 형성한 후, 베이스 웰 영역(104)를 형성하는 것으로 도시되었으나, 일부 실시 예에서, 베이스 웰 영역(104)를 먼저 형성한 후, 소자분리막(102)을 형성할 수도 있다.
미리 준비된 반도체 웨이퍼를 기판 베이스층(112)으로 사용하여, 반도체 웨이퍼 상에 매립 절연층(114) 및 반도체층(116)을 형성하여 기판(110)을 준비하는 경우, 일부 실시 예에서, 베이스 웰 영역(104)를 기판 베이스(112)인 반도체 웨이퍼에 먼저 형성한 후, 매립 절연층(114) 및 반도체층(116)을 형성하고, 그 후에 소자분리막(102)을 형성할 수도 있다. 이때, 반도체층(116)은 베이스 웰 영역(104)의 도핑 농도보다 낮은 값의 도핑 농도를 가지도록 형성할 수 있다.
도 4를 참조하면, 베이스 웰 영역(104)이 형성된 기판(110) 상에 제2 마스크층(320)을 형성한다. 제2 마스크층(320)은 반도체층(116)의 일부분을 덮고, 나머지 부분을 노출시킬 수 있다. 제1 마스크층(310)은 예를 들면, 포토레지스트막으로 이루어질 수 있다. 후술하겠으나, 제2 마스크층(320)은 제2 이온 주입 공정(도 7의 IMP2)을 수행하여 제1 소스/드레인 영역(도 7의 122)을 형성하기 위한 마스크층으로 사용될 수 있다.
도 4 및 도 5를 함께 참조하면, 제2 마스크층(320)을 식각 마스크로 사용하여, 노출되는 반도체층(116)의 일부분 및 그 하측의 매립 절연층(114)의 일부분을 제거하여 기판 베이스층(112)의 일부분이 노출되는 리세스 공간(110Ra)을 형성한다.
반도체층(116) 및 매립 절연층(114) 각각의 나머지 부분은, 기판 베이스층(112) 상에서 반도체 패턴(117) 및 매립 절연 패턴(115)로 잔류할 수 있다. 즉, 리세스 공간(110Ra)을 가지는 기판(110a)은 기판 베이스층(112), 기판 베이스층(112) 상의 일부분을 덮는 매립 절연 패턴(115), 및 매립 절연 패턴(115) 상을 덮는 반도체 패턴(117)을 포함한다.
리세스 공간(110Ra)을 형성하는 과정에서, 기판 베이스층(112)의 일부분은 제거되지 않을 수 있다. 그러나 일부 실시 예에서, 반도체층(116) 및 매립 절연층(114) 각각의 일부분을 제거하는 과정에서, 반도체층(116) 및 매립 절연층(114) 각각의 일부분이 제거되어 노출되는 기판 베이스층(112)의 일부분도 함께 제거될 수 있다.
도 6을 참조하면, 리세스 공간(110Ra)에 의하여 노출되는 기판 베이스층(112)의 표면을 시드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여, 리세스 공간(110Ra)을 채우는 에피택셜 반도체층(106)을 형성한다. 에피택셜 반도체층(106)은 베이스 웰 영역(104)와 동일한 물질로 형성될 수 있다. 일부 실시 예에서, 에피택셜 반도체층(106)은 베이스 웰 영역(104)와 도핑 농도를 동일 또는 유사하게 형성할 수 있으나, 이에 한정되지 않는다.
베이스 웰 영역(104)와 에피택셜 반도체층(106)은 함께 웰 영역(108)을 구성할 수 있다.
도 7을 참조하면, 기판(110a) 상에 제2 마스크층(320)이 형성된 상태에서 제2 이온 주입 공정(IMP2)을 수행하여 기판(110a) 내의 웰 영역(108)의 일부분에 제1 소스/드레인 영역(122)을 형성한다. 제2 이온 주입 공정(IMP2)은 제2 도전성을 가지는 이온을 주입하여 수행될 수 있다. 즉, 제1 소스/드레인 영역(122)은 웰 영역(108)과는 다른 도전성을 가질 수 있다.
제1 소스/드레인 영역(122)의 저면이 기판(110a)의 주면에 대하여 매립 절연 패턴(115)보다 낮은 레벨을 가지도록, 제1 소스/드레인 영역(122)은 매립 절연 패턴(115)보다 높은 레벨로부터 매립 절연 패턴(115)보다 낮은 레벨까지 연장될 수 있다. 제1 소스/드레인 영역(122)은 기판(110a)의 주면에 대하여 웰 영역(108)의 저면 및 소자분리막(102)의 저면보다 높은 레벨의 저면을 가질 수 있다.
제2 이온 주입 공정(IMP2)에 의하여 주입된 상기 제2 도전성을 가지는 이온의 일부분은 제2 마스크 패턴(320)의 하측으로 일부 확산되어, 매립 절연 패턴(115)의 양단(도 7에서 좌우 방향의 양단) 일부분은 제1 소스/드레인 영역(122)과 접할 수 있다.
반도체 패턴(117) 및 웰 영역(108)이 동일한 도전성, 예를 들면 제1 도전성을 가지고, 제1 소스/드레인 영역(122)이 상기 제1 도전성과 다른 상기 제2 도전성을 가지는 경우, 반도체 패턴(117)과 웰 영역(108) 사이에 배치되는 매립 절연 패턴(115)의 양단의 일부분이 제1 소스/드레인 영역(112)과 접하므로, 상기 제1 도전성을 가지는 반도체 패턴(117)과 웰 영역(108)은 매립 절연 패턴(115) 및 제1 소스/드레인 영역(112)에 의하여 전기적으로 서로 분리될 수 있다.
제1 소스/드레인 영역(122)을 형성한 후, 제2 마스크층(320)은 제거될 수 있다.
도 8을 참조하면, 기판(110a)의 상면을 덮는 게이트 절연물질층(210) 및 게이트 전극물질층(220)을 순차적으로 형성한다.
게이트 절연물질층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전율 유전물은 비유전율이 약 10 내지 25인 고유전 물질로 이루어질 수 있다. 상기 고유전율 유전물은 예를 들면, 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 물질로 이루어질 수 있다. 상기 고유전율 유전물은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전율 유전물을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 게이트 절연물질층(210)은 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 게이트 절연물질층(210)은 예를 들면, 수십Å 내지 수백Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시 예에서, 게이트 절연물질층(210)을 열산화 공정에 의하여 형성하는 경우, 게이트 절연물질층(210)은 소자분리막(102) 상에는 형성되지 않을 수 있다.
게이트 전극물질층(220)은 폴리실리콘, 또는 Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd 중에서 선택되는 적어도 하나의 금속, 또는 적어도 하나의 금속을 포함하는 금속 질화물, 또는 탄소가 도핑된 금속, 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다. 게이트 전극물질층(220)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다.
게이트 전극 물질층(220)은 ALD, CVD, PVD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
도 8 및 도 9를 함께 참조하면, 게이트 절연물질층(210) 및 게이트 전극 물질층(220)을 패터닝하여, 각각 게이트 절연막(212) 및 게이트 전극(222)을 형성한다.
게이트 전극(222)은 한쌍의 제1 소스/드레인 영역(122) 사이 방향(도 9에서 좌우 방향)에 대하여 수직 방향으로 연장되는 라인 형상을 가지도록 형성될 수 있다.
게이트 전극(222)은 매립 절연 패턴(115)이 모두 중첩되도록 형성될 수 있다. 일부 실시 예에서, 한쌍의 제1 소스/드레인 영역(122) 사이에서, 매립 절연 패턴(115)의 폭은 게이트 전극(222)의 폭보다 작은 값을 가질 수 있다.
본 명세서에서 게이트 전극의 폭이란, 게이트 전극이 라인 형상을 가지며 연장되는 경우에 있어서, 게이트 전극이 연장되는 방향에 대하여 수직 방향으로의 게이트 전극의 물리적인 폭을 의미한다. 따라서, 게이트 전극의 폭은, 한쌍의 소스/드레인 영역 또는 한쌍의 제1 소스/드레인 영역 사이 방향에 대한 게이트 전극의 물리적인 폭을 의미한다.
즉, 본 명세서에서 게이트 전극의 폭이란, 게이트 전극을 가지는 트랜지스터의 채널에서, 전류의 흐름 방향으로의 전하의 이동 거리를 의미하는 게이트 길이(Lg, gate length)의 방향에 대한 게이트 전극의 물리적인 폭을 의미하는 것이고, 채널에서 전류의 흐름 방향에 수직인 게이트 폭(gate width) 또는 채널 폭(channel width)을 의미하는 것이 아니다.
한쌍의 제1 소스/드레인 영역(122) 각각의 일부분은 기판(110a)의 주면에 대하여 수직 방향으로 게이트 전극(222)의 일부분과 중첩될 수 있다. 즉, 한쌍의 제1 소스/드레인 영역(122)의 서로 대면하는 일단의 일부분은 게이트 전극(222)의 하측으로 연장되어 위치할 수 있다.
도 10을 참조하면, 게이트 절연막(212) 및 게이트 전극(222)의 양측벽 상에 한쌍의 절연 스페이서(230)을 형성하여, 게이트 절연막(212), 게이트 전극(222) 및 절연 스페이서(230)로 이루어지는 게이트 구조체(200)를 형성한다.
절연 스페이서(230)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산화질화막 또는 이들의 복합막으로 이루어지거나 그 내부에 에어갭 또는 저유전막을 가질 수 있다. 일부 실시 예에서, 절연 스페이서(230)는 L자형의 제1 절연 스페이서와 상기 제1 절연스페이서 상에 형성되는 제2 절연 스페이서로 이루어지는 복합막일 수 있다. 일부 실시 예에서, 상기 제2 절연 스페이서는 생략될 수 있으며, 이 경우 절연 스페이서(230)는 L자형의 형상의 상기 제1 절연 스페이서만을 가질 수 있다. 일부 실시 예에서, 절연 스페이서(230)는 상기 제1 절연 스페이서와 상기 제2 절연 스페이서 사이의 내부에 에어갭을 더 가질 수 있다. 일부 실시 예에서, 절연 스페이서(230)는 상기 에어갭 공간에 상기 제1 및 제2 절연 스페이서보다 낮은 비유전율을 가지는 저유전막이 채워지도록 형성할 수 있다.
도 11을 참조하면, 제3 이온 주입 공정(IMP3)을 수행하여, 기판(110a) 내의 제1 소스/드레인 영역(122)의 일부분에 제2 소스/드레인 영역(124)을 형성하여, 제1 소스/드레인 영역(122) 및 제2 소스/드레인 영역(124)으로 이루어지는 소스/드레인 영역(120)을 가지는 반도체 소자(1)를 형성한다.
제3 이온 주입 공정(IMP3)은 제2 도전성을 가지는 이온을 주입하여 수행될 수 있다. 즉, 제2 소스/드레인 영역(124)은 제1 소스/드레인 영역(122)과 같은 도전성을 가질 수 있다. 기판(110a)의 주면에 대하여, 제2 소스/드레인 영역(124)의 저면은 제1 소스/드레인 영역(122)의 저면보다 높은 레벨을 가지도록 형성할 수 있다. 제2 소스/드레인 영역(124)은 제1 소스/드레인 영역(122)보다 높은 도핑 농도를 가질 수 있다.
반도체 소자(1)는 채널 영역(CH)이 형성되는 활성 영역(ACT)을 가지는 기판(110a), 채널 영역(CH)이 형성되는 활성 영역(ACT) 상에 형성되는 게이트 구조체(200) 및 게이트 구조체(200)의 양측의 기판(110a)에 형성되는 한쌍의 소스/드레인 영역(120)을 포함한다.
기판(110a)은 기판 베이스층(112) 및 기판 베이스층(112) 상에 배치되는 매립 절연 패턴(115) 및 매립 절연 패턴(115) 상에 배치되는 반도체 패턴(117)을 포함한다. 기판(110a) 내에는, 기판(110a)의 상면과 이격되도록 게이트 구조체(200)의 하측에서 채널 영역(CH) 내에 배치되는 매립 절연 패턴(115)이 형성될 수 있다.
기판 베이스층(112)의 일부분과 반도체 패턴(117)은 채널 영역(CH)을 구성할 수 있다. 채널 영역(CH)은 제1 도전성을 가질 수 있다. 채널 영역(CH)은 매립 절연 패턴(115)에 의하여 서로 분리되어, 매립 절연 패턴(115) 상측에 배치되는 상부 채널 영역(CH-M) 및 매립 절연 패턴(115) 하측에 배치되는 하부 채널 영역(CH-S)으로 이루어질 수 있다. 상부 채널 영역(CH-M)은 반도체 패턴(117)에 해당될 수 있고, 하부 채널 영역(CH-S)은 매립 절연 패턴(115) 하측의 기판 베이스층(112)의 일부분일 수 있다. 따라서 상부 채널 영역(CH-M)의 도핑 농도는 하부 채널 영역(CH-S)의 도핑 농도보다 작은 값을 가질 수 있다.
게이트 구조체(200)는 채널 영역(CH)이 형성되는 활성 영역(ACT)의 상면을 덮는 게이트 절연막(212), 채널 영역(CH)이 형성되는 활성 영역(ACT)의 상면 상에서 게이트 절연막(212)을 덮는 게이트 전극(222) 및 게이트 절연막(212) 및 게이트 전극(222)의 양 측벽 상에 형성되는 한쌍의 절연 스페이서(230)로 이루어질 수 있다. 매립 절연 패턴(115)은 기판(110a)의 주면에 대하여 수직 방향으로 게이트 전극(222)과 모두 중첩될 수 있다.
한쌍의 소스/드레인 영역(120)은 기판(110a)의 상면으로부터 매립 절연 패턴(115)보다 낮은 레벨까지 연장되도록, 매립 절연 패턴(115) 양측의 기판(110a)에 형성될 수 있다. 한쌍의 소스/드레인 영역(120)은 상기 제1 도전성과 다른 제2 도전성을 가질 수 있다. 한쌍의 소스/드레인 영역(120) 각각의 일부분은 기판(110a)의 주면에 대하여 수직 방향으로 게이트 전극(222)의 일부분과 중첩될 수 있다. 매립 절연 패턴(115)의 양단의 일부분은 한쌍의 소스/드레인 영역(120)과 접할 수 있다. 따라서 상기 제1 도전성을 가지는 상부 채널 영역(CH-M)은 매립 절연 패턴(115) 및 상기 제2 도전성을 가지는 한쌍의 소스/드레인 영역(120)에 의하여 둘러싸여 상기 제1 도전성을 가지는 하부 채널 영역(CH-S)과 분리될 수 있다. 따라서 상부 채널 영역(CH-M)과 하부 채널 영역(CH-S)은 전기적으로 서로 분리될 수 있다.
소스/드레인 영역(120)은 제1 소스/드레인 영역(122) 및 제2 소스/드레인 영역(124)으로 이루어질 수 있다. 제2 소스/드레인 영역(124)은 제1 소스/드레인 영역(122)보다 높은 도핑 농도를 가질 수 있다. 제1 소스/드레인 영역(122)은 제2 소스/드레인 영역(124)보다 게이트 전극(122)의 하측으로 더 연장될 수 있다. 또한 제1 소스/드레인 영역(122)의 저면은, 제2 소스/드레인 영역(124)의 저면보다 기판(110a)의 주면에 대하여 낮은 레벨을 가질 수 있다. 한쌍의 소스/드레인 영역(120) 각각의 제2 소스/드레인 영역(124)의 서로 대면하는 일단은, 절연 스페이서(130)의 하측에 위치할 수 있다. 즉, 제2 소스/드레인 영역(124)의 일단의 일부분은, 게이트 구조체(200)의 하측으로 연장될 수 있다.
매립 절연 패턴(115)의 양단의 일부분은 각각, 한쌍의 소스/드레인 영역(120)의 제1 소스/드레인 영역(122)과 접할 수 있다. 일부 실시 예에서, 매립 절연 패턴(115)의 양단의 일부분은 제1 소스/드레인 영역(122)의 상부와 접할 수 있다. 즉, 매립 절연 패턴(115)의 양단의 일부분은 제1 소스/드레인 영역(122) 내로 연장될 수 있다. 매립 절연 패턴(115)은 제1 소스/드레인 영역(122)과 접하나, 제2 소스/드레인 영역(124)과는 이격될 수 있다.
한쌍의 소스/드레인 영역(120) 사이 방향으로, 매립 절연 패턴(115)은 제1 폭(W1)을 가질 수 있다. 한쌍의 소스/드레인 영역(120) 각각의 제1 소스/드레인 영역(122) 사이의 간격은 제2 폭(W2)을 가질 수 있다. 한쌍의 소스/드레인 영역(120) 사이 방향으로, 게이트 전극(222)은 제3 폭(W3)을 가질 수 있다. 한쌍의 소스/드레인 영역(120) 각각의 제2 소스/드레인 영역(124) 사이의 간격은 제4 폭(W4)을 가질 수 있다.
제1 폭(W1)은 제2 폭(W2)보다 큰 값을 가질 수 있다. 따라서 매립 절연 패턴(115)의 양단의 일부분은 각각, 제1 소스/드레인 영역(122)과 접하고, 제1 소스/드레인 영역(122) 내로 연장될 수 있다. 제1 폭(W1)은 제3 폭(W3)보다 작은 값을 가질 수 있다. 따라서 매립 절연 패턴(115)은 기판(110a)의 주면에 대하여 수직 방향으로 게이트 전극(222)과 모두 중첩될 수 있다. 제1 폭(W1)은 제4 폭(W4)보다 작은 값을 가질 수 있다. 따라서 매립 절연 패턴(115)은 제2 소스/드레인 영역(124)과는 이격될 수 있다.
제2 폭(W2)은 제3 폭(W3)보다 작은 값을 가질 수 있다. 따라서, 제1 소스/드레인 영역(122)의 일부분은 기판(110a)의 주면에 대하여 수직 방향으로 게이트 전극(222)의 일부분과 중첩될 수 있다. 제2 폭(W2)은 제4 폭(W4)보다 작은 값을 가질 수 있다. 따라서 제1 소스/드레인 영역(122)은 제2 소스/드레인 영역(124)보다 게이트 전극(222)의 하측으로 더 연장될 수 있다.
제3 폭(W3)은 제4 폭(W4)보다 작은 값을 가질 수 있다. 따라서 한쌍의 소스/드레인 영역(120) 각각의 제2 소스/드레인 영역(124)의 서로 대면하는 일단의 일부분은 게이트 구조체(200)의 하측으로 연장되어, 제2 소스/드레인 영역(124)의 일단은 절연 스페이서(130)의 하측에 위치할 수 있다.
제1 소스/드레인 영역(122)은 기판(110a)의 상면으로부터 제1 깊이(D1)를 가질 수 있고, 제2 소스/드레인 영역(124)은 기판(110a)의 상면으로부터 제1 깊이(D1)보다 작은 제2 깊이(D2)를 가질 수 있다. 따라서 제1 소스/드레인 영역(122)의 저면은, 제2 소스/드레인 영역(124)의 저면보다 기판(110a)의 주면에 대하여 낮은 레벨을 가질 수 있다.
매립 절연 패턴(115)은 기판(110a)의 상면으로부터 제3 깊이(D3)를 가지며, 게이트 전극(222)의 하측의 채널 영역(CH) 내에 배치될 수 있다. 따라서 매립 절연 패턴(115)은 기판(110a)의 상면과 이격될 수 있다.
제3 깊이(D3)는 제1 깊이(D1)보다 작은 값을 가질 수 있다. 따라서 소스/드레인 영역(120), 특히 제1 소스/드레인 영역(122)의 저면은, 기판(110a)의 상면으로부터 매립 절연 패턴(115)보다 낮은 레벨까지 연장될 수 있다.
반도체 소자(1)는, 채널 영역(CH)이 형성되는 활성 영역(ACT), 게이트 절연막(212), 게이트 전극(222) 및 한쌍의 소스/드레인 영역(120)으로 이루어지는 트랜지스터(TR)를 포함할 수 있다.
트랜지스터(TR)의 채널(CH) 영역은 매립 절연 패턴(115)에 의하여 서로 분리되어, 매립 절연 패턴(115) 상측에 배치되는 상부 채널 영역(CH-M) 및 매립 절연 패턴(115) 하측에 배치되는 하부 채널 영역(CH-S)으로 이루어질 수 있다. 매립 절연 패턴(115)의 양단의 일부분은 한쌍의 소스/드레인 영역(120)과 접할 수 있다.
따라서, 트랜지스터(TR)가 턴온(turn-on)된 경우, 채널(CH)을 따라 흐르는 전류 성분은 상부 채널 영역(CH-M) 및 하부 채널 영역(CH-S)으로 함께 흐를 수 있다. 상부 채널 영역(CH-M)의 도핑 농도는 하부 채널 영역(CH-S)의 도핑 농도보다 작은 값을 가질 수 있으므로, 채널(CH)을 따라 흐르는 전류 성분 중 이동도(mobility)가 큰 상부 채널 영역(CH-M)을 따라 흐르는 전류 성분이 상대적으로 많을 수 있다. 따라서 반도체 소자(1)가 복수개의 트랜지스터(TR)를 가지는 경우, 각 트랜지스터(TR) 사이의 문턱 전압 차이가 감소하여, 복수개의 트랜지스터(TR)들의 문턱 전압 미스매치(mismatch)가 감소할 수 있다.
그리고, 트랜지스터(TR)는 매립 절연 패턴(115)의 상측의 상부 채널 영역(CH-M)의 전류 경로와 매립 절연 패턴(115)의 하측의 하부 채널 영역(CH-S)의 전류 경로를 함께 가지므로, 트랜지스터(TR)의 전체적인 전류 특성이 향상될 수 있다.
또한, 상대적으로 도핑 농도가 낮은 제1 소스/드레인 영역(122)이 기판(110a)의 주면에 대하여 매립 절연 패턴(115)보다 낮은 레벨의 저면을 가지므로, 높은 드레인 바이어스(drain bias) 조건에서, 채널(CH)의 드레인 측에 걸리는 전기장(E-field)이 제1 소스/드레인 영역(122)의 깊이를 따라서 상부 채널 영역(CH-M)과 하부 채널 영역(CH-S)으로 분산될 수 있다. 따라서 트랜지스터(TR)는 상대적으로 높은 항복 전압 특성을 가질 수 있다.
이와 같은 본 발명의 실시 예에 따른 반도체 소자(1)는 트랜지스터(TR)의 게이트 전극(222)의 하측에만 국부적으로 배치되고, 게이트 전극(222)의 하측 이외의 소스/드레인 영역(120)의 부분에는 배치되지 않는 매립 절연 패턴(115)에 의하여, 수 V 내지 수십 V의 높은 동작 전압을 가지면서도 전류 특성이 향상되고, 문턱 전압 미스매치(mismatch)가 감소하고, 높은 항복 전압 특성을 가질 수 있다.
도 12 내지 도 19는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법 및 반도체 소자의 주요 구성을 나타내는 단면도들이다. 도 12 내지 도 19에 있어서, 도 1 내지 도 11에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다. 구체적으로, 도 12는 도 3 이후의 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 12를 참조하면, 베이스 웰 영역(104)이 형성된 기판(110)을 준비한다.
기판(110)은 기판 베이스층(112), 기판 베이스층(112) 상을 덮는 매립 절연층(114), 및 매립 절연층(114) 상을 덮는 반도체층(116)을 포함한다. 기판(110)은 SOI(semiconductor on insulator) 구조를 가질 수 있다. 즉, 기판(110)은 기판 베이스층(112)과 반도체층(116) 사이에 매립 절연층(114)을 포함할 수 있다.
기판 베이스층(112)은 반도체 물질을 포함할 수 있다. 매립 절연층(114)은 절연 물질을 포함할 수 있다. 반도체층(116)은 반도체 물질을 포함할 수 있다. 반도체층(116)은 단결정인 반도체 물질로 이루어질 수 있다. 반도체층(116)은 예를 들면, 기판 베이스층(112)과 동일한 물질로 이루어질 수 있다. 반도체층(116)은 제1 도전성을 가질 수 있다.
기판(110)은 미리 준비된 SOI 웨이퍼일 수 있다. 또는 기판(110)은 미리 준비된 반도체 웨이퍼 상에 절연층 및 반도체층을 순차적으로 적층하여 형성할 수 있다.
일부 실시 예에서, 기판(110)의 일부분에는 매립 절연층(114) 및 반도체층(116)이 형성되지 않고 기판 베이스층(112)만을 가질 수 있다. 또는 일부 실시 예에서, 기판(110)의 일부분에는 매립 절연층(114)이 형성되지 않고, 기판 베이스층(112) 및 반도체층(116)만을 가질 수 있다.
기판(110)에는 활성 영역(ACT)을 정의하는 소자분리막(102)이 형성된다. 소자분리막(102)은 절연 물질로 이루어질 수 있다. 소자분리막(102)은 매립 절연층(114)보다 상대적으로 낮은 저면을 가지도록 형성할 수 있다. 소자분리막(102)은, 기판(110)의 일부분을 제거하여 트렌치를 형성한 후, 상기 트렌치를 절연 물질로 채워서 형성할 수 있다.
베이스 웰 영역(104)은 기판(110) 내에 제1 도전성을 가지는 이온을 주입하는 제1 이온 주입 공정(도 3의 IMP1)을 수행하여 형성할 수 있다. 제1 이온 주입 공정(IMP1)은 매립 절연층(114)보다 하측의 기판 베이스층(112)의 부분이 주입 범위(projected range, Rp)가 되도록 수행될 수 있다. 따라서 제1 이온 주입 공정(IMP1)에 의하여 기판(110) 내에 주입된 이온은 주로 기판 베이스층(112)의 일부분, 즉 베이스 웰 영역(104)에 존재할 수 있다. 구체적으로, 제1 이온 주입 공정(IMP1)에 의하여 기판(110) 내에 주입되는 이온은 상기 주입 범위에 해당하는 기판 베이스층(112)에 대부분의 양이 주입되고, 반도체층(116)에는 상대적으로 적은 양이 주입될 수 있다. 이후, 열처리에 의하여 주입된 이온을 확산시켜 베이스 웰 영역(104)를 형성하는 과정에서, 매립 절연층(114)에 의하여 반도체층(116)으로는 주입된 이온이 확산되지 않을 수 있다. 따라서 반도체층(116)의 도핑 농도는 베이스 웰 영역(104)의 도핑 농도보다 낮은 값을 가질 수 있다.
일부 실시 예에서, 베이스 웰 영역(104)의 저면은 소자분리막(102)의 저면보다 기판(110)의 주면에 대하여 낮은 레벨을 가지도록 형성될 수 있다.
도 13을 참조하면, 기판(110)의 상면을 덮는 게이트 절연물질층(210) 및 게이트 전극물질층(220)을 순차적으로 형성한다.
게이트 절연물질층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다.
게이트 전극물질층(220)은 폴리실리콘, 또는 Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 또는 적어도 하나의 금속을 포함하는 금속 질화물, 또는 탄소가 도핑된 금속, 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
도 13 및 도 14를 함께 참조하면, 게이트 절연물질층(210) 및 게이트 전극 물질층(220)을 패터닝하여, 각각 게이트 절연막(212) 및 게이트 전극(222)을 형성한다.
도 14 및 도 15를 함께 참조하면, 게이트 전극(222)을 식각 마스크로 사용하여, 반도체층(116) 및 매립 절연층(114) 각각의 일부분을 제거하여 기판 베이스층(112)의 일부분이 노출되는 리세스 공간(110Rb)을 형성한다. 즉, 게이트 전극(222)은 반도체층(116) 및 매립 절연층(114) 각각의 일부분을 제거하기 위한 마스크층일 수 있다.
반도체층(116) 및 매립 절연층(114) 각각의 나머지 부분은, 기판 베이스층(112) 상에서 반도체 패턴(117a) 및 매립 절연 패턴(115a)로 잔류할 수 있다. 즉, 리세스 공간(110Rb)을 가지는 기판(110b)은 기판 베이스층(112), 기판 베이스층(112) 상의 일부분을 덮는 매립 절연 패턴(115a), 및 매립 절연 패턴(115a) 상을 덮는 반도체 패턴(117a)을 포함한다.
도 16을 참조하면, 리세스 공간(110Rb)에 의하여 노출되는 기판 베이스층(112)의 표면을 시드로 사용하는 선택적 에피택셜 성장(SEG) 공정을 수행하여, 리세스 공간(110Rb)을 채우는 에피택셜 반도체층(106)을 형성한다. 에피택셜 반도체층(106)은 베이스 웰 영역(104)와 동일한 물질로 형성될 수 있다. 일부 실시 예에서, 에피택셜 반도체층(106)은 베이스 웰 영역(104)와 도핑 농도를 동일 또는 유사하게 형성할 수 있으나, 이에 한정되지 않는다.
베이스 웰 영역(104)과 에피택셜 반도체층(106)은 함께 웰 영역(108)을 구성할 수 있다.
도 17을 참조하면, 기판(110b) 상에 게이트 전극(222)이 형성된 상태에서 제2 이온 주입 공정(IMP2a)을 수행하여 기판(110b) 내의 웰 영역(108)의 일부분에 제1 소스/드레인 영역(122a)을 형성한다. 제2 이온 주입 공정(IMP2a)은 제2 도전성을 가지는 이온을 주입하여 수행될 수 있다. 즉, 제1 소스/드레인 영역(122a)은 웰 영역(108)과는 다른 도전성을 가질 수 있다.
제1 소스/드레인 영역(122a)의 저면이 기판(110b)의 주면에 대하여 매립 절연 패턴(115a)보다 낮은 레벨을 가지도록, 제1 소스/드레인 영역(122a)은 매립 절연 패턴(115a)보다 높은 레벨로부터 매립 절연 패턴(115a)보다 낮은 레벨까지 연장될 수 있다. 제1 소스/드레인 영역(122a)은 기판(110b)의 주면에 대하여 웰 영역(108)의 저면 및 소자분리막(102)의 저면보다 높은 레벨의 저면을 가질 수 있다.
제2 이온 주입 공정(IMP2a)에 의하여 주입된 상기 제2 도전성을 가지는 이온의 일부분은 게이트 전극(222)의 하측으로 일부 확산되어, 매립 절연 패턴(115a)의 양단(도 17에서 좌우 방향의 양단) 일부분은 제1 소스/드레인 영역(122a)과 접할 수 있다.
반도체 패턴(117a) 및 웰 영역(108)이 동일한 도전성, 예를 들면 제1 도전성을 가지고, 제1 소스/드레인 영역(122a)이 상기 제1 도전성과 다른 상기 제2 도전성을 가지는 경우, 반도체 패턴(117a)과 웰 영역(108) 사이에 배치되는 매립 절연 패턴(115a)의 양단의 일부분이 제1 소스/드레인 영역(122a)과 접하므로, 상기 제1 도전성을 가지는 반도체 패턴(117a)과 웰 영역(108)은 매립 절연 패턴(115a) 및 제1 소스/드레인 영역(112a)에 의하여 전기적으로 서로 분리될 수 있다.
도 18을 참조하면, 게이트 절연막(212) 및 게이트 전극(222)의 양측벽 상에 한쌍의 절연 스페이서(230)을 형성하여, 게이트 절연막(212), 게이트 전극(222) 및 절연 스페이서(230)로 이루어지는 게이트 구조체(200)를 형성한다. 절연 스페이서(230)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산화질화막 또는 이들의 복합막으로 이루어지거나 그 내부에 에어갭 또는 저유전막을 가질 수 있다.
도 19를 참조하면, 제3 이온 주입 공정(IMP3a)을 수행하여, 기판(110b) 내의 제1 소스/드레인 영역(122a)의 일부분에 제2 소스/드레인 영역(124a)을 형성하여, 제1 소스/드레인 영역(122a) 및 제2 소스/드레인 영역(124a)으로 이루어지는 소스/드레인 영역(120a)을 가지는 반도체 소자(2)를 형성한다.
제3 이온 주입 공정(IMP3a)은 제2 도전성을 가지는 이온을 주입하여 수행될 수 있다. 즉, 제2 소스/드레인 영역(124a)은 제1 소스/드레인 영역(122a)과 같은 도전성을 가질 수 있다. 기판(110b)의 주면에 대하여, 제2 소스/드레인 영역(124a)의 저면은 제1 소스/드레인 영역(122a)의 저면보다 높은 레벨을 가지도록 형성할 수 있다. 제2 소스/드레인 영역(124a)은 제1 소스/드레인 영역(122a)보다 높은 도핑 농도를 가질 수 있다.
반도체 소자(2)는 채널 영역(CHa)이 형성되는 활성 영역(ACT)을 가지는 기판(110b), 채널 영역(CHa)이 형성되는 활성 영역(ACT) 상에 형성되는 게이트 구조체(200) 및 게이트 구조체(200)의 양측의 기판(110b)에 형성되는 한쌍의 소스/드레인 영역(120a)을 포함한다.
기판(110b)은 기판 베이스층(112) 및 기판 베이스층(112) 상에 배치되는 매립 절연 패턴(115a) 및 매립 절연 패턴(115a) 상에 배치되는 반도체 패턴(117a)을 포함한다. 기판(110b) 내에는, 기판(110b)의 상면과 이격되도록 게이트 구조체(200)의 하측에서 채널 영역(CHa) 내에 배치되는 매립 절연 패턴(115a)이 형성될 수 있다.
기판 베이스층(112)의 일부분와 반도체 패턴(117a)은 채널 영역(CHa)을 구성할 수 있다. 채널 영역(CHa)은 제1 도전성을 가질 수 있다. 채널 영역(CHa)은 매립 절연 패턴(115a)에 의하여 서로 분리되어, 매립 절연 패턴(115a) 상측에 배치되는 상부 채널 영역(CH-Ma) 및 매립 절연 패턴(115a) 하측에 배치되는 하부 채널 영역(CH-Sa)으로 이루어질 수 있다. 상부 채널 영역(CH-Ma)은 반도체 패턴(117a)에 해당될 수 있고, 하부 채널 영역(CH-Sa)은 매립 절연 패턴(115a) 하측의 기판 베이스층(112)의 일부분일 수 있다. 따라서 상부 채널 영역(CH-Ma)의 도핑 농도는 하부 채널 영역(CH-Sa)의 도핑 농도보다 작은 값을 가질 수 있다.
게이트 구조체(200)는 채널 영역(CHa)이 형성되는 활성 영역(ACT)의 상면을 덮는 게이트 절연막(212), 채널 영역(CH)이 형성되는 활성 영역(ACT)의 상면 상에서 게이트 절연막(212)을 덮는 게이트 전극(222) 및 게이트 절연막(212) 및 게이트 전극(222)의 양 측벽 상에 형성되는 한쌍의 절연 스페이서(230)로 이루어질 수 있다. 매립 절연 패턴(115a)은 기판(110b)의 주면에 대하여 수직 방향으로 게이트 전극(222)과 모두 중첩될 수 있다.
한쌍의 소스/드레인 영역(120a)은 기판(110b)의 상면으로부터 매립 절연 패턴(115)보다 낮은 레벨까지 연장되도록, 매립 절연 패턴(115a) 양측의 기판(110b)에 형성될 수 있다. 한쌍의 소스/드레인 영역(120a)은 상기 제1 도전성과 다른 제2 도전성을 가질 수 있다. 한쌍의 소스/드레인 영역(120a) 각각의 일부분은 기판(110b)의 주면에 대하여 수직 방향으로 게이트 전극(222)의 일부분과 중첩될 수 있다. 매립 절연 패턴(115a)의 양단의 일부분은 한쌍의 소스/드레인 영역(120a)과 접할 수 있다. 따라서 상기 제1 도전성을 가지는 상부 채널 영역(CH-Ma)은 매립 절연 패턴(115a) 및 상기 제2 도전성을 가지는 한쌍의 소스/드레인 영역(120a)에 의하여 둘러싸여 상기 제1 도전성을 가지는 하부 채널 영역(CH-Sa)과 분리될 수 있다. 따라서 상부 채널 영역(CH-Ma)과 하부 채널 영역(CH-Sa)은 전기적으로 서로 분리될 수 있다.
소스/드레인 영역(120a)은 제1 소스/드레인 영역(122a) 및 제2 소스/드레인 영역(124a)으로 이루어질 수 있다. 제2 소스/드레인 영역(124a)은 제1 소스/드레인 영역(122a)보다 높은 도핑 농도를 가질 수 있다. 제1 소스/드레인 영역(122a)은 제2 소스/드레인 영역(124a)보다 게이트 전극의 하측(122)으로 더 연장될 수 있다. 또한 제1 소스/드레인 영역(122a)의 저면은, 제2 소스/드레인 영역(124a)의 저면보다 기판(110b)의 주면에 대하여 낮은 레벨을 가질 수 있다. 한쌍의 소스/드레인 영역(120a) 각각의 제2 소스/드레인 영역(124a)의 서로 대면하는 일단은, 절연 스페이서(130)의 하측에 위치할 수 있다. 즉, 제2 소스/드레인 영역(124a)의 일단의 일부분은, 게이트 구조체(200)의 하측으로 연장될 수 있다.
매립 절연 패턴(115a)의 양단의 일부분은 각각, 한쌍의 소스/드레인 영역(120a)의 제1 소스/드레인 영역(122a)과 접할 수 있다. 일부 실시 예에서, 매립 절연 패턴(115a)의 양단의 일부분은 제1 소스/드레인 영역(122a)의 상부와 접할 수 있다. 즉, 매립 절연 패턴(115a)의 양단의 일부분은 제1 소스/드레인 영역(122a) 내로 연장될 수 있다. 매립 절연 패턴(115a)은 제1 소스/드레인 영역(122a)과 접하나, 제2 소스/드레인 영역(124a)과는 이격될 수 있다.
한쌍의 소스/드레인 영역(120a) 사이 방향으로, 매립 절연 패턴(115a)은 제1 폭(W1a)을 가질 수 있다. 한쌍의 소스/드레인 영역(120a) 각각의 제1 소스/드레인 영역(122a) 사이의 간격은 제2 폭(W2a)을 가질 수 있다. 한쌍의 소스/드레인 영역(120a) 사이 방향으로, 게이트 전극(222)은 제3 폭(W3a)을 가질 수 있다. 한쌍의 소스/드레인 영역(120a) 각각의 제2 소스/드레인 영역(124a) 사이의 간격은 제4 폭(W4a)을 가질 수 있다.
제1 폭(W1a)은 제2 폭(W2a)보다 큰 값을 가질 수 있다. 따라서 매립 절연 패턴(115a)의 양단의 일부분은 각각, 제1 소스/드레인 영역(122a)과 접하고, 제1 소스/드레인 영역(122a) 내로 연장될 수 있다. 제1 폭(W1a)은 제3 폭(W3a)과 동일한 값을 가질 수 있다. 따라서 매립 절연 패턴(115a)은 기판(110b)의 주면에 대하여 수직 방향으로 게이트 전극(222)과 모두 중첩될 수 있다. 제1 폭(W1a)은 제4 폭(W4a)보다 작은 값을 가질 수 있다. 따라서 매립 절연 패턴(115a)은 제2 소스/드레인 영역(124a)과는 이격될 수 있다.
제2 폭(W2a)은 제3 폭(W3a)보다 작은 값을 가질 수 있다. 따라서, 제1 소스/드레인 영역(122a)의 일부분은 기판(110b)의 주면에 대하여 수직 방향으로 게이트 전극(222)의 일부분과 중첩될 수 있다. 제2 폭(W2a)은 제4 폭(W4a)보다 작은 값을 가질 수 있다. 따라서 제1 소스/드레인 영역(122a)은 제2 소스/드레인 영역(124a)보다 게이트 전극(222)의 하측으로 더 연장될 수 있다.
제3 폭(W3a)은 제4 폭(W4a)보다 작은 값을 가질 수 있다. 따라서 한쌍의 소스/드레인 영역(120a) 각각의 제2 소스/드레인 영역(124a)의 서로 대면하는 일단의 일부분은 게이트 구조체(200)의 하측으로 연장되어, 제2 소스/드레인 영역(124a)의 일단은 절연 스페이서(130a)의 하측에 위치할 수 있다.
제1 소스/드레인 영역(122a)은 기판(110b)의 상면으로부터 제1 깊이(D1a)를 가질 수 있고, 제2 소스/드레인 영역(124a)은 기판(110b)의 상면으로부터 제1 깊이(D1a)보다 작은 제2 깊이(D2a)를 가질 수 있다. 따라서 제1 소스/드레인 영역(122a)의 저면은, 제2 소스/드레인 영역(124a)의 저면보다 기판(110b)의 주면에 대하여 낮은 레벨을 가질 수 있다.
매립 절연 패턴(115a)은 기판(110b)의 상면으로부터 제3 깊이(D3a)를 가지며, 게이트 전극(222)의 하측의 채널 영역(CHa) 내에 배치될 수 있다. 따라서 매립 절연 패턴(115a)은 기판(110b)의 상면과 이격될 수 있다.
제3 깊이(D3a)는 제1 깊이(D1a)보다 작은 값을 가질 수 있다. 따라서 소스/드레인 영역(120a), 특히 제1 소스/드레인 영역(122a)의 저면은, 기판(110b)의 상면으로부터 매립 절연 패턴(115a)보다 낮은 레벨까지 연장될 수 있다.
반도체 소자(2)는, 채널 영역(CHa)이 형성되는 활성 영역(ACT), 게이트 절연막(212), 게이트 전극(222) 및 한쌍의 소스/드레인 영역(120a)으로 이루어지는 트랜지스터(TRa)를 포함할 수 있다.
트랜지스터(TRa)의 채널(CHa) 영역은 매립 절연 패턴(115a)에 의하여 서로 분리되어, 매립 절연 패턴(115a) 상측에 배치되는 상부 채널 영역(CH-Ma) 및 매립 절연 패턴(115a) 하측에 배치되는 하부 채널 영역(CH-Sa)으로 이루어질 수 있다. 매립 절연 패턴(115a)의 양단의 일부분은 한쌍의 소스/드레인 영역(120a)과 접할 수 있다.
따라서, 트랜지스터(TRa)가 턴온(turn-on)된 경우, 채널(CHa)을 따라 흐르는 전류 성분은 상부 채널 영역(CH-Ma) 및 하부 채널 영역(CH-Sa)으로 함께 흐를 수 있다. 상부 채널 영역(CH-Ma)의 도핑 농도는 하부 채널 영역(CH-Sa)의 도핑 농도보다 작은 값을 가질 수 있으므로, 채널(CHa)을 따라 흐르는 전류 성분 중 이동도가 큰 상부 채널 영역(CH-Ma)을 따라 흐르는 전류 성분이 상대적으로 많을 수 있다. 따라서 반도체 소자(2)가 복수개의 트랜지스터(TRa)를 가지는 경우, 각 트랜지스터(TRa) 사이의 문턱 전압 차이가 감소하여, 복수개의 트랜지스터(TRa)들의 문턱 전압 미스매치가 감소할 수 있다.
그리고, 트랜지스터(TRa)는 매립 절연 패턴(115a)의 상측의 상부 채널 영역(CH-Ma)의 전류 경로와 매립 절연 패턴(115a)의 하측의 하부 채널 영역(CH-Sa)의 전류 경로를 함께 가지므로, 트랜지스터(TRa)의 전체적인 전류 특성이 향상될 수 있다.
또한, 상대적으로 도핑 농도가 낮은 제1 소스/드레인 영역(122a)이 기판(110b)의 주면에 대하여 매립 절연 패턴(115a)보다 낮은 레벨의 저면을 가지므로, 높은 드레인 바이어스(drain bias) 조건에서, 채널(CHa)의 드레인 측에 걸리는 전기장(E-field)이 제1 소스/드레인 영역(122a)의 깊이를 따라서 상부 채널 영역(CH-Ma)과 하부 채널 영역(CH-Sa)으로 분산될 수 있다. 따라서 트랜지스터(TRa)는 상대적으로 높은 항복 전압 특성을 가질 수 있다.
이와 같은 본 발명의 실시 예에 따른 반도체 소자(2)는 트랜지스터(TRa)의 게이트 전극(222)의 하측에만 국부적으로 배치되고, 게이트 전극(222)의 하측 이외의 소스/드레인 영역(120a)의 부분에는 배치되지 않는 매립 절연 패턴(115a)에 의하여, 수 V 내지 수십 V의 높은 동작 전압을 가지면서도 전류 특성이 향상되고, 문턱 전압 미스매치가 감소하고, 높은 항복 전압 특성을 가질 수 있다.
도 20은 본 발명의 일 실시 예에 따른 반도체 소자 및 비교 실시 예의 반도체 소자의 항복 전압을 비교하여 나타내는 그래프이다.
도 20을 참조하면, 본 발명의 실시 예에 따른 반도체 소자(A) 및 비교 실시 예의 반도체 소자(B)의 드레인 전압에 따른 오프 상태 누설 전류(off-state leakage current, Ioff)를 나타내는 BVdss(saturated-drain-source breakdown voltage) 그래프가 도시된다.
본 발명의 실시 예에 따른 반도체 소자(A)는 게이트 전극의 하측에만 국부적으로 배치되고, 게이트 전극의 하측 이외의 소스/드레인 영역의 부분에는 배치되지 않는 매립 절연 패턴을 가지나, 비교 실시 예의 반도체 소자(B)는 게이트 전극의 하측 및 게이트 전극의 하측 이외의 소스/드레인 영역의 부분에도 매립 절연층을 가질 수 있다.
본 발명의 실시 예에 따른 반도체 소자(A)는, 비교 실시 예의 반도체 소자(B)에 비하여 상대적으로 높은 드레인 전압까지도 안정적인 오프 상태 누설 전류(Ioff) 특성을 보인다. 즉, 본 발명의 실시 예에 따른 반도체 소자(A)는, 상기 매립 절연 패턴에 의하여, 채널의 드레인 측에 걸리는 전기장이 상부 채널 영역과 하부 채널 영역으로 분산되기 때문에, 비교 실시 예의 반도체 소자(B)에 비하여 상대적으로 높은 BVdss를 가질 수 있다.
도 21은 본 발명의 일 실시 예에 따른 반도체 소자 및 비교 실시 예의 반도체 소자의 도핑 프로파일을 비교하여 나타내는 그래프이다.
도 21을 참조하면, 본 발명의 실시 예에 따른 반도체 소자(A) 및 비교 실시 예의 반도체 소자(C)의 채널 영역에서 기판의 주면으로부터 깊이 방향에 따른 도핑 프로파일(doping profile) 그래프가 도시된다.
본 발명의 실시 예에 따른 반도체 소자(A)는 게이트 전극의 하측에만 국부적으로 배치되고, 게이트 전극의 하측 이외의 소스/드레인 영역의 부분에는 배치되지 않는 매립 절연 패턴을 가지나, 비교 실시 예의 반도체 소자(B)는 이와 같은 매립 절연 패턴을 가지지 않을 수 있다.
본 발명의 실시 예에 따른 반도체 소자(A)는, 기판의 주면으로부터 깊이 방향을 따라서, 상부 채널 영역(CH-M), 매립 절연 패턴(115) 및 하부 채널 영역(CH-S)이 배치된다. 매립 절연 패턴(115)에 의하여 하부 채널 영역(CH-S)으로부터 상부 채널 영역(CH-M)으로 주입된 이온이 확산되지 않을 수 있으므로, 상부 채널 영역(CH-M)의 도핑 농도는 하부 채널 영역(CH-Sa)의 도핑 농도보다 적어도 1.5 오더(order) 내지 2 오더 이상의 작은 값을 가질 수 있다.
그러나 비교 실시 예의 반도체 소자(C)는 매립 절연 패턴에 대응하는 구성 요소를 가지지 않으므로, 기판의 주면으로부터 깊이 방향을 따라서 채널(CH-C)에 상대적으로 도핑 농도의 차이가 크지 않을 수 있다.
따라서, 본 발명의 실시 예에 따른 반도체 소자(A)는 복수개의 트랜지스터를 가지는 경우, 각 트랜지스터 사이의 문턱 전압 차이가 감소하여, 복수개의 트랜지스터들의 문턱 전압 미스매치(mismatch)가 감소할 수 있다.
도 22는 본 발명의 일 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다. 도 22에 있어서, 도 12 내지 도 19에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 22를 참조하면, 반도체 소자(3)는 채널 영역(CHa)이 형성되는 활성 영역(ACT)을 가지는 기판(110b), 채널 영역(CHa)이 형성되는 활성 영역(ACT) 상에 형성되는 게이트 구조체(200) 및 게이트 구조체(200)의 양측의 기판(110b)에 각각 형성되는 소스 영역(120S) 및 드레인 영역(120D)을 포함한다.
도 19에 보인 반도체 소자(2)는 게이트 구조체(200)의 양측의 기판(110b)에 서로 대칭 구조인 한쌍의 소스/드레인 영역(120a)이 형성되나, 도 22에 보인 반도체 소자(3)는 게이트 구조체(200) 및 게이트 구조체(200)의 양측의 기판(110b)에 서로 비대칭 구조인 소스 영역(120S) 및 드레인 영역(120D)이 형성된다. 드레인 영역(120D)은 제1 드레인 영역(122D) 및 제2 드레인 영역(124D)으로 이루어질 수 있다.
도 22에 보인 반도체 소자(3)의 드레인 영역(120D), 그리고 드레인 영역(120D)을 구성하는 제1 드레인 영역(122D) 및 제2 드레인 영역(124D)은 도 19에 보인 반도체 소자(2)의 일측의 하나의 소스/드레인 영역(120a), 그리고 소스/드레인 영역(120a)을 구성하는 제1 소스/드레인 영역(122a) 및 제2 소스/드레인 영역(124a)과 동일한 구조를 가지는 바, 자세한 설명은 생략하도록 한다.
소스 영역(120S)은 제2 드레인 영역(124D)과 동일한 도전성을 가지며, 동일하거나 유사한 도핑 농도를 가질 수 있다.
매립 절연 패턴(115a)의 양단의 일부는 각각 소스 영역(120S)과 제1 드레인 영역(122D)과 접할 수 있다. 매립 절연 패턴(115a)의 양단의 일부분은 각각, 소스 영역(120S)과 제1 드레인 영역(122D) 내로 연장될 수 있다. 매립 절연 패턴(115a)은 제1 드레인 영역(122D)과 접하나, 제2 드레인 영역(124D)과는 이격될 수 있다.
제1 드레인 영역(122D)은 제2 드레인 영역(124D)보다 게이트 전극(122)의 하측으로 더 연장될 수 있다. 소스 영역(120S)과 제1 드레인 영역(122D) 각각의 서로 대면하는 일단은, 게이트 전극(122)의 하측에 위치할 수 있다. 제2 드레인 영역(124D)의 소스 영역(120S)을 향하는 일단은 절연 스페이서(130)의 하측에 위치할 수 있다. 즉, 제2 드레인 영역(124D)의 일단의 일부분은, 게이트 구조체(200)의 하측으로 연장될 수 있다.
제1 드레인 영역(122D)은 기판(110a)의 상면으로부터 제1 깊이(D1a)를 가질 수 있고, 제2 드레인 영역(124D)은 기판(110a)의 상면으로부터 제2 깊이(D2a)를 가질 수 있다. 따라서 제1 드레인 영역(122D)의 저면은, 제2 드레인 영역(124D)의 저면보다 기판(110a)의 주면에 대하여 낮은 레벨을 가질 수 있다.
소스 영역(120S)은 기판(110a)의 상면으로부터 제4 깊이(D4)를 가질 수 있다. 일부 실시 예에서, 제4 깊이(D4)는 제1 깊이(D1a)보다 작고, 제2 깊이(D2a)보다 큰 값을 가질 수 있으나, 이에 한정되지 않는다.
반도체 소자(3)는 소스 영역(120S), 제1 드레인 영역(122D), 및 제2 드레인 영역(124D)을 각각 별도의 이온 주입 공정을 수행하여 형성할 수 있다. 제1 드레인 영역(122D)은 절연 스페이서(230)를 형성하기 전에 형성하고, 제2 드레인 영역(124D)은 절연 스페이서(230)를 형성한 후에 형성할 수 있다. 소스 영역(120S)은 절연 스페이서(230)를 형성하기 전에 형성할 수 있다.
반도체 소자(3)는 상대적으로 도핑 농도가 낮은 제1 드레인 영역(122D)이 기판(110b)의 주면에 대하여 매립 절연 패턴(115a)보다 낮은 레벨의 저면을 가지므로, 높은 드레인 바이어스(drain bias) 조건에서, 채널(CHa)의 드레인 측에 걸리는 전기장(E-field)이 제1 드레인 영역(122D)의 깊이를 따라서 상부 채널 영역(CH-Ma)과 하부 채널 영역(CH-Sa)으로 분산될 수 있다. 따라서 트랜지스터(TRb)는 상대적으로 높은 항복 전압 특성을 가질 수 있다.
또한 반도체 소자(3)는 도 19에서 설명한 것과 같이, 문턱 전압 미스매치가 감소할 수 있다. 전체적인 전류 특성이 향상될 수 있다.
도 22에는 반도체 소자(3)가 도 19에 보인 매립 절연 패턴(115a)을 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 도 11에 보인 매립 절연 패턴(115)을 가지는 것 또한 가능하다.
도 23은 본 발명의 일 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다. 도 23에 있어서, 도 1 내지 도 22에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 23을 참조하면, 반도체 소자(4)는 제1 영역(R1) 및 제2 영역(R2)을 가지는 기판(110a)을 포함한다. 제1 영역(R1)에는 제1 활성 영역(ACT1)을 가지는 제1 트랜지스터(TR1)가 형성되고, 제2 영역(R2)에는 제2 활성 영역(ACT2)을 가지는 제2 트랜지스터(TR2)가 형성될 수 있다.
제2 영역(R2)에 형성된 제2 트랜지스터(TR2)는 도 11에 보인 트랜지스터(TR)와 동일한 구조를 가질 수 있다. 그러나 별도로 도시하지는 않았으나, 제2 영역(R2)에 도 19에 보인 트랜지스터(TRa) 또는 도 22에 보인 트랜지스터(TRb)를 형성하는 것 또한 가능하다.
제1 트랜지스터(TR1)의 게이트 전극(222)의 폭(W-TR1)은 제2 트랜지스터(TR2)의 게이트 전극(222)의 폭(W-TR2)보다 작은 값을 가질 수 있다.
제2 트랜지스터(TR2)의 게이트 전극(222)의 하측에는 매립 절연 패턴(115)이 배치되나, 제1 트랜지스터(TR1)에는 이와 유사한 구성이 배치되지 않는다. 따라서 제2 활성 영역(ACT2)에 분리되는 상부 채널 영역(CH2-M)과 하부 채널 영역(CH2-S)으로 이루어지는 제2 트랜지스터(TR2)와 달리, 제1 트랜지스터(TR1)의 제1 활성 영역(ACT1)에 형성되는 채널 영역(CH1)은 분리되지 않을 수 있다.
즉, 제2 활성 영역(ACT2)은 기판(110a)의 상면으로부터 소자분리막(102)의 저면의 레벨까지 매립 절연 패턴(115)에 의하여 연속되지 않고 불연속으로 배치되나, 제1 활성 영역(ACT1)은 기판(110a)의 상면으로부터 소자분리막(102)의 저면의 레벨까지 단절없이 연장될 수 있다.
제1 트랜지스터(TR1)는 게이트 전극(222)의 양측의 기판(110a)에 형성되는 한쌍의 소스/드레인 영역(120-1)을 포함한다. 제1 트랜지스터(TR1)의 소스/드레인 영역(120-1)은 제1 소스/드레인 영역(122-1), 및 제1 소스/드레인 영역(122-1)보다 도핑 농도가 높은 제2 소스/드레인 영역(124-1)으로 이루어질 수 있다. 제1 소스/드레인 영역(122-1)은 상대적으로 도핑 농도가 낮고, 제2 소스/드레인 영역(124-1)은 상대적으로 도핑 농도가 높으므로, 제1 소스/드레인 영역(122-1) 및 제2 소스/드레인 영역(124-1)은, 각각 저농도 소스/드레인 영역(122-1) 및 고농도 소스/드레인 영역(124-1)이라 호칭할 수 있다.
제2 트랜지스터(TR2)는 게이트 전극(222)의 양측의 기판(110a)에 형성되는 한쌍의 소스/드레인 영역(120-2)을 포함한다. 제2 트랜지스터(TR2)의 소스/드레인 영역(120-2)은 제1 소스/드레인 영역(122-2), 및 제1 소스/드레인 영역(122-2)보다 도핑 농도가 높은 제2 소스/드레인 영역(124-2)으로 이루어질 수 있다. 제1 소스/드레인 영역(122-2)은 상대적으로 도핑 농도가 낮고, 제2 소스/드레인 영역(124-2)은 상대적으로 도핑 농도가 높으므로, 제1 소스/드레인 영역(122-2) 및 제2 소스/드레인 영역(124-2)은, 각각 저농도 소스/드레인 영역(122-2) 및 고농도 소스/드레인 영역(124-2)이라 호칭할 수 있다.
제2 트랜지스터(TR2)의 제2 소스/드레인 영역(124-2)의 저면은 제1 소스/드레인 영역(122-2)의 저면보다 기판(110a)의 주면에 대하여 낮은 레벨을 가질 수 있다. 그러나 제1 트랜지스터(TR1)의 제2 소스/드레인 영역(124-1)의 저면은 제1 소스/드레인 영역(122-1)의 저면보다 기판(110a)의 주면에 대하여 높은 레벨을 가질 수 있다. 일부 실시 예에서, 제1 트랜지스터(TR1)의 제2 소스/드레인 영역(124-1)의 저면과 제2 트랜지스터(TR2)의 제2 소스/드레인 영역(124-2)의 저면은 동일한 레벨을 가질 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터(TR1)는 로직 소자 또는 메모리 소자의 트랜지스터일 수 있다. 제2 트랜지스터(TR2)는 고전압을 발생하는 전압 발생부의 트랜지스터일 수 있다.
제2 트랜지스터(TR2)는 매립 절연 패턴(115)을 가지므로, 문턱 전압 미스매치가 감소하고, 전류 특성이 향상될 수 있다. 또한 제2 트랜지스터는 상대적으로 높은 항복 전압 특성을 가질 수 있다. 따라서 제2 트랜지스터(TR2)는 고전압을 발생하는 전압 발생부가 안정적으로 동작하도록 할 수 있다.
도 24a 내지 도 24d는 본 발명의 일 실시 예에 따른 기판의 가공 방법을 나타내는 단면도들이다. 도 24a 내지 도 24d는 도 23에 보인 반도체 소자(4)를 제조하는 과정에 대하여, 트랜지스터들(TR1, TR2)을 제조하는 과정은 생략하고, 제1 영역(R1) 및 제2 영역(R2)에서의 기판의 가공 방법에 대해서 설명하는 단면도들이다.
도 24a를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 가지는 기판(10)을 준비한다. 기판(10)은 기판 베이스층(12), 기판 베이스층(12) 상을 덮는 매립 절연층(14), 및 매립 절연층(14) 상을 덮는 반도체층(16)을 포함한다. 기판(10)은 SOI(semiconductor on insulator) 구조를 가질 수 있다. 즉, 기판(10)은 기판 베이스층(12)과 반도체층(16) 사이에 매립 절연층(14)을 포함할 수 있다. 기판(10)은 미리 준비된 SOI 웨이퍼일 수 있다.
도 24b를 참조하면, 기판(10) 상에 제2 영역(R2)의 일부분을 덮는 마스크층(32)을 형성한다. 마스크층(32)은 예를 들면, 포토레지스트막으로 이루어질 수 있다.
도 24b 및 도 24c를 함께 참조하면, 마스크층(32)을 식각 마스크로 사용하여, 반도체층(16) 및 매립 절연층(14) 각각의 일부분을 제거하여 기판 베이스층(12)의 일부분이 노출되는 리세스 공간(10Ra)을 형성한다. 제2 영역(R2)에서 반도체층(16) 및 매립 절연층(14) 각각의 나머지 부분은, 기판 베이스층(12) 상에서 반도체 패턴(17) 및 매립 절연 패턴(15)로 잔류할 수 있다. 제1 영역(R1)에서는 반도체층(16) 및 매립 절연층(14)이 모두 제거될 수 있다.
도 24d를 참조하면, 리세스 공간(10Ra)에 의하여 노출되는 기판 베이스층(12)의 표면을 시드로 사용하는 선택적 에피택셜 성장 공정을 수행하여, 리세스 공간(10Ra)을 채우는 에피택셜 반도체층(18)을 형성한다.
이를 통하여, 제2 영역(R2)의 일부분에만 매립 절연 패턴(15)이 형성되도록 할 수 있다.
도 24a 내지 도 24d에 보인 기판의 가공 방법 중 제2 영역(R2) 부분에 대한 설명은, 도 1 내지 도 22에서 설명한 반도체 소자(1, 2, 3)를 제조하기 위한 기판의 가공 방법에도 적용될 수 있다.
도 25a 내지 도 25e는 본 발명의 일 실시 예에 따른 기판의 가공 방법을 나타내는 단면도들이다. 도 25a 내지 도 25d는 도 23에 보인 반도체 소자(4)를 제조하는 과정에 대하여, 트랜지스터들(TR1, TR2)을 제조하는 과정은 생략하고, 제1 영역(R1) 및 제2 영역(R2)에서의 기판의 가공 방법에 대해서 설명하는 단면도들이다.
도 25a를 참조하면, 기판 베이스층(22)을 준비한다. 기판 베이스층(22)은 미리 준비된 반도체 웨이퍼일 수 있다.
도 25b를 참조하면, 제2 영역(R2)에만 선택적으로 매립 절연층(24) 및 반도체층(26)을 형성하여 기판(20)을 준비한다. 기판(20)은 제1 영역(R1)에는 기판 베이스층(22)만을 가지고, 제2 영역(R2)에는 기판 베이스층(22) 상에 순차적으로 형성된 매립 절연층(24) 및 반도체층(26)을 더 가질 수 있다.
도 25c를 참조하면, 기판(20) 상에 제1 영역(R1)을 모두 덮고, 제2 영역(R2)의 일부분을 덮는 마스크층(32a)을 형성한다.
도 25c 및 도 25d를 함께 참조하면, 마스크층(32a)을 식각 마스크로 사용하여, 제2 영역(R2)에서 반도체층(26) 및 매립 절연층(24) 각각의 일부분을 제거하여 기판 베이스층(22)의 일부분이 노출되는 리세스 공간(20Ra)을 형성한다. 제2 영역(R2)에서 반도체층(26) 및 매립 절연층(24) 각각의 나머지 부분은, 기판 베이스층(22) 상에서 반도체 패턴(27) 및 매립 절연 패턴(25)로 잔류할 수 있다. 이후 제1 영역(R1)에 형성된 마스크층(32a)의 부분은 제거될 수 있다.
도 25e를 참조하면, 리세스 공간(20Ra)에 의하여 노출되는 기판 베이스층(22)의 표면을 시드로 사용하는 선택적 에피택셜 성장 공정을 수행하여, 제1 영역(R1)의 기판 베이스층(22)을 모두 덮고, 제2 영역(R2)의 리세스 공간(20Ra)을 채우는 에피택셜 반도체층(28)을 형성한다.
이를 통하여, 제2 영역(R2)의 일부분에만 매립 절연 패턴(25)이 형성되도록 할 수 있다.
도 25a 내지 도 25d에 보인 기판의 가공 방법 중 제2 영역(R2) 부분에 대한 설명은, 도 1 내지 도 22에서 설명한 반도체 소자(1, 2, 3)를 제조하기 위한 기판의 가공 방법에도 적용될 수 있다.
도 26은 본 발명의 일 실시 예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 26을 참조하면, 디스플레이 장치(1000)는 디스플레이 패널(1500) 및 디스플레이 구동 회로(1100)를 포함한다.
디스플레이 패널(1500)은 프레임 단위로 이미지를 표시한다. 디스플레이 패널(1500)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이 및 플렉시블(flexible) 디스플레이로 구현될 수 있고, 그 밖에 다른 종류의 평판 디스플레이로 구현될 수 있다. 설명의 편의상, 이하 본 발명을 설명함에 있어서 액정 디스플레이 패널을 예를 들어 설명하기로 한다.
디스플레이 패널(1500)은 행방향으로 배열된 게이트 라인들(GL1~GLn), 열방향으로 배열된 소스 라인들(SL1~SLm) 및 상기 게이트 라인들(GL1~GLn) 및 소스 라인들(SL1~SLm)의 교차 지점에 형성된 픽셀(PX)들을 구비한다. 액정 디스플레이 패널에서 픽셀(PX)은 도시된 바와 같이, 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)의 드레인에 연결되는 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 타단에는 공통전압(Vcom)이 연결될 수 있다. 게이트 라인(GL1~GLn)이 순차적으로 스캔되면, 선택된 게이트 라인에 연결된 픽셀(PX)의 박막 트랜지스터(TFT)가 턴 온되고, 이어서 각 소스 라인(SL1~SLm)에 디스플레이 데이터(RGB)에 대응하는 계조 전압이 인가된다. 계조 전압은 해당 픽셀(PX)의 박막 트랜지스터(TFT)를 거쳐 액정 커패시터(Clc)와 스토리지 커패시터(Cst)에 인가되며, 액정 및 스토리지 커패시터(Clc, Cst)들이 구동됨으로써 디스플레이 동작이 이루어진다.
디스플레이 구동 회로(1100)는 소스 드라이버(1120), 게이트 드라이버(1130), 로직 회로(1110), 전압 발생부(1140)를 포함할 수 있다. 디스플레이 구동 회로(1100)는 하나의 반도체 칩 또는 복수의 반도체 칩으로 구현될 수 있다.
로직 회로(1110)는 외부 장치(예를 들어, 호스트 장치(미도시))로부터 디스플레이 데이터(DDATA), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 클럭 신호(DCLK) 및 데이터 인에이블 신호(DE)를 수신하고, 상기 수신된 신호들에 기초하여 게이트 드라이버(1130) 및 소스 드라이버(1120)를 제어하기 위한 제어신호(BSS, CONT1, CONT2)를 생성할 수 있다. 또한, 로직 회로(1110)는 외부로부터 수신한 디스플레이 데이터(DDATA)를, 소스 드라이버(1120)와의 인터페이스 사양에 맞도록 포맷(format)을 변환한 디스플레이 데이터(RGB)로 생성하고 이를 소스 드라이버(1120)에 전송할 수 있다. 로직 회로(1110)는 인터페이스부, 선택기 및 타이밍 컨트롤러를 포함할 수 있다. 또한 로직 회로(1110)는 수신되는 디스플레이 데이터를 저장하는 메모리를 포함할 수 있다.
게이트 드라이버(1130) 및 소스 드라이버(1120)는 로직 회로(1110)에서 제공된 제어신호(CONT1, CONT2)에 따라 디스플레이 패널(1500)의 픽셀들(PX)을 구동한다.
소스 드라이버(1120)는 소스 드라이버 제어 신호(CONT1)에 기초하여, 디스플레이 패널(1500)의 소스 라인들(SL1~SLm)을 구동한다. 게이트 드라이버(1130)는 디스플레이 패널(1500)의 게이트 라인(GL1~GLn)을 차례로 스캔한다. 게이트 드라이버(1130)는 선택된 게이트 라인에 게이트-온 전압(GON)을 인가함으로써 선택된 게이트 라인을 활성화 시키고, 소스 드라이버(1120)는 활성화된 게이트 라인에 연결된 픽셀들에 대응되는 계조 전압을 출력한다. 이에 따라, 디스플레이 패널(1500)은 한 수평 라인 단위로, 즉 한 행씩 이미지가 디스플레이될 수 있다.
전압 발생부(1140)는 디스플레이 구동 회로(1100) 및 디스플레이 패널(1500)에서 사용되는 전압들을 생성한다. 전압 발생부(1140)는 게이트-온 전압(GON), 게이트-오프 전압(GOFF), 공통전압(Vcom), 아날로그 전원 전압(VDDA) 등을 생성할 수 있다. 게이트-온 전압(GON) 및 게이트-오프 전압(GOFF)은 게이트 드라이버(1130)에 제공되어, 게이트 라인(G1~Gn)에 인가되는 게이트 신호를 생성하는데 이용된다. 공통전압(Vcom)은 디스플레이 패널(1500)의 픽셀들(PX)에 공통적으로 제공될 수 있다. 도시된 바와 같이 공통 전압(Vcom)은 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 일단에 제공될 수 있다. 아날로그 전원 전압(VDDA)은 소스 드라이버(1120) 동작시 사용될 수 있다.
전압 발생부(1140)는 도 1 내지 도 25에서 설명한 반도체 소자(1, 2, 3) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 제조 방법으로 제조된 반도체 소자들 중 적어도 하나를 포함한다.
디스플레이 구동 회로(1100)는 도 1 내지 도 25에서 설명한 반도체 소자(1, 2, 3, 4) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 제조 방법으로 제조된 반도체 소자들 중 적어도 하나를 포함한다. 일부 실시 예에서, 디스플레이 구동 회로(1100) 중 전압 발생부(1140)에는 도 1 내지 도 25에서 설명한 반도체 소자(1, 2, 3) 또는 반도체 소자(4)의 제2 영역(R2) 중 적어도 하나를 포함할 수 있고, 나머지 부분에는 반도체 소자(4)의 제1 영역(R1)을 포함할 수 있다.
도 27은 본 발명의 일 실시 예에 따른 디스플레이 모듈을 나타내는 도면이다.
도 27을 참조하면, 디스플레이 모듈(2000)은 디스플레이 장치(2100), 편광판(2200) 및 윈도우 글라스(2300)를 구비할 수 있다. 디스플레이 장치(2100)는 디스플레이 패널(2110), 인쇄 기판(2120) 및 디스플레이 구동 집적회로(2130)를 구비할 수 있다.
윈도우 글라스(2300)는 아크릴이나 강화유리 등의 소재로 제작되어, 외부 충격이나 반복적인 터치에 의한 긁힘으로부터 디스플레이 모듈(2000)을 보호한다. 편광판(2200)은 디스플레이 패널(2100)의 광학적 특성을 좋게 하기 위하여 구비될 수 있다. 디스플레이 패널(2110)은 인쇄 기판(2120) 상에 투명전극이 패터닝되어 형성될 수 있다. 디스플레이 패널(2110)은 프레임을 표시하기 위한 복수의 픽셀들을 포함한다. 일 실시예에 따르면 디스플레이 패널(2110)은 액정 패널일 수 있다. 그러나 이에 제한되는 것은 아니고, 디스플레이 패널(2110)은 다양한 종류 디스플레이 소자들을 포함할 수 있다. 예컨대, 디스플레이 패널(2110)은 OLED(Organic Light Emitting Diode), ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Value), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), LED(Light Emitting Diode) 디스플레이, VFD(Vacuum Fluorescent Display) 중 하나 일 수 있다.
본 실시예에서는 디스플레이 구동 집적회로(2130)가 하나의 칩으로 도시되었으나, 이는 도시에 편의를 위함에 불과하고 복수의 칩으로 장착될 수 있다. 또한, 유리 소재의 인쇄 기판 상에 COG(Chip On Glass) 형태로 실장될 수 있다. 그러나, 이는 일 실시 예일 뿐, 디스플레이 구동 집적회로(2130)는 COF(Chip on Film), COB(chip on board) 등과 같이 다양한 형태로 실장될 수 있다.
디스플레이 구동 집적회로(2130)는 도 1 내지 도 25에서 설명한 반도체 소자(1, 2, 3, 4) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 제조 방법으로 제조된 반도체 소자들 중 적어도 하나를 포함한다.
디스플레이 모듈(2000)은 터치 패널(2400) 및 터치 컨트롤러(2410)를 더 포함할 수 있다. 터치 패널(2400)은 유리기판이나 PET(Polyethylene Terephthlate) 필름 위에 ITO(Indium Tin Oxide)와 같은 투명 전극이 패터닝되어 형성될 수 있다. 터치 컨트롤러(2410)는 터치 패널(2400)상의 터치 발생을 감지하여 터치 좌표를 계산하여 호스트(미도시)로 전달한다. 터치 컨트롤러(2410)는 디스플레이 구동 집적회로(2130)와 하나의 반도체 칩에 집적될 수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3, 4 : 반도체 소자, 10, 20, 110, 110a, 110b : 기판, 115, 115a : 매립 절연 패턴, 117, 117a : 반도체 패턴, 120, 120a : 소스/드레인 영역, 122, 122a : 제1 소스/드레인 영역, 124, 124a : 제2 소스/드레인 영역, 200 : 게이트 구조체, 212 : 게이트 절연막, 222 : 게이트 전극, 230 : 절연 스페이서

Claims (20)

  1. 채널 영역이 포함되는 활성 영역을 가지는 기판;
    상기 활성 영역의 상면을 덮는 게이트 절연막;
    상기 활성 영역의 상면 상에서 상기 게이트 절연막을 덮는 게이트 전극;
    상기 기판의 상면과 이격되도록, 상기 게이트 전극의 하측에서 상기 활성 영역의 상기 채널 영역 내에 배치되는 매립 절연 패턴;
    상기 기판의 상면으로부터 상기 매립 절연 패턴보다 낮은 레벨까지 연장되도록 상기 매립 절연 패턴의 양측의 상기 기판 내에 배치되는 한쌍의 소스/드레인 영역;을 포함하며,
    상기 한쌍의 소스/드레인 영역 각각은, 제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역보다 높은 도핑 농도를 가지는 제2 소스/드레인 영역으로 이루어지며,
    상기 제1 소스/드레인 영역은, 상기 제2 소스/드레인 영역보다 상기 게이트 전극의 하측으로 더 연장되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 매립 절연 패턴은 상기 기판의 주면에 대하여 수직 방향으로 상기 게이트 전극과 모두 중첩되는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 한쌍의 소스/드레인 영역 사이에서, 상기 매립 절연 패턴의 폭은 상기 게이트 전극의 폭과 동일한 값을 가지는 것을 특징으로 하는 반도체 소자.
  4. 제2 항에 있어서,
    상기 한쌍의 소스/드레인 영역 사이에서, 상기 매립 절연 패턴의 폭은 상기 게이트 전극의 폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 매립 절연 패턴의 양단의 일부분은 상기 한쌍의 소스/드레인 영역과 접하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 기판의 주면에 대하여, 상기 제1 소스/드레인 영역의 저면은 상기 제2 소스/드레인 영역의 저면보다 낮은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 매립 절연 패턴의 양단의 일부분은 각각, 상기 한쌍의 소스/드레인 영역의 상기 제1 소스/드레인 영역과 접하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 매립 절연 패턴의 양단의 일부분은 상기 제1 소스/드레인 영역의 상부와 접하는 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 매립 절연 패턴은 상기 제2 소스/드레인 영역과 이격되는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 한쌍의 소스/드레인 영역 각각의 상기 제2 소스/드레인 영역 사이의 간격은, 상기 한쌍의 소스/드레인 영역 사이에서의 상기 게이트 전극의 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 소자.
  11. 제1 항에 있어서,
    상기 채널 영역은, 상기 매립 절연 패턴에 의하여 서로 분리되며, 상기 매립 절연 패턴 상측의 상부 채널 영역 및 상기 매립 절연 패턴 하측의 하부 채널 영역으로 이루어지며,
    상기 상부 채널 영역의 도핑 농도는 상기 하부 채널 영역의 도핑 농도보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 게이트 전극의 양 측벽 상에 배치되는 한쌍의 절연 스페이서를 더 포함하며,
    상기 한쌍의 소스/드레인 영역 각각의 상기 제2 소스/드레인 영역의 대면하는 일단은, 상기 절연 스페이서의 하측에 위치하는 것을 특징으로 하는 반도체 소자.
  13. 채널 영역이 포함형성되는 활성 영역을 가지는 기판
    상기 활성 영역의 상면을 덮는 게이트 절연막;
    상기 활성 영역의 상면 상에서 상기 게이트 절연막을 덮는 게이트 전극;
    상기 기판의 상면과 이격되도록, 상기 게이트 전극의 하측에서 상기 활성 영역의 상기 채널 영역 내에 배치되는 매립 절연 패턴; 및
    상기 기판의 상면으로부터 상기 매립 절연 패턴보다 낮은 레벨까지 연장되도록 상기 매립 절연 패턴의 양측의 상기 기판 내에 형성배치되는 한쌍의 소스/드레인 영역;을 포함하며,
    상기 매립 절연 패턴은 상기 기판의 주면에 대하여 수직 방향으로 상기 게이트 전극과 모두 중첩되고,
    상기 한쌍의 소스/드레인 영역 사이에서, 상기 매립 절연 패턴의 폭은 상기 게이트 전극의 폭보다 작은 값을 가지는 반도체 소자.
  14. 제1 영역 및 제2 영역으로 이루어지며, 채널 영역이 포함되는 활성 영역을 한정하는 소자분리막이 배치된 기판;
    상기 제1 영역 및 상기 제2 영역 각각에서, 상기 활성 영역의 상면을 덮는 게이트 절연막;
    상기 제1 영역 및 상기 제2 영역 각각에서, 상기 활성 영역의 상면 상에서 상기 게이트 절연막을 덮는 게이트 전극;
    상기 제2 영역에서, 상기 기판의 상면과 이격되도록, 상기 게이트 전극의 하측에서 상기 활성 영역의 상기 채널 영역 내에 배치되는 매립 절연 패턴;
    상기 제1 영역에서, 상기 게이트 전극의 양측의 상기 기판 내에 배치되는 한쌍의 제1 소스/드레인 영역; 및
    상기 제2 영역에서, 상기 기판의 상면으로부터 상기 매립 절연 패턴보다 낮은 레벨까지 연장되도록 상기 매립 절연 패턴의 양측의 상기 기판 내에 배치되는 한쌍의 제2 소스/드레인 영역;을 포함하며,
    상기 제1 영역에서, 상기 활성 영역은 상기 기판의 상면으로부터 상기 소자분리막의 저면까지 연장되는 반도체 소자.
  15. 제14 항에 있어서,
    상기 한쌍의 제2 소스/드레인 영역 사이에서, 상기 매립 절연 패턴의 폭은 상기 제2 영역의 상기 게이트 전극의 폭과 동일하거나 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
  16. 제15 항에 있어서,
    상기 매립 절연 패턴은 상기 기판의 주면에 대하여 수직 방향으로 상기 제2 영역의 상기 게이트 전극과 모두 중첩되는 것을 특징으로 하는 반도체 소자.
  17. 제14 항에 있어서,
    상기 한쌍의 제2 소스/드레인 영역은 각각 제2 저농도 소스/드레인 영역 및 상기 제2 저농도 소스/드레인 영역보다 높은 도핑 농도를 가지는 제2 고농도 소스/드레인 영역으로 이루어지며,
    상기 매립 절연 패턴의 양단의 일부분은, 상기 한쌍의 제2 소스/드레인 영역 각각의 상기 제2 저농도 소스/드레인 영역과 접하고,
    상기 매립 절연 패턴은 상기 제2 고농도 소스/드레인 영역과 이격되는 것을 특징으로 하는 반도체 소자.
  18. 제17 항에 있어서,
    상기 제2 저농도 소스/드레인 영역은, 상기 제2 고농도 소스/드레인 영역보다 상기 게이트 전극의 하측으로 더 연장되고,
    상기 기판의 주면에 대하여, 상기 제2 저농도 소스/드레인 영역의 저면은 상기 제2 고농도 소스/드레인 영역의 저면보다 낮은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  19. 제14 항에 있어서,
    상기 한쌍의 제1 소스/드레인 영역은 각각 제1 저농도 소스/드레인 영역 및 상기 제1 저농도 소스/드레인 영역보다 높은 도핑 농도를 가지는 제1 고농도 소스/드레인 영역으로 이루어지며,
    상기 기판의 주면에 대하여, 상기 제1 고농도 소스/드레인 영역의 저면은 상기 제1 저농도 소스/드레인 영역의 저면보다 낮은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  20. 제14 항에 있어서,
    상기 제2 영역에서 상기 채널 영역은, 상기 매립 절연 패턴에 의하여 서로 분리되는 상기 매립 절연 패턴 상측의 상부 채널 영역, 및 상기 상부 채널 영역의 도핑 농도상기 매립 절연 패턴 하측의 하부 채널 영역으로 이루어지며,
    상기 상부 채널 영역의 도핑 농도는 상기 하부 채널 영역의 도핑 농도보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
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