CN107086248A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。一种具有高且稳定的工作电压的半导体器件及其制造方法被提供，该半导体器件包括：具有包括沟道区域的有源区的衬底；覆盖有源区的顶表面的栅绝缘层；覆盖有源区的顶表面上的栅绝缘层的栅电极；掩埋绝缘图案，其在栅电极的下侧处于有源区的沟道区域中，并且与衬底的顶表面间隔开；以及在掩埋绝缘图案中的每个的两侧处的衬底中并且从衬底的顶表面延伸到比掩埋绝缘图案中的每个的高度更低的高度的一对源/漏区域。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件及其制造方法，更具体地，涉及具有相对高的工作电压的半导体器件及其制造方法。
背景技术
近来，随着电子产业的快速发展，用户的对于更小和更高性能的电子器件的需求急剧增加。尽管该产业具有为更高速度和更低功耗而优化的技术，但是仍存在需要具有高电压能力的电子器件的应用。因此，已经进行了对制造具有高工作电压的半导体器件(集成电路(IC))，而不使用用于产生高工作电压的额外的分立器件的研究。
发明内容
本发明构思提供可以具有高且稳定的工作电压的半导体器件及其制造方法。
根据本发明构思的一方面，一种半导体器件包括：具有包括沟道区域的有源区的衬底；覆盖有源区的顶表面的栅绝缘层；覆盖有源区的顶表面上的栅绝缘层的栅电极；掩埋绝缘图案，其在栅电极的下侧处的有源区的沟道区域中并且与衬底的顶表面间隔开；以及一对源/漏区域，其在掩埋绝缘图案中的每个的两侧处的衬底中并且从衬底的顶表面延伸到比掩埋绝缘图案中的每个的高度更低的高度。
根据本发明构思的另一方面，提供一种半导体器件，其包括：衬底，其包括第一区域、第二区域和隔离层，隔离层限定包括沟道区域的有源区；栅绝缘层，其覆盖在第一区域和第二区域中的每个中的有源区的顶表面；栅电极，其覆盖在第一区域和第二区域中的每个中的有源区的顶表面上的栅绝缘层；掩埋绝缘图案，其在栅电极的下侧处的有源区的沟道区域中并且与第二区域中的衬底的顶表面间隔开；一对第一源/漏区域，其在第一区域中的栅电极的两侧处的衬底中；以及一对第二源/漏区域，其在掩埋绝缘图案的每个的两侧处的衬底中并且从衬底的顶表面延伸到比第二区域中的掩埋绝缘图案的每个的高度更低的高度，其中，在第一区域中，有源区从衬底的顶表面延伸到隔离层的底表面。
根据本发明构思的再另一方面，一种制造半导体器件的方法，包括：制备衬底，其包括衬底基础层、覆盖衬底基础层的掩埋绝缘层、以及覆盖掩埋绝缘层的半导体层；在衬底上形成掩模层，其暴露半导体层的一部分；通过使用掩模层作为蚀刻掩模，去除被暴露的半导体层的一部分和比半导体层更低的掩埋绝缘层的一部分，并且形成其中暴露衬底基础层的一部分的凹陷空间；形成用于填充凹陷空间的外延半导体层；以及使用掩模层作为注入掩模在衬底的一部分中形成第一源/漏区域。
根据本发明构思的再另一方面，提供一种半导体器件，其包括：包括具有沟道区域的有源区的衬底；衬底上的覆盖有源区的顶表面的栅结构；在栅结构的两对立侧处的衬底中的源区域和漏区域；以及掩埋绝缘图案，其在栅结构的下侧处的有源区的沟道区域中并且与衬底的顶表面间隔开，掩埋绝缘图案接触源区域和漏区域。
附图说明
由以下结合附图的详细描述，本发明构思的示例性实施方式将被更清楚地理解，其中：
图1到11是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法及半导体器件的主要构造的剖视图；
图12到19是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法及半导体器件的主要构造的剖视图；
图20是示出根据本发明构思的一示例性实施方式的半导体器件的击穿电压与比较示例中的半导体器件的击穿电压之间的对比的曲线图；
图21是示出根据本发明构思的一示例性实施方式的半导体器件的掺杂分布与比较示例中的半导体器件的掺杂分布之间的对比的曲线图；
图22是根据本发明构思的一示例性实施方式的半导体器件的主要构造的剖视图；
图23是根据本发明构思的一示例性实施方式的半导体器件的主要构造的剖视图；
图24A到24D是示出根据本发明构思的一示例性实施方式的处理衬底的操作的剖视图；
图25A到25E是示出根据本发明构思的一示例性实施方式的处理衬底的操作的剖视图；
图26是根据本发明构思的一示例性实施方式的显示装置的框图；以及
图27是根据本发明构思的一示例性实施方式的显示模块的视图。
由于图1-27中的图被用于说明性的目的，所以图中的元件不必然按比例绘制。例如，为了清晰的目的，一些元件可以被放大或夸大。
具体实施方式
在下文中，本发明构思的示例性实施方式将参考附图被更充分地描述。
图1到11是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法及半导体器件的主要构造的剖视图。
参考图1，衬底110被准备。衬底110可以包括衬底基础层112、覆盖衬底基础层112的掩埋绝缘层114以及覆盖掩埋绝缘层114的半导体层116。衬底110可以具有绝缘体上半导体(SOI)结构。也就是，衬底110可以包括在衬底基础层112和半导体层116之间的掩埋绝缘层114。
衬底基础层112可以包括半导体材料。衬底基础层112可以包括III-V族材料和IV族材料中的至少一种。衬底基础层112可以包括例如硅(Si)。或者，在本发明构思的一示例性实施方式中，衬底基础层112可以包括诸如锗(Ge)的半导体元素，或者诸如例如硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)、镓锑化物(GaSb)、铟锑化物(InSb)、镓磷化物(GaP)或铟磷化物(InP)的化合物半导体材料。
掩埋绝缘层114可以包括绝缘材料。掩埋绝缘层114可以包括例如硅氧化物。在本发明构思的一示例性实施方式中，掩埋绝缘层114可以具有几nm(纳米)到几十nm的厚度。
半导体层116可以包括半导体材料。半导体层116可以包括为单晶的半导体材料。半导体层116可以包括与衬底基础层112的材料相同的材料。半导体层116可以具有第一导电性。或者，在本发明构思的一示例性实施方式中，半导体层116可以包括具有比衬底基础层112的电子迁移率更高的电子迁移率的材料。半导体层116的厚度可以大于掩埋绝缘层114的厚度。在本发明构思的一示例性实施方式中，半导体层116可以具有几nm到几十nm的厚度。
半导体层116可以包括III-V族材料和IV族材料中的至少一种。半导体层116可以包括例如Si。或者，半导体层116可以包括诸如Ge的半导体元素，或诸如例如SiGe、SiC、GaAs、GaSb、InSb、InAs、GaP或InP的化合物半导体材料。III-V族材料可以是包括至少一种III族元素和至少一种V族元素的二元、三元或四元化合物。III-V族材料可以是包括是III族元素的In、Ga和Al中的至少一种和是V族元素的砷(As)、磷(P)和锑(Sb)中的至少一种的化合物。例如，III-V族材料可以选自InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)。二元化合物可以是例如GaP、InP、GaAs、InAs、InSb和GaSb中的一种。三元化合物可以是InGaP、InGaAs、AlInAs、InGaSb、GaAsSb、AlGaAs、AlInSb、AlGaP、InAsSb和GaAsP中的一种。IV族材料可以是Si或Ge。然而，可以被用在当前实施方式中的半导体层116中的III-V族材料和IV族材料不限于示例。
衬底110可以是制备好的SOI晶片。或者，衬底110可以通过在制备好的半导体晶片上顺序堆叠绝缘层和半导体层来形成。
在本发明构思的一示例性实施方式中，掩埋绝缘层114和半导体层116可以不被形成在衬底110的一部分上，而是仅衬底基础层112可以存在于衬底110上。或者，在本发明构思的一示例性实施方式中，掩埋绝缘层114不被形成在衬底110的部分上，仅衬底基础层112和半导体层116可以存在于衬底110的部分上。
参考图2，隔离层102可以被形成在衬底110上。有源区ACT由衬底110中的隔离层102限定。隔离层102可以包括绝缘材料，该绝缘材料包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和硅碳氮化物层中的至少一种。隔离层102可以包括包含一种绝缘层的单层，包含两种绝缘层的双层或三层，或者包含至少三种绝缘层的组合的多层。例如，隔离层102可以包括两种不同的绝缘层。例如，隔离层102可以包括硅氧化物层和硅氮化物层。例如，隔离层102可以包括包含硅氧化物层、硅氮化物层和硅氧化物层的三层。
隔离层102可以被形成为具有比掩埋绝缘层114的底表面相对更低的底表面。例如，隔离层102可以被形成为具有几百nm或更大的厚度。
隔离层102可以通过去除衬底110的一部分以形成沟槽并且以绝缘材料填充沟槽来形成。隔离层102可以使用例如等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体CVD(HDP CVD)工艺、感应耦合等离子体CVD(ICP CVD)工艺、电容耦合等离子体CVD(CCPCVD)工艺、可流动CVD(FCVD)工艺和/或旋涂工艺来形成。然而，形成隔离层102的方法不限于以上描述的方法。
参考图3，在第一掩模层310被形成在衬底110上之后，第一离子注入工艺IMP1使用第一掩模层310作为离子注入掩模来被执行，使得基础阱区域104可以被形成在衬底110中。第一掩模层310可以包括例如光致抗蚀剂层。光致抗蚀剂层可以通过光刻工艺被形成。第一离子注入工艺IMP1可以通过注入具有第一导电性的离子来执行。在本发明构思的一示例性实施方式中，在第一离子注入工艺IMP1中，当N沟道金属氧化物半导体(NMOS)晶体管被形成时，硼(B)离子作为杂质被注入以形成P阱，当P沟道金属氧化物半导体(PMOS)晶体管被形成时，P或As离子可以作为杂质被注入以形成N阱。
第一离子注入工艺IMP1可以被执行，使得比掩埋绝缘层114更低的衬底基础层112的一部分可以被用作投射范围(Rp)。Rp是被注入的离子的平均深度。掺杂剂浓度分布中的峰值浓度可以存在于Rp处。因此，通过第一离子注入工艺IMP1注入到衬底110中的离子可以主要存在于衬底基础层112的一部分中，即在基础阱区域104中。具体地，通过第一离子注入工艺IMP1被注入到衬底110中的离子的更大部分可以被注入到与投射范围Rp相应的衬底基础层112中，投射范围Rp在峰值浓度的深度附近，并且通过第一离子注入工艺IMP1被注入到衬底110中的离子的相对小的数量可以被注入到半导体层116中。随后，当被注入的离子通过热处理扩散使得基础阱区域104被形成时，由于掩埋绝缘层114，被注入的离子可以不扩散到半导体层116中。因此，半导体层116的掺杂浓度可以比基础阱区域104的掺杂浓度更低。
在本发明构思的一示例性实施方式中，相对于衬底110的主表面，基础阱区域104的底表面的高度可以比隔离层102的底表面的高度更低。
在第一离子注入工艺IMP1被执行之后，或者在基础阱区域104被形成之后，第一掩模层310可以被去除。掩模层可以通过灰化、剥离或这两者被去除。
在图2和图3中，在隔离层102被首先形成之后，基础阱区域104被形成。然而，在本发明构思的一示例性实施方式中，在基础阱区域104被首先形成之后，隔离层102可以被形成。
当使用制备好的半导体晶片作为衬底基础层112将掩埋绝缘层114和半导体层116形成在半导体晶片上从而制备衬底110时，在本发明构思的一示例性实施方式中，在基础阱区域104被首先形成在为衬底基础层112的半导体晶片上之后，掩埋绝缘层114和半导体层116可以被形成，然后，隔离层102可以被形成。在这种情况下，半导体层116可以被形成为具有比基础阱区域104的掺杂浓度更低的掺杂浓度。
参考图4，第二掩模层320被形成在基础阱区域104形成于其上的衬底110上。第二掩模层320可以覆盖半导体层116的一部分并且可以暴露其其它部分。第二掩模层320可以包括例如光致抗蚀剂层。光致抗蚀剂层可以通过光刻工艺形成。尽管其将在稍后被描述，第二掩模层320可以被用作用于通过执行第二离子注入工艺(图7的IMP2)形成第一源/漏区域(图7的122)的离子注入掩模。
一起参考图4和5，半导体层116的被暴露的部分和比半导体层116更低的掩埋绝缘层114的一部分使用第二掩模层320作为蚀刻掩模被去除，使得在其中衬底基础层112的一部分被暴露的凹陷空间110Ra可以被形成。
半导体层116和掩埋绝缘层114中的每个的其它部分可以保留为衬底基础层112上的半导体图案117和掩埋绝缘图案115。也就是，具有凹陷空间110Ra的衬底110a包括衬底基础层112、覆盖衬底基础层112的一部分的掩埋绝缘图案115和覆盖掩埋绝缘图案115的半导体图案117。
当凹陷空间110Ra被形成时，可以不去除部分衬底基础层112。也就是，半导体层116的被暴露的部分和掩埋绝缘层114的在半导体层116的被暴露的部分下方的部分被选择性地蚀刻掉。然而，在本发明构思的一示例性实施方式中，当半导体层116和掩埋绝缘层114中的每个的一部分被去除时，衬底基础层112的在半导体层116和掩埋绝缘层114中的每个的所述部分被去除时被暴露的部分也可以被去除。
参考图6，选择性外延生长(SEG)工艺可以被执行使得用于填充凹陷空间110Ra的外延半导体层106可以被形成，在该选择性外延生长工艺中衬底基础层112的被凹陷空间110Ra暴露的表面被用作籽晶。外延半导体层106可以由与用于形成基础阱区域104的材料相同的材料形成。在本发明构思的一示例性实施方式中，外延半导体层106可以被形成为具有与基础阱区域104的掺杂浓度相同或类似的掺杂浓度。然而，本发明构思的示例性实施方式不限于此。
基础阱区域104和外延半导体层106可以构成阱区域108。
参考图7，第二离子注入工艺IMP2在第二掩模层320被形成在衬底110a上作为离子注入掩模的状态下被执行，使得第一源/漏区域122可以被形成在衬底110a中的阱区域108的一部分中。第二离子注入工艺IMP2可以通过注入具有第二导电性的离子来执行。也就是，第一源/漏区域122可以具有与阱区域108的导电性不同的导电性。
第一源/漏区域122可以从比掩埋绝缘图案115中的每个的高度更高的高度延伸到比掩埋绝缘图案115中的每个的高度更低的高度，使得相对于衬底110a的主表面，第一源/漏区域122的底表面的高度可以比掩埋绝缘图案115中的每个的高度更低。第一源/漏区域122可以具有一底表面，所述底表面具有相对于衬底110a的主表面比阱区域108的底表面的高度和隔离层102的底表面的高度更高的高度。
通过第二离子注入工艺IMP2注入的具有第二导电性的离子的一部分扩散到第二掩模图案320的下侧中，使得掩埋绝缘图案115中的每个的两端(图7的水平方向上的两端)的一部分可以与第一源/漏区域122接触。
当半导体图案117中的每个和阱区域108具有相同的导电性，例如第一导电性，并且第一源/漏区域122具有与第一导电性不同的第二导电性时，设置在半导体图案117的每个与阱区域108之间的掩埋绝缘图案115的每个的两端的一部分与第一源/漏区域122接触，使得具有第一导电性的半导体图案117的每个和阱区域108可以通过掩埋绝缘图案115和成对的第一源/漏区域122彼此电分离。
在第一源/漏区域122被形成之后，第二掩模层320可以被去除。掩模层320可以通过灰化、剥离或这两者被去除。
参考图8，栅绝缘材料层210和栅电极材料层220被顺序形成以覆盖衬底110a的顶表面。
栅绝缘材料层210可以包括例如硅氧化物、硅氮化物、硅氮氧化物、锗氧化物、具有高介电常数的电介质材料或其组合。具有高介电常数的电介质材料可以具有大约10到25的相对介电常数，所述相对介电常数大于硅氧化物和硅氮化物的相对介电常数。具有高介电常数的电介质材料可以包括例如铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铒氧化物、镝氧化物、钆氧化物、铝氧化物、铅钪钽氧化物、铌锌酸铅或其组合。然而，用于形成具有高介电常数的电介质材料的材料不限于此。栅绝缘材料层210可以通过诸如例如热氧化、原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)的工艺被形成。栅绝缘材料层210可以具有例如几十到几百的厚度。然而，栅绝缘材料层210的厚度不限于此。在本发明构思的一示例性实施方式中，当栅绝缘材料层210通过热氧化工艺被形成时，栅绝缘材料层210可以不被形成在隔离层102上。
栅电极材料层220可以包括例如多晶硅，钛(Ti)、钽(Ta)、铝(Al)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)中的至少一种金属，包括至少一种金属的金属氮化物，以碳掺杂的金属，或者以碳掺杂的诸如金属氮化物的金属化合物。栅电极材料层220可以包括单层或包含多个层的多层。
栅电极材料层220可以通过诸如例如ALD、CVD、PVD、金属有机ALD(MOALD)或金属有机CVD(MOCVD)的工艺形成。
参考图8和9，栅绝缘材料层210和栅电极材料层220被图案化，从而栅绝缘层212和栅电极222可以分别被形成。栅绝缘层212和栅电极222可以通过包括光刻过程和蚀刻过程的图案化工艺被形成。
栅电极222可以具有在与一对第一源/漏区域122之间的间距的方向垂直的方向上(在图9的水平方向上)延伸的线的形状。该延伸的方向可以平行于衬底的顶表面。所述对第一源/漏区域122之间的间距的方向是从所述对第一源/漏区域122中的一个径直横跨所述间距到所述对第一源/漏区域122中的另一个的方向。
栅电极222可以被形成来使得所有掩埋绝缘图案115可以与栅电极222重叠。在本发明构思的一示例性实施方式中，掩埋绝缘图案115中的每个的宽度可以小于所述对第一源/漏区域122之间的栅电极222的宽度。
本说明书中栅电极具有延伸的线的形状时栅电极的宽度是指栅电极的在与栅电极延伸的方向垂直的方向上的物理宽度。因此，栅电极的宽度是指栅电极的在一对第一源/漏区域122之间的间距的方向上的物理宽度。也就是，本说明书中栅电极的宽度是指栅电极的在栅长度的方向上的物理宽度，栅长度相应于具有该栅电极的晶体管的沟道中的电流的流动方向上电子的移动距离，栅电极的宽度不是指在与沟道中的电流的流动方向垂直的方向上的栅宽度或沟道宽度。
该对第一源/漏区域122中的每个的一部分可以在垂直于衬底110a的主表面的方向上重叠栅电极222的一部分。也就是，该对第一源/漏区域122的对立端的一部分可以延伸到栅电极222的下侧。
参考图10，一对绝缘间隔物230被形成在栅绝缘层212和栅电极222的两侧壁上，使得包括栅绝缘层212、栅电极222和该对绝缘间隔物230的栅结构200可以被形成。该对绝缘间隔物230可以通过将间隔物层沉积在以上描述的具有栅绝缘层212和栅电极222的衬底之上随后选择性地蚀刻间隔物层来被形成。间隔物层可以使用例如CVD、ALD、PVD等的半导体工艺中可用的任意合适的层形成技术来形成。然后，间隔物层可以通过例如各向异性干法蚀刻被选择性地去除以暴露栅电极222的顶部和该对第一源/漏区域122的顶部。因此，该对绝缘间隔物230被留在栅绝缘层212和栅电极222的两侧壁上。
绝缘间隔物230中的每个可以包括例如硅氮化物、硅氮氧化物、包括碳的硅氮氧化物或其复合层，或者可以具有形成在其中的空气间隙或低介电常数层。在本发明构思的一示例性实施方式中，绝缘间隔物230中的每个可以是包括L形第一绝缘间隔物和形成在第一绝缘间隔物上的第二绝缘间隔物的复合层。在本发明构思的一示例性实施方式中，第二绝缘间隔物可以被省略。在这种情况下，绝缘间隔物230中的每个可以仅具有L形第一绝缘间隔物。在本发明构思的一示例性实施方式中，绝缘间隔物230中的每个还可以包括形成在第一绝缘间隔物和第二绝缘间隔物之间的空间中的空气间隙。在本发明构思的一示例性实施方式中，绝缘间隔物230可以被形成，使得具有比第一绝缘间隔物和第二绝缘间隔物的介电常数相对更低的介电常数的低介电常数层可以被填充在空气间隙空间中。
参考图11，第三离子注入工艺IMP3被执行使得第二源/漏区域124可以被形成在衬底110a中第一源/漏区域122的一部分中，并且具有包括第一源/漏区域122和第二源/漏区域124的源/漏区域120的半导体器件1可以被形成。在第三注入工艺中，第二源/漏区域124可以使用栅结构200作为离子注入掩模来形成。
第三离子注入工艺IMP3可以通过注入具有第二导电性的离子来执行。也就是，第二源/漏区域124可以具有与第一源/漏区域122的导电性相同的导电性。相对于衬底110a的主表面，第二源/漏区域124的底表面的高度可以高于第一源/漏区域122的底表面的高度。第二源/漏区域124的掺杂浓度可以大于第一源/漏区域122的掺杂浓度。
半导体器件1包括：具有包括沟道区域CH的有源区ACT的衬底110a，形成在沟道区域CH被形成在其中的有源区ACT中的栅结构200，以及在栅结构200的两侧形成在衬底110a中的该对源/漏区域120。
衬底110a包括衬底基础层112、设置在衬底基础层112上的掩埋绝缘图案115、以及设置在掩埋绝缘图案115上的半导体图案117。掩埋绝缘图案115可以被形成在衬底110a中并且被设置在栅结构200的下侧处的沟道区域CH中，从而与衬底110a的顶表面间隔开预定距离。
衬底基础层112的一部分和半导体图案117中的每个可以构成沟道区域CH。沟道区域CH可以具有第一导电性。沟道区域CH可以包括设置在每个掩埋绝缘图案115的上侧上的上部沟道区域CH-M和设置在每个掩埋绝缘图案115的下侧的下部沟道区域CH-S，上部沟道区域CH-M和下部沟道区域CH-S通过每个掩埋绝缘图案115和该对源/漏区域120彼此隔开。上部沟道区域CH-M可以相应于半导体图案117，并且下部沟道区域CH-S可以是衬底基础层112的在每个掩埋绝缘图案115的下侧的部分。如先前参考图3所述，通过第一离子注入工艺IMP1注入到衬底110中的离子可以主要存在于衬底基础层112的一部分中，并且相对小量的离子可以被注入到随后被图案化以形成半导体图案117的半导体层116中。此外，随后被图案化以形成掩埋绝缘图案115的掩埋绝缘层114可以防止被注入的离子在热处理期间扩散到半导体层116中。因此，上部沟道区域CH-M的掺杂浓度可以比下部沟道区域CH-S的掺杂浓度更低。
栅结构200可以包括：栅绝缘层212，其覆盖其中形成沟道区域CH的有源区ACT的顶表面；栅电极222，其覆盖其中形成沟道区域CH的有源区ACT的顶表面上的栅绝缘层212；以及一对绝缘间隔物230，其被形成在栅绝缘层212和栅电极222的两侧壁上。所有掩埋绝缘图案115在垂直于衬底110a的主表面的方向上可以重叠栅电极222。
该对源/漏区域120可以被形成在掩埋绝缘图案115的每个的两侧(端)处的衬底110a中，从而从衬底110a的顶表面延伸到比掩埋绝缘图案115的高度更低的高度处。该对源/漏区域120可以具有与第一导电性不同的第二导电性。该对源/漏区域120的每个的一部分在垂直于衬底110a的主表面的方向上可以重叠栅电极222的一部分。每个掩埋绝缘图案115的两端的一部分可以与该对源/漏区域120中的每个接触。因此，具有第一导电性的上部沟道区域CH-M可以被掩埋绝缘图案115和具有第二导电性的该对源/漏区域120围绕，并且与具有第一导电性的下部沟道区域CH-S分隔开。因此，上部沟道区域CH-M和下部沟道区域CH-S可以彼此电分离。
源/漏区域120中的每个可以包括第一源/漏区域122和第二源/漏区域124。第二源/漏区域124可以具有比第一源/漏区域122的掺杂浓度更高的掺杂浓度。与第二源/漏区域124可以延伸相比，第一源/漏区域122可以朝栅电极122的下侧延伸更多。此外，相对于衬底110a的主表面，第一源/漏区域122的底表面的高度可以低于第二源/漏区域124的底表面的高度。该对源/漏区域120的该对第二源/漏区域124的对立端中的每个可以位于绝缘间隔物230中的每个的下侧。也就是，第二源/漏区域124的一端的一部分可以延伸到栅结构200的下侧。
每个掩埋绝缘图案115的两端的一部分可以与该对源/漏区域120中的每个的第一源/漏区域122接触。在本发明构思的一示例性实施方式中，每个掩埋绝缘图案115的两端的一部分可以与第一源/漏区域122的上部接触。也就是，每个掩埋绝缘图案115的两端的一部分可以延伸到第一源/漏区域122内。掩埋绝缘图案115可以与第一源/漏区域122接触，但是可以与第二源/漏区域124间隔开。
掩埋绝缘图案115中的每个在该对源/漏区域120之间的间距的方向上可以具有第一宽度W1。该对源/漏区域120之间的间距的方向是从该对源/漏区域120中的一个径直横跨所述间距到该对源/漏区域120中的另一个的方向。该对源/漏区域120的该对第一源/漏区域122之间的距离可以具有第二宽度W2。栅电极222在该对源/漏区域120之间的间距的方向上可以具有第三宽度W3。该对源/漏区域120的该对第二源/漏区域124之间的距离可以具有第四宽度W4。
第一宽度W1可以大于第二宽度W2。因此，每个掩埋绝缘图案115的两端的一部分可以与第一源/漏区域122接触并且可以延伸到第一源/漏区域122中。第一宽度W1可以小于第三宽度W3。因此，所有掩埋绝缘图案115在垂直于衬底110a的主表面的方向上可以重叠栅电极222。第一宽度W1可以小于第四宽度W4。因此，掩埋绝缘图案115中的每个可以与第二源/漏区域124间隔开。
第二宽度W2可以小于第三宽度W3。因此，第一源/漏区域122的一部分在垂直于衬底110a的主表面的方向上可以重叠栅电极222的一部分。第二宽度W2可以小于第四宽度W4。因此，与第二源/漏区域124可以延伸相比，第一源/漏区域122可以朝栅电极222的下侧更进一步地延伸。
第三宽度W3可以小于第四宽度W4。因此，该对源/漏区域120的该对第二源/漏区域124的对立端的一部分可以延伸到栅结构200的下侧，并且第二源/漏区域124的一端可以位于该对绝缘间隔物230中的一个的下侧。
第一源/漏区域122可以具有从衬底110a的顶表面起的第一深度D1，并且第二源/漏区域124可以具有从衬底110a的顶表面起的小于第一深度D1的第二深度D2。因此，相对于衬底110a的主表面，第一源/漏区域122的底表面的高度可以低于第二源/漏区域124的底表面的高度。
掩埋绝缘图案115中的每个可以具有从衬底110a的顶表面起的第三深度D3，并且可以被设置在栅电极222的下侧的沟道区域CH中。因此，掩埋绝缘图案115可以与衬底110a的顶表面间隔开。
第三深度D3可以小于第一深度D1。因此，从衬底110a的顶表面起，源/漏区域120，特别是第一源/漏区域122的底表面可以延伸到比掩埋绝缘图案115中的每个的高度更低的高度。
半导体器件1可以包括包含有源区ACT、栅绝缘层212、栅电极222和该对源/漏区域120的晶体管TR，沟道区域CH被形成在有源区ACT中。
晶体管TR的沟道区域CH可以包括设置在掩埋绝缘图案115的上侧的上部沟道区域CH-M和设置在掩埋绝缘图案115的下侧的下部沟道区域CH-S，上部沟道区域CH-M和下部沟道区域CH-S通过掩埋绝缘图案115彼此分离。每个掩埋绝缘图案115的两端的一部分可以与该对源/漏区域120中的每个接触。
当晶体管TR导通时，流经沟道区域CH的多部分电流可以一起流到上部沟道区域CH-M和下部沟道区域CH-S中。由于上部沟道区域CH-M的掺杂浓度可以小于下部沟道区域CH-S的掺杂浓度，所以在流经沟道区域CH的多部分电流中可以有相对更多部分的流经具有相对更高的迁移率的上部沟道区域CH-M的电流。因此，当半导体器件1具有多个晶体管TR时，晶体管TR之间在阈值电压上的差异可以被减小，使得所述多个晶体管TR的阈值电压的不匹配可以被减小。
由于晶体管TR具有在每个掩埋绝缘图案115的上侧的沟道区域CH-M的电流路径和在每个掩埋绝缘图案115的下侧的沟道区域CH-S的电流路径两者，所以晶体管TR的整体电流特性可以被提高。
由于具有相对低掺杂浓度的第一源/漏区域122具有一底表面，该底表面相对于衬底110a的主表面具有比掩埋绝缘图案115的每个的高度更低的高度，所以在漏极偏置电压高的条件下，施加到沟道区域CH的漏极的电场可以沿第一源/漏区域122的深度被分散到上部沟道区域CH-M和下部沟道区域CH-S中。因此，晶体管TR可以具有相对高的击穿电压特性。
在根据当前实施方式的半导体器件1中，由于仅被局部地设置在晶体管TR的栅电极222的下侧并且不被设置在源/漏区域120的除栅电极222的下侧外的其它部分处的掩埋绝缘图案115，所以具有几V(伏特)到几十V的高工作电压的电流特性可以被提高，并且阈值电压的不匹配可以被减小，并且高击穿电压特性可以被获得。
图12到19是根据本发明构思的一示例性实施方式的制造半导体器件的方法及半导体器件的主要构造的剖视图。在图12到19中，与图1到11的附图标记相同的附图标记代表相同的元件，并且在以下描述中，对这些元件的重复描述可以被省略。具体地，图12是示出在图3的操作被执行之后的制造半导体器件的方法的剖视图。
参考图12，具有形成在其中的基础阱区域104的衬底110被制备。
衬底110包括衬底基础层112、覆盖衬底基础层112的掩埋绝缘层114以及覆盖掩埋绝缘层114的半导体层116。衬底110可以具有绝缘体上半导体(SOI)结构。也就是，衬底110可以包括在衬底基础层112和半导体层116之间的掩埋绝缘层114。
衬底基础层112可以包括半导体材料。掩埋绝缘层114可以包括绝缘材料。半导体层116可以包括半导体材料。半导体层116可以包括是单晶的半导体材料。例如，半导体层116可以包括与用于形成衬底基础层112的材料相同的材料。半导体层116可以具有第一导电性。
衬底110可以是制备好的SOI晶片。或者，绝缘层和半导体层可以被顺序堆叠在制备好的半导体晶片上。
在本发明构思的一示例性实施方式中，掩埋绝缘层114和半导体层116不被形成在衬底110的一部分上，并且仅衬底基础层112可以存在于衬底110上。或者，在本发明构思的一示例性实施方式中，掩埋绝缘层114可以不被形成在衬底110的一部分上，并且仅衬底基础层112和半导体层116可以存在于衬底110上。
用于限定有源区ACT的隔离层102被形成在衬底110上。隔离层102可以包括绝缘材料。隔离层102可以被形成为具有比掩埋绝缘层114的底表面相对更低的底表面。隔离层102可以通过去除衬底110的一部分以形成沟槽并且以绝缘材料填充所述沟槽来形成。
基础阱区域104可以通过执行将具有第一导电性的离子注入到衬底110中的第一离子注入工艺(图3的IMP1)来形成。第一离子注入工艺IMP1可以被执行使得比掩埋绝缘层114更低的衬底基础层112的一部分可以被用作投射范围Rp。因此，通过第一离子注入工艺IMP1注入到衬底110中的离子可以主要存在于衬底基础层112的一部分中，即在基础阱区域104中。具体地，将要通过第一离子注入工艺IMP1注入到衬底110内的离子中的较大部分可以被注入到与投射范围Rp相应的衬底基础层112中，投射范围Rp在峰值浓度深度周围，并且将要通过第一离子注入工艺IMP1注入到衬底110内的离子中的相对小的量可以被注入到半导体层116中。随后，当被注入的离子通过热处理扩散使得基础阱区域104可以被形成时，由于掩埋绝缘层114，被注入的离子可以不扩散到半导体层116中。因此，半导体层116的掺杂浓度可以比基础阱区域104的掺杂浓度更低。
在本发明构思的一示例性实施方式中，相对于衬底110的主表面，基础阱区域104的底表面的高度可以比隔离层102的底表面的高度更低。
参考图13，栅绝缘材料层210和栅电极材料层220被顺序形成以覆盖衬底110的顶表面。
栅绝缘材料层210可以包括例如硅氧化物、硅氮化物、硅氮氧化物、锗氧化物、具有高介电常数的电介质材料或其组合。
栅电极材料层220可以包括例如多晶硅，Ti、Ta、Al、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一种金属，包括至少一种金属的金属氮化物，以碳掺杂的金属，或者以碳掺杂的诸如金属氮化物的金属化合物。
一起参考图13和14，栅绝缘材料层210和栅电极材料层220被图案化使得栅绝缘层212和栅电极222可以被形成。栅绝缘层212和栅电极222可以通过包括光刻过程和蚀刻过程的图案化工艺来形成。
一起参考图14和15，利用栅电极222作为蚀刻掩模，半导体层116和掩埋绝缘层114中的每个的一部分被去除，使得在其中衬底基础层112的一部分被暴露的凹陷空间110Rb可以被形成。栅电极222可以是用于去除半导体层116和掩埋绝缘层114中的每个的一部分的掩模层。
半导体层116和掩埋绝缘层114中的每个的其它部分可以留在衬底基础层112上作为半导体图案117a或掩埋绝缘图案115a。也就是，具有形成在其中的凹陷空间110Rb的衬底110b包括衬底基础层112、覆盖衬底基础层112的一部分的掩埋绝缘图案115a以及覆盖掩埋绝缘图案115a的半导体图案117a。
参考图16，SEG工艺可以被执行使得用于填充凹陷空间110Rb的外延半导体层106可以被形成，在SEG工艺中衬底基础层112的由凹陷空间110Rb暴露的表面被用作籽晶。外延半导体层106可以由与用于形成基础阱区域104的材料相同的材料形成。在本发明构思的一示例性实施方式中，外延半导体层106可以被形成为具有与基础阱区域104的掺杂浓度相同或类似的掺杂浓度。然而，本发明构思的示例性实施方式不限于此。
基础阱区域104和外延半导体层106可以构成阱区域108。
参考图17，第二离子注入工艺IMP2a在栅电极222被形成在衬底110b上作为离子注入掩模的状态下被执行，使得第一源/漏区域122a可以被形成在衬底110b中的阱区域108的一部分中。第二离子注入工艺IMP2a可以通过注入具有第二导电性的离子来执行。也就是，第一源/漏区域122a可以具有与阱区域108的导电性不同的导电性。
第一源/漏区域122a可以从比掩埋绝缘图案115a中的每个的高度更高的高度延伸到比掩埋绝缘图案115a中的每个的高度更低的高度，使得相对于衬底110b的主表面，第一源/漏区域122a的底表面的高度比掩埋绝缘图案115a中的每个的高度更低。第一源/漏区域122a可以具有一底表面，所述底表面具有相对于衬底110b的主表面比阱区域108的底表面的高度和隔离层102的底表面的高度更高的高度。
通过第二离子注入工艺IMP2a注入的具有第二导电性的离子的一部分扩散到栅电极222的下侧中，使得掩埋绝缘图案115a的每个的两端(图17的水平方向上的两端)的一部分可以与第一源/漏区域122a接触。
当半导体图案117a中的每个和阱区域108具有相同导电性，例如第一导电性，并且第一源/漏区域122a具有与第一导电性不同的第二导电性时，设置在半导体图案117a中的每个和阱区域108之间的掩埋绝缘图案115a中的每个的两端的一部分与第一源/漏区域122a接触，使得具有第一导电性的半导体图案117a中的每个和阱区域108可以通过掩埋绝缘图案115a和该对第一源/漏区域122a彼此电分离。
参考图18，一对绝缘间隔物230被形成在栅绝缘层212和栅电极222的两侧壁上，从而包括栅绝缘层212、栅电极222和该对绝缘间隔物230的栅结构200可以被形成。该对绝缘间隔物230可以通过在以上描述的具有栅绝缘层212和栅电极222的衬底之上沉积间隔物层随后选择性地蚀刻间隔物层来形成。间隔物层可以使用半导体工艺中可用的任意合适的层形成技术例如CVD、ALD、PVD等来形成。然后间隔物层可以通过例如各向异性干法蚀刻被选择性地去除以暴露栅电极222的顶部和该对第一源/漏区域122a的顶部。因此，该对绝缘间隔物230被留在栅绝缘层212和栅电极222的两侧壁上。绝缘间隔物230中的每个可以包括例如硅氮化物、硅氮氧化物、包括碳的硅氮氧化物或其复合层，或者可以具有形成在其中的空气间隙或低介电常数层。
参考图19，第三离子注入工艺IMP3a被执行，使得第二源/漏区域124a可以被形成在衬底110b中的第一源/漏区域122a的一部分中，并且具有包括第一源/漏区域122a和第二源/漏区域124a的源/漏区域120a的半导体器件2可以被形成。在第三离子注入工艺IMP3a中，第二源/漏区域124a可以使用栅结构200作为离子注入掩模来形成。
第三离子注入工艺IMP3a可以通过注入具有第二导电性的离子来执行。也就是，第二源/漏区域124a可以具有与第一源/漏区域122a的导电性相同的导电性。相对于衬底110b的主表面，第二源/漏区域124a的底表面的高度可以高于第一源/漏区域122a的底表面的高度。第二源/漏区域124a的掺杂浓度可以大于第一源/漏区域122a的掺杂浓度。
半导体器件2包括：衬底110b，其具有包括沟道区域CHa的有源区ACT；栅结构200，其形成在包括沟道区域CHa的有源区ACT中；以及该对源/漏区域120a，其形成在栅结构200的两侧的衬底110b中。
衬底110b包括衬底基础层112，设置在衬底基础层112上的掩埋绝缘图案115a，以及设置在掩埋绝缘图案115a上的半导体图案117a。掩埋绝缘图案115a可以被形成在衬底110b中并且被设置在栅结构200的下侧的沟道区域CHa中，从而与衬底110b的顶表面间隔开预定距离。
衬底基础层112的一部分和半导体图案117a中的每个可以构成沟道区域CHa。沟道区域CHa可以具有第一导电性。沟道区域CHa可以包括设置在每个掩埋绝缘图案115a的上侧的上部沟道区域CH-Ma和设置在每个掩埋绝缘图案115a的下侧的下部沟道区域CH-Sa，上部沟道区域CH-Ma和下部沟道区域CH-Sa通过掩埋绝缘图案115a中的每个彼此分离。上部沟道区域CH-Ma可以相应于半导体图案117a，并且下部沟道区域CH-Sa可以是衬底基础层112的在每个掩埋绝缘图案115a的下侧的部分。如先前参考图3所述，通过第一离子注入工艺IMP1注入到衬底110中的离子可以主要存在于衬底基础层112的一部分中，并且相对小量的离子可以被注入到随后被图案化以形成半导体图案117a的半导体层116中。此外，随后被图案化以形成掩埋绝缘图案115a的掩埋绝缘层114可以防止被注入的离子在热处理期间扩散到半导体层116中。因此，上部沟道区域CH-Ma的掺杂浓度可以比下部沟道区域CH-Sa的掺杂浓度更低。
栅结构200可以包括：栅绝缘层212，其覆盖沟道区域CHa被形成于其中的有源区ACT的顶表面；栅电极222，其覆盖沟道区域CHa被形成于其中的有源区ACT的顶表面上的栅绝缘层212；以及一对绝缘间隔物230，其被形成在栅绝缘层212和栅电极222的两侧壁上。所有掩埋绝缘图案115a可以在垂直于衬底110b的主表面的方向上重叠栅电极222。
该对源/漏区域120a可以被形成在掩埋绝缘图案115a中的每个的两侧的衬底110b中，从而从衬底110b的顶表面延伸到比掩埋绝缘图案115a的高度更低的高度。该对源/漏区域120a可以具有与第一导电性不同的第二导电性。该对源/漏区域120a中的每个的一部分可以在垂直于衬底110b的主表面的方向上重叠栅电极222的一部分。每个掩埋绝缘图案115a的两端的一部分可以与该对源/漏区域120a中的每个接触。因此，具有第一导电性的上部沟道区域CH-Ma可以被掩埋绝缘图案115a和具有第二导电性的该对源/漏区域120a围绕，并且与具有第一导电性的下部沟道区域CH-Sa分离。因此，上部沟道区域CH-Ma和下部沟道区域CH-Sa可以彼此电分离。
源/漏区域120a中的每个可以包括第一源/漏区域122a和第二源/漏区域124a。第二源/漏区域124a可以具有比第一源/漏区域122a的掺杂浓度更高的掺杂浓度。与第二源/漏区域124a可以延伸相比，第一源/漏区域122a可以朝栅电极122的下侧延伸更多。此外，相对于衬底110b的主表面，第一源/漏区域122a的底表面的高度可以低于第二源/漏区域124a的底表面的高度。该对源/漏区域120a的该对第二源/漏区域124a的对立端中的每个可以位于绝缘间隔物230中的每个的下侧。也就是，第二源/漏区域124a的一端的一部分可以延伸到栅结构200的下侧。
每个掩埋绝缘图案115a的两端的一部分可以与该对源/漏区域120a中的每个的第一源/漏区域122a接触。在本发明构思的一示例性实施方式中，每个掩埋绝缘图案115a的两端的一部分可以与第一源/漏区域122a的上部接触。也就是，每个掩埋绝缘图案115a的两端的一部分可以延伸到第一源/漏区域122a中。掩埋绝缘图案115a可以与第一源/漏区域122a接触，但是可以与第二源/漏区域124a间隔开。
掩埋绝缘图案115a中的每个可以在该对源/漏区域120a之间的间距的方向上具有第一宽度W1a。该对源/漏区域120a的该对第一源/漏区域122a之间的距离可以具有第二宽度W2a。栅电极222在该对源/漏区域120a之间的间距的方向上可以具有第三宽度W3a。该对源/漏区域120a的该对第二源/漏区域124a之间的距离可以具有第四宽度W4a。
第一宽度W1a可以大于第二宽度W2a。因此，每个掩埋绝缘图案115a的两端的一部分可以与第一源/漏区域122a接触并且可以延伸到第一源/漏区域122a中。第一宽度W1a可以等于第三宽度W3a。因此，所有掩埋绝缘图案115a可以在垂直于衬底110b的主表面的方向上重叠栅电极222。第一宽度W1a可以小于第四宽度W4a。因此，掩埋绝缘图案115a中的每个可以与第二源/漏区域124a间隔开。
第二宽度W2a可以小于第三宽度W3a。因此，第一源/漏区域122a的一部分可以在垂直于衬底110b的主表面的方向上重叠栅电极222的一部分。第二宽度W2a可以小于第四宽度W4a。因此，与第二源/漏区域124a可以延伸相比，第一源/漏区域122a可以朝栅电极222的下侧更进一步延伸。
第三宽度W3a可以小于第四宽度W4a。因此，该对源/漏区域120a的该对第二源/漏区域124a的对立端的一部分可以延伸到栅结构200的下侧，并且第二源/漏区域124a的一端可以位于该对绝缘间隔物230中的一个的下侧。
第一源/漏区域122a可以具有从衬底110b的顶表面起的第一深度D1a，并且第二源/漏区域124a可以具有从衬底110b的顶表面起的小于第一深度D1a的第二深度D2a。因此，相对于衬底110b的主表面，第一源/漏区域122a的底表面的高度可以低于第二源/漏区域124a的底表面的高度。
掩埋绝缘图案115a中的每个可以具有从衬底110b的顶表面起的第三深度D3a，并且可以被设置在栅电极222的下侧的沟道区域CHa中。因此，掩埋绝缘图案115a可以与衬底110b的顶表面间隔开。
第三深度D3a可以小于第一深度D1a。因此，从衬底110b的顶表面起，源/漏区域120a，特别是第一源/漏区域122a的底表面可以延伸到比掩埋绝缘图案115a中的每个的高度更低的高度。
半导体器件2可以包括包含有源区ACT、栅绝缘层212、栅电极222和该对源/漏区域120a的晶体管TRa，在有源区ACT中形成有沟道区域CHa。
晶体管TRa的沟道区域CHa可以包括设置在掩埋绝缘图案115a的上侧的上部沟道区域CH-Ma和设置在掩埋绝缘图案115a的下侧的下部沟道区域CH-Sa，上部沟道区域CH-Ma和下部沟道区域CH-Sa通过掩埋绝缘图案115a彼此分离。每个掩埋绝缘图案115a的两端的一部分可以与该对源/漏区域120a中的每个接触。因此，上部沟道区域CH-Ma可以被掩埋绝缘图案115a和该对源/漏区域120a围绕，并且与下部沟道区域CH-Sa分隔开。因此，上部沟道区域CH-Ma和下部沟道区域CH-Sa可以彼此电分离。
当晶体管TRa导通时，流经沟道区域CHa的多部分电流可以一起流到上部沟道区域CH-Ma和下部沟道区域CH-Sa中。由于上部沟道区域CH-Ma的掺杂浓度可以小于下部沟道区域CH-Sa的掺杂浓度，所以在流经沟道区域CHa的所述多部分电流中，可以有相对更多部分的流经具有相对更高的迁移率的上部沟道区域CH-Ma的电流。因此，当半导体器件2具有多个晶体管TRa时，晶体管TRa之间在阈值电压上的差异可以被减小，使得所述多个晶体管TRa的阈值电压的不匹配可以被减小。
由于晶体管TRa具有在每个掩埋绝缘图案115a的上侧的沟道区域CH-Ma的电流路径和在每个掩埋绝缘图案115a的下侧的沟道区域CH-Sa的电流路径两者，所以晶体管TRa的整体电流特性可以被提高。
由于具有相对低掺杂浓度的第一源/漏区域122a具有一底表面，该底表面相对于衬底110b的主表面具有比掩埋绝缘图案115a中的每个的高度更低的高度，所以在漏极偏置电压高的条件下，施加到沟道区域CHa的漏极的电场可以沿第一源/漏区域122a的深度被分散到上部沟道区域CH-Ma和下部沟道区域CH-Sa中。因此，晶体管TRa可以具有相对高的击穿电压特性。
在根据当前实施方式的半导体器件2中，由于仅局部地设置在晶体管TRa的栅电极222的下侧并且不被设置在源/漏区域120a的除栅电极222的下侧外的其它部分处的掩埋绝缘图案115a，具有几V到几十V的高工作电压的电流特性可以被提高，并且阈值电压的不匹配可以被减小，并且高击穿电压特性可以被获得。
图20是示出根据本发明构思的一示例性实施方式的半导体器件的击穿电压与比较示例中的半导体器件的击穿电压之间的对比的曲线图。
图20是曲线图，其示出截止状态泄漏电流Ioff与根据本发明构思的一示例性实施方式的半导体器件A的漏极电压和比较示例中的半导体器件B的漏极电压的关系曲线的饱和漏源击穿电压(BVdss)。
根据当前实施方式的半导体器件A包括掩埋绝缘图案，该掩埋绝缘图案仅被局部地设置在栅电极的下侧并且不被设置在源/漏区域的除栅电极下侧外的其它部分处。然而，比较示例中的半导体器件B可以包括设置在栅电极的下侧和源/漏区域的除栅电极的下侧外的其它部分两者处的掩埋绝缘层。
与比较示例中的半导体器件B相比，根据当前实施方式的半导体器件A示出了即使在相对高的漏极电压下仍稳定的截止状态泄漏电流Ioff特性。也就是，在根据当前实施方式的半导体器件A中，由于掩埋绝缘图案，施加到沟道的漏极的电场被分散到上部沟道区域和下部沟道区域中，使得根据当前实施方式的半导体器件A与比较示例中的半导体器件B相比可以具有相对高的BVdss。
图21是示出根据本发明构思的一示例性实施方式的半导体器件的掺杂分布与比较示例中的半导体器件的掺杂分布之间的对比的曲线图。
图21是曲线图，其示出掺杂分布与从根据本发明构思的一示例性实施方式的半导体器件A的沟道区域中的衬底的主表面起的深度和从比较示例中的半导体器件C的沟道区域中的衬底的主表面起的深度的关系曲线。
根据当前实施方式的半导体器件A具有掩埋绝缘图案，所述掩埋绝缘图案仅被局部地设置在栅电极的下侧并且不被设置在源/漏区域的除栅电极下侧外的其它部分处，而比较示例中的半导体器件C可以不具有这些掩埋绝缘图案。
在根据当前实施方式的半导体器件A中，上部沟道区域CH-M、掩埋绝缘图案115和下部沟道区域CH-S在从衬底的主表面起的深度方向上设置。因为归因于掩埋绝缘图案115，注入到上部沟道区域CH-M中的离子的量小于注入到下部沟道区域CH-S中的离子的量，并且在热处理期间来自下部沟道区域CH-S的离子可以不被扩散到上部沟道区域CH-M，所以上部沟道区域CH-M的掺杂浓度可以比下部沟道区域CH-S的掺杂浓度小至少约1.5到2个数量级或更多。
由于比较示例中的半导体器件C不具有与掩埋绝缘图案相应的元件，所以在从衬底的主表面起的深度方向上，沟道区域CH-C中掺杂浓度上的差异可以相对不大。
当根据当前实施方式的半导体器件A具有多个晶体管时，晶体管间阈值电压上的差异可以被减小，使得所述多个晶体管的阈值电压的不匹配可以被减小。
图22是根据本发明构思的一示例性实施方式的半导体器件的主要构造的剖视图。在图22中，与图12到19的附图标记相同的附图标记代表相同的元件，并且在以下描述中，对这些元件的重复描述可以被省略。
参考图22，半导体器件3包括：衬底110b，其具有包括沟道区域CHa的有源区ACT；栅结构200，其在包括沟道区域CHa的有源区ACT上；以及源区域120S和漏区域120D，源区域120S和漏区域120D分别被形成在栅结构200的两侧的衬底110b中。
图19中示出的半导体器件2包括形成在栅结构200的两侧的衬底110b中的一对源/漏区域120a，该对源/漏区域120a彼此对称。也就是，在栅结构200的两相反侧，该对源/漏区域120a的源区域和漏区域具有相同的尺寸和形状。图22中示出的半导体器件3包括栅结构200，以及形成在栅结构200的两侧的衬底110b中的彼此不对称的源区域120S和漏区域120D。也就是，形成在衬底110b中的源区域120S和漏区域120D在栅结构200的两相反侧处具有不同的尺寸和/或形状。漏区域120D可以包括第一漏区域122D和第二漏区域124D。
图22中示出的半导体器件3的漏区域120D，以及构成漏区域120D的第一漏区域122D和第二漏区域124D具有与图19中示出的半导体器件2的一侧处的一个源/漏区域120a，以及构成源/漏区域120a的第一源/漏区域122a和第二源/漏区域124a的结构相同的结构，因此，其详细描述将被省略。
源区域120S和第二漏区域124D具有相同导电性，并且可以具有相同或类似的掺杂浓度。
分别地，每个掩埋绝缘图案115a的一端的一部分可以与源区域120S接触，并且每个掩埋绝缘图案115a的另一端的一部分可以与第一漏区域122D接触。分别地，每个掩埋绝缘图案115a的一端的一部分可以延伸到源区域120S中，并且每个掩埋绝缘图案115a的另一端的一部分可以延伸到第一漏区域122D中。掩埋绝缘图案115a中的每个可以与第一漏区域122D接触，但是可以与第二漏区域124D间隔开。
与第二漏区域124D可以延伸相比，第一漏区域122D可以朝栅电极122的下侧更进一步地延伸。源区域120S和第一漏区域122D的对立端可以位于栅电极122的下侧。第二漏区域124D的朝向源区域120S的一端可以位于绝缘间隔物230的下侧。也就是，第二漏区域124D的一端的一部分可以延伸到栅结构200的下侧。
第一漏区域122D可以具有从衬底110a的顶表面起的第一深度D1a，并且第二漏区域124D可以具有从衬底110b的顶表面起的第二深度D2a。因此，相对于衬底110b的主表面，第一漏区域122D的底表面的高度可以低于第二漏区域124D的底表面的高度。
源区域120S可以具有从衬底110b的顶表面起的第四深度D4。在本发明构思的一示例性实施方式中，第四深度D4可以大于第二深度D2a，但是不限于此。
半导体器件3可以通过分别在源区域120S、第一漏区域122D和第二漏区域124D上执行附加的离子注入工艺来形成。第一漏区域122D可以在绝缘间隔物230被形成之前被形成，并且第二漏区域124D可以在绝缘间隔物230被形成之后被形成。源区域120S可以在绝缘间隔物230被形成之前被形成。
由于在半导体器件3中，具有相对低掺杂浓度的第一漏区域122D具有一底表面，该底表面相对于衬底110b的主表面具有比掩埋绝缘图案115a中的每个的高度更低的高度，所以在漏极偏置电压高的条件下，施加到沟道区域CHa的漏极的电场可以沿第一漏区域122D的深度被分散到上部沟道区域CH-Ma和下部沟道区域CH-Sa中。因此，晶体管TRb可以具有相对高的击穿电压(例如BVdss)特性。此外，如参考图19所述，半导体器件3中阈值电压的不匹配可以被减小。整体电流特性可以被提高。
图22示出半导体器件3具有图19中示出的掩埋绝缘图案115a的情况。然而，本发明构思的示例性实施方式不限于此，并且图22的半导体器件3可以具有图11中示出的掩埋绝缘图案115a。
图23是根据本发明构思的一示例性实施方式的半导体器件的主要构造的剖视图。在图23中，与图1到22的附图标记相同的附图标记代表相同的元件，并且在以下的描述中，对这些元件的重复描述可以被省略。
参考图23，半导体器件4包括包含第一区域R1和第二区域R2的衬底110a。具有形成在其中的第一有源区ACT1的第一晶体管TR1可以被形成在第一区域R1中，并且具有形成在其中的第二有源区ACT2的第二晶体管TR2可以被形成在第二区域R2中。
形成在第二区域R2中的第二晶体管TR2可以具有与图11中示出的晶体管TR的结构相同的结构。然而，尽管未附加地示出，但是图19中示出的晶体管TRa或图22中示出的晶体管TRb也可以被形成在第二区域R2中。
第一晶体管TR1的栅电极222的宽度W-TR1可以小于第二晶体管TR2的栅电极222的宽度W-TR2。
掩埋绝缘图案115被设置在第二晶体管TR2的栅电极222的下侧。然而，没有类似的元件被设置在第一晶体管TR1中。因此，与其中第二有源区ACT2中的沟道区域CH2包括彼此分离的上部沟道区域CH2-M和下部沟道区域CH2-S的第二晶体管TR2中不同，形成在第一晶体管TR1的第一有源区ACT1中的沟道区域CH1可以不被分割为上部沟道区域和下部沟道区域。也就是，由于掩埋绝缘图案115，第二有源区ACT2被从衬底110a的顶表面不连续地设置到隔离层102的底表面的高度。然而，第一有源区ACT1可以从衬底110a的顶表面延伸到隔离层102的底表面的高度。
第一晶体管TR1包括形成在栅电极222的两侧的衬底110a中的一对源/漏区域120-1。第一晶体管TR1的该对源/漏区域120-1中的每个可以包括第一源/漏区域122-1和具有比第一源/漏区域122-1的掺杂浓度更高的掺杂浓度的第二源/漏区域124-1。由于第一源/漏区域122-1具有相对低的掺杂浓度并且第二源/漏区域124-1具有相对高的掺杂浓度，所以第一源/漏区域122-1和第二源/漏区域124-1可以分别被称为低浓度源/漏区域122-1和高浓度源/漏区域124-1。
第二晶体管TR2包括形成在栅电极222的两侧的衬底110a中的一对源/漏区域120-2。第二晶体管TR2的源/漏区域120-2可以包括第一源/漏区域122-2和具有比第一源/漏区域122-2的掺杂浓度更高的掺杂浓度的第二源/漏区域124-2。由于第一源/漏区域122-2具有相对低的掺杂浓度并且第二源/漏区域124-2具有相对高的掺杂浓度，所以第一源/漏区域122-2和第二源/漏区域124-2可以被称为低浓度源/漏区域122-2和高浓度源/漏区域124-2。
相对于衬底110a的主表面，第二晶体管TR2的第二源/漏区域124-2的底表面的高度可以高于第一源/漏区域122-2的底表面的高度。然而，相对于衬底110a的主表面，第一晶体管TR1的第二源/漏区域124-1的底表面的高度可以低于第一源/漏区域122-1的底表面的高度。在本发明构思的一示例性实施方式中，第一晶体管TR1的第二源/漏区域124-1的底表面的高度和第二晶体管TR2的第二源/漏区域124-2的底表面的高度可以相同。然而，本发明构思的示例性实施方式不限于此。
第一晶体管TR1可以是用于逻辑器件或存储器件的晶体管。第二晶体管TR2可以是用于电压发生器的晶体管，该电压发生器用于产生高电压。
由于第二晶体管TR2具有掩埋绝缘图案115，所以阈值电压的不匹配可以被减小，并且电流特性可以被提高。此外，第二晶体管TR2可以具有相对高的击穿电压(例如BVdss)特性。因此，第二晶体管TR2可以使电压发生器能够产生高且稳定的工作电压。
图24A到24D是示出根据本发明构思的一示例性实施方式的处理衬底的操作的剖视图。图24A到24D是用于通过省略制造图23中示出的半导体器件4的方法中制造晶体管TR1和TR2的操作的大多数步骤，解释处理第一区域R1和第二区域R2中的衬底的操作的剖视图。
参考图24A，具有第一区域R1和第二区域R2的衬底10被准备。衬底10包括衬底基础层12、覆盖衬底基础层12的掩埋绝缘层14以及覆盖掩埋绝缘层14的半导体层16。衬底10可以具有SOI结构。也就是，衬底10可以包括在衬底基础层12和半导体层16之间的掩埋绝缘层14。衬底10可以是制备好的SOI晶片。
参考图24B，覆盖第二区域R2的一部分的掩模层32被形成在衬底10上。掩模层32可以包括例如光致抗蚀剂层。光致抗蚀剂层可以通过光刻工艺被形成。
一起参考图24B和24C，利用掩模层32作为蚀刻掩模，半导体层16和掩埋绝缘层14中的每个的一部分被去除，使得其中暴露衬底基础层12的一部分的凹陷空间10Ra可以被形成。第二区域R2中半导体层16和掩埋绝缘层14中的每个的其它部分可以在衬底基础层12上留下作为半导体图案17和掩埋绝缘图案15。所有半导体层16和掩埋绝缘层14可以被从第一区域R1去除。于是，衬底10a可以被形成，其包括衬底基础层12、掩埋绝缘图案15和半导体图案17。
参考图24D，SEG工艺被执行使得用于填充凹陷空间10Ra的外延半导体层18可以被形成，在SEG工艺中衬底基础层12的由凹陷空间10Ra暴露的表面被用作籽晶。因此，掩埋绝缘图案15可以仅被形成在第二区域R2的一部分中。
用于图24A到24D中示出的处理衬底的操作的对第二区域R2的描述可以被应用于处理用于制造图1到22中示出的半导体器件1、2或3的衬底的操作。
图25A到25E是示出根据本发明构思的一示例性实施方式的处理衬底的操作的剖视图。图25A到25E是剖视图，其在从制造图23中示出的半导体器件4的方法中省略制造晶体管TR1和TR2的操作的大多数步骤的状态下，示出处理第一区域R1和第二区域R2中的衬底的操作。
参考图25A，衬底基础层22被制备。衬底基础层22可以是制备好的半导体晶片。
参考图25B，掩埋绝缘层24和半导体层26仅被选择性地形成在第二区域R2中，使得衬底20可以被制备。仅衬底基础层22可以存在于衬底20的第一区域R1中，并且顺序形成在衬底基础层22上的掩埋绝缘层24和半导体层26可以进一步存在于衬底20的第二区域R2中。
参考图25C，覆盖第一区域R1的全部和第二区域R2的一部分的掩模层32a被形成在衬底20上。
一起参考图25C和25D，半导体层26和掩埋绝缘层24中的每个的一部分利用掩模层32a作为蚀刻掩模被去除，使得其中暴露衬底基础层22的一部分的凹陷空间20Ra可以被形成。第二区域R2中半导体层26和掩埋绝缘层24中的每个的其它部分可以在衬底基础层22上留下作为半导体图案27和掩埋绝缘图案25。也就是，具有凹陷空间20Ra的衬底20a可以被形成，其包括衬底基础层22、掩埋绝缘图案25和半导体图案27。随后，掩模层32a的形成在第一区域R1中的部分可以被去除。
参考图25E，其中衬底基础层22的由凹陷空间20Ra暴露的表面被用作籽晶的SEG工艺被执行，使得覆盖第一区域R1的衬底基础层22的全部并且填充第二区域R2的凹陷空间20Ra的外延半导体层28可以被形成。因此，掩埋绝缘图案25可以仅被形成在第二区域R2的一部分中。
用于图25A到25E中示出的处理衬底的操作的对第二区域R2的描述可以被应用于处理用于制造参考图1到22描述的半导体器件1、2或3的衬底的操作。
图26是根据本发明构思的一示例性实施方式的显示装置的框图。
参考图26，显示装置1000包括显示面板1500和显示驱动电路1100。
以帧为单位的图像被显示在显示面板1500上。显示面板1500可以被实现为例如液晶显示器(LCD)、发光二极管(LED)显示器、有机LED(OLED)显示器、有源矩阵OLED(AMOLED)显示器或柔性显示器。此外，显示面板1500可以被实现为不同类型的平板显示器。为了解释的方便，在描述本发明构思时，LCD面板将被描述。
显示面板1500包括布置在行方向上的栅线GL1到GLn，布置在列方向上的源极线SL1到SLm，以及形成在栅线GL1到GLn和源极线SL1到SLm的交叉点处的像素PX。如所示，在LCD面板中，像素PX包括薄膜晶体管(TFT)、连接到TFT的漏极的液晶电容器Clc和存储电容器Cst。公共电压Vcom可以被连接到液晶电容器Clc和存储电容器Cst的另外的端。当栅线GL1到GLn被顺序扫描时，连接到被选择的栅线的像素PX的TFT导通，随后，与显示数据RGB相应的灰度电压被施加到源极线SL1到SLm中的每个。RGB可以表示红色、绿色和蓝色，并且其可以是用于在不同类型的显示器上显示颜色的颜色模式。灰度电压经由像素PX的TFT被施加到液晶电容器Clc和存储电容器Cst，并且液晶电容器Clc和存储电容器Cst被驱动使得显示操作可以被执行。
显示驱动电路1100可以包括源驱动器1120、栅驱动器1130、逻辑电路1110和电压发生器1140。
显示驱动电路1100可以被实现为一个半导体芯片或多个半导体芯片。
逻辑电路1110可以从外部设备(例如主机设备)接收显示数据DDATA、水平同步信号Hsync、垂直同步信号Vsync、时钟信号DCLK和数据使能信号DE，并且可以基于接收到的信号产生用于控制栅驱动器1130和源驱动器1120的控制信号CONT1和CONT2。此外，逻辑电路1110可以将从外部接收的显示数据DDATA生成为显示数据RGB，并且可以将生成的显示数据RGB发送到源驱动器1120，所述显示数据RGB通过将显示数据DDATA的格式转换为适合于与源驱动器1120接口的规范而被生成。逻辑电路1110可以包括例如接口单元、选择器和定时控制器。此外，逻辑电路1110可以包括用于存储接收到的显示数据DDATA的存储器。
栅驱动器1130和源驱动器1120响应于逻辑电路1110提供的控制信号CONT1和CONT2来驱动显示面板1500的像素PX。
源驱动器1120基于源驱动器控制信号CONT1驱动显示面板1500的源极线SL1到SLm。栅驱动器1130顺序扫描显示面板1500的栅线GL1到GLn。栅驱动器1130通过将栅导通电压GON施加到被选择的栅线而启动被选择的栅线，并且源驱动器1120输出与连接到被启动的栅线的像素PX相应的灰度电压。因此，以水平线为单位即一行中的图像可以被显示在显示面板1500上。
电压发生器1140产生在显示驱动电路1100和显示面板1500中使用的电压。电压发生器1140可以产生例如栅导通电压GON、栅关断电压GOFF、公共电压Vcom、模拟电源电压VDDA等。栅导通电压GON和栅关断电压GOFF被提供到栅驱动器1130，并且被用来产生被施加到栅线G1至Gn的栅信号。公共电压Vcom可以被共同提供到显示面板1500的像素PX。如所示，公共电压Vcom可以被提供到液晶电容器Clc的一端和存储电容器Cst的一端。在源驱动器1120操作时，模拟电源电压VDDA可以被使用。
电压发生器1140包括参考图1到25描述的半导体器件1、2和3以及在本发明构思的范围和技术精神内的修改和改变自半导体器件1、2和3的通过各种各样的制造方法制造的半导体器件中的至少一种。
显示驱动电路1100包括参考图1到25描述的半导体器件1、2、3和4以及在本发明构思的范围和技术精神内的修改或改变自半导体器件1、2、3和4的通过各种各样的制造方法制造的半导体器件中的至少一种。在本发明构思的一示例性实施方式中，显示驱动电路1100的电压发生器1140可以包括参考图1到25描述的半导体器件1、2和3以及半导体器件4的第二区域R2中的至少一种，以及在电压发生器1140的其它部分中的半导体器件4的第一区域R1。
图27是根据本发明构思的一示例性实施方式的显示模块的视图。
参考图27，显示模块2000可以包括显示装置2100、偏振器2200和窗玻璃2300。显示装置2100可以包括显示面板2110、印刷板2120和显示驱动集成电路(IC)2130。
窗玻璃2300由诸如丙烯酸树脂或强化玻璃的材料制成，并且保护显示模块2000免受由外部冲击或重复触摸引起的擦伤。偏振器2200可以被提供以增强显示面板2110的光学特性。显示面板2110可以通过在印刷板2120上图案化透明电极来形成。显示面板2110包括用于显示帧的多个像素。在本发明构思的一示例性实施方式中，显示面板2110可以是液晶面板。然而，本发明构思的示例性实施方式不限于此，并且显示面板2110可以包括各种类型的显示装置。例如，显示面板2110可以是来自有机发光二极管(OLED)、电致变色显示器(ECD)、数字反射镜装置(DMD)、驱动反光镜装置(AMD)、光栅光阀(GLV)、等离子体显示面板(PDP)、电致发光显示器(ELD)、发光二极管(LED)显示器和真空荧光显示器(VFD)中的一种。
在当前实施方式中，显示驱动IC 2130被示为一个芯片。然而，这仅是为了说明的方便，并且显示驱动IC 2130可以被安装为多个芯片。此外，显示驱动IC 2130可以以玻璃上芯片(COG)的形式被安装在由玻璃材料形成的印刷板上。然而，这仅是一示例性实施方式，并且显示驱动IC 2130可以以各种各样的形式诸如以膜上芯片(COF)、板上芯片(COB)等的形式被安装。
显示驱动IC 2130包括参考图1到25描述的半导体器件1、2、3和4以及在本发明构思的范围和技术精神内的修改和改变自半导体器件1、2、3和4的通过各种各样的制造方法制造的半导体器件中的至少一种。
显示模块2000还可以包括触摸面板2400和触摸控制器2410。触摸面板2400可以通过在玻璃基板或聚对苯二甲酸乙二醇酯(PET)膜上图案化诸如铟锡氧化物(ITO)的透明电极来形成。触摸控制器2410检测触摸面板2400上触摸的发生，计算触摸坐标，并且将计算出的触摸坐标传送到主机。触摸控制器2410还可以被集成在显示驱动IC 2130上并且在一个半导体芯片上。
尽管本发明构思已经参考其具体示例性实施方式被具体地示出和描述，但是将理解，可以对其进行形式和细节上的各种各样的改变而不背离所附权利要求的精神和范围。
本申请要求2016年2月12日在韩国知识产权局提交的韩国专利申请第10-2016-0016349号的权益，其公开通过引用被全文合并在此。

Claims (25)

1.一种半导体器件，其包括：
衬底，其具有包括沟道区域的有源区；
覆盖所述有源区的顶表面的栅绝缘层；
栅电极，其覆盖所述有源区的所述顶表面上的所述栅绝缘层；
掩埋绝缘图案，其在所述栅电极的下侧于所述有源区的所述沟道区域中，并且与所述衬底的顶表面间隔开；以及
在所述衬底中位于所述掩埋绝缘图案的两侧并且从所述衬底的所述顶表面延伸到比所述掩埋绝缘图案的高度更低的高度的一对源/漏区域。
2.如权利要求1所述的半导体器件，其中在垂直于所述衬底的主表面的方向上所述掩埋绝缘图案的全部重叠所述栅电极。
3.如权利要求2所述的半导体器件，其中在所述对源/漏区域间的间距的方向上，所述掩埋绝缘图案的宽度等于所述栅电极的宽度。
4.如权利要求2所述的半导体器件，其中在所述对源/漏区域间的间距的方向上，所述掩埋绝缘图案的宽度小于所述栅电极的宽度。
5.如权利要求1所述的半导体器件，其中所述掩埋绝缘图案的一端的一部分和另一端的一部分与所述对源/漏区域分别接触。
6.如权利要求1所述的半导体器件，其中所述对源/漏区域中的每个包括第一源/漏区域和具有比所述第一源/漏区域的掺杂浓度更高的掺杂浓度的第二源/漏区域，以及
与所述第二源/漏区域延伸相比，所述第一源/漏区域朝所述栅电极的下侧更进一步地延伸。
7.如权利要求6所述的半导体器件，其中相对于所述衬底的主表面，所述第一源/漏区域的底表面的高度低于所述第二源/漏区域的底表面的高度。
8.如权利要求6所述的半导体器件，其中所述掩埋绝缘图案的一端的一部分和另一端的一部分与所述对源/漏区域中的所述第一源/漏区域分别接触。
9.如权利要求1所述的半导体器件，其中所述沟道区域包括在所述掩埋绝缘图案的上侧的上部沟道区域、以及在所述掩埋绝缘图案的下侧的下部沟道区域，所述上部沟道区域和所述下部沟道区域通过所述掩埋绝缘图案彼此分隔开，并且所述上部沟道区域的掺杂浓度小于所述下部沟道区域的掺杂浓度。
10.一种半导体器件，其包括：
衬底，其包括第一区域、第二区域和隔离层，所述隔离层在所述第一区域和第二区域中的每个中限定包括沟道区域的有源区；
栅绝缘层，其覆盖所述第一区域和所述第二区域中的每个中的所述有源区的顶表面；
栅电极，其覆盖所述第一区域和所述第二区域中的每个中的所述有源区的所述顶表面上的所述栅绝缘层；
设置在所述第二区域中的掩埋绝缘图案，其在所述第二区域中的所述栅电极的下侧处的所述有源区的所述沟道区域中，并且与所述衬底的顶表面间隔开；
一对第一源/漏区域，其在所述第一区域中的所述栅电极的两侧处的所述衬底中；以及
在所述第二区域中的一对第二源/漏区域，其在所述掩埋绝缘图案的两侧处的所述衬底中，并且从所述衬底的所述顶表面延伸到比所述掩埋绝缘图案的高度更低的高度，
其中，在所述第一区域中，所述有源区从所述衬底的所述顶表面延伸到所述隔离层的底表面。
11.如权利要求10所述的半导体器件，其中在所述对第二源/漏区域之间的间距的方向上，所述掩埋绝缘图案的宽度等于或小于所述第二区域中的所述栅电极的宽度。
12.如权利要求10所述的半导体器件，其中在垂直于所述衬底的主表面的方向上，所述掩埋绝缘图案的全部重叠所述第二区域中的所述栅电极。
13.如权利要求10所述的半导体器件，其中所述对第二源/漏区域中的每个包括第二低浓度源/漏区域和具有比所述第二低浓度源/漏区域的掺杂浓度更高的掺杂浓度的第二高浓度源/漏区域，以及
所述掩埋绝缘图案的一端的一部分和另一端的一部分与所述对第二源/漏区域中的一对所述第二低浓度源/漏区域分别接触，以及
所述掩埋绝缘图案与所述第二高浓度源/漏区域间隔开。
14.如权利要求13所述的半导体器件，其中与所述第二高浓度源/漏区域延伸相比，所述第二低浓度源/漏区域朝所述第二区域中的所述栅电极的下侧更进一步地延伸，并且相对于所述衬底的主表面，所述第二低浓度源/漏区域的底表面的高度低于所述第二高浓度源/漏区域的底表面的高度。
15.如权利要求10所述的半导体器件，其中所述对第一源/漏区域中的每个包括第一低浓度源/漏区域和具有比所述第一低浓度源/漏区域的掺杂浓度更高的掺杂浓度的第一高浓度源/漏区域，以及
相对于所述衬底的主表面，所述第一高浓度源/漏区域的底表面的高度低于所述第一低浓度源/漏区域的底表面的高度。
16.如权利要求10所述的半导体器件，其中所述第二区域中的所述沟道区域包括在所述掩埋绝缘图案的上侧的上部沟道区域、以及在所述掩埋绝缘图案的下侧的下部沟道区域，所述上部沟道区域和所述下部沟道区域通过所述掩埋绝缘图案彼此分隔开，以及
所述上部沟道区域的掺杂浓度小于所述下部沟道区域的掺杂浓度。
17.一种制造半导体器件的方法，所述方法包括：
制备衬底，所述衬底包括衬底基础层、覆盖所述衬底基础层的掩埋绝缘层以及覆盖所述掩埋绝缘层的半导体层；
在所述衬底上形成暴露所述半导体层的一部分的掩模层；
通过将所述掩模层用作蚀刻掩模，去除所述半导体层的被暴露的部分以及比所述半导体层更低的所述掩埋绝缘层的一部分，并且形成其中暴露所述衬底基础层的一部分的凹陷空间；
形成用于填充所述凹陷空间的外延半导体层；以及
利用所述掩模层作为离子注入掩模在所述衬底的一部分中形成第一源/漏区域。
18.如权利要求17所述的方法，其中所述第一源/漏区域的所述形成包括形成所述第一源/漏区域使得相对于所述衬底的主表面，所述第一源/漏区域的底表面的高度低于所述掩埋绝缘层的剩余部分的高度。
19.如权利要求17所述的方法，其中所述外延半导体层的所述形成通过选择性外延生长(SEG)工艺执行，在所述选择性外延生长工艺中，所述衬底基础层的被所述凹陷空间暴露的表面被用作籽晶。
20.如权利要求17所述的方法，在所述第一源/漏区域的所述形成之后，还包括：
去除所述掩模层；
形成栅结构，所述栅结构包括形成在所述衬底上的栅绝缘层、形成在所述栅绝缘层上的栅电极以及覆盖所述栅电极的两侧壁的一对绝缘间隔物；以及
使用所述栅结构作为离子注入掩模，在所述衬底的一部分中形成第二源/漏区域，所述第二源/漏区域具有比所述第一源/漏区域的掺杂浓度更高的掺杂浓度。
21.如权利要求20所述的方法，其中所述第二源/漏区域的所述形成包括形成所述第二源/漏区域，使得相对于所述衬底的主表面，所述第二源/漏区域的底表面的高度高于所述第一源/漏区域的底表面的高度。
22.一种半导体器件，其包括：
衬底，其包括具有沟道区域的有源区；
在所述衬底上的覆盖所述有源区的顶表面的栅结构；
在所述栅结构的两对立侧处的所述衬底中的源区域和漏区域；以及
掩埋绝缘图案，其在所述栅结构的下侧处于所述有源区的所述沟道区域中，并且与所述衬底的顶表面间隔开，所述掩埋绝缘图案接触所述源区域和所述漏区域。
23.如权利要求22所述的半导体器件，其中所述沟道区域包括在所述掩埋绝缘图案的上侧处的上部沟道区域、以及在所述掩埋绝缘图案的下侧处的下部沟道区域，所述上部沟道区域和所述下部沟道区域通过所述掩埋绝缘图案彼此分隔开，且所述上部沟道区域的掺杂浓度小于所述下部沟道区域的掺杂浓度。
24.如权利要求22所述的半导体器件，其中所述源区域和所述漏区域彼此对称。
25.如权利要求22所述的半导体器件，其中所述源区域和所述漏区域彼此不对称。
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