KR100513310B1 - 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법 - Google Patents

비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법 Download PDF

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Abstract

비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을 갖는 반도체소자 및 그것을 제조하는 방법이 개시된다. 상기 반도체소자는 활성영역을 갖는 하부 반도체기판을 구비한다. 상기 하부 반도체기판의 활성영역 상부에 상부 실리콘 패턴 및 모오스 트렌지스터가 위치한다. 상기 모오스 트렌지스터는 상기 상부 실리콘 패턴 내부에 형성된 바디영역, 상기 바디영역에 의해 서로 이격된 소오스/드레인 영역들 및 상기 상부 실리콘패턴과 절연되어 상기 바디영역의 표면 상에 위치하는 게이트 전극을 포함한다. 한편, 상기 하부 반도체기판과 상기 상부 실리콘 패턴 사이에 매몰절연막이 개재된다. 상기 매몰절연막을 관통하는 관통플러그가 상기 소오스/드레인 영역들 중 어느 하나의 영역에 더 가깝도록 위치하여 상기 모오스 트랜지스터의 바디영역과 상기 하부 반도체기판을 전기적으로 연결한다. 또한, 상기 하나의 영역에 소오스 전압이 인가될 때, 상기 관통플러그의 상부면의 적어도 일부분이 공핍층 외부에 위치하고, 상기 하나의 영역에 드레인 전압이 인가될 때, 상기 관통플러그의 상부면이 공핍층 내부에 위치한다.

Description

비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을 갖는 반도체소자 및 그것을 제조하는 방법{Semiconductor device having two different operation modes employing an asymmetrical buried insulating layer and method of fabricating the same}
본 발명은 반도체소자 및 그것을 제조하는 방법에 관한 것으로, 특히 비대칭 매몰산화막을 채택하여 두 개의 다른 동작모드들을 갖는 반도체소자 및 그것을 제조하는 방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect; SCE)가 발생한다. 상기 단채널효과를 감소시키기 위해 불가피하게 채널 이온 농도를 증가시킨다. 그러나, 이는 누설전류의 증가를 초래한다. 누설전류의 증가는 디램소자에서 리프레쉬 특성의 악화로 이어진다.
상기 단채널효과를 개선하기 위한 방안으로 SOI 구조를 갖는 트랜지스터들이 널리 연구되고 있다. 상기 SOI 구조는 하부 반도체기판, 상부 실리콘 패턴 및 상기 하부 반도체기판과 상기 상부실리콘 패턴 사이에 개재되어 이들을 절연시키는 매몰절연막을 포함한다. 상기 SOI 구조를 갖는 트랜지스터들은 단채널효과 및 기생 커패시턴스(parasitic capacitance)를 줄일 수 있으며, 고속 동작이 가능하고 소비 전력을 줄일 수 있는 장점이 있다. 그러나, 킹크 효과(kink effect)와 같은 부유 바디 효과(floating body effect)가 발생한다.
상기 부유 바디와 관련된 문제들을 해결하기 위해, 상기 상부 실리콘 패턴 과 상기 하부 반도체기판을 전기적으로 연결시키는 방법이 널리 연구되고 있다. 한편, 상기 상부 실리콘 패턴과 상기 하부 반도체기판을 전기적으로 연결시키는 방법이 미국특허 제 6,429,091호에 "패터닝된 매몰절연막{patterned buried insulator}"이라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다.
상기 미국특허 제 6,429,091호에 개시된 방법은, 반도체기판 상에 마스크를 형성하여 소오스/드레인 영역들 하부에 매몰된 도핑 영역들을 형성하는 것을 포함한다. 상기 도핑 영역들을 선택적으로 식각한 후, 인슐레이터를 채워서 매몰절연막을 형성한다. 그 후, 상기 매몰절연막들 상부에 위치하는 소오스/드레인 영역들을 갖는 트랜지스터를 형성한다. 그 결과, 상기 소오스/드레인 영역들 하부에 패터닝된 매몰절연막들이 형성되어, 접합 누설전류를 감소시킬 수 있다. 또한, 상기 트랜지스터는 매몰절연막 하부의 반도체기판과 전기적으로 연결되어 연결모드(body-tied mode)에서 동작하므로 부유 바디 효과를 개선할 수 있다.
그러나, 상기 미국특허 제 6,429,091호에 개시된 방법에 의해 제조된 반도체소자는 연결모드(body-tied mode)에서 동작함에 따라, SOI 구조를 갖는 모오스 트랜지스터에 비해 온 커런트(on-current)가 작고 오프 커런트(off-current)가 크다.
본 발명의 목적은, 부유 바디 효과를 개선하면서, 종래기술에 비해 온 커런트를 증가시키고 오프 커런트를 감소시킬 수 있는 반도체소자를 제공하는 데 있다.
본 발명의 다른 목적은, 부유바디 효과를 개선하면서, 누설전류를 방지하여 리프레쉬 특성을 향상시킬 수 있는 디램셀을 제공하는 데 있다.
본 발명의 또 다른 목적은, 상기 반도체소자 및 디램셀을 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 태양은 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을 갖는 반도체소자를 제공한다. 상기 일 태양에 따른 반도체소자는 활성영역을 갖는 하부 반도체기판을 구비한다. 상기 하부 반도체기판의 활성영역 상부에 상부 실리콘 패턴이 위치한다. 또한, 상기 하부 반도체기판의 활성영역 상부에 모오스 트랜지스터가 위치한다. 상기 모오스 트랜지스터는 상기 상부 실리콘 패턴 내부에 형성된 바디영역, 상기 바디영역에 의해 서로 이격된 소오스/드레인 영역들 및 상기 상부 실리콘패턴과 절연되어 상기 바디영역의 표면 상에 위치하는 게이트전극을 포함한다. 상기 하부 반도체기판과 상기 상부 실리콘 패턴 사이에 매몰절연막이 개재된다. 한편, 상기 매몰절연막을 관통하는 관통플러그가 상기 소오스/드레인 영역들 중 어느 하나의 영역에 더 가깝도록 위치하여 상기 모오스 트랜지스터의 바디영역과 상기 하부 반도체기판을 전기적으로 연결한다. 이에 더하여, 상기 하나의 영역에 소오스 전압이 인가될 때, 상기 관통플러그의 상부면의 적어도 일부분은 공핍층 외부에 위치하고, 상기 하나의 영역에 드레인 전압이 인가될 때, 상기 관통플러그의 상부면은 공핍층 내부에 위치한다. 이에 따라, 상기 모오스 트랜지스터는 연결모드 또는 부유모드로 동작할 수 있다. 상기 모오스 트랜지스터를 부유모드로 동작하면, 온 커런트를 증가시키고 오프 커런트를 감소시킬 수 있다. 한편, 부유모드로 동작하는 동안 상기 바디영역에 홀들이 축적될 수 있다. 그러나, 상기 모오스 트랜지스터를 연결모드로 동작하여, 상기 축적된 홀들을 제거할 수 있다. 따라서, 연결모드 및 부유모드를 혼합하여 상기 모오스 트랜지스터를 동작시키므로써 부유 바디 효과를 개선시킬 수 있다.
여기서, 상기 소오스 영역 및 드레인 영역은 모오스 트랜지스터의 동작 방향에 따라 결정된다. 따라서, NMOS-트랜지스터의 경우, 접지되거나 낮은 전압이 인가되는 영역이 소오스 영역이고 높은 전압이 인가되는 영역이 드레인 영역이다. 한편, PMOS-트랜지스터에서는 높은 전압이 인가되는 영역이 소오스 영역이고, 낮은 전압이 인가되는 영역이 드레인 영역이다. 상기 소오스 영역 및 상기 드레인 영역에 인가되는 전압들을 각각 소오스 전압 및 드레인 전압으로 정의한다. 한편, 상기 모오스 트랜지스터의 동작방향이 결정되기 전에는 소오스 영역 또는 드레인 영역을 결정할 수 없으므로, 위치와 관련없이 두 영역들을 모두 지칭하기 위해 "소오스/드레인 영역들"로 표현하기로 한다.
상기 하부 반도체기판, 상기 상부 실리콘 패턴 및 상기 관통플러그는 모두 동일한 단결정 실리콘일 수 있다. 즉, 동일한 단결정 실리콘 기판을 사용하여 형성된 구조물들일 수 있다. 바람직하게는, 상기 하부 반도체기판은 단결정 실리콘이고, 상기 상부 실리콘 패턴 및 상기 관통플러그는 실리콘 에피층일 수 있다. 즉, 상기 하부 반도체기판은 단결정 실리콘 기판이고, 상기 상부 실리콘 패턴 및 상기 관통플러그는 동일한 실리콘 에피층으로 형성된 구조물들일 수 있다.
상기 소오스/드레인 영역들과 상기 매몰절연막은 상기 바디영역에 의해 서로 이격될 수 있다. 즉, 부분 공핍 SOI 트랜지스터(partially-depleted SOI MOSFET; PDSOI MOSFET)와 같이, 상기 매몰절연막과 상기 소오스/드레인 영역들 사이에 중성영역들(neutral regions)이 존재할 수 있다. 이때, 상기 관통플러그는 상기 소오스/드레인 영역들 중 어느 하나의 영역의 하부에 한정되어 위치할 수 있다. 즉, 상기 관통플러그가 상기 게이트 전극으로 부터 멀리 이격되어 상기 하나의 영역의 하부에 위치할 수 있다. 이에 따라, 상기 관통플러그가가 누설전류가 발생하기 쉬운 정션 에지(junction edge)로 부터 멀리 떨어져 위치하므로, 누설전류의 발생을 더욱 감소시킬 수 있다.
이와 달리. 상기 소오스/드레인 영역들과 상기 매몰절연막은 서로 접촉할 수 있다. 즉, 완정 공핍 SOI 트랜지스터(fully-depleted SOI MOSFET; FDSOI MOSFET)와 같이, 상기 매몰절연막과 상기 소오스/드레인 영역들 사이에 중성영역들이 존재하지 않을 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일 태양은 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을 갖는 디램셀을 제공한다. 상기 다른 일 태양에 따른 디램셀은 활성영역을 갖는 하부 반도체기판을 구비한다. 상기 하부 반도체기판의 활성영역 상부에 상부 실리콘 패턴이 위치한다. 또한, 상기 하부 반도체기판의 활성영역 상부에 모오스 트랜지스터가 위치한다. 상기 모오스 트랜지스터는 상기 상부 실리콘 패턴 내부에 형성된 바디영역, 상기 바디영역에 의해 서로 이격된 소오스/드레인 영역들 및 상기 상부 실리콘패턴과 절연되어 상기 바디영역의 표면 상에 위치하는 게이트전극을 포함한다. 상기 하부 반도체기판과 상기 상부 실리콘 패턴 사이에 매몰절연막이 개재된다. 한편, 상기 매몰절연막을 관통하는 관통플러그가 상기 소오스/드레인 영역들 중 어느 하나의 영역에 더 가깝도록 위치하여 상기 모오스 트랜지스터의 바디영역과 상기 하부 반도체기판을 전기적으로 연결한다. 이에 더하여, 상기 하나의 영역에 소오스 전압이 인가될 때, 상기 관통플러그의 상부면의 적어도 일부분은 공핍층 외부에 위치하고, 상기 하나의 영역에 드레인 전압이 인가될 때, 상기 관통플러그의 상부면은 공핍층 내부에 위치한다. 한편, 셀 커패시터가 상기 하나의 영역에 전기적으로 접속하고, 비트라인이 상기 나머지 하나의 영역에 전기적으로 접속한다. 이에 따라, 상기 모오스 트랜지스터는 연결모드 또는 부유모드로 동작할 수 있다. 상기 셀 커패시터에 정보를 기록하는 동안, 상기 모오스 트랜지스터는 연결모드로 동작한다. 따라서, 상기 바디영역 내에 홀들이 축적되는 것을 방지할 수 있어, 부유 바디 효과를 개선시킬 수 있다. 한편, 상기 셀 커패시터에 전하가 저장되면, 상기 모오스 트랜지스터가 부유모드로 동작한다. 따라서, 상기 전하를 보유하는 동안, 누설전류를 방지할 수 있어 리프레쉬 특성을 개선시킬 수 있다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 바람직한 실시예는 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을 갖는 반도체소자를 제조하는 방법을 제공한다. 이 방법은 하부 반도체기판의 활성영역 상에 차례로 적층된 매몰절연막 및 상부 실리콘 패턴을 형성하는 것을 포함한다. 상기 상부 실리콘 패턴은 상기 매몰절연막을 관통하는 관통플러그를 통해 상기 하부 반도체기판에 전기적으로 연결된다. 한편, 상기 상부 실리콘 패턴 상에 바디영역 및 상기 바디영역에 의해 이격된 소오스/드레인 영역들을 포함하는 모오스 트랜지스터를 형성한다. 상기 모오스 트랜지스터는 상기 관통플러그가 상기 소오스/드레인 영역들 중 어느 하나의 영역에 더 가깝게 위치하도록 형성된다. 이에 더하여, 상기 모오스 트랜지스터는 상기 하나의 영역에 소오스 전압이 인가될 때, 상기 관통플러그의 상부면의 적어도 일부분이 공핍층 외부에 위치하고, 상기 하나의 영역에 드레인 전압이 인가될 때, 상기 관통플러그의 상부면이 공핍층 내부에 위치하도록 형성된다.
바람직하게는, 상기 매몰절연막 및 상부 실리콘 패턴을 형성하는 것은 상기 하부 반도체기판 상에 희생층을 형성하는 것을 포함할 수 있다. 상기 희생층을 패터닝하여 상기 하부 반도체기판을 노출시키는 개구부를 형성한다. 상기 개구부를 갖는 상기 하부 반도체기판 상에 상기 개구부를 채우고 상기 희생층을 덮는 상부 실리콘 에피층을 형성한다. 이때, 상기 개구부를 채우는 관통플러그가 형성된다. 상기 상부 실리콘 에피층, 상기 희생층 및 상기 하부 반도체기판을 패터닝하여 상기 하부 반도체기판 내의 활성영역을 한정하는 트렌치를 형성한다. 상기 활성영역은 상기 개구부를 통해 노출된 상기 하부 반도체기판의 적어도 일부를 포함한다. 또한, 상기 패터닝된 희생층은 상기 트렌치의 측벽을 통해 노출된다. 상기 노출된 패터닝된 희생층을 선택적으로 제거하고, 상기 패터닝된 희생층이 제거된 빈 공간을 절연막으로 채운다. 그 결과, 상기 상부실리콘 패턴과 상기 하부 반도체기판 사이에 개재되는 매몰절연막이 형성된다. 그 후, 상기 트렌치를 절연막으로 채워 소자분리막을 형성한다.
상기 희생층은, SiGe 에피층과 같이, 실리콘에 유사한 격자상수(lattice constant)를 갖는 물질막으로 형성될 수 있다. 바람직하게는, 상기 SiGe 에피층은 10 nm 내지 200 nm의 두께로 형성될 수 있다. 한편, 상기 희생층 상에 하부 실리콘 에피층을 형성할 수 있다.
한편, 상기 모오스 트랜지스터를 형성하는 것은 상기 상부 실리콘 패턴 상에 상기 상부 실리콘 패턴과 절연된 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 게이트 전극을 이온주입 마스크로 사용하여 불순물이온들을 주입하여, 상기 상부 실리콘 패턴 내에 소오스/드레인 영역들을 형성한다.
바람직하게는, 상기 게이트 전극을 형성하기 전, 상기 상부 실리콘 패턴 상에 채널이온들을 주입할 수 있다. 상기 채널이온들이 주입된 상부 실리콘 패턴을 열처리하여 상기 채널이온들을 확산시킬 수 있다. 이때, 상기 채널이온들은 상기 관통플러그를 통해 확산된다. 이에 따라, 상기 관통플러그 상부의 상기 바디영역 내의 상기 채널이온들의 농도가 상기 매몰절연막 상부의 바디영역 내의 그것의 농도에 비해 낮아진다. 따라서, 상기 관통플러그에 가까운 상기 하나의 영역 근처에서 공핍층을 쉽게 조절할 수 있다.
한편, 상기 소오스/드레인 영역들은 바디영역에 의해 상기 매몰절연막과 이격되도록 형성될 수 있다. 즉, 부분 공핍 SOI 트랜지스터(partially-depleted SOI MOSFET; PDSOI MOSFET)와 같이, 상기 매몰절연막과 상기 소오스/드레인 영역들 사이에 중성영역들(neutral regions)이 존재할 수 있다. 이때, 상기 소오스/드레인 영역들 중 어느 하나의 영역은 상기 관통플러그 상부에 위치하는 것이 바람직하다.
이와 달리. 상기 소오스/드레인 영역들은 각각 상기 매몰절연막과 접촉하도록 형성될 수 있다. 즉, 완정 공핍 SOI 트랜지스터(fully-depleted SOI MOSFET; FDSOI MOSFET)와 같이, 상기 매몰절연막과 상기 소오스/드레인 영역들 사이에 중성영역들이 존재하지 않을 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
도 1 내지 도 2는 각각 본 발명의 일 태양에 따른 두 개의 다른 동작모드들을 갖는 반도체소자를 설명하기 위한 단면도들이고, 도 3 및 도 4는 각각 본 발명의 다른 태양에 따른 두 개의 다른 동작모드들을 갖는 디램셀을 설명하기 위한 단면도들이다.
도 1을 참조하면, 하부 반도체기판(21) 상부에 상부 실리콘 패턴(30a)이 위치한다. 상기 하부 반도체기판(21)은 단결정 실리콘 기판일 수 있다. 상기 하부 반도체기판(21)은 활성영역(active area)을 갖는다. 상기 활성영역은 소자분리막(33a)에 의해 한정될 수 있다.
상기 상부 실리콘 패턴(30a)은 상기 하부 반도체기판(21)의 활성영역 상부에 위치한다. 상기 상부 실리콘 패턴(30a)은 상기 하부 반도체기판(21)과 동일한 단결정 실리콘일 수 있다. 즉, 상기 상부 실리콘 패턴(30a)은 상기 단결정 실리콘 기판을 패터닝하여 형성될 수 있다. 이와 달리, 상기 상부 실리콘 패턴(30a)은 실리콘 에피층일 수 있다. 한편, 상기 상부 실리콘 패턴(30a)은 바디영역(41) 및 상기 바디영역(41)에 의해 서로 이격된 소오스/드레인 영역들(39)을 포함한다.
상기 상부 실리콘 패턴(30a) 상에 모오스 트랜지스터가 위치한다. 상기 모오스 트랜지스터는 상기 바디영역(41), 소오스/드레인 영역들(39) 및 상기 상부 실리콘 패턴(30a)과 절연되어 상기 바디영역(41)의 표면 상에 위치하는 게이트 전극(37)을 포함한다. 상기 게이트 전극(37)은 게이트 절연막(35)에 의해 상기 상부 실리콘 패턴(30a)과 절연될 수 있다. 상기 모오스 트랜지스터는 NMOS-트랜지스터 또는 PMOS-트랜지스터일 수 있다. 상기 모오스 트랜지스터가 NMOS-트랜지스터인 경우, 상기 소오스/드레인 영역들(39)은 N형 불순물이온들이 도핑된 영역들이다. 이와 달리, 상기 모오스 트랜지스터가 PMOS-트랜지스터인 경우, 상기 소오스/드레인 영역들(39)은 P형 불순물 이온들이 도핑된 영역들이다.
상기 상부 실리콘 패턴(30a)과 상기 하부 반도체기판(21) 사이에 매몰절연막(23c)이 개재된다. 상기 매몰절연막(23c)은 실리콘 산화막(SiO2) 또는 실리콘 산화막과 실리콘 질화막(SiN)의 적층막일 수 있다. 또한, 상기 매몰절연막(23c)은 빈 공간(empty space)을 포함할 수 있다.
이에 더하여, 상기 매몰절연막(23c)은 상기 바디영역(41)에 의해 상기 소오스/드레인 영역들(39)로 부터 이격된다. 즉, 상기 소오스/드레인 영역들(39)과 상기 매몰절연막(41) 사이에는 중성영역이 존재한다.
한편, 상기 매몰절연막(23c)를 관통하는 관통플러그(through plug; 27p)가 상기 소오스/드레인 영역들(39) 중 어느 하나의 영역에 가깝도록 위치한다. 이에 더하여, 상기 하나의 영역에 소오스 전압(Vs)이 인가될 때, 상기 관통플러그(27p)의 상부면의 적어도 일부분은 상기 하나의 영역 근처에 형성되는 공핍층 외부에 위치한다. 또한, 상기 하나의 영역에 드레인 전압(Vd)이 인가될 때, 상기 관통플러그(27p)의 상부면은 상기 하나의 영역 근처에 형성되는 공핍층 내부에 위치한다. 따라서, 상기 모오스 트랜지스터는 상기 하나의 영역에 소오스 및 드레인 전압들이 인가될 때, 각각 연결모드 및 부유모드로 동작한다.
바람직하게는, 상기 관통플러그(27p)는 상기 하나의 영역 하부에 한정되어 위치할 수 있다. 이에 더하여, 상기 관통플러그(27p)는 상기 상부 실리콘 패턴(30a)과 동일한 물질, 즉 단결정 실리콘 또는 실리콘 에피층일 수 있다.
이하, 상기 본 발명의 일 태양에 따른 반도체소자의 두 개의 다른 동작모드들을 상세하게 설명한다. 여기서, 상기 모오스 트랜지스터는 NMOS-트랜지스터인 경우에 대해 설명한다. 따라서, 상기 소오스 전압(Vs)은 드레인 전압(Vd)에 비해 낮은 전위를 갖는다. 한편, 상기 모오스 트랜지스터가 PMOS-트랜지스터인 경우, 상기 소오스 전압(Vs)은 상기 드레인 전압(Vd)에 비해 높은 전위를 갖는다. 그러나, 상기 두 개의 다른 동작모드들은 NMOS-트랜지스터의 경우와 동일하게 이해될 수 있다.
우선, 상기 반도체소자의 연결모드(body-tied mode) 동작에 대해 설명한다.
다시, 도 1을 참조하면, 상기 하나의 영역, 즉 상기 소오스/드레인 영역들(39) 중 상기 관통플러그(27p)에 가까운 영역에 소오스 전압(Vs)이 인가된다. 이때, 상기 하나의 영역은 소오스 영역이 된다. 한편, 상기 하부 반도체기판(21)에는 백 바이어스 전압(back bias voltage; Vbb)이 인가된다. 일반적으로, 상기 백 바이어스 전압(Vbb)은 음의 전위를 갖는다. 따라서, 상기 소오스 전압(Vs)이 0V이면, 상기 하나의 영역과 상기 바디영역(41) 사이에는 역방향 바이어스(reverse bias)가 인가된다. 그러나, 상기 백 바이어스 전압(Vbb)의 절대값이 작아, 상기 역방향 바이어스는 약하다. 따라서, 상기 하나의 영역과 상기 바디영역(41) 사이의 공핍층은 얇다. 상기 하나의 영역에 가까운 점선은 상기 얇은 공핍층을 나타낸다. 그 결과, 상기 관통플러그(27p)는 상기 공핍층으로 부터 이격되어, 상기 바디영역(41)과 상기 하부 반도체기판(21)을 전기적으로 연결한다. 이에 따라, 상기 바디영역(41)에서 생성되는 홀들은 상기 하부 반도체기판(21)으로 방출될 수 있어, 부유 바디 효과(floating body effect)의 발생을 방지할 수 있다.
이에 더하여, 상기 나머지 하나의 영역에 드레인 전압(Vd)이 인가되고, 상기 게이트전극(37)에 게이트 전압(Vg)이 인가된다. 상기 게이트 전압(Vg)이 문턱전압(Vth) 보다 크면, 상기 모오스 트랜지스터가 턴온(turn on)된다. 이때, 상기 모오스 트랜지스터는 상기 관통플러그(27p)를 통해 상기 하부 반도체기판(21)에 전기적으로 연결되어 있으므로, 연결모드(body-tied mode)에서 동작한다. 따라서, 부유 바디 효과의 발생이 방지된다.
다음, 상기 반도체소자의 부유모드(body-floated mode)에 대해 설명한다.
다시, 도 1을 참조하면, 상기 하나의 영역에 드레인 전압(Vd)이 인가된다. 이때, 상기 하나의 영역은 드레인 영역이 된다. 한편, 상기 하부 반도체기판(21)에는 백 바이어스 전압(back bias voltage; Vbb)이 인가된다. 일반적으로, 상기 백 바이어스 전압(Vbb)은 음의 전위를 갖는다. 따라서, 상기 드레인 전압(Vs)과 상기 백 바이어스 전압(Vbb)에 의해 상기 하나의 영역과 상기 바디영역(41) 사이에는 강한 역방향 바이어스(reverse bias)가 인가된다. 따라서, 상기 하나의 영역과 상기 바디영역(41) 사이의 공핍층의 폭이 증가한다. 상기 하나의 영역에서 먼 점선을 상기 증가한 공핍층을 나타낸다. 그 결과, 상기 관통플러그(27p)의 상부면이 상기 공핍층 내부에 포함된다. 따라서, 상기 바디영역(41)은 상기 하부 반도체기판(41)으로 부터 부유된다. 이에 따라, 전하들이 상기 바디영역(41)에서 상기 하부 반도체기판(41)으로 이동하기 어려워, 상기 소오스/드레인 영역들(39)의 누설전류가 감소된다. 상기 소오스/드레인 영역들(39)의 누설전류 감소는 오프 커런트의 감소로 나타난다.
이에 더하여, 상기 나머지 하나의 영역에 소오스 전압(Vs)이 인가되고, 상기 게이트 전극(37)에 게이트 전압(Vg)이 인가된다. 상기 게이트 전압(Vg)이 문턱전압(Vth) 보다 크면, 상기 모오스 트랜지스터가 턴온(turn on)된다. 이때, 상기 바디영역(41)은 상기 하부 반도체기판(21)으로 부터 부유되어 있다. 따라서, 상기 모오스 트랜지스터는 부유모드(body-floated mode)로 동작한다. 그 결과, 상기 모오스 트랜지스터의 온 커런트가 증가된다.
한편, 상기 모오스 트랜지스터가 부유모드로 동작함에 따라, 상기 바디영역(41)에 홀들이 축적될 수 있다. 그러나, 상기 모오스 트랜지스터를 연결모드로 동작시킬 때, 상기 축적된 홀들을 제거할 수 있다. 즉, 상기 연결모드 동작과 상기 부유모드 동작을 조합하므로써, 상기 모오스 트랜지스터의 부유 바디 효과를 개선하면서, 온 커런트를 증가시키고 오프 커런트를 감소시킬 수 있다.
도 2는 본 발명의 일 태양에 따른 다른 반도체소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 바와 같이, 활성영역을 갖는 하부 반도체기판(51) 상부에 상부 실리콘 패턴(60a) 및 모오스 트랜지스터가 위치한다. 상기 활성영역은 소자분리막(63a)에 의해 한정될 수 있다.
상기 상부 실리콘 패턴(60a)은, 도 1을 참조하여 설명한 바와 같이, 단결정 실리콘 또는 실리콘 에피층일 수 있다. 한편, 상기 상부 실리콘 패턴(60a)은 바디영역(71) 및 상기 바디영역(71)에 의해 서로 이격된 소오스/드레인 영역들(69)을 포함한다.
상기 모오스 트랜지스터는, 도 1을 참조하여 설명한 바와 같이, 상기 바디영역(71), 소오스/드레인 영역들(69) 및 상기 상부 실리콘 패턴(60a)과 절연되어 상기 바디영역(71)의 표면 상에 위치하는 게이트 전극(67)을 포함한다. 또한, 상기 모오스 트랜지스터는 NMOS-트랜지스터 또는 PMOS-트랜지스터일 수 있다.
상기 상부 실리콘 패턴(60a)과 상기 하부 반도체기판(51) 사이에, 도 1을 참조하여 설명한 바와 같이, 매몰절연막(53c)이 개재된다.
다만, 상기 매몰절연막(53c)은 상기 소오스/드레인 영역들(39)과 접촉한다. 즉, FDSOI MOSFET과 같이, 상기 소오스/드레인 영역들(39)과 상기 매몰절연막(41) 사이에는 중성영역이 존재하지 않는다.
한편, 상기 매몰절연막(53c)를 관통하는 관통플러그(57p)가 상기 소오스/드레인 영역들(69) 중 어느 하나의 영역에 가깝도록 위치한다. 이에 더하여, 도 1을 참조하여 설명한 바와 같이, 상기 하나의 영역에 소오스 전압(Vs)이 인가될 때, 상기 관통플러그(57p)의 상부면의 적어도 일부분은 상기 하나의 영역 근처에 형성되는 공핍층 외부에 위치한다. 또한, 상기 하나의 영역에 드레인 전압(Vd)이 인가될 때, 상기 관통플러그(57p)의 상부면은 상기 하나의 영역 근처에 형성되는 공핍층 내부에 위치한다. 이에 따라, 상기 모오스 트랜지스터는, 도 1을 참조하여 설명한 바와 같이, 연결모드 및 부유모드로 동작할 수 있다.
상기 다른 반도체소자의 연결모드 및 부유모드 동작은 도 1을 참조하여 설명한 바와 같으므로 설명을 생략한다.
도 3은 본 발명의 다른 태양에 따른 두 개의 다른 동작모드들을 갖는 디램셀을 설명하기 위한 단면도이다.
도 3을 참조하면, 하부 반도체기판(21), 매몰절연막(23c), 상부 실리콘 패턴(30a), 모오스 트랜지스터 및 관통플러그(27p)는 모두 도 1을 참조하여 설명한 바와 같다. 또한, 소자분리막(33a), 소오스/드레인 영역들(39) 및 바디영역(41)도 도 1을 참조하여 설명한 바와 같다. 따라서, 상기 관통플러그(27p)는 상기 소오스/드레인 영역들(39) 중 어느 하나의 영역에 가깝도록 위치한다. 다만, 디램셀은 일반적으로 NMOS-트랜지스터를 채택하므로, 여기서 상기 모오스 트랜지스터는 NMOS-트랜지스터에 한정된다.
한편, 셀 커패시터(CC)가 상기 하나의 영역에 전기적으로 접속한다. 상기 셀 커패시터(CC)는 디램셀에서 전하를 저장하는 역할을 한다. 또한, 비트라인(bit line; BL)이 상기 나머지 하나의 영역에 전기적으로 접속한다. 상기 비트라인은 정보를 전달하는 역할을 한다.
이하, 도 3을 참조하여, 상기 디램셀의 두 개의 다른 동작모드들을 프로그램, 리딩 및 리프레쉬 동작과 함께 상세히 설명한다.
먼저, 프로그램 동작을 살펴보면, 상기 비트라인(BL)에 고전압(high voltage; Vcc)이 인가되고, 상기 게이트 전극(37)에 문턱전압(Vth) 보다 큰 게이트 전압(Vg)이 인가된다. 따라서, 상기 모오스 트랜지스터는 턴온된다. 한편, 상기 하부 반도체기판(21)에 음의 전위를 갖는 Vbb가 인가된다. 상기 셀 커패시터(CC)가 전하들을 저장하고 있지 않다면, 상기 셀 커패시터 하부 전극의 전위는 0V이다. 따라서, 상기 모오스 트랜지스터는 연결모드(body-tied mode)에서 동작한다. 이때, 상기 하나의 영역에서 상기 나머지 하나의 영역으로 전자들이 이동한다. 상기 전자들과 상기 바디영역(41)의 실리콘 격자들이 충돌하여, 상기 바디영역(41) 내에 충돌이온화(impact ionization)에 의한 홀들이 발생한다. 그러나, 상기 홀들은 상기 관통플러그(27p)를 통해 상기 하부 반도체기판(21)으로 빠져나간다.
한편, 프로그램 동작이 완료되면, 상기 셀 커패시터(CC)는 전하들을 저장하고 있다. 따라서, 상기 셀 커패시터(CC)의 하부 전극은 고전위(Vcc)를 갖는다. 따라서, 상기 모오스 트랜지스터는 부유모드(body-floated mode) 상태가 된다. 상기 모오스 트랜지스터가 부유모드 상태에 있으면, 도 1을 참조하여 설명한 바와 같이, 오프 커런트가 감소한다. 따라서, 상기 셀 커패시터(CC)의 누설전류가 감소하여 전하 보유능력이 향상된다.
다음, 리딩 동작을 살펴보면, 상기 비트라인(BL)에 저전압(low voltage)이 인가되고, 상기 게이트 전극(37)에 문턱전압(Vth) 보다 큰 게이트 전압(Vg)이 인가된다. 따라서, 상기 모오스 트랜지스터는 턴온된다. 상기 하부 반도체기판(21)에는 Vbb가 인가된다. 한편, 상기 셀 커패시터(CC)가 전하를 저장하고 있다면, 상기 셀 커패시터(CC)의 하부전극은 Vcc의 전위를 갖는다. 따라서, 상기 모오스 트랜지스터는 부유모드로 동작한다. 이때, 상기 나머지 하나의 영역으로 부터 상기 하나의 영역으로 전자들이 이동한다. 상기 전자들은 상기 바디영역(41) 내의 실리콘 격자들과 충돌하여 홀들을 발생시킨다. 상기 홀들은 상기 바디영역(41) 내부에 축적된다.
그러나, 상기 리딩동작이 완료되면, 상기 셀 커패시터(CC)의 하부 전극은 0V의 전위를 갖는다. 따라서, 상기 모오스 트랜지스터는 연결모드로 전환된다. 이에 따라, 상기 축적된 홀들은 상기 하부 반도체기판(21)으로 빠져나간다. 결과적으로, 리딩동작 동안 상기 바디영역(41) 내에서 생성되는 홀들은 모두 상기 하부 반도체기판(21)으로 방출될 수 있다.
상기 셀커패시터(CC)가 전하를 저장하고 있지 않은 경우, 상기 하나의 영역과 상기 나머지 하나의 영역 사이에 전자 이동이 없으므로 부유 바디 효과가 발생하지 않는다.
한편, 리프레쉬 동작은 상기 리딩동작과 상기 프로그램 동작의 연속이다. 즉, 상기 리프레쉬 동작은, 리딩동작을 수행하여 상기 셀 커패시터(CC)에 저장된 정보를 리딩한 후, 다시 상기 셀 커패시터(CC)에 동일한 정보를 프로그램한다. 따라서, 상기 리딩동작을 수행하는 동안, 상기 바디영역(41)에 홀들이 축적될 수 있다. 그러나, 상기 홀들은 상기 리딩동작이 완료되면, 모두 상기 하부 반도체기판(41)으로 방출된다. 그 후, 프로그램 동작은 연결모드에서 수행된다. 따라서, 상기 바디영역(41) 내에 홀들이 축적되는 것이 방지된다. 한편, 상기 프로그램 동작이 완료되어 상기 셀 커패시터(CC)에 전하가 저장되면, 상기 모오스 트랜지스터는 부유모드 상태가 되어 오프 커런트가 감소한다. 결과적으로, 상기 디램셀은 부유바디효과를 개선하면서, 누설전류를 방지할 수 있어, 리프레쉬 특성을 향상시킬 수 있다.
도 4는 본 발명의 다른 태양에 따른 다른 디램셀을 설명하기 위한 단면도이다.
도 4를 참조하면, 하부 반도체기판(51), 매몰절연막(53c), 상부 실리콘 패턴(60a), 모오스 트랜지스터 및 관통플러그(57p)는 모두 도 2를 참조하여 설명한 바와 같다. 또한, 소자분리막(63a), 소오스/드레인 영역들(69) 및 바디영역(71)도 도 2를 참조하여 설명한 바와 같다. 따라서, 상기 관통플러그(57p)는 상기 소오스/드레인 영역들(69) 중 어느 하나의 영역에 가깝도록 위치한다. 다만, 디램셀은 일반적으로 NMOS-트랜지스터를 채택하므로, 여기서 상기 모오스 트랜지스터는 NMOS-트랜지스터에 한정된다.
한편, 셀 커패시터(CC)가 상기 하나의 영역에 전기적으로 접속한다. 상기 셀 커패시터(CC)는 디램셀에서 전하를 저장하는 역할을 한다. 또한, 비트라인(bit line; BL)이 상기 나머지 하나의 영역에 전기적으로 접속한다. 상기 비트라인은 정보를 전달하는 역할을 한다.
상기 디램셀의 동작은, 도 3을 참조하여 설명한 바와 같으므로, 설명을 생략한다.
이하, 본 발명의 바람직한 실시예에 따른 반도체소자를 제조하는 방법을 상세히 설명한다.
도 5는 본 발명의 바람직한 실시예에 따른 반도체소자를 제조하는 방법을 설명하기 위한 부분 레이아웃도이고, 도 6 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체소자를 제조하는 방법을 설명하기 위해 상기 도 5의 절단선 I-I에 따라 취해진 단면도들이다.
도 5 내지 도 6을 참조하면, 하부 반도체기판(21) 상에 희생층(23)을 형성한다. 상기 하부 반도체기판(21)은 단결정 실리콘 기판일 수 있다. 한편, 상기 희생층(23)은 실리콘의 격자상수(lattice constant)와 동일하거나 근사한 격자상수를 갖는 물질막으로 형성한다. 바람직하게는, 상기 희생층(23)은 SiGe 에피층일 수 있으며, 10 nm 내지 200 nm의 두께로 형성될 수 있다. 상기 희생층(23) 상에 하부 실리콘 에피층(25)을 형성할 수 있다. 상기 하부 실리콘 에피층(25)은 후속 공정에서 상기 희생층(23)의 상부면이 노출되는 것을 방지한다.
도 5 내지 도 7을 참조하면, 상기 하부 실리콘 에피층(25) 및 상기 희생층(23)을 패터닝하여 상기 하부 반도체기판(21)을 노출시키는 개구부(27)를 형성한다. 상기 개구부(27)를 형성하기 위해 상기 하부 실리콘 에피층(25) 상에 하드마스크막(hard mask layer, 도시하지 않음)을 형성할 수 있다. 상기 하드마스크막을 패터닝하여 상기 하부 실리콘 에피층(25)을 노출시키는 개구부를 갖는 하드마스크 패턴을 형성한다. 그 후, 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 하부 실리콘에피층(25) 및 상기 희생층(23) 차례로 식각하여 상기 하부 반도체기판(21)을 노출시키는 개구부(27)를 형성한다. 그 후, 상기 하드마스크 패턴을 제거한다.
상기 개구부(27)는, 도 1에 점선으로 도시한 바와 같이, 라인 모양의 그루브(27g)이거나 홀(27h)일 수 있다. 상기 개구부(27)의 측벽 상에 상기 희생층(23) 및 상기 하부 실리콘 에피층(25)이 노출된다.
도 5 내지 도 8을 참조하면, 상기 개구부(27)가 형성된 반도체기판 상에 상부 실리콘 에피층(29)을 형성한다. 상기 상부 실리콘 에피층(29)은 상기 노출된 하부 반도체기판(21) 상부의 상기 개구부(27)를 채우며, 상기 하부 실리콘 에피층(25)의 상부면을 덮는다. 상기 희생층(23)이 SiGe 에피층으로 형성된 경우, 상기 상부 실리콘 에피층(29)은 상기 SiGe 에피층 상에서 균일하게 형성될 수 있다. 따라서, 상기 개구부(27) 내에 결함없는(defect-free) 실리콘 에피층을 형성할 수 있다. 이에 따라, 상기 개구부(27)를 채우는 관통플러그(27p)가 형성된다.
한편, 상기 희생층(23) 상부에 형성된 상기 실리콘 에피층들(25, 29)을 상부 실리콘 기판(30)으로 정의한다.
도 5 내지 도 9를 참조하면, 상기 상부 실리콘 기판(30), 상기 희생층(23) 및 상기 하부 반도체기판(21)을 차례로 패터닝하여 상기 하부 반도체기판(21)의 활성영역(AA)을 한정하는 트렌치(33)를 형성한다. 상기 활성영역(AA)은 상기 개구부(27)에 노출된 상기 하부 반도체기판(21)의 적어도 일부분을 포함한다. 한편, 상기 트렌치(33)를 형성하는 동안, 상기 활성영역(AA) 상에 패터닝된 희생층(23a) 및 상부 실리콘 패턴(30a)이 형성된다. 상기 패터닝된 희생층(23a)은 상기 트렌치(33)의 측벽상에 노출된다.
바람직하게는, 상기 트렌치(33)를 형성하기 위해 하드마스크 패턴(31)을 형성할 수 있다. 상기 하드마스크 패턴(31)을 식각마스크로 사용하여 상기 상부 실리콘 기판(30), 상기 희생층(23) 및 상기 하부 반도체기판(21)을 식각하여 상기 트렌치(33)를 형성한다.
도 5 내지 도 10을 참조하면, 상기 패터닝된 희생층(23a)을 선택적으로 식각하여 제거한다. 상기 패터닝된 희생층(23a)은 습식식각 기술을 사용하여 선택적으로 식각될 수 있다. 상기 패터닝된 희생층(23a)이 제거됨에 따라, 상기 패터닝된 희생층(23a)의 위치에 빈 공간(empty space; 23b)이 형성된다.
도 5 내지 도 11을 참조하면, 상기 패터닝된 희생층(23a)이 제거된 빈 공간들(23b)에 매몰절연막(23c)을 형성한다. 상기 매몰절연막(23c)은 빈 공간들, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있으며, 이들을 적층하여 형성할 수 있다. 바람직하게는, 상기 빈 공간들(23b)의 내벽을 덮는 실리콘 산화막을 형성하고, 이어서 실리콘 질화막을 형성한다. 그 결과, 실리콘 질화막을 실리콘 산화막이 둘러싸는 구조의 매몰절연막(23c)이 형성된다. 이때, 상기 트렌치(33)의 내벽에도 상기 절연막들이 형성될 수 있다. 그 후, 상기 트렌치(33)를 채우는 절연막을 형성하고, 이를 상기 하드마스크 패턴(31)의 상부면이 노출될 때 까지 평탄화시키어 상기 트렌치(33)를 채우는 소자분리막(33a)을 형성한다. 상기 소자분리막(33a)은 상기 상부 실리콘 패턴(30a) 및 상기 매몰절연막(23c)의 측벽을 덮는다. 이때, 상기 하드마스크 패턴(31)은 상기 상부 실리콘 패턴(30a)의 상부면을 보호하는 역할을 한다.
한편, 상기 빈 공간들(23b)이 형성된 후, 상기 빈 공간들(23b)을 채우지 않고 상기 소자분리막(33a)을 형성할 수 있다. 바람직하게는, 상기 소자분리막(39)을 형성하기 전에, 상기 빈 공간들(23b) 및 상기 트렌치(33)의 측벽들 상에 고온 산화막을 형성할 수 있다. 상기 고온 산화막은 상기 빈 공간들(23b) 및 상기 트렌치(33)의 측벽들의 표면을 보호한다. 그 결과, 상기 매몰절연막(23c)은 빈 공간(empty space)을 포함한다.
도 5 내지 도 12를 참조하면, 상기 소자분리막(33a)이 형성된 후, 상기 하드마스크패턴(31)을 제거한다. 그 후, 상기 상부 실리콘 패턴(30a) 내부에 채널이온들을 주입할 수 있다. 상기 채널이온들은 문턱전압을 조절하기 위해 주입될 수 있다.한편, 상기 실리콘 패턴(30a) 내부에 주입된 채널이온들은 후속 열처리를 수행하는 동안, 상기 관통플러그(27p)를 통해 상기 하부 반도체기판(21)으로 확산될 수 있다. 상기 후속 열처리는 상기 채널이온들을 주입한 직후에 수행될 수 있으나, 다른 불순물이온들을 주입한 후 수행될 수 있다. 이에 따라, 상기 관통플러그(27p) 상부의 상기 상부 실리콘 패턴(30a)은 상기 매몰절연막(23c) 상부의 상기 상부 실리콘 패턴(30a) 보다 농도가 낮은 채널이온들을 함유한다.
도 5 내지 도 13을 참조하면, 상기 채널이온들이 주입된 반도체기판 상에 상기 상부 실리콘 패턴(30a)과 절연되어 상기 상부실리콘 패턴(30a)을 가로지르는 게이트 전극(37)을 형성한다. 상기 게이트 전극(37)은 게이트 절연막(35)에 의해 상기 상부 실리콘 패턴(30a)과 절연될 수 있다. 또한, 상기 게이트 전극(37)은 그것의 일 측벽이 타 측벽에 비해 상기 관통플러그(27p)의 중심에 더 가깝도록 상기 상부 실리콘 패턴(30a)을 가로지른다.
상기 게이트 전극(37)을 이온주입 마스크로 사용하여 상기 상부 실리콘 패턴(30a) 내에 N형 또는 P형의 불순물 이온들을 주입하여 소오스/드레인 영역들(39) 을 형성한다. 즉, NMOS-트랜지스터를 형성하기 위해서는 N형의 불순물 이온들을 주입하고, PMOS-트랜지스터를 형성하기 위해서는 P형의 불순물 이온들을 주입한다. 이에 따라, 상기 소오스/드레인 영역들(39) 중 어느 하나의 영역이 상기 관통플러그(27p)에 더 가깝게 형성된다. 한편, 상기 불순물 이온들은 상기 채널이온들과 반대형이다.
상기 소오스/드레인 영역들(39)은 통상적인 LDD 공정을 사용하여 형성될 수 있다. 즉, 상기 게이트 전극(37)을 이온주입마스크로 사용하여 불순물 이온들을 주입하여 저농도 불순물 영역들을 형성한다. 그 후, 상기 게이트 전극(37)의 측벽을 덮는 스페이서들(43)을 형성하고, 상기 스페이서들(43) 및 상기 게이트 전극(37)을 이온주입마스크로 사용하여 불순물 이온들을 주입하여 고농도 불순물 영역들을 형성한다.
한편, 상기 소오스/드레인 영역들(39)은 상기 상부실리콘 패턴(30a)의 두께보다 작은 접합깊이(junction depth)를 갖도록 형성될 수 있다. 즉, 상기 소오스/드레인 영역들(39)과 상기 매몰절연막(23c) 사이에는 중성영역이 존재한다. 이때, 상기 소오스/드레인 영역들(39) 사이의 영역 및 상기 소오스/드레인 영역들과 상기 매몰절연막(23c) 사이의 영역이 바디영역(41)이다. 이 경우, 상기 게이트 전극(37)은 상기 관통플러그(27p) 주변의 상기 매몰절연막(23c) 상부를 가로지르도록 형성될 수 있다. 이에 따라, 상기 관통플러그(27p)는 상기 소오스/드레인 영역들 중 어느 하나의 영역 하부에 한정적으로 위치한다. 즉, 상기 관통플러그(27p)는 상기 게이트 전극(37)과 가까운 정션 에지(junction edge)의 하부에서 이격되어 형성될 수 있다. 일반적으로, 상기 게이트 전극과 가까운 정션 에지부분에서 강한 전기장이 발생한다. 따라서, 상기 정션 에지부분에서 누설전류가 크다. 그러나, 상기 관통플러그(27p)를 상기 정션 에지부분에서 이격시키므로써, 누설전류를 더욱 감소시킬 수 있다.
이와 달리, 상기 소오스/드레인 영역들(39)은 상기 상부 실리콘 패턴(30a)의 두께와 같은 접합깊이를 갖도록 형성될 수 있다. 즉, 상기 소오스/드레인 영역들(39)과 상기 매몰절연막(23c) 사이에 중성영역이 존재하지 않을 수 있다. 이때는, 상기 소오스/드레인 영역들(39) 사이의 영역이 바디영역(41)이다. 이 경우, 상기 게이트 전극(37)은 상기 관통플러그(27p) 상부의 적어도 일부분을 가로지른다.
한편, 상기 게이트 전극(37), 상기 소오스/드레인 영역들(39) 및 상기 바디영역(41)이 형성됨에 따라, 모오스 트랜지스터가 형성된다. 상기 바디영역(41)은 상기 관통플러그(27p)를 통해 상기 하부 반도체기판(21)에 전기적으로 연결된다. 또한, 상기 모오스 트랜지스터는 상기 하나의 영역에 소오스 전압 및 드레인 전압 인가될 때, 각각 연결모드 및 부유모드로 동작하도록 형성된다.
상기 채널이온들은 상기 하나의 영역 근처에서 낮은 농도를 가지며, 상기 나머지 하나의 영역 근처에서 높은 농도를 갖는다. 따라서, 문턱전압은 상기 나머지 하나의 영역 근처의 채널이온들에 의해 조절된다. 한편, 상기 하나의 영역 근처의 채널이온들의 농도가 낮으므로 공핍층의 폭을 조절하기 쉽다. 이에 따라, 상기 모오스 트랜지스터를 형성하는 공정들의 공정여유도를 확보할 수 있다.
도 5 내지 도 14를 참조하면, 상기 소오스/드레인 영역들(39)이 형성된 반도체기판 상에 층간절연막(도시하지 않음)을 형성한다. 그 후, 상기 층간절연막을 관통하여 상기 나머지 하나의 영역에 전기적으로 접속하는 비트라인(BL)을 형성할 수 있다. 또한, 상기 하나의 영역에 전기적으로 접속하는 셀 커패시터들(CC)을 형성할 수 있다. 이에 따라, 연결모드 및 부유모드로 동작할 수 있는 디램셀이 형성된다.
도 15 내지 도 19는 본 발명의 다른 실시예에 따른 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 하부 반도체기판(81), 매몰절연막(83) 및 하부 실리콘층(85)이 차례로 적층된 SOI 기판을 형성한다. 상기 SOI 기판은 통상의 방법을 사용하여 형성할 수 있다. 예를 들어, 상기 SOI 기판은 실리콘 기판에 산소이온들을 주입하고, 상기 산소이온들이 주입된 상기 실리콘 기판을 열처리하여 형성할 수 있다. 또는, 실리콘 기판들을 접합시킨 후 절단하는 방법을 사용하여 형성할 수 있으며, 하부 반도체기판(81) 상에 매몰절연막(83) 및 하부 실리콘층(85)을 차례로 적층하여 형성할 수 있다.
도 16을 참조하면, 상기 하부 실리콘층(85) 및 상기 매몰절연막(83)을 순차적으로 패터닝하여 상기 하부 반도체기판(81)의 소정영역을 노출시키는 개구부(87)를 형성한다. 상기 개구부(87)는, 도 5 및 도 7을 참조하여 설명한 바와 같이, 라인 모양의 그루브이거나 홀일 수 있다.
도 17을 참조하면, 상기 개구부(87)가 형성된 SOI 기판 상에 상부 실리콘 에피층(89)을 형성한다. 상기 상부 실리콘 에피층(89)은 상기 노출된 하부 반도체기판(81) 상부의 상기 개구부(87)를 채우며, 상기 하부 실리콘층(85)의 상부면을 덮는다. 이에 따라, 상기 개구부(87)를 채우는 관통플러그(87p)가 형성된다.
한편, 상기 매몰절연막(83) 상부에 형성된 상기 실리콘층들(85, 89)을 상부 실리콘 기판(90)으로 정의한다. 상기 상부 실리콘 기판(90)은 상기 관통프러그(87p)를 통해 상기 하부 반도체기판(81)에 전기적으로 연결된다.
도 18을 참조하면, 상기 상부 실리콘 기판(90), 상기 매몰절연막(83) 및 상기 하부 반도체기판(81)을 차례로 패터닝하여 상기 하부 반도체기판(81)의 활성영역을 한정하는 트렌치(93)를 형성한다. 상기 활성영역은 상기 개구부(87)에 노출된 상기 하부 반도체기판(81)의 적어도 일부분을 포함한다. 한편, 상기 트렌치(93)를 형성하는 동안, 상부 실리콘 패턴(90a)이 형성된다. 또한, 상기 매몰절연막(83)은 상기 트렌치(93)의 측벽상에 노출된다.
바람직하게는, 상기 트렌치(93)를 형성하기 위해 하드마스크 패턴(91)을 형성할 수 있다. 상기 하드마스크 패턴(91)을 식각마스크로 사용하여 상기 상부 실리콘 기판(30), 상기 매몰절연막(83) 및 상기 하부 반도체기판(81)을 식각하여 상기 트렌치(93)를 형성한다.
도 19를 참조하면, 상기 트렌치(93)가 형성된 SOI 기판 상에 상기 트렌치(93)를 채우는 절연막을 형성한다. 그 후, 상기 절연막을 상기 하드마스크 패턴(91)의 상부면이 노출될 때 까지 평탄화시키어 상기 트렌치(93)를 채우는 소자분리막(93a)을 형성한다. 상기 소자분리막(93a)은 상기 상부 실리콘 패턴(90a) 및 상기 매몰절연막(83)의 측벽을 덮는다. 이때, 상기 하드마스크 패턴(91)은 상기 상부 실리콘 패턴(90a)의 상부면을 보호하는 역할을 한다.
상기 소자분리막(93a)이 형성된 후, 모오스 트랜지스터, 비트라인 및 셀 커패시터는 도 12 내지 도 14를 참조하여 설명한 바와 같이 형성할 수 있다. 이에 따라, SOI 기판을 사용하여 부유모드 및 연결모드로 동작할 수 있는 디램셀을 제조할 수 있다.
본 발명에 따르면, 연결모드(body-tied mode) 및 부유모드(body-floated mode)로 동작할 수 있어, 부유바디효과를 개선하면서, 온 커런트를 증가시키고 오프 커런트를 감소시킬 수 있는 반도체소자를 제공할 수 있다. 또한, 정보를 저장하는 동안 부유모드로 동작할 수 있어, 리프레쉬 특성을 향상시킬 수 있는 디램셀을 제공할 수 있다. 한편, 상기 두 개의 다른 동작모드들을 갖는 반도체소자 및 디램셀을 제조하는 방법을 제공할 수 있다.
도 1 내지 도 2는 각각 본 발명의 일 태양에 따른 두 개의 다른 동작모드들을 갖는 반도체소자를 설명하기 위한 단면도들이다.
도 3 내지 도 4는 각각 본 발명의 다른 일 태양에 따른 두 개의 다른 동작모드들을 갖는 디램셀을 설명하기 위한 단면도들이다.
도 5는 본 발명의 바람직한 실시예에 따른 두 개의 다른 동작모드들을 갖는 반도체소자를 제조하는 방법을 설명하기 위한 부분 레이아웃도이다.
도 6 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체소자를 제조하는 방법을 설명하기 위해 도 5의 절단선 I-I에 따라 취해진 단면도들이다.
도 15 내지 도 19는 본 발명의 다른 실시예에 따른 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.

Claims (24)

  1. 활성영역을 갖는 하부 반도체기판;
    상기 하부 반도체기판의 활성영역 상부에 위치하는 상부 실리콘 패턴;
    상기 상부 실리콘 패턴 내부에 형성된 바디영역 및 상기 바디영역에 의해 서로 이격된 소오스/드레인 영역들 및 상기 상부 실리콘패턴과 절연되어 상기 바디영역의 표면 상에 위치하는 게이트전극을 포함하는 모오스 트랜지스터;
    상기 하부 반도체기판과 상기 상부 실리콘 패턴 사이에 개재된 매몰절연막; 및
    상기 소오스/드레인 영역들 중 어느 하나의 영역에 더 가깝도록 상기 매몰절연막을 관통하여 상기 모오스 트랜지스터의 바디영역과 상기 하부 반도체기판을 전기적으로 연결하되, 상기 하나의 영역에 소오스 전압이 인가될 때, 그것의 상부면의 적어도 일부가 공핍층 외부에 위치하고, 상기 하나의 영역에 드레인 전압이 인가될 때, 그것의 상부면이 공핍층 내부에 위치하는 관통플러그를 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 하부 반도체기판, 상기 상부 실리콘 패턴 및 상기 관통플러그는 모두 동일한 단결정 실리콘인 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 하부 반도체기판은 단결정 실리콘이고, 상기 상부 실리콘 패턴 및 상기 관통플러그는 실리콘 에피층인 것을 특징으로 하는 반도체소자.
  4. 제 3 항에 있어서,
    상기 소오스/드레인 영역들과 상기 매몰절연막은 상기 바디영역에 의해 서로 이격되는 것을 특징으로 하는 반도체소자.
  5. 제 4 항에 있어서,
    상기 관통플러그는 상기 하나의 영역 하부에 한정되어 위치하는 반도체소자.
  6. 제 3 항에 있어서,
    상기 소오스/드레인 영역들과 상기 매몰절연막은 서로 접촉하는 것을 특징으로 하는 반도체소자.
  7. 활성영역을 갖는 하부 반도체기판;
    상기 하부 반도체기판의 활성영역 상부에 위치하는 상부 실리콘 패턴;
    상기 상부 실리콘 패턴 내부에 형성된 바디영역, 상기 바디영역에 의해 서로 이격된 소오스/드레인 영역들 및 상기 상부 실리콘 패턴과 절연되어 상기 바디영역의 표면 상에 위치하는 게이트전극을 포함하는 모오스 트랜지스터;
    상기 하부 반도체기판과 상기 상부 실리콘 패턴 사이에 개재된 매몰절연막;
    상기 소오스/드레인 영역들 중 어느 하나의 영역에 더 가깝도록 상기 매몰절연막을 관통하여 상기 모오스 트랜지스터의 바디영역과 상기 하부 반도체기판을 전기적으로 연결하되, 상기 하나의 영역에 소오스 전압이 인가될 때, 그것의 상부면의 적어도 일부분이 공핍층 외부에 위치하고, 상기 하나의 영역에 드레인 전압이 인가될 때, 그것의 상부면이 공핍층 내부에 위치하는 관통플러그;
    상기 하나의 영역에 전기적으로 접속하는 셀 커패시터; 및
    상기 나머지 하나의 영역에 전기적으로 접속하는 비트라인을 포함하는 디램셀.
  8. 제 7 항에 있어서,
    상기 하부 반도체기판, 상기 상부 실리콘 패턴 및 상기 관통플러그는 모두 동일한 단결정 실리콘인 디램셀.
  9. 제 7 항에 있어서,
    상기 하부 반도체기판은 단결정 실리콘이고, 상기 상부 실리콘 패턴 및 상기 관통플러그는 실리콘 에피층인 디램셀.
  10. 제 9 항에 있어서,
    상기 소오스/드레인 영역들과 상기 매몰절연막은 상기 바디영역에 의해 서로 이격되는 디램셀.
  11. 제 10 항에 있어서,
    상기 관통플러그는 상기 하나의 영역의 하부에 한정되어 위치하는 디램셀.
  12. 제 9 항에 있어서,
    상기 소오스/드레인 영역들과 상기 매몰절연막은 서로 접촉하는 디램셀.
  13. 하부 반도체기판의 활성영역 상에 차례로 적층된 매몰절연막 및 상부 실리콘 패턴을 형성하되, 상기 상부 실리콘 패턴은 상기 매몰절연막을 관통하는 관통플러그를 통해 상기 하부 반도체기판에 전기적으로 연결되고,
    상기 상부 실리콘 패턴 상에 바디영역 및 상기 바디영역에 의해 이격된 소오스/드레인 영역들을 포함하는 모오스 트랜지스터를 형성하되, 상기 모오스 트랜지스터는 상기 관통플러그가 상기 소오스/드레인 영역들 중 어느 하나의 영역에 더 가깝게 위치하도록 형성됨과 아울러서 상기 하나의 영역에 소오스 전압이 인가될 때, 상기 관통플러그의 상부면의 적어도 일부분이 공핍층 외부에 위치하고, 상기 하나의 영역에 드레인 전압이 인가될 때, 상기 관통플러그의 상부면이 공핍층 내부에 위치하도록 형성되는 것을 포함하는 반도체소자 제조방법.
  14. 제 13 항에 있어서,
    상기 모오스 트랜지스터를 형성하는 것은
    상기 상부 실리콘 패턴 상에 상기 상부 실리콘 패턴과 절연된 게이트 전극을 형성하고,
    상기 게이트 전극을 이온주입 마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성하는 것을 포함하는 반도체소자 제조방법.
  15. 제 14 항에 있어서,
    상기 매몰절연막 및 상기 상부 실리콘 패턴을 형성하는 것은
    상기 하부 반도체기판 상에 희생층을 형성하고,
    상기 희생층을 패터닝하여 상기 하부 반도체기판을 노출시키는 개구부를 형성하고,
    상기 개구부를 갖는 상기 하부 반도체기판 상에 상기 개구부를 채우고 상기 희생층을 덮는 상부 실리콘 에피층을 형성하되,
    상기 상부 실리콘 에피층, 상기 희생층 및 상기 하부 반도체기판을 패터닝하여 상기 하부 반도체기판 내의 활성영역을 한정하는 트렌치를 형성하되, 상기 활성영역은 상기 개구부를 통해 노출된 상기 하부 반도체기판의 적어도 일부를 포함하며, 상기 패터닝된 희생층은 상기 트렌치의 측벽을 통해 노출되고,
    상기 노출된 패터닝된 희생층을 선택적으로 제거하고,
    상기 패터닝된 희생층이 제거된 빈 공간 및 상기 트렌치 내에 각각 매몰절연막 및 소자분리막을 형성하는 것을 포함하는 반도체소자 제조방법.
  16. 제 15 항에 있어서,
    상기 희생층은 SiGe 에피층인 반도체소자 제조방법.
  17. 제 16 항에 있어서,
    상기 희생층 상에 하부 실리콘 에피층을 형성하는 것을 더 포함하는 반도체소자 제조방법.
  18. 제 17 항에 있어서,
    상기 소오스/드레인 영역들은 바디영역에 의해 상기 매몰절연막과 이격되도록 형성되는 반도체소자 제조방법.
  19. 제 18 항에 있어서,
    상기 소오스/드레인 영역들 중 어느 하나의 영역은 상기 관통플러그 상부에 위치하도록 형성되는 반도체소자 제조방법.
  20. 제 17 항에 있어서,
    상기 소오스/드레인 영역들은 각각 상기 매몰절연막과 접촉되는 반도체소자 제조방법.
  21. 제 17 항에 있어서,
    상기 게이트전극을 형성하기 전, 상기 상부 실리콘 패턴 상에 채널이온들을 주입하고,
    상기 채널이온들이 주입된 상부 실리콘 패턴을 열처리하여 상기 채널이온들을 확산시키는 것을 더 포함하되, 상기 채널이온들은 상기 관통플러그를 통해 확산되어 상기 관통플러그 상부의 바디영역 내의 농도가 상기 매몰절연막 상부의 바디영역 내의 농도에 비해 낮은 반도체소자 제조방법.
  22. 제 14 항에 있어서,
    상기 매몰절연막 및 상기 상부 실리콘 패턴을 형성하는 것은
    하부 반도체기판, 매몰절연막 및 하부 실리콘층이 차례로 적층된 SOI 기판을 준비하고,
    상기 하부 실리콘층 및 상기 매몰절연막을 차례로 패터닝하여 상기 하부 반도체기판을 노출시키는 개구부를 형성하고,
    상기 개구부가 형성된 SOI 기판 상에 상기 개구부를 채우고 상기 하부 실리콘층을 덮는 상부 실리콘 에피층을 형성하고,
    상기 상부 실리콘 에피층, 상기 하부 실리콘층, 상기 매몰절연막 및 상기 하부 반도체기판을 차례로 패터닝하여 상기 하부 반도체기판 내의 활성영역을 한정하는 트렌치를 형성하되, 상기 활성영역은 상기 개구부를 통해 노출된 상기 하부 반도체기판의 적어도 일부를 포함하고,
    상기 트렌치를 채우는 소자분리막을 형성하는 것을 포함하는 반도체소자 제조방법.
  23. 제 22 항에 있어서,
    상기 소오스/드레인 영역들은 바디영역에 의해 상기 매몰절연막과 이격되도록 형성되는 반도체소자 제조방법.
  24. 제 23 항에 있어서,
    상기 소오스/드레인 영역들 중 어느 하나의 영역은 상기 관통플러그 상부에 위치하도록 형성되는 반도체소자 제조방법.
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