JP2003007856A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 238000007667 floating Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000010941 cobalt Substances 0.000 description 7
- 229910017052 cobalt Inorganic materials 0.000 description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 102100036738 Guanine nucleotide-binding protein subunit alpha-11 Human genes 0.000 description 1
- 101100283445 Homo sapiens GNA11 gene Proteins 0.000 description 1
- 101001135826 Homo sapiens Serine/threonine-protein phosphatase 2A activator Proteins 0.000 description 1
- 101000900567 Pisum sativum Disease resistance response protein Pi49 Proteins 0.000 description 1
- 101710204573 Protein phosphatase PP2A regulatory subunit B Proteins 0.000 description 1
- 102100036782 Serine/threonine-protein phosphatase 2A activator Human genes 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】ＳＯＩ基板にトレンチキャパシタを形成する際
に、Ｐウェル領域がフローティング状態になるのを防止
でき、セルトランジスタの安定な動作が得られる半導体
装置及びその製造方法を提供することを目的としてい
る。 【解決手段】埋め込み酸化膜２１−３を溝２２内からサ
イドエッチングし、ポリシリコンを埋め込むかまたはエ
ピタキシャル成長で導電層を形成することにより、基板
２１−１とＰウェル領域２１−２を電気的に接続するこ
とを特徴としている。ＳＯＩ基板２１にトレンチキャパ
シタ２３を形成する際に、素子が形成されるＰウェル領
域２１−２がフローティング状態になるのを防止して、
セルトランジスタ２６の動作を安定化できる。
に、Ｐウェル領域がフローティング状態になるのを防止
でき、セルトランジスタの安定な動作が得られる半導体
装置及びその製造方法を提供することを目的としてい
る。 【解決手段】埋め込み酸化膜２１−３を溝２２内からサ
イドエッチングし、ポリシリコンを埋め込むかまたはエ
ピタキシャル成長で導電層を形成することにより、基板
２１−１とＰウェル領域２１−２を電気的に接続するこ
とを特徴としている。ＳＯＩ基板２１にトレンチキャパ
シタ２３を形成する際に、素子が形成されるＰウェル領
域２１−２がフローティング状態になるのを防止して、
セルトランジスタ２６の動作を安定化できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するもので、特にＳＯＩ（Silicon On
Insulater）基板に、ＤＲＡＭデバイスとロジックデバ
イスを混載するＳＯＣ（システムオンチップ）技術に関
する。
その製造方法に関するもので、特にＳＯＩ（Silicon On
Insulater）基板に、ＤＲＡＭデバイスとロジックデバ
イスを混載するＳＯＣ（システムオンチップ）技術に関
する。
【０００２】
【従来の技術】近年の情報通信の発達に伴い、例えば画
像処理を行う半導体デバイスでは、メモリとロジック回
路間で高速なデータ転送速度を実現するために、ＤＲＡ
Ｍデバイスとロジックデバイスを１チップに混載するＳ
ＯＣ技術が要求されている。高速で低消費電力のロジッ
クデバイスを実現できるＳＯＩ技術を、ＤＲＡＭデバイ
スに適用することは有力なＳＯＣ技術の１つである。
像処理を行う半導体デバイスでは、メモリとロジック回
路間で高速なデータ転送速度を実現するために、ＤＲＡ
Ｍデバイスとロジックデバイスを１チップに混載するＳ
ＯＣ技術が要求されている。高速で低消費電力のロジッ
クデバイスを実現できるＳＯＩ技術を、ＤＲＡＭデバイ
スに適用することは有力なＳＯＣ技術の１つである。
【０００３】図７は、従来のトレンチキャパシタ構造の
ＤＲＡＭをＳＯＩ技術で形成した場合の１つのメモリセ
ルを抽出して概略的に示す断面図である。ＳＯＩ基板１
１は、プレート側の半導体領域（基板）１１−１と素子
領域側の半導体領域（Ｐウェル領域）１１−２との間
に、埋め込み酸化膜（BOX：Buried Oxide）１１−３が
形成されている。このＳＯＩ基板１１には、上記Ｐウェ
ル領域１１−２側から埋め込み酸化膜１１−３を貫通
し、基板１１−１に達する深さのトレンチ（ディープト
レンチ）１２が形成され、このトレンチ１２内にセルキ
ャパシタ（トレンチキャパシタ）１３が形成されてい
る。また、上記ウェル領域１１−２には、上記セルキャ
パシタ１３を選択するためのセルトランジスタ１４がソ
ースまたはドレイン領域１５，１６の一方を上記セルキ
ャパシタ１３の一方の電極に接続された状態で形成され
ている。
ＤＲＡＭをＳＯＩ技術で形成した場合の１つのメモリセ
ルを抽出して概略的に示す断面図である。ＳＯＩ基板１
１は、プレート側の半導体領域（基板）１１−１と素子
領域側の半導体領域（Ｐウェル領域）１１−２との間
に、埋め込み酸化膜（BOX：Buried Oxide）１１−３が
形成されている。このＳＯＩ基板１１には、上記Ｐウェ
ル領域１１−２側から埋め込み酸化膜１１−３を貫通
し、基板１１−１に達する深さのトレンチ（ディープト
レンチ）１２が形成され、このトレンチ１２内にセルキ
ャパシタ（トレンチキャパシタ）１３が形成されてい
る。また、上記ウェル領域１１−２には、上記セルキャ
パシタ１３を選択するためのセルトランジスタ１４がソ
ースまたはドレイン領域１５，１６の一方を上記セルキ
ャパシタ１３の一方の電極に接続された状態で形成され
ている。
【０００４】しかしながら、上記のような構成では、埋
め込み酸化膜１１−３によってＰウェル領域１１−２と
基板１１−１とが電気的に絶縁されるため、Ｐウェル領
域１１−２がフローティング状態になり、セルトランジ
スタ１４のチャネル電位の制御ができず、動作が不安定
になるという問題がある。
め込み酸化膜１１−３によってＰウェル領域１１−２と
基板１１−１とが電気的に絶縁されるため、Ｐウェル領
域１１−２がフローティング状態になり、セルトランジ
スタ１４のチャネル電位の制御ができず、動作が不安定
になるという問題がある。
【０００５】
【発明が解決しようとする課題】上記のように従来の半
導体装置及びその製造方法では、ＳＯＩ基板にトレンチ
キャパシタを形成しようとすると、埋め込み酸化膜でＰ
ウェル領域と基板とが電気的に分離され、Ｐウェル領域
がフローティング状態になるため、上記Ｐウェル領域に
形成される素子の安定な動作が得られないという問題が
あった。
導体装置及びその製造方法では、ＳＯＩ基板にトレンチ
キャパシタを形成しようとすると、埋め込み酸化膜でＰ
ウェル領域と基板とが電気的に分離され、Ｐウェル領域
がフローティング状態になるため、上記Ｐウェル領域に
形成される素子の安定な動作が得られないという問題が
あった。
【０００６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ＳＯＩ基板にト
レンチキャパシタを形成する際に、素子が形成される半
導体領域がフローティング状態になるのを防止でき、素
子の動作を安定化できる半導体装置及びその製造方法を
提供することにある。
れたもので、その目的とするところは、ＳＯＩ基板にト
レンチキャパシタを形成する際に、素子が形成される半
導体領域がフローティング状態になるのを防止でき、素
子の動作を安定化できる半導体装置及びその製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、第１の半導体領域と、前記第１の半導体領域上に形
成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形
成される第２の半導体領域とを備えたＳＯＩ基板と、前
記ＳＯＩ基板における前記第２の半導体領域の表面か
ら、前記埋め込み絶縁膜を貫通して前記第１の半導体領
域に達する深さの溝と、前記溝内に形成されるトレンチ
キャパシタと、前記溝の側壁部と前記埋め込み絶縁膜と
の間の領域に形成され、前記第１の半導体領域と前記第
２の半導体領域とを電気的に接続する導電層とを具備す
ることを特徴としている。
は、第１の半導体領域と、前記第１の半導体領域上に形
成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形
成される第２の半導体領域とを備えたＳＯＩ基板と、前
記ＳＯＩ基板における前記第２の半導体領域の表面か
ら、前記埋め込み絶縁膜を貫通して前記第１の半導体領
域に達する深さの溝と、前記溝内に形成されるトレンチ
キャパシタと、前記溝の側壁部と前記埋め込み絶縁膜と
の間の領域に形成され、前記第１の半導体領域と前記第
２の半導体領域とを電気的に接続する導電層とを具備す
ることを特徴としている。
【０００８】また、この発明の半導体装置の製造方法
は、ＳＯＩ基板に、主表面側から埋め込み絶縁膜を貫通
する溝を形成する工程と、前記溝内に前記埋め込み絶縁
膜の上面に達する深さの第１の絶縁膜を形成する工程
と、前記第１の絶縁膜の上方の前記溝の側壁部に、前記
第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成
する工程と、前記第２の絶縁膜をマスクにして、前記第
１の絶縁膜を前記埋め込み絶縁膜の上面に達する深さま
でエッチバックするとともに、前記溝の側壁部に露出さ
れている前記埋め込み絶縁膜を後退させる工程と、前記
埋め込み絶縁膜の後退した隙間に、エピタキシャル成長
により半導体層を形成する工程と、前記第１の絶縁膜及
び前記第２の絶縁膜を除去し、前記溝内にトレンチキャ
パシタを形成する工程とを具備することを特徴としてい
る。
は、ＳＯＩ基板に、主表面側から埋め込み絶縁膜を貫通
する溝を形成する工程と、前記溝内に前記埋め込み絶縁
膜の上面に達する深さの第１の絶縁膜を形成する工程
と、前記第１の絶縁膜の上方の前記溝の側壁部に、前記
第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成
する工程と、前記第２の絶縁膜をマスクにして、前記第
１の絶縁膜を前記埋め込み絶縁膜の上面に達する深さま
でエッチバックするとともに、前記溝の側壁部に露出さ
れている前記埋め込み絶縁膜を後退させる工程と、前記
埋め込み絶縁膜の後退した隙間に、エピタキシャル成長
により半導体層を形成する工程と、前記第１の絶縁膜及
び前記第２の絶縁膜を除去し、前記溝内にトレンチキャ
パシタを形成する工程とを具備することを特徴としてい
る。
【０００９】更に、この発明の半導体装置の製造方法
は、ＳＯＩ基板に、主表面側から埋め込み絶縁膜を貫通
する溝を形成する工程と、前記溝内に前記埋め込み絶縁
膜の上面に達する深さの第１の絶縁膜を形成する工程
と、前記第１の絶縁膜の上方の前記溝の側壁部に、前記
第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成
する工程と、前記第２の絶縁膜をマスクにして、前記第
１の絶縁膜を前記埋め込み絶縁膜の上面に達する深さま
でエッチバックするとともに、前記溝の側壁部に露出さ
れている前記埋め込み絶縁膜を後退させる工程と、前記
ＳＯＩ基板の主表面上及び前記溝内にポリシリコン層を
堆積形成する工程と、異方性エッチングを行って前記ポ
リシリコン層をエッチバックし、前記溝内における前記
埋め込み絶縁膜の後退した隙間に残存させる工程と、前
記第１の絶縁膜及び前記第２の絶縁膜を除去し、前記溝
内にトレンチキャパシタを形成する工程とを具備するこ
とを特徴としている。
は、ＳＯＩ基板に、主表面側から埋め込み絶縁膜を貫通
する溝を形成する工程と、前記溝内に前記埋め込み絶縁
膜の上面に達する深さの第１の絶縁膜を形成する工程
と、前記第１の絶縁膜の上方の前記溝の側壁部に、前記
第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成
する工程と、前記第２の絶縁膜をマスクにして、前記第
１の絶縁膜を前記埋め込み絶縁膜の上面に達する深さま
でエッチバックするとともに、前記溝の側壁部に露出さ
れている前記埋め込み絶縁膜を後退させる工程と、前記
ＳＯＩ基板の主表面上及び前記溝内にポリシリコン層を
堆積形成する工程と、異方性エッチングを行って前記ポ
リシリコン層をエッチバックし、前記溝内における前記
埋め込み絶縁膜の後退した隙間に残存させる工程と、前
記第１の絶縁膜及び前記第２の絶縁膜を除去し、前記溝
内にトレンチキャパシタを形成する工程とを具備するこ
とを特徴としている。
【００１０】上記のような構成によれば、前記導電層に
よって前記第１の半導体領域と前記第２の半導体領域を
電気的に接続するので、素子が形成される前記第２の半
導体領域がフローティング状態になるのを防止でき、素
子の動作を安定化できる。
よって前記第１の半導体領域と前記第２の半導体領域を
電気的に接続するので、素子が形成される前記第２の半
導体領域がフローティング状態になるのを防止でき、素
子の動作を安定化できる。
【００１１】また、上記のような製造方法によれば、前
記エピタキシャル層または前記ポリシリコン層によって
前記第１の半導体領域と前記第２の半導体領域を電気的
に接続できるので、素子が形成される前記第２の半導体
領域がフローティング状態になるのを防止でき、素子の
動作を安定化できる。
記エピタキシャル層または前記ポリシリコン層によって
前記第１の半導体領域と前記第２の半導体領域を電気的
に接続できるので、素子が形成される前記第２の半導体
領域がフローティング状態になるのを防止でき、素子の
動作を安定化できる。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の実施
の形態に係る半導体装置及びその製造方法について説明
するためのもので、ＳＯＩ基板にＤＲＡＭデバイスとロ
ジックデバイスを混載するＳＯＣ技術を適用した半導体
装置の一部を抽出して示す断面図である。
いて図面を参照して説明する。図１は、この発明の実施
の形態に係る半導体装置及びその製造方法について説明
するためのもので、ＳＯＩ基板にＤＲＡＭデバイスとロ
ジックデバイスを混載するＳＯＣ技術を適用した半導体
装置の一部を抽出して示す断面図である。
【００１３】図１において、ＤＡはＤＲＡＭアレイ領
域、ＬＡはロジック回路領域であり、ＳＯＩ基板２１に
ＤＲＡＭのメモリセルとロジック回路とが集積形成され
ている。このＳＯＩ基板２１は、プレート側の第１の半
導体領域（基板）２１−１と素子領域側の第２の半導体
領域（Ｐウェル領域）２１−２との間に、埋め込み絶縁
膜としての酸化膜（BOX：Buried Oxide）２１−３が形
成されている。
域、ＬＡはロジック回路領域であり、ＳＯＩ基板２１に
ＤＲＡＭのメモリセルとロジック回路とが集積形成され
ている。このＳＯＩ基板２１は、プレート側の第１の半
導体領域（基板）２１−１と素子領域側の第２の半導体
領域（Ｐウェル領域）２１−２との間に、埋め込み絶縁
膜としての酸化膜（BOX：Buried Oxide）２１−３が形
成されている。
【００１４】上記ＳＯＩ基板２１のＤＲＡＭアレイ領域
ＤＡには、Ｐウェル領域２１−２から埋め込み酸化膜２
１−３を貫通し基板２１−１に達する深さ、例えば６μ
ｍ〜８μｍの溝（ディープトレンチ）２２が形成され、
この溝２２内にＤＲＡＭのメモリセルを構成するセルキ
ャパシタ（トレンチキャパシタ）２３が形成されてい
る。上記溝２２の側壁部と上記埋め込み酸化膜２１−３
との間の領域には、上記基板２１−１と上記Ｐウェル領
域２１−２とを電気的に接続するための導電性材料、例
えばシリコン層やポリシリコン層（導電層）２４が形成
されている。
ＤＡには、Ｐウェル領域２１−２から埋め込み酸化膜２
１−３を貫通し基板２１−１に達する深さ、例えば６μ
ｍ〜８μｍの溝（ディープトレンチ）２２が形成され、
この溝２２内にＤＲＡＭのメモリセルを構成するセルキ
ャパシタ（トレンチキャパシタ）２３が形成されてい
る。上記溝２２の側壁部と上記埋め込み酸化膜２１−３
との間の領域には、上記基板２１−１と上記Ｐウェル領
域２１−２とを電気的に接続するための導電性材料、例
えばシリコン層やポリシリコン層（導電層）２４が形成
されている。
【００１５】上記溝２２の上部には、ＳＴＩ（Shallow
Trench Isolation）構造の素子分離領域２５が形成され
て素子分離が行われている。セルトランジスタ２６は、
ソース領域（Ｎ−型拡散層）２７が上記セルキャパシタ
２３の一方の電極に接続されており、上記セルキャパシ
タ２３とともにＤＲＡＭのメモリセルを構成している。
このセルトランジスタ２６のゲート電極（Ｎ＋型ポリシ
リコン層）２９上及びドレイン領域（Ｎ＋型拡散層）２
８上にはそれぞれ、サリサイド技術（Salicide:Self al
igned silicide）によりシリサイド層、例えばコバルト
シリサイド層２９ｓ，２８ｓが形成されている。このゲ
ート電極２９は、ワード線として働く。また、隣接する
セルトランジスタのゲート電極間は、ＳｉＮ層３０で埋
め込まれるとともに、上記コバルトシリサイド層２９ｓ
上及びＳｉＮ層３０上がプラズマＳｉＮ層３１で被覆さ
れている。上記ＳｉＮ層３１上には、ＢＰＳＧ等からな
る層間絶縁膜３２が形成され、この層間絶縁膜３２上に
アルミニウム等からなるビット線３３が上記ワード線と
交差する方向に延設されている。上記ビット線３３は、
上記層間絶縁膜３２に形成されたヴィアホール３４に埋
め込まれたタングステン等からなるコンタクトプラグ３
５を介してコバルトシリサイド層２８ｓにコンタクトさ
れる。これによって、セルトランジスタ２６のドレイン
領域２８がビット線３３に接続される。
Trench Isolation）構造の素子分離領域２５が形成され
て素子分離が行われている。セルトランジスタ２６は、
ソース領域（Ｎ−型拡散層）２７が上記セルキャパシタ
２３の一方の電極に接続されており、上記セルキャパシ
タ２３とともにＤＲＡＭのメモリセルを構成している。
このセルトランジスタ２６のゲート電極（Ｎ＋型ポリシ
リコン層）２９上及びドレイン領域（Ｎ＋型拡散層）２
８上にはそれぞれ、サリサイド技術（Salicide:Self al
igned silicide）によりシリサイド層、例えばコバルト
シリサイド層２９ｓ，２８ｓが形成されている。このゲ
ート電極２９は、ワード線として働く。また、隣接する
セルトランジスタのゲート電極間は、ＳｉＮ層３０で埋
め込まれるとともに、上記コバルトシリサイド層２９ｓ
上及びＳｉＮ層３０上がプラズマＳｉＮ層３１で被覆さ
れている。上記ＳｉＮ層３１上には、ＢＰＳＧ等からな
る層間絶縁膜３２が形成され、この層間絶縁膜３２上に
アルミニウム等からなるビット線３３が上記ワード線と
交差する方向に延設されている。上記ビット線３３は、
上記層間絶縁膜３２に形成されたヴィアホール３４に埋
め込まれたタングステン等からなるコンタクトプラグ３
５を介してコバルトシリサイド層２８ｓにコンタクトさ
れる。これによって、セルトランジスタ２６のドレイン
領域２８がビット線３３に接続される。
【００１６】一方、ロジック回路領域ＬＡに形成される
ロジック回路用のトランジスタ３６も、上記メモリセル
を構成するトランジスタ２６と同一の製造工程で形成さ
れ、同様な構成になっている。すなわち、トランジスタ
３６のゲート電極３７上、ソース領域３８上及びドレイ
ン領域３９上にはそれぞれ、サリサイド技術によりコバ
ルトシリサイド層３７ｓ，３８ｓ，３９ｓが形成されて
いる。また、上記コバルトシリサイド層３７ｓ上は、上
記ＳｉＮ層３１で被覆されている。上記ＳｉＮ層３１上
には、上記層間絶縁膜３１が形成され、この層間絶縁膜
３１上にアルミニウム等からなるソース電極４０とドレ
イン電極４１が形成されている。上記ソース電極４０と
ドレイン電極４１は、上記層間絶縁膜３１に形成された
ヴィアホール４２，４３に埋め込まれたタングステン等
からなるコンタクトプラグ４４，４５を介して上記コバ
ルトシリサイド層３８ｓ，３９ｓにコンタクトされ、ソ
ース、ドレイン電極４０，４１とソース、ドレイン領域
３８，３９がそれぞれ電気的に接続される。
ロジック回路用のトランジスタ３６も、上記メモリセル
を構成するトランジスタ２６と同一の製造工程で形成さ
れ、同様な構成になっている。すなわち、トランジスタ
３６のゲート電極３７上、ソース領域３８上及びドレイ
ン領域３９上にはそれぞれ、サリサイド技術によりコバ
ルトシリサイド層３７ｓ，３８ｓ，３９ｓが形成されて
いる。また、上記コバルトシリサイド層３７ｓ上は、上
記ＳｉＮ層３１で被覆されている。上記ＳｉＮ層３１上
には、上記層間絶縁膜３１が形成され、この層間絶縁膜
３１上にアルミニウム等からなるソース電極４０とドレ
イン電極４１が形成されている。上記ソース電極４０と
ドレイン電極４１は、上記層間絶縁膜３１に形成された
ヴィアホール４２，４３に埋め込まれたタングステン等
からなるコンタクトプラグ４４，４５を介して上記コバ
ルトシリサイド層３８ｓ，３９ｓにコンタクトされ、ソ
ース、ドレイン電極４０，４１とソース、ドレイン領域
３８，３９がそれぞれ電気的に接続される。
【００１７】上記のような構成によれば、Ｐウェル領域
２１−３と基板２１−１とがシリコンやポリシリコン等
の導電性材料により電気的に接続されているため、Ｐウ
ェル領域２１−３がフローティング状態になることはな
く、セルトランジスタの動作を安定化できる。
２１−３と基板２１−１とがシリコンやポリシリコン等
の導電性材料により電気的に接続されているため、Ｐウ
ェル領域２１−３がフローティング状態になることはな
く、セルトランジスタの動作を安定化できる。
【００１８】なお、図１では、ロジック回路領域ＬＡの
トランジスタ３６のシート抵抗を低減して動作速度の高
速化を図るために、サリサイド技術を適用する例を説明
したが、必須な構成ではなく、シリサイド層は設けなく
ても良い。
トランジスタ３６のシート抵抗を低減して動作速度の高
速化を図るために、サリサイド技術を適用する例を説明
したが、必須な構成ではなく、シリサイド層は設けなく
ても良い。
【００１９】次に、上記のような構成において、図２乃
至図６によりＤＲＡＭアレイ領域ＤＡにおけるセルキャ
パシタ（トレンチキャパシタ）２３近傍の製造方法につ
いて説明する。まず、例えば半導体基板の張り合わせ技
術を用いてＳＯＩ基板２１を形成する。すなわち、図２
に示すように、一方の表面に酸化膜２０Ａ，２０Ｂが形
成された２枚の半導体基板（シリコン基板）２１Ａ，２
１Ｂを用意し、上記酸化膜２０Ａ，２０Ｂ形成面側を張
り合わせた後、熱処理を行って２枚の半導体基板２１
Ａ，２１Ｂを接着した複合基板を形成する。その後、上
記張り合わせた基板の一方のＰウェル領域２１−２とな
るべき面側を、破線で示す領域まで研削及び研磨して薄
厚化する。これによって、上記半導体基板２１Ａを第１
の半導体領域（基板）２１−１、上記半導体基板２１Ｂ
の残存された領域を第２の半導体領域（Ｐウェル領域）
２１−２、及び上記酸化膜２０Ａ，２０Ｂを埋め込み酸
化膜２１−３とするＳＯＩ基板２１を形成する。
至図６によりＤＲＡＭアレイ領域ＤＡにおけるセルキャ
パシタ（トレンチキャパシタ）２３近傍の製造方法につ
いて説明する。まず、例えば半導体基板の張り合わせ技
術を用いてＳＯＩ基板２１を形成する。すなわち、図２
に示すように、一方の表面に酸化膜２０Ａ，２０Ｂが形
成された２枚の半導体基板（シリコン基板）２１Ａ，２
１Ｂを用意し、上記酸化膜２０Ａ，２０Ｂ形成面側を張
り合わせた後、熱処理を行って２枚の半導体基板２１
Ａ，２１Ｂを接着した複合基板を形成する。その後、上
記張り合わせた基板の一方のＰウェル領域２１−２とな
るべき面側を、破線で示す領域まで研削及び研磨して薄
厚化する。これによって、上記半導体基板２１Ａを第１
の半導体領域（基板）２１−１、上記半導体基板２１Ｂ
の残存された領域を第２の半導体領域（Ｐウェル領域）
２１−２、及び上記酸化膜２０Ａ，２０Ｂを埋め込み酸
化膜２１−３とするＳＯＩ基板２１を形成する。
【００２０】次に、図３に示すように、ＲＩＥ等の異方
性エッチング技術を用いて、上記ＳＯＩ基板２１に上記
Ｐウェル領域２１−２側から埋め込み酸化膜２１−３を
貫通し、基板２１−１に達する深さ６μｍ〜８μｍのセ
ルキャパシタ用の溝２２を形成する。
性エッチング技術を用いて、上記ＳＯＩ基板２１に上記
Ｐウェル領域２１−２側から埋め込み酸化膜２１−３を
貫通し、基板２１−１に達する深さ６μｍ〜８μｍのセ
ルキャパシタ用の溝２２を形成する。
【００２１】引き続き、全面に絶縁膜（例えばシリコン
酸化膜）５０を堆積形成した後、図４に示すように、埋
め込み酸化膜２１−３の上部の深さまでウェットエッチ
ングして除去することにより、溝２２の底部を絶縁膜５
０で埋め込む。その後、上記絶縁膜５０とは異なる絶縁
膜（例えばＮＯ膜やＳｉＮ）５１を堆積形成し、絶縁膜
５０上の部分だけＲＩＥにより除去する。
酸化膜）５０を堆積形成した後、図４に示すように、埋
め込み酸化膜２１−３の上部の深さまでウェットエッチ
ングして除去することにより、溝２２の底部を絶縁膜５
０で埋め込む。その後、上記絶縁膜５０とは異なる絶縁
膜（例えばＮＯ膜やＳｉＮ）５１を堆積形成し、絶縁膜
５０上の部分だけＲＩＥにより除去する。
【００２２】その後で絶縁膜５０を埋め込み酸化膜２１
−３の下部までエッチングして除去する。この際、埋め
込み酸化膜２１−３もエッチングにより後退し、図５に
示すようになる。
−３の下部までエッチングして除去する。この際、埋め
込み酸化膜２１−３もエッチングにより後退し、図５に
示すようになる。
【００２３】次に、図６に示すように、埋め込み酸化膜
の後退した隙間をエピタキシャル成長によりシリコン層
２４を形成して埋め込む。この時、上記隙間部位外は全
て絶縁物であるので、シリコンは上記隙間部のみに形成
される。あるいは、溝２２内にポリシリコン層を堆積形
成し、ＲＩＥ等の異方性エッチングを行うことにより、
埋め込み酸化膜２１−３が後退した隙間にのみにポリシ
リコンを埋め込んでも良い。
の後退した隙間をエピタキシャル成長によりシリコン層
２４を形成して埋め込む。この時、上記隙間部位外は全
て絶縁物であるので、シリコンは上記隙間部のみに形成
される。あるいは、溝２２内にポリシリコン層を堆積形
成し、ＲＩＥ等の異方性エッチングを行うことにより、
埋め込み酸化膜２１−３が後退した隙間にのみにポリシ
リコンを埋め込んでも良い。
【００２４】その後は、溝２２内に残存されている絶縁
膜５０，５１を除去し、周知の製造工程によりセルキャ
パシタ２３を形成する。このセルキャパシタ２３を除く
領域は、ＤＲＡＭアレイ領域ＤＡとロジック回路領域Ｌ
Ａで共通の製造工程を用いてトランジスタ等の半導体素
子を形成する。すなわち、周知のＳＴＩ工程（素子分離
領域２５の形成）やトランジスタの形成工程、配線の形
成工程等を施すことにより、ＤＲＡＭアレイ領域とロジ
ック回路領域（あるいはＤＲＡＭの周辺回路領域）を備
えたデバイス構造が実現できる。
膜５０，５１を除去し、周知の製造工程によりセルキャ
パシタ２３を形成する。このセルキャパシタ２３を除く
領域は、ＤＲＡＭアレイ領域ＤＡとロジック回路領域Ｌ
Ａで共通の製造工程を用いてトランジスタ等の半導体素
子を形成する。すなわち、周知のＳＴＩ工程（素子分離
領域２５の形成）やトランジスタの形成工程、配線の形
成工程等を施すことにより、ＤＲＡＭアレイ領域とロジ
ック回路領域（あるいはＤＲＡＭの周辺回路領域）を備
えたデバイス構造が実現できる。
【００２５】上記のような製造方法によれば、ＳＯＩ基
板２１にセルキャパシタ２３を形成する際に、エピタキ
シャル層２４（またはポリシリコン層）によって、Ｐウ
ェル領域２１−２と基板２１−１とを電気的に接続でき
るので、素子が形成されるＰウェル領域２１−２がフロ
ーティング状態になるのを防止でき、セルトランジスタ
２６の安定な動作が得られる。
板２１にセルキャパシタ２３を形成する際に、エピタキ
シャル層２４（またはポリシリコン層）によって、Ｐウ
ェル領域２１−２と基板２１−１とを電気的に接続でき
るので、素子が形成されるＰウェル領域２１−２がフロ
ーティング状態になるのを防止でき、セルトランジスタ
２６の安定な動作が得られる。
【００２６】なお、ＤＲＡＭアレイ領域ＤＡとロジック
回路領域ＬＡの製造工程は、共通構成部分を同一の製造
工程で形成すれば製造工程を簡単化できるが、ＤＲＡＭ
部とロジック回路部それぞれに最適な素子特性を与えた
い場合には、別々の工程で形成しても良い。
回路領域ＬＡの製造工程は、共通構成部分を同一の製造
工程で形成すれば製造工程を簡単化できるが、ＤＲＡＭ
部とロジック回路部それぞれに最適な素子特性を与えた
い場合には、別々の工程で形成しても良い。
【００２７】以上実施の形態を用いてこの発明の説明を
行ったが、この発明は上記実施の形態に限定されるもの
ではなく、実施段階ではその要旨を逸脱しない範囲で種
々に変形することが可能である。また、上記実施の形態
には種々の段階の発明が含まれており、開示される複数
の構成要件の適宜な組み合わせにより種々の発明が抽出
され得る。例えば実施の形態に示される全構成要件から
いくつかの構成要件が削除されても、発明が解決しよう
とする課題の欄で述べた課題の少なくとも１つが解決で
き、発明の効果の欄で述べられている効果の少なくとも
１つが得られる場合には、この構成要件が削除された構
成が発明として抽出され得る。
行ったが、この発明は上記実施の形態に限定されるもの
ではなく、実施段階ではその要旨を逸脱しない範囲で種
々に変形することが可能である。また、上記実施の形態
には種々の段階の発明が含まれており、開示される複数
の構成要件の適宜な組み合わせにより種々の発明が抽出
され得る。例えば実施の形態に示される全構成要件から
いくつかの構成要件が削除されても、発明が解決しよう
とする課題の欄で述べた課題の少なくとも１つが解決で
き、発明の効果の欄で述べられている効果の少なくとも
１つが得られる場合には、この構成要件が削除された構
成が発明として抽出され得る。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、ＳＯＩ基板にトレンチキャパシタを形成する際に、
素子が形成される半導体領域がフローティング状態にな
るのを防止でき、素子の動作を安定化できる半導体装置
及びその製造方法が得られる。
ば、ＳＯＩ基板にトレンチキャパシタを形成する際に、
素子が形成される半導体領域がフローティング状態にな
るのを防止でき、素子の動作を安定化できる半導体装置
及びその製造方法が得られる。
【図１】この発明の実施の形態に係る半導体装置及びそ
の製造方法について説明するためのもので、ＳＯＩ基板
にＤＲＡＭデバイスとロジックデバイスを混載するＳＯ
Ｃ技術を適用した半導体装置の断面図。
の製造方法について説明するためのもので、ＳＯＩ基板
にＤＲＡＭデバイスとロジックデバイスを混載するＳＯ
Ｃ技術を適用した半導体装置の断面図。
【図２】図１に示した半導体装置におけるＤＲＡＭアレ
イ領域の第１の製造工程を示す断面図。
イ領域の第１の製造工程を示す断面図。
【図３】図１に示した半導体装置におけるＤＲＡＭアレ
イ領域の第２の製造工程を示す断面図。
イ領域の第２の製造工程を示す断面図。
【図４】図１に示した半導体装置におけるＤＲＡＭアレ
イ領域の第３の製造工程を示す断面図。
イ領域の第３の製造工程を示す断面図。
【図５】図１に示した半導体装置におけるＤＲＡＭアレ
イ領域の第４の製造工程を示す断面図。
イ領域の第４の製造工程を示す断面図。
【図６】図１に示した半導体装置におけるＤＲＡＭアレ
イ領域の第５の製造工程を示す断面図。
イ領域の第５の製造工程を示す断面図。
【図７】従来の半導体装置及びその製造方法について説
明するためのもので、トレンチキャパシタ構造のＤＲＡ
ＭをＳＯＩ技術で形成した場合の１つのメモリセルを抽
出して概略的に示す断面図。
明するためのもので、トレンチキャパシタ構造のＤＲＡ
ＭをＳＯＩ技術で形成した場合の１つのメモリセルを抽
出して概略的に示す断面図。
２１…ＳＯＩ基板、
２１−１…第１の半導体領域（基板）、
２１−２…第２の半導体領域（Ｐウェル領域）、
２１−３…埋め込み酸化膜（埋め込み絶縁膜）、
２２…溝（ディープトレンチ）、
２３…セルキャパシタ（トレンチキャパシタ）、
２４…シリコン層またはポリシリコン層（導電層）、
２５…ＳＴＩ構造の素子分離領域、
２６，３６…トランジスタ、
２７，３８…ソース領域、
２８，３９…ドレイン領域、
２９，３７…ゲート電極、
２７ｓ，２８ｓ，２９ｓ，３７ｓ，３８ｓ，３９ｓ…コ
バルトシリサイド層、 ３０…ＳｉＮ層、 ３１…プラズマＳｉＮ層、 ３２…層間絶縁膜、 ３３…ビット線、 ３４，４２，４３…ヴィアホール、 ３５，４５，４６…コンタクトプラグ、 ４０…ソース電極、 ４１…ドレイン電極、 ５０…第１の絶縁膜、 ５１…第２の絶縁膜、 ＤＡ…ＤＲＡＭアレイ領域、 ＬＡ…ロジック回路領域。
バルトシリサイド層、 ３０…ＳｉＮ層、 ３１…プラズマＳｉＮ層、 ３２…層間絶縁膜、 ３３…ビット線、 ３４，４２，４３…ヴィアホール、 ３５，４５，４６…コンタクトプラグ、 ４０…ソース電極、 ４１…ドレイン電極、 ５０…第１の絶縁膜、 ５１…第２の絶縁膜、 ＤＡ…ＤＲＡＭアレイ領域、 ＬＡ…ロジック回路領域。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６２６Ｂ
Ｆターム(参考） 5F083 AD02 AD17 GA11 HA02 JA35
JA36 JA39 JA53 JA56 MA01
MA15 NA01 PR05 PR06 PR07
PR10 PR25 PR43 PR44 PR45
PR53 PR54 PR55 ZA12
5F110 AA15 BB03 BB06 CC02 DD05
DD13 EE05 EE09 EE14 EE32
GG02 GG12 GG60 HK05 HL04
NN02 NN03 NN22 NN24 NN62
NN72 QQ17
Claims (10)
- 【請求項１】 第１の半導体領域と、前記第１の半導体
領域上に形成される埋め込み絶縁膜と、前記埋め込み絶
縁膜上に形成される第２の半導体領域とを備えたＳＯＩ
基板と、 前記ＳＯＩ基板における前記第２の半導体領域の表面か
ら、前記埋め込み絶縁膜を貫通して前記第１の半導体領
域に達する深さの溝と、 前記溝内に形成されるトレンチキャパシタと、 前記溝の側壁部と前記埋め込み絶縁膜との間の領域に形
成され、前記第１の半導体領域と前記第２の半導体領域
とを電気的に接続する導電層とを具備することを特徴と
する半導体装置。 - 【請求項２】 前記ＳＯＩ基板における前記第２の半導
体領域中に形成され、ソースまたはドレイン領域が前記
トレンチキャパシタの一方の電極に接続され、前記トレ
ンチキャパシタとともにＤＲＡＭのメモリセルを構成す
るトランジスタを更に具備することを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記ＳＯＩ基板における前記第２の半導
体領域中に形成され、ロジック回路を構成するトランジ
スタを更に具備することを特徴とする請求項１または２
に記載の半導体装置。 - 【請求項４】 前記ロジック回路を構成するトランジス
タのゲート電極上、ソース及びドレイン領域上の少なく
とも一部に設けられたシリサイド層を更に具備すること
を特徴とする請求項３に記載の半導体装置。 - 【請求項５】 ＳＯＩ基板に、主表面側から埋め込み絶
縁膜を貫通する溝を形成する工程と、 前記溝内に前記埋め込み絶縁膜の上面に達する深さの第
１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上方の前記溝の側壁部に、前記第１
の絶縁膜と異なる材料からなる第２の絶縁膜を形成する
工程と、 前記第２の絶縁膜をマスクにして、前記第１の絶縁膜を
前記埋め込み絶縁膜の上面に達する深さまでエッチバッ
クするとともに、前記溝の側壁部に露出されている前記
埋め込み絶縁膜を後退させる工程と、 前記埋め込み絶縁膜の後退した隙間に、エピタキシャル
成長により半導体層を形成する工程と、 前記第１の絶縁膜及び前記第２の絶縁膜を除去し、前記
溝内にトレンチキャパシタを形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 ＳＯＩ基板に、主表面側から埋め込み絶
縁膜を貫通する溝を形成する工程と、 前記溝内に前記埋め込み絶縁膜の上面に達する深さの第
１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上方の前記溝の側壁部に、前記第１
の絶縁膜と異なる材料からなる第２の絶縁膜を形成する
工程と、 前記第２の絶縁膜をマスクにして、前記第１の絶縁膜を
前記埋め込み絶縁膜の上面に達する深さまでエッチバッ
クするとともに、前記溝の側壁部に露出されている前記
埋め込み絶縁膜を後退させる工程と、 前記ＳＯＩ基板の主表面上及び前記溝内にポリシリコン
層を堆積形成する工程と、 異方性エッチングを行って前記ポリシリコン層をエッチ
バックし、前記溝内における前記埋め込み絶縁膜の後退
した隙間に残存させる工程と、 前記第１の絶縁膜及び前記第２の絶縁膜を除去し、前記
溝内にトレンチキャパシタを形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記ＳＯＩ基板に、前記トレンチキャパ
シタとともにＤＲＡＭのメモリセルを構成するトランジ
スタを形成する工程を更に具備することを特徴とする請
求項５または６に記載の半導体装置の製造方法。 - 【請求項８】 前記ＳＯＩ基板に、ロジック回路を構成
するトランジスタを形成する工程を更に具備することを
特徴とする請求項５乃至７いずれか１つの項に記載の半
導体装置の製造方法。 - 【請求項９】 前記ＤＲＡＭのメモリセルを構成するト
ランジスタと前記ロジック回路を構成するトランジスタ
の製造工程の少なくとも一部が共通であることを特徴と
する請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記ＳＯＩ基板は、一方の表面に酸化
膜が形成された２枚の半導体基板の、前記酸化膜側を張
り合わせて形成されることを特徴とする請求項５乃至９
いずれか１つの項に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001193323A JP2003007856A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置及びその製造方法 |
| US10/178,749 US6635915B2 (en) | 2001-06-26 | 2002-06-25 | Semiconductor device having trench capacitor formed in SOI substrate |
| KR10-2002-0035548A KR100537125B1 (ko) | 2001-06-26 | 2002-06-25 | 반도체 장치 및 그 제조 방법 |
| US10/645,529 US6858491B1 (en) | 2001-06-26 | 2003-08-22 | Method of manufacturing the semiconductor device having a capacitor formed in SOI substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001193323A JP2003007856A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007856A true JP2003007856A (ja) | 2003-01-10 |
Family
ID=19031632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001193323A Pending JP2003007856A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6635915B2 (ja) |
| JP (1) | JP2003007856A (ja) |
| KR (1) | KR100537125B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084305A1 (ja) * | 2003-03-19 | 2004-09-30 | Fujitsu Limited | 半導体装置及びその製造方法、並びに撮像装置 |
| US7449375B2 (en) | 2003-03-17 | 2008-11-11 | Kabushiki Kaisha Toshiba | Fin semiconductor device and method for fabricating the same |
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| US8248875B2 (en) | 2008-08-28 | 2012-08-21 | Elpida Memory, Inc. | Semiconductor memory device having floating body type NMOS transistor |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10119873A1 (de) * | 2001-04-24 | 2002-10-31 | Infineon Technologies Ag | Verfahren zur Herstellung von Metall/Halbleiter-Kontakten |
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| US7335934B2 (en) * | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
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| US7465642B2 (en) * | 2005-10-28 | 2008-12-16 | International Business Machines Corporation | Methods for forming semiconductor structures with buried isolation collars |
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| US8227310B2 (en) | 2008-08-06 | 2012-07-24 | International Business Machines Corporation | Integrated circuits comprising an active transistor electrically connected to a trench capacitor by an overlying contact and methods of making |
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| US9929148B1 (en) * | 2017-02-22 | 2018-03-27 | Globalfoundries Inc. | Semiconductor device including buried capacitive structures and a method of forming the same |
| CN112530933B (zh) * | 2019-09-18 | 2024-03-22 | 铠侠股份有限公司 | 半导体装置 |
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| US5525531A (en) | 1995-06-05 | 1996-06-11 | International Business Machines Corporation | SOI DRAM with field-shield isolation |
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2001
- 2001-06-26 JP JP2001193323A patent/JP2003007856A/ja active Pending
-
2002
- 2002-06-25 US US10/178,749 patent/US6635915B2/en not_active Expired - Fee Related
- 2002-06-25 KR KR10-2002-0035548A patent/KR100537125B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030001344A (ko) | 2003-01-06 |
| US6635915B2 (en) | 2003-10-21 |
| US20020195637A1 (en) | 2002-12-26 |
| KR100537125B1 (ko) | 2005-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050311 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070717 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071204 |