JP5140235B2 - 半導体装置 - Google Patents
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Description
本発明はフォトダイオードと、リセットトランジスタと、トランスファートランジスタとを有する撮像素子と、前記フォトダイオードからの出力信号を記憶する記憶素子と、前記記憶素子を駆動するための正の電圧である第1電圧と、前記記憶素子を駆動するための負の電圧である第2電圧とを発生する電圧発生回路と、前記トランスファートランジスタのゲート電極と接続され、前記フォトダイオードで生成された前記出力信号の読み出しを制御する制御信号を伝送するためのトランスファーゲート線と、を含み、前記リセットトランジスタのゲート電極と、前記トランスファートランジスタのゲート電極には、前記第2電圧が供給されることを特徴とする。
先ず、図1〜図15を用いて本発明の第1の実施形態におけるDRAM混載型CMOSイメージセンサの製造工程について説明する。尚、図1A〜図12Bの各図では、DRAM混載型CMOSイメージセンサ内におけるDRAMセル形成領域とピクセル形成領域との製造過程をともに示していく。
続いて、図9A、図9Bに示すように、シリコン酸窒化膜16を200nm程度の膜厚でプラズマCVD法により順次形成し、BPSG(Borophosphosilicate glass)膜17を1μm程度の膜厚で形成し、CMP法により表面を平坦化する。尚、シリコン酸窒化膜16の代わりに、シリコン酸化膜及びシリコン窒化膜を夫々20nm、70nm程度の膜厚で順次形成しても良い。
次に、図21Aから図31を用いて本発明の第2の実施形態におけるDRAM混載型CMOSイメージセンサの製造工程について説明する。尚、図21A〜図28Bの各図では、DRAM混載型CMOSイメージセンサ内におけるDRAMセル形成領域とピクセル形成領域との製造過程をともに示していく。
次に、図32A〜図42を用いて本発明の第3の実施形態におけるフラッシュメモリ混載型CMOSイメージセンサの製造工程について説明する。尚、図32A〜図40の各図では、フラッシュメモリ混載型イメージセンサ内におけるフラッシュメモリセル形成領域とピクセル形成領域との製造過程をともに示していく。
続いて、図33A、図33Bに示すように、フォトリソグラフィ工程及びそれに続くエッチング工程により、フラッシュメモリセル形成領域の素子活性領域上にONO膜85を残存させる。
続いて、同じく図37A、図37Bに示すように、ピクセル形成領域内のフォトダイオードからリセットトランジスタのゲート電極の一部を除く領域で開口するレジストパターンを形成し、燐をイオン注入する。フラッシュメモリセル形成領域とピクセル形成領域に対するイオン注入の順序は特に限定されるものでなく、ピクセル形成領域から先にイオン注入を行っても良いし、或いは、ソース形成領域とドレイン形成領域に対する夫々のイオン注入をフラッシュメモリセル形成領域及びピクセル形成領域間において同時に行っても良い。
図49は、DRAM混載型CMOSイメージセンサの平面構成を概略的に示した図である。
上記実施形態に適用したピクセルは、図52に示すような1つのフォトダイオードと4つのトランジスタを有する4トランジスタ型ピクセルである。141はフォトダイオード(図中では、PD)、142はトランスファートランジスタ(図中では、TG)、143はフローティングディフュージョン(図中では、FD)、144はリセットトランジスタ(図中では、RST)、145はリセット電圧線(図中では、VR)、146はソースフォロアトランジスタ(図中では、SF−Tr)、147はセレクトトランジスタ(図中では、Select)、148は信号読み出し線である。
電源電圧からGND0Vの間において、抵抗R0〜R3とヒューズH1〜H3が夫々並列に接続される。必要に応じてヒューズH1〜H3の一部又は全部を選択して切断することにより、ノードV1とグランド間の抵抗値を切り替えることができるため、ノードV1の電圧値を調節することができる。実際にはこのノードV1に表れる電圧値がVR生成回路に入力されて所望のリセット電圧VRを得ることができる。
本DRAM混載型CMOSイメージセンサは、DRAM用電圧発生回路149内において、DRAM用の電圧VII(電源電圧3.3V〜2.5Vをチップ内部で降圧して1〜2Vにした電圧)をピクセルのリセット電圧VRと共用し、更にチップ内部で発生する−0.1V〜−1.0Vの電圧VBBをリセットトランジスタのオフ時のゲート電圧と共用したものである。
図57は、本発明の実施形態におけるDRAM混載型CMOSイメージセンサ又はフラッシュメモリ混載型CMOSイメージセンサによる一括シャッタ動作を模式的に示した図である。
通常、イメージセンサ内のピクセルは、RGB(赤緑青)用のピクセルが市松模様に配置されたベイヤ型配列となっている。図58に示す回路構成は、各フローティングディフュージョン部からの電圧信号の読み出し回路が4つ設けられており、ここでは、奇数列(Blue列)に配置されるピクセル用の信号読み出し線は、Blue用読み出し回路とBlue列のGreen(B)用読み出し回路に夫々スイッチトランジスタを介して接続され、偶数列(Red列)に配置されるピクセル用の信号読み出し線は、Red用読み出し回路とRed列のGreen(R)用読み出し回路に夫々スイッチトランジスタを介して接続される。アンプとADインバータもBlue用読み出し回路用、Green(B)用読み出し回路用、Red用読み出し回路用及びGreen(R)用読み出し回路用に4つ設けられ、各読み出し回路からアンプとADコンバータへの電圧信号の転送が並列に行えるようになっている。
(付記1)
一又は複数の画素が形成される画素領域と、
前記画素からの出力信号を記憶する一又は複数の記憶素子が形成される記憶素子領域と
を含み、
前記画素領域及び前記記憶素子領域を構成する各層が同一工程によって形成されて成ることを特徴とする半導体装置。
前記記憶素子は、粗面化された表面形状を有することを特徴とする付記1に記載の半導体装置。
前記記憶素子は、スタック型キャパシタであることを特徴とする付記2に記載の半導体装置。
前記記憶素子は、トレンチ型キャパシタであることを特徴とする付記1に記載の半導体装置。
前記記憶素子は、フラッシュメモリセルであることを特徴とする付記1に記載の半導体装置。
前記記憶素子と接続するビット線と、前記画素と接続する一部の配線構造とが、同一の工程によって形成されて成ることを特徴とする付記1に記載の半導体装置。
前記画素は、撮像素子と、前記撮像素子で生成された電荷を一時的に保持する記憶部とを含み、
前記記憶部と接続される前記配線構造が、前記ビット線と同一の工程によって形成されて成ることを特徴とする付記6に記載の半導体装置。
前記画素は、前記撮像素子から前記記憶部への電荷の転送動作を切り替えるトランスファートランジスタを更に含み、
前記トランスファートランジスタのゲート電極と接続される前記配線構造が、前記ビット線と同一の工程によって形成されて成ることを特徴とする付記7に記載の半導体装置。
前記画素に供給される電圧を調整するための画素用ヒューズを更に含むことを特徴とする付記1に記載の半導体装置。
前記記憶素子に供給する電圧を調整するための記憶素子用ヒューズを更に含み、
前記画素用ヒューズと前記記憶素子用ヒューズとが、同一の工程によって形成されて成ることを特徴とする付記9に記載の半導体装置。
前記画素及び前記記憶素子に夫々供給する電圧を共に発生する内部電圧発生回路を更に含むことを特徴とする付記1に記載の半導体装置。
前記画素は、少なくとも前記記憶部にて保持される電荷量をリセットするためのリセットトランジスタを含み、
前記内部電圧発生回路は、前記リセットトランジスタのオフ時のゲート電圧としてマイナス電圧を前記リセットトランジスタに対して供給することを特徴とする付記11に記載の半導体装置。
前記内部電圧発生回路は、前記記憶素子用のワード線ネガティブリセット電圧を前記リセットトランジスタのオフ時のゲート電圧として前記リセットトランジスタに対して供給することを特徴とする付記12に記載の半導体装置。
前記記憶素子に記憶される前記複数の画素からの全出力信号のうちの一部を当該半導体装置の外部に出力し、その後命令があれば、前記全出力信号を前記記憶素子から当該半導体装置の外部に出力することを特徴とする付記1に記載の半導体装置。
マトリックス状に配置された前記複数の画素からの出力信号を読み出す信号読み出し手段を更に有し、
前記信号読み出し手段は、奇数列に配置された画素用の第1の信号読み出し部と、偶数列に配置された画素用の第2の信号読み出し部とを含むことを特徴とする付記1に記載の半導体装置。
前記第1の信号読み出し部及び前記第2の信号読み出し部は、前記各画素が取得する色信号の種類に応じた数の信号読み出し回路を夫々含むことを特徴とする付記15に記載の半導体装置。
撮像素子と、前記撮像素子で生成された電荷を一時的に保持する記憶部として一方の不純物拡散層が機能するリセットトランジスタとを含む一又は複数の画素を有し、
前記リセットトランジスタのゲート電極への印加電圧から前記リセットトランジスタの閾値電圧を減じた値より低い電圧を一旦、前記リセットトランジスタの他方の不純物拡散層に一旦印加し、その後、前記他方の不純物拡散層に対して前記ゲート電極への印加電圧と略同レベルの電圧を印加することにより、前記記憶部にて保持される電荷量をリセットすることを特徴とする撮像装置。
前記信号読み出し手段は、前記複数の画素からの出力信号をCDS(相関2重読み出し)によって読み出すことを特徴とする付記17に記載の撮像装置。
前記画素に供給する電圧を発生する内部電圧発生回路と、
マトリックス状に配置される前記複数の画素のうち、前記信号読み出し手段によって信号が読み出される対象となる画素を行毎に選択するとともに、前記内部電圧発生回路から前記画素に対して供給される電圧値を制御可能な行選択回路とを更に含み、
前記画素は、前記撮像素子から前記記憶部への電荷の転送動作を切り替えるトランスファートランジスタを更に含み、
前記トランスファートランジスタのゲート電極に接続する信号線が前記内部電圧発生回路に接続されるとともに、前記画素群の列方向に配置され、
前記リセットトランジスタのゲート電極に接続する信号線が前記行選択回路と接続されるとともに、前記画素群の行方向に配置されることを特徴とする付記18に記載の撮像装置。
一又は複数の画素が形成される画素領域と、前記画素からの出力信号を記憶する一又は複数の記憶素子が形成される記憶素子領域とを含む半導体装置の製造方法であって、
前記画素領域及び前記記憶素子領域を構成する各層を、同一工程によって形成することを特徴とする半導体装置の製造方法。
前記記憶素子の表面を粗面化することを特徴とする付記20に記載の半導体装置の製造方法。
前記記憶素子と接続するビット線と前記画素と接続する一部の配線構造とを、同一の工程によって形成することを特徴とする付記20に記載の半導体装置の製造方法。
前記画素は、撮像素子と、前記撮像素子で生成された電荷を一時的に保持する記憶部とを含み、
前記記憶部と接続される配線構造を、前記ビット線と同一の工程によって形成することを特徴とする付記22に記載の半導体装置の製造方法。
前記画素は、前記撮像素子から前記記憶部への電荷の転送動作を切り替えるトランスファートランジスタを更に含み、
前記トランスファートランジスタのゲート電極と接続される配線構造を、前記ビット線と同一の工程によって形成することを特徴とする付記23に記載の半導体装置の製造方法。
前記画素に供給される電圧を調整するための画素用ヒューズを形成することを特徴とする付記20に記載の半導体装置の製造方法。
前記記憶素子に供給する電圧を調整するための記憶素子用ヒューズと前記画素用ヒューズとを、同一の工程によって形成することを特徴とする付記25に記載の半導体装置の製造方法。
一又は複数の画素が形成される画素領域と、
前記画素領域のためのヒューズと、
前記画素領域に形成されるカラーフィルタ及びマイクロレンズとを有することを特徴とする半導体装置。
前記カラーフィルタ及び前記マイクロレンズは、前記ヒューズ上には形成されないことを特徴とする付記27に記載の半導体装置。
Claims (4)
- フォトダイオードと、リセットトランジスタと、トランスファートランジスタとを有する撮像素子と、
前記フォトダイオードからの出力信号を記憶する記憶素子と、
前記記憶素子を駆動するための正の電圧である第1電圧と、前記記憶素子を駆動するための負の電圧である第2電圧とを発生する電圧発生回路と、
前記トランスファートランジスタのゲート電極と接続され、前記フォトダイオードで生成された前記出力信号の読み出しを制御する制御信号を伝送するためのトランスファーゲート線と、
を含み、
前記リセットトランジスタのゲート電極と、前記トランスファートランジスタのゲート電極には、前記第2電圧が供給されることを特徴とする半導体装置。 - 前記記憶素子は、トレンチ型キャパシタであることを特徴とする請求項1に記載の半導体装置。
- 前記記憶素子は、フラッシュメモリセルであることを特徴とする請求項1に記載の半導体装置。
- 前記第1電圧は、前記リセットトランジスタを介して前記フォトダイオードに印加されることを特徴とする請求項1に記載の半導体装置。
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