JP2002231889A - バイアス発生装置 - Google Patents
バイアス発生装置Info
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Abstract
(57)【要約】
【課題】 バイアス電圧を広範囲に調整可能なバイア
ス回路を有する例えばＣＣＤ固体撮像素子のリセット用
バイアス電圧発生バイアス発生装置を提供する。 【解決手段】ドレインが電源端子ＶＤＤに、ソース及び
ゲートがバイアス電圧出力ノードＮに接続された第１の
ＭＯＳトランジスタ１と、ドレインとゲートがバイアス
電圧出力ノードＮに接続された第２のＭＯＳトランジス
タ２と、バイアス電圧出力ノードＮと接地ＧＮＤとの間
に接続され、ゲートが自身のソースと接続された一又は
複数の第３のＭＯＳトランジスタ３−１〜３−４からな
るＭＯＳ回路３と、第３のＭＯＳトランジスタ３−１〜
３−４を、溶断されることにより実質的に活かす又は殺
すヒューズ素子４−１〜４−４と、該ヒューズ素子にそ
れを溶断させる電圧を印加するための溶断電圧印加端子
５−１〜５−４からなる。
ス回路を有する例えばＣＣＤ固体撮像素子のリセット用
バイアス電圧発生バイアス発生装置を提供する。 【解決手段】ドレインが電源端子ＶＤＤに、ソース及び
ゲートがバイアス電圧出力ノードＮに接続された第１の
ＭＯＳトランジスタ１と、ドレインとゲートがバイアス
電圧出力ノードＮに接続された第２のＭＯＳトランジス
タ２と、バイアス電圧出力ノードＮと接地ＧＮＤとの間
に接続され、ゲートが自身のソースと接続された一又は
複数の第３のＭＯＳトランジスタ３−１〜３−４からな
るＭＯＳ回路３と、第３のＭＯＳトランジスタ３−１〜
３−４を、溶断されることにより実質的に活かす又は殺
すヒューズ素子４−１〜４−４と、該ヒューズ素子にそ
れを溶断させる電圧を印加するための溶断電圧印加端子
５−１〜５−４からなる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス発生装
置、例えばＣＣＤ固体撮像素子の転送レジスタから転送
され読み出された後の信号電荷をリセットするリセット
パルスをつくるためのバイアス電圧を発生するバイアス
発生装置に関する。
置、例えばＣＣＤ固体撮像素子の転送レジスタから転送
され読み出された後の信号電荷をリセットするリセット
パルスをつくるためのバイアス電圧を発生するバイアス
発生装置に関する。
【０００２】
【従来の技術】図３〜図５はＣＣＤ固体撮像素子におけ
る水平転送レジスタ（ＨＣＣＤ）から転送されてきた信
号電荷を検出する電荷検出部分の構成の従来例を示すも
ので、図３は断面図、図４は図３で使用されるリセット
パルスをつくるためのバイアス回路の回路図、図５は図
４中のＭＯＳトランジスタの構成図である。
る水平転送レジスタ（ＨＣＣＤ）から転送されてきた信
号電荷を検出する電荷検出部分の構成の従来例を示すも
ので、図３は断面図、図４は図３で使用されるリセット
パルスをつくるためのバイアス回路の回路図、図５は図
４中のＭＯＳトランジスタの構成図である。
【０００３】ＣＣＤ固体撮像素子では、フォトセンサで
光電変換された信号電荷は、垂直転送レジスタに読み出
された後、この垂直転送レジスタから更に水平転送レジ
スタ（ＨＣＣＤ）に向けて垂直方向に転送され、更に、
その信号電荷はクロックパルスφＨ１，φＨ２に従って
その水平転送レジスタＨＣＣＤによって図の右から左へ
水平方向に順次転送される。
光電変換された信号電荷は、垂直転送レジスタに読み出
された後、この垂直転送レジスタから更に水平転送レジ
スタ（ＨＣＣＤ）に向けて垂直方向に転送され、更に、
その信号電荷はクロックパルスφＨ１，φＨ２に従って
その水平転送レジスタＨＣＣＤによって図の右から左へ
水平方向に順次転送される。
【０００４】そして、信号電荷は最終段の水平出力ゲー
トＨＯＧを介してフローティングディフュージョン検出
器ＦＤに転送され、電圧に変換される。更に、この水平
出力ゲートＨＯＧの後段には、信号電荷を１画素毎にリ
セットするためのリセット用ＭＯＳトランジスタＲＭＯ
Ｓが設けられている。ＧＴはそのゲート電極、ＲＤはそ
のドレイン（リセットドレイン）であり、そのゲート電
極ＧＴにリセットパルスφＲＧが印加されるようになっ
ている。
トＨＯＧを介してフローティングディフュージョン検出
器ＦＤに転送され、電圧に変換される。更に、この水平
出力ゲートＨＯＧの後段には、信号電荷を１画素毎にリ
セットするためのリセット用ＭＯＳトランジスタＲＭＯ
Ｓが設けられている。ＧＴはそのゲート電極、ＲＤはそ
のドレイン（リセットドレイン）であり、そのゲート電
極ＧＴにリセットパルスφＲＧが印加されるようになっ
ている。
【０００５】リセットパルスφＲＧは、タイミングジェ
ネレータによって制御されることにより発生するが、そ
れはそのバイアス電圧ＶＲＧを元としてつくられ、その
元となるバイアス電圧ＶＲＧは通常、図４に示すよう
な、駆動ＭＯＳトランジスタＭＤと負荷ＭＯＳトランジ
スタＭＬからなるソースフォロア方式のバイアス回路で
発生させている。このようなバイアス回路では、電源電
圧ＶＤＤから駆動ＭＯＳトランジスタＭＤのしきい値電
圧Ｖｔｈを引いた（ＶＤＤ−Ｖｔｈ）がリセット用バイ
アス電圧ＶＲＧとして出力される。
ネレータによって制御されることにより発生するが、そ
れはそのバイアス電圧ＶＲＧを元としてつくられ、その
元となるバイアス電圧ＶＲＧは通常、図４に示すよう
な、駆動ＭＯＳトランジスタＭＤと負荷ＭＯＳトランジ
スタＭＬからなるソースフォロア方式のバイアス回路で
発生させている。このようなバイアス回路では、電源電
圧ＶＤＤから駆動ＭＯＳトランジスタＭＤのしきい値電
圧Ｖｔｈを引いた（ＶＤＤ−Ｖｔｈ）がリセット用バイ
アス電圧ＶＲＧとして出力される。
【０００６】ところで、そのリセット用バイアス電圧Ｖ
ＲＧは、バラツキが生じ、動作不良を生じることがあ
る。そこで、従来においては、回路を形成した後、その
リセット用バイアス電圧ＶＲＧを変化させることができ
るように、ＭＯＳトランジスタＭＤを図５に示すように
ＭＯＮＯＳ構造にし、そのＭＯＳトランジスタＭＤのゲ
ート絶縁膜に電子を注入することにより、しきい値電圧
を変化させることができるようにし、以てリセット用バ
イアス電圧ＶＲＧを変化させることができるようにして
いる。このようにすれば、デバイス毎にリセットパルス
φＲＧのバイアス電圧ＶＲＧを、目標値に一致させる調
整をすることが可能になると一応は言える。
ＲＧは、バラツキが生じ、動作不良を生じることがあ
る。そこで、従来においては、回路を形成した後、その
リセット用バイアス電圧ＶＲＧを変化させることができ
るように、ＭＯＳトランジスタＭＤを図５に示すように
ＭＯＮＯＳ構造にし、そのＭＯＳトランジスタＭＤのゲ
ート絶縁膜に電子を注入することにより、しきい値電圧
を変化させることができるようにし、以てリセット用バ
イアス電圧ＶＲＧを変化させることができるようにして
いる。このようにすれば、デバイス毎にリセットパルス
φＲＧのバイアス電圧ＶＲＧを、目標値に一致させる調
整をすることが可能になると一応は言える。
【０００７】尚、バイアス回路に使用される、図５に示
すＭＯＮＯＳ構造のＭＯＳトランジスタＭＤは、具体的
には、ゲート絶縁膜が、酸化膜（ＳｉＯ2）−窒化膜
（ＳｉＮ）−酸化膜（ＳｉＯ2）をこの順に積層した３
層構造を有しており、ソース領域及びドレイン領域に０
Ｖを与え、ゲート電極に高電圧を与えることにより、電
子がゲート酸化膜の窒化膜中に蓄積させることができ、
その電子の蓄積量は高電圧の高さ、或いはそれを印加す
る時間により制御できる。
すＭＯＮＯＳ構造のＭＯＳトランジスタＭＤは、具体的
には、ゲート絶縁膜が、酸化膜（ＳｉＯ2）−窒化膜
（ＳｉＮ）−酸化膜（ＳｉＯ2）をこの順に積層した３
層構造を有しており、ソース領域及びドレイン領域に０
Ｖを与え、ゲート電極に高電圧を与えることにより、電
子がゲート酸化膜の窒化膜中に蓄積させることができ、
その電子の蓄積量は高電圧の高さ、或いはそれを印加す
る時間により制御できる。
【０００８】従って、ゲート電圧ＶＧに所定の負の電位
のオフセットを加えた状態と同等の状態が得られ、実質
的に、そのＭＯＳトランジスタＭＤのしきい値電圧を変
化させることができる。依って、ゲート電極に印加する
電圧や時間を調整して注入する電子の量を制御すること
によりその駆動ＭＯＳトランジスタＭＤのしきい値電圧
Ｖｔｈを調整することができ、延いては、出力バイアス
電圧ＶＲＧを調整することができるのである。
のオフセットを加えた状態と同等の状態が得られ、実質
的に、そのＭＯＳトランジスタＭＤのしきい値電圧を変
化させることができる。依って、ゲート電極に印加する
電圧や時間を調整して注入する電子の量を制御すること
によりその駆動ＭＯＳトランジスタＭＤのしきい値電圧
Ｖｔｈを調整することができ、延いては、出力バイアス
電圧ＶＲＧを調整することができるのである。
【０００９】
【発明が解決しようとする課題】ところで、従来のバイ
アス電圧ＶＲＧの調整方法では、ＭＯＳトランジスタＭ
Ｄのゲート酸化膜に電子を注入して負の電位のオフセッ
トを加えるようにしているので、ＭＯＳトランジスタＭ
Ｄのしきい値電圧を高くすることはできても低くするこ
とはできない。従って、バイアス電圧ＶＲＧは低くする
ことはできても高くすることはできないという問題があ
った。また、上記高電圧の電圧値やその印加時間により
ＭＯＳトランジスタＭＤのしきい値電圧を変化させるこ
とのできる範囲も必ずしも広いとは言えず、調整には制
約があった。
アス電圧ＶＲＧの調整方法では、ＭＯＳトランジスタＭ
Ｄのゲート酸化膜に電子を注入して負の電位のオフセッ
トを加えるようにしているので、ＭＯＳトランジスタＭ
Ｄのしきい値電圧を高くすることはできても低くするこ
とはできない。従って、バイアス電圧ＶＲＧは低くする
ことはできても高くすることはできないという問題があ
った。また、上記高電圧の電圧値やその印加時間により
ＭＯＳトランジスタＭＤのしきい値電圧を変化させるこ
とのできる範囲も必ずしも広いとは言えず、調整には制
約があった。
【００１０】つまり、上述の従来例では、バイアス電圧
ＶＲＧが目標値よりも高いことを前提とし、電子の注入
によりバイアス電圧ＶＲＧを低くして目標値にすること
はできたが、バイアス電圧ＶＲＧが目標値よりも低い場
合には、調整ができなかった。その場合にはその固体撮
像素子は不良品となる。そのため、歩留まりが悪いとい
う問題があった。また、上記高電圧の電圧値やその印加
時間によりＭＯＳトランジスタＭＤのしきい値電圧を変
化させることのできる範囲も必ずしも広いとは言えず、
調整には制約があった。
ＶＲＧが目標値よりも高いことを前提とし、電子の注入
によりバイアス電圧ＶＲＧを低くして目標値にすること
はできたが、バイアス電圧ＶＲＧが目標値よりも低い場
合には、調整ができなかった。その場合にはその固体撮
像素子は不良品となる。そのため、歩留まりが悪いとい
う問題があった。また、上記高電圧の電圧値やその印加
時間によりＭＯＳトランジスタＭＤのしきい値電圧を変
化させることのできる範囲も必ずしも広いとは言えず、
調整には制約があった。
【００１１】本発明はこのような問題点を解決すべく為
されたものであり、バイアス発生装置において、バイア
ス電圧の調整に関する制約を軽減でき、出力バイアス電
圧の絶対値を高めることができるようにすることを目的
とする。
されたものであり、バイアス発生装置において、バイア
ス電圧の調整に関する制約を軽減でき、出力バイアス電
圧の絶対値を高めることができるようにすることを目的
とする。
【００１２】
【課題を解決するための手段】請求項１のバイアス発生
装置は、第１の出力端子（例えばドレイン）が第１の電
源端子（例えばＶＤＤ）に、第２の出力端子（例えばソ
ース）と入力端子（ゲート）とがバイアス電圧出力ノー
ドに接続された第１のＭＯＳトランジスタ（負荷ＭＯＳ
トランジスタ）と、第１の出力端子（例えばドレイン）
と入力端子（ゲート）とが上記バイアス電圧出力ノード
に接続された第２のＭＯＳトランジスタ（駆動ＭＯＳト
ランジスタ）と、該第２のＭＯＳトランジスタの第２の
出力端子（例えばソース）と、上記第１の電源端子と対
を成しその間に電源電圧を受ける第２の電源端子（例え
ばアース）との間に接続され、入力端子（ゲート）が自
身の第１の出力端子（例えばドレイン）と接続された一
又は複数の第３のＭＯＳトランジスタ（駆動ＭＯＳトラ
ンジスタ）からなるＭＯＳ回路と、該各ＭＯＳ回路を構
成する第３のＭＯＳトランジスタを、溶断されて活かす
或いは殺すヒューズ素子と、該各ヒューズ素子にそれを
溶断させる溶断電圧を印加するための溶断電圧印加端子
と、を備えたことを特徴とする。
装置は、第１の出力端子（例えばドレイン）が第１の電
源端子（例えばＶＤＤ）に、第２の出力端子（例えばソ
ース）と入力端子（ゲート）とがバイアス電圧出力ノー
ドに接続された第１のＭＯＳトランジスタ（負荷ＭＯＳ
トランジスタ）と、第１の出力端子（例えばドレイン）
と入力端子（ゲート）とが上記バイアス電圧出力ノード
に接続された第２のＭＯＳトランジスタ（駆動ＭＯＳト
ランジスタ）と、該第２のＭＯＳトランジスタの第２の
出力端子（例えばソース）と、上記第１の電源端子と対
を成しその間に電源電圧を受ける第２の電源端子（例え
ばアース）との間に接続され、入力端子（ゲート）が自
身の第１の出力端子（例えばドレイン）と接続された一
又は複数の第３のＭＯＳトランジスタ（駆動ＭＯＳトラ
ンジスタ）からなるＭＯＳ回路と、該各ＭＯＳ回路を構
成する第３のＭＯＳトランジスタを、溶断されて活かす
或いは殺すヒューズ素子と、該各ヒューズ素子にそれを
溶断させる溶断電圧を印加するための溶断電圧印加端子
と、を備えたことを特徴とする。
【００１３】従って、請求項１のバイアス発生装置によ
れば、上記ヒューズ素子を溶断するしないにより、バイ
アス電圧出力ノードと第２の電源端子との間のインピー
ダンスを変化させることができ、延いては、バイアス電
圧出力ノードと第２の電源端子との間と、バイアス電圧
出力ノードと第１の電源端子との間とのインピーダンス
比を変化させることができる。依って、電源電圧の分圧
比をヒューズ素子を溶断するしないにより変化させるこ
とができ、延いてはバイアス発生装置の出力電圧を変化
させることができる。
れば、上記ヒューズ素子を溶断するしないにより、バイ
アス電圧出力ノードと第２の電源端子との間のインピー
ダンスを変化させることができ、延いては、バイアス電
圧出力ノードと第２の電源端子との間と、バイアス電圧
出力ノードと第１の電源端子との間とのインピーダンス
比を変化させることができる。依って、電源電圧の分圧
比をヒューズ素子を溶断するしないにより変化させるこ
とができ、延いてはバイアス発生装置の出力電圧を変化
させることができる。
【００１４】そして、上記ＭＯＳ回路を構成する第３の
ＭＯＳトランジスタの数を増やすことにより出力電圧を
多段階で変化させることができ、その変化範囲の下限或
いはそれ以下にバイアス発生装置の出力目標値を設定し
ておけば、溶断するヒューズ素子の素子数を増やすこと
によりバイアス発生装置の出力電圧を高めることでき、
それを目標値に一致させることができる。
ＭＯＳトランジスタの数を増やすことにより出力電圧を
多段階で変化させることができ、その変化範囲の下限或
いはそれ以下にバイアス発生装置の出力目標値を設定し
ておけば、溶断するヒューズ素子の素子数を増やすこと
によりバイアス発生装置の出力電圧を高めることでき、
それを目標値に一致させることができる。
【００１５】
【発明の実施の形態】本発明は、基本的には、ＣＣＤ固
体撮像素子の転送レジスタから転送され読み出された後
の信号電荷をリセットするリセットパルスをつくるため
のバイアス電圧を発生するバイアス発生装置が典型的な
適用例であるが、必ずしもそれに限定されるものではな
く、それ以外のものにも適用され得る。
体撮像素子の転送レジスタから転送され読み出された後
の信号電荷をリセットするリセットパルスをつくるため
のバイアス電圧を発生するバイアス発生装置が典型的な
適用例であるが、必ずしもそれに限定されるものではな
く、それ以外のものにも適用され得る。
【００１６】尚、上記ＭＯＳ回路は、一つの第３のＭＯ
Ｓトランジスタにより構成するようにしても良いが、そ
の場合には、２段階でしかバイアス電圧を切り換えるこ
とができない。切換段数を３以上にするには、第３のＭ
ＯＳトランジスタの数を複数にする必要がある。そし
て、その場合、複数の第３のＭＯＳトランジスタは直列
接続する態様と、並列接続する態様とがあり、いずれの
態様においても、ヒューズ素子を溶断する程出力電圧の
絶対値を高めることができる。
Ｓトランジスタにより構成するようにしても良いが、そ
の場合には、２段階でしかバイアス電圧を切り換えるこ
とができない。切換段数を３以上にするには、第３のＭ
ＯＳトランジスタの数を複数にする必要がある。そし
て、その場合、複数の第３のＭＯＳトランジスタは直列
接続する態様と、並列接続する態様とがあり、いずれの
態様においても、ヒューズ素子を溶断する程出力電圧の
絶対値を高めることができる。
【００１７】ところで、ＣＣＤ固体撮像素子のリセット
用バイアス電圧発生用の場合、電源端子はプラス＋、接
地がマイナス−になる、即ち、プラス電源で用いられる
が、マイナス電源で使用されるものにも本発明を適用で
きることはいうまでもない。
用バイアス電圧発生用の場合、電源端子はプラス＋、接
地がマイナス−になる、即ち、プラス電源で用いられる
が、マイナス電源で使用されるものにも本発明を適用で
きることはいうまでもない。
【００１８】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１（Ａ）、（Ｂ）は本発明バイアス発生装置
の一つの実施例を示す図であり、同図（Ａ）は調整前の
バイアス回路、同図（Ｂ）は調整後のバイアス回路であ
る。本実施例は、本発明を例えばＣＣＤ型固体撮像素子
のリセット用バイアス電圧発生バイアス発生装置に適用
したものである。
明する。図１（Ａ）、（Ｂ）は本発明バイアス発生装置
の一つの実施例を示す図であり、同図（Ａ）は調整前の
バイアス回路、同図（Ｂ）は調整後のバイアス回路であ
る。本実施例は、本発明を例えばＣＣＤ型固体撮像素子
のリセット用バイアス電圧発生バイアス発生装置に適用
したものである。
【００１９】１は負荷ＭＯＳトランジスタ（第１のＭＯ
Ｓトランジスタ）で、デプレッションモードであり、そ
して、そのドレインは電源端子（ＶＤＤ側端子：特許請
求の範囲における第１の電源端子に相当する。）に接続
され、そのゲート及びソースはバイアス電圧出力ノード
Ｎに接続されている。尚、このＭＯＳトランジスタ１は
ＭＯＮＯＳ構造のものを使用する必要はない。というの
は、本バイアス発生装置の回路はソースフォロア回路で
はなく、そのトランジスタ１のしきい値電圧がバイアス
発生装置の出力バイアス電圧を決定するわけではないか
らである。
Ｓトランジスタ）で、デプレッションモードであり、そ
して、そのドレインは電源端子（ＶＤＤ側端子：特許請
求の範囲における第１の電源端子に相当する。）に接続
され、そのゲート及びソースはバイアス電圧出力ノード
Ｎに接続されている。尚、このＭＯＳトランジスタ１は
ＭＯＮＯＳ構造のものを使用する必要はない。というの
は、本バイアス発生装置の回路はソースフォロア回路で
はなく、そのトランジスタ１のしきい値電圧がバイアス
発生装置の出力バイアス電圧を決定するわけではないか
らである。
【００２０】出力ノードＮと接地（ＧＮＤ：特許請求の
範囲における第２の電源端子に相当する。）との間に
は、第２のＭＯＳトランジスタ２及びＭＯＳ回路３から
なる直列回路が接続されている。第２のＭＯＳトランジ
スタ２は、ゲート及びドレインが上記バイアス電圧出力
ノードＮに接続され、ソースが上記ＭＯＳ回路３の一方
の端子に接続されている。そして、該ＭＯＳ回路３の他
方の端子が接地されている。
範囲における第２の電源端子に相当する。）との間に
は、第２のＭＯＳトランジスタ２及びＭＯＳ回路３から
なる直列回路が接続されている。第２のＭＯＳトランジ
スタ２は、ゲート及びドレインが上記バイアス電圧出力
ノードＮに接続され、ソースが上記ＭＯＳ回路３の一方
の端子に接続されている。そして、該ＭＯＳ回路３の他
方の端子が接地されている。
【００２１】上記ＭＯＳ回路３は、第３のＭＯＳトラン
ジスタを複数個例えば４個直列に接続してなる。その直
列接続された第３のＭＯＳトランジスタには、図１にお
ける上側から順に３−１、３−２、３−３、３−４の符
号を付した。
ジスタを複数個例えば４個直列に接続してなる。その直
列接続された第３のＭＯＳトランジスタには、図１にお
ける上側から順に３−１、３−２、３−３、３−４の符
号を付した。
【００２２】４−１、４−２、４−３、４−４はヒュー
ズ素子で、上記各第３のＭＯＳトランジスタ３−１、３
−２、３−３、３−４に対応してソース・ドレイン間を
短絡するように設けられている。該各ヒューズ４−１、
４−２、４−３、４−４は、例えば多結晶シリコンで形
成した抵抗体からなり、ＭＯＳトランジスタのインピー
ダンスに比べて非常に低い抵抗値（例えば、数１０Ω〜
３００Ω）を有しており、２０〜３０Ｖの電圧を印加す
ることによって溶断することができるようにされてい
る。
ズ素子で、上記各第３のＭＯＳトランジスタ３−１、３
−２、３−３、３−４に対応してソース・ドレイン間を
短絡するように設けられている。該各ヒューズ４−１、
４−２、４−３、４−４は、例えば多結晶シリコンで形
成した抵抗体からなり、ＭＯＳトランジスタのインピー
ダンスに比べて非常に低い抵抗値（例えば、数１０Ω〜
３００Ω）を有しており、２０〜３０Ｖの電圧を印加す
ることによって溶断することができるようにされてい
る。
【００２３】これらのヒューズ素子４−１〜４−４の各
端子は、溶断用の電圧を印加するための溶断電圧印加端
子５−１〜５−５に接続されている。具体的には、ヒュ
ーズ素子４−１の一端が溶断電圧印加端子５−１に、ヒ
ューズ素子４−１の他端とヒューズ素子４−２の一端が
溶断電圧印加端子５−２に、ヒューズ素子４−２の他端
とヒューズ素子４−３の一端が溶断電圧印加端子５−３
に、ヒューズ素子４−３の他端とヒューズ素子４−４の
一端が溶断電圧印加端子５−４に、ヒューズ素子４−４
の他端が溶断電圧印加端子５−５に、それぞれ接続され
ている。
端子は、溶断用の電圧を印加するための溶断電圧印加端
子５−１〜５−５に接続されている。具体的には、ヒュ
ーズ素子４−１の一端が溶断電圧印加端子５−１に、ヒ
ューズ素子４−１の他端とヒューズ素子４−２の一端が
溶断電圧印加端子５−２に、ヒューズ素子４−２の他端
とヒューズ素子４−３の一端が溶断電圧印加端子５−３
に、ヒューズ素子４−３の他端とヒューズ素子４−４の
一端が溶断電圧印加端子５−４に、ヒューズ素子４−４
の他端が溶断電圧印加端子５−５に、それぞれ接続され
ている。
【００２４】次に、このようなバイアス発生装置におけ
る、ヒューズ素子４−１〜４−５がすべて未溶断の調整
前のバイアス電圧ＶＲＧの初期値をＶＲＧＤとし、この
初期値ＶＲＤＧを、目標値ＶＲＧＳとなるように調整す
る調整方法について説明する。
る、ヒューズ素子４−１〜４−５がすべて未溶断の調整
前のバイアス電圧ＶＲＧの初期値をＶＲＧＤとし、この
初期値ＶＲＤＧを、目標値ＶＲＧＳとなるように調整す
る調整方法について説明する。
【００２５】調整前においては、第１のＭＯＳトランジ
スタ１のインピーダンスと、第２のＭＯＳトランジスタ
２のインピーダンス及びヒューズ素子４−１〜４−４の
インピーダンスの総和との和との比を分圧比として電源
電圧を分圧した値の電圧がバイアス電圧として出力され
る。しかし、ヒューズ素子４−１〜４−４のインピーダ
ンスの総和は、第２のＭＯＳトランジスタ２のインピー
ダンスに比較して無視できるほど小さいから、バイアス
出力電圧の初期値ＶＲＧＤは、第１のＭＯＳトランジス
タ１と第２のＭＯＳトランジスタ２とのインピーダンス
比で決まると言える。この状態が図１（Ａ）により示さ
れているのである。
スタ１のインピーダンスと、第２のＭＯＳトランジスタ
２のインピーダンス及びヒューズ素子４−１〜４−４の
インピーダンスの総和との和との比を分圧比として電源
電圧を分圧した値の電圧がバイアス電圧として出力され
る。しかし、ヒューズ素子４−１〜４−４のインピーダ
ンスの総和は、第２のＭＯＳトランジスタ２のインピー
ダンスに比較して無視できるほど小さいから、バイアス
出力電圧の初期値ＶＲＧＤは、第１のＭＯＳトランジス
タ１と第２のＭＯＳトランジスタ２とのインピーダンス
比で決まると言える。この状態が図１（Ａ）により示さ
れているのである。
【００２６】そして、溶断電圧印加端子、例えば５−１
・５−２間にヒューズ溶断用電圧を印加して例えばヒュ
ーズ素子４−１を溶断すると、ＭＯＳ回路３の、該ヒュ
ーズ素子４−１にソース・ドレイン間が短絡されていた
第３のＭＯＳトランジスタ３−１がその溶断によって第
２のＭＯＳトランジスタ２と、接地（ＧＮＤ）との間に
介在した状態になる。その状態を示すのが、図１（Ｂ）
である。このヒューズ素子４−１の溶断により、バイア
ス電圧出力ノードＮと接地（ＧＮＤ）との間のインピー
ダンスが高くなり、分圧比が高くなるので、それに応じ
てバイアス出力電圧ＶＲＧが高くなる。
・５−２間にヒューズ溶断用電圧を印加して例えばヒュ
ーズ素子４−１を溶断すると、ＭＯＳ回路３の、該ヒュ
ーズ素子４−１にソース・ドレイン間が短絡されていた
第３のＭＯＳトランジスタ３−１がその溶断によって第
２のＭＯＳトランジスタ２と、接地（ＧＮＤ）との間に
介在した状態になる。その状態を示すのが、図１（Ｂ）
である。このヒューズ素子４−１の溶断により、バイア
ス電圧出力ノードＮと接地（ＧＮＤ）との間のインピー
ダンスが高くなり、分圧比が高くなるので、それに応じ
てバイアス出力電圧ＶＲＧが高くなる。
【００２７】そして、溶断するヒューズ素子４の数を増
やすに毎にそのヒューズ素子４によりソース・ドレイン
間の短絡状態から開放され、第２のＭＯＳトランジスタ
２と、接地（ＧＮＤ）との間に介在する状態になったＭ
ＯＳトランジスタの数が増え、増える毎に段階的に出力
電圧ＶＲＧが高くなるのである。
やすに毎にそのヒューズ素子４によりソース・ドレイン
間の短絡状態から開放され、第２のＭＯＳトランジスタ
２と、接地（ＧＮＤ）との間に介在する状態になったＭ
ＯＳトランジスタの数が増え、増える毎に段階的に出力
電圧ＶＲＧが高くなるのである。
【００２８】従って、本バイアス発生装置によれば、出
力電圧を多段階で変化させることができ、その変化範囲
の下限をバイアス発生装置出力目標値と一致乃至それよ
り低く設定しておけば、溶断するヒューズ素子の素子数
を適宜選ぶことによりバイアス発生装置の出力電圧を高
め、以て目標値に一致させることができる。
力電圧を多段階で変化させることができ、その変化範囲
の下限をバイアス発生装置出力目標値と一致乃至それよ
り低く設定しておけば、溶断するヒューズ素子の素子数
を適宜選ぶことによりバイアス発生装置の出力電圧を高
め、以て目標値に一致させることができる。
【００２９】図２は本発明バイアス発生装置の第２の実
施例を示す回路図であり、図１との共通部分には共通の
符号を付した。このバイアス発生装置は、ＭＯＳ回路３
が、ＭＯＳトランジスタ（特許請求の範囲でいう第３の
ＭＯＳトランジスタに該当する。）３−１〜３−４と、
該ＭＯＳトランジスタ３−１〜３−４のうちの一つ３−
１を除くトランジスタ３−２〜３−４各々に直列に接続
されたヒューズ素子４−２〜４−４からなり、そのトラ
ンジスタ３−２〜３−４とヒューズ素子４−２〜４−４
からなる三つの直列回路と、上記ＭＯＳトランジスタ３
−１を互いに並列に接続してなる。
施例を示す回路図であり、図１との共通部分には共通の
符号を付した。このバイアス発生装置は、ＭＯＳ回路３
が、ＭＯＳトランジスタ（特許請求の範囲でいう第３の
ＭＯＳトランジスタに該当する。）３−１〜３−４と、
該ＭＯＳトランジスタ３−１〜３−４のうちの一つ３−
１を除くトランジスタ３−２〜３−４各々に直列に接続
されたヒューズ素子４−２〜４−４からなり、そのトラ
ンジスタ３−２〜３−４とヒューズ素子４−２〜４−４
からなる三つの直列回路と、上記ＭＯＳトランジスタ３
−１を互いに並列に接続してなる。
【００３０】５−１〜５−４は、溶断電圧印加端子で、
ヒューズ溶断用電圧を端子５−１と、端子５−２との間
に印加すると、ヒューズ素子４−２を、端子５−１と、
端子５−３との間に印加するとヒューズ素子４−３を、
端子５−１と端子５−４との間に印加するとヒューズ素
子４−４をそれぞれ溶断できるようにされている。本バ
イアス発生装置のその他の構成は、図１と同様である。
ヒューズ溶断用電圧を端子５−１と、端子５−２との間
に印加すると、ヒューズ素子４−２を、端子５−１と、
端子５−３との間に印加するとヒューズ素子４−３を、
端子５−１と端子５−４との間に印加するとヒューズ素
子４−４をそれぞれ溶断できるようにされている。本バ
イアス発生装置のその他の構成は、図１と同様である。
【００３１】このようなバイアス発生装置においては、
調整前には、ＭＯＳ回路３を構成する総てのＭＯＳトラ
ンジスタ（第３のＭＯＳトランジスタ）３−１〜３−４
が活き、その並列回路及び第２のＭＯＳトランジスタ２
のインピーダンスの和と、第１のＭＯＳトランジスタ１
のインピーダンスとのインピーダンス比により決まる分
圧比により出力バイアス電圧ＶＲＧの初期値ＶＲＧＤが
決まる。
調整前には、ＭＯＳ回路３を構成する総てのＭＯＳトラ
ンジスタ（第３のＭＯＳトランジスタ）３−１〜３−４
が活き、その並列回路及び第２のＭＯＳトランジスタ２
のインピーダンスの和と、第１のＭＯＳトランジスタ１
のインピーダンスとのインピーダンス比により決まる分
圧比により出力バイアス電圧ＶＲＧの初期値ＶＲＧＤが
決まる。
【００３２】そこで、ヒューズ素子、例えば４−２を溶
断すると、それと接続されたＭＯＳトランジスタ、例え
ば３−２が回路から切り離され、これにより、ＭＯＳ回
路３のインピーダンスが増加し、出力バイアス電圧ＶＲ
Ｇが高くなる。そして、溶断するヒューズ素子４の数を
増やすと、それに伴って段階的に出力電圧ＶＲＧが高く
なる。
断すると、それと接続されたＭＯＳトランジスタ、例え
ば３−２が回路から切り離され、これにより、ＭＯＳ回
路３のインピーダンスが増加し、出力バイアス電圧ＶＲ
Ｇが高くなる。そして、溶断するヒューズ素子４の数を
増やすと、それに伴って段階的に出力電圧ＶＲＧが高く
なる。
【００３３】従って、本バイアス発生装置によれば、出
力電圧を多段階で変化させることができ、その変化範囲
の下限をバイアス発生装置出力目標値と一致乃至それよ
り低くに設定しておけば、溶断するヒューズ素子の素子
数を適宜選ぶことによりバイアス発生装置の出力電圧を
高めることにより目標値に一致させることができる。
力電圧を多段階で変化させることができ、その変化範囲
の下限をバイアス発生装置出力目標値と一致乃至それよ
り低くに設定しておけば、溶断するヒューズ素子の素子
数を適宜選ぶことによりバイアス発生装置の出力電圧を
高めることにより目標値に一致させることができる。
【００３４】
【発明の効果】本発明バイアス発生装置によれば、上記
ヒューズ素子を溶断するしないにより、バイアス電圧出
力ノードと第２の電源端子との間のインピーダンスを変
化させることができ、延いては、バイアス電圧出力ノー
ドと第２の電源端子との間と、バイアス電圧出力ノード
と第１の電源端子との間とのインピーダンス比を変化さ
せることができる。依って、電源電圧の分圧比をヒュー
ズ素子を溶断するしないにより変化させることができ、
延いてはバイアス発生装置の出力電圧を変化させること
ができる。
ヒューズ素子を溶断するしないにより、バイアス電圧出
力ノードと第２の電源端子との間のインピーダンスを変
化させることができ、延いては、バイアス電圧出力ノー
ドと第２の電源端子との間と、バイアス電圧出力ノード
と第１の電源端子との間とのインピーダンス比を変化さ
せることができる。依って、電源電圧の分圧比をヒュー
ズ素子を溶断するしないにより変化させることができ、
延いてはバイアス発生装置の出力電圧を変化させること
ができる。
【００３５】そして、上記ＭＯＳ回路を構成する第３の
ＭＯＳトランジスタの数を増やすことにより出力電圧を
多段階で広範囲で変化させることができ、その変化範囲
の下限或いはそれ以下にバイアス発生装置の出力目標値
を設定しておけば、溶断するヒューズ素子の素子数を増
やすことによりバイアス発生装置の出力電圧を高め或い
は低めることでき、それを目標値に一致させることがで
きる。
ＭＯＳトランジスタの数を増やすことにより出力電圧を
多段階で広範囲で変化させることができ、その変化範囲
の下限或いはそれ以下にバイアス発生装置の出力目標値
を設定しておけば、溶断するヒューズ素子の素子数を増
やすことによりバイアス発生装置の出力電圧を高め或い
は低めることでき、それを目標値に一致させることがで
きる。
【図１】（Ａ）、（Ｂ）は本発明ＣＣＤ固体撮像素子に
おけるバイアス回路の一つの実施例を示す回路図で、
（Ａ）は未調整の状態を、（Ｂ）は調整後の状態を示
す。
おけるバイアス回路の一つの実施例を示す回路図で、
（Ａ）は未調整の状態を、（Ｂ）は調整後の状態を示
す。
【図２】本発明ＣＣＤ固体撮像素子におけるバイアス回
路の他の実施例を示す図である。
路の他の実施例を示す図である。
【図３】ＣＣＤ固体撮像素子における信号電荷転送から
電荷検出部分の説明図である。
電荷検出部分の説明図である。
【図４】バイアス発生装置の一つの従来例を示す回路図
である。
である。
【図５】図４に示す従来例に用いられる駆動ＭＯＳトラ
ンジスタの構成図である。
ンジスタの構成図である。
１・・・第１のＭＯＳトランジスタ、２・・・第２のＭ
ＯＳトランジスタ、３・・・ＭＯＳ回路、３−１〜３−
４・・・第３のＭＯＳトランジスタ、４−１〜４−４・
・・ヒューズ素子、５−１〜５−５・・・溶断電圧印加
端子。
ＯＳトランジスタ、３・・・ＭＯＳ回路、３−１〜３−
４・・・第３のＭＯＳトランジスタ、４−１〜４−４・
・・ヒューズ素子、５−１〜５−５・・・溶断電圧印加
端子。
フロントページの続き Ｆターム(参考） 4M118 AA10 AB01 BA13 CA02 DD04 DD12 FA06 5C024 CY47 EX03 GY01 GZ01 JX23 5F038 AV10 AV15 BB04 BB05 DF20 EZ20 5F064 BB21 CC09 FF08 FF27 FF45
Claims (3)
- 【請求項１】 第１の出力端子が第１の電源端子に、第
２の出力端子と入力端子とがバイアス電圧出力ノードに
接続された第１のＭＯＳトランジスタと、 第１の出力端子と入力端子とが上記バイアス電圧出力ノ
ードに接続された第２のＭＯＳトランジスタと、 上記第２のＭＯＳトランジスタの第２の出力端子と、上
記第１の電源端子と対を成しその間に電源電圧を受ける
第２の電源端子との間に接続され、入力端子が自身の第
１の出力端子と接続された一又は複数の第３のＭＯＳト
ランジスタからなるＭＯＳ回路と、 上記各第３のＭＯＳトランジスタを、溶断されることに
より実質的に活かす又は殺すヒューズ素子と、 上記各ヒューズ素子にそれを溶断させる電圧を印加する
溶断電圧印加端子と、 を備えたことを特徴とするバイアス発生装置。 - 【請求項２】 前記ＭＯＳ回路は、複数の第３のＭＯＳ
トランジスタを直列に接続してなることを特徴とする請
求項１記載のバイアス発生装置。 - 【請求項３】 前記ＭＯＳ回路は、複数の第３のＭＯＳ
トランジスタのうちの一部を残すトランジスタに直列に
前記フューズ素子を接続し、 上記第３のＭＯＳトランジスタを上記フューズ素子を介
して並列に直列に接続してなることを特徴とする請求項
１記載のバイアス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001022809A JP2002231889A (ja) | 2001-01-31 | 2001-01-31 | バイアス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001022809A JP2002231889A (ja) | 2001-01-31 | 2001-01-31 | バイアス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002231889A true JP2002231889A (ja) | 2002-08-16 |
Family
ID=18888164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001022809A Pending JP2002231889A (ja) | 2001-01-31 | 2001-01-31 | バイアス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002231889A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084305A1 (ja) * | 2003-03-19 | 2004-09-30 | Fujitsu Limited | 半導体装置及びその製造方法、並びに撮像装置 |
| US7075340B2 (en) | 2003-05-15 | 2006-07-11 | Matsushita Electric Industrial Co., Ltd. | Solid-state imaging device |
| WO2008011064A2 (en) * | 2006-07-19 | 2008-01-24 | Eastman Kodak Company | Ccd with improved substrate voltage setting circuit |
| JP2009183126A (ja) * | 2008-02-01 | 2009-08-13 | Ricoh Co Ltd | 二次電池保護用半導体装置および該二次電池保護用半導体装置を用いた電池パック、ならびに該電池パックを用いた電子機器 |
| WO2010044341A1 (en) * | 2008-10-16 | 2010-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
2001
- 2001-01-31 JP JP2001022809A patent/JP2002231889A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619269B2 (en) | 2003-03-19 | 2009-11-17 | Fujitsu Microelectronics Limited | Semiconductor device, manufacturing process thereof and imaging device |
| EP1605509A1 (en) * | 2003-03-19 | 2005-12-14 | Fujitsu Limited | Semiconductor device, process for producing the same and imaging device |
| JPWO2004084305A1 (ja) * | 2003-03-19 | 2006-06-29 | 富士通株式会社 | 半導体装置及びその製造方法 |
| EP1605509A4 (en) * | 2003-03-19 | 2008-01-02 | Fujitsu Ltd | SEMICONDUCTOR ELEMENT, PROCESS FOR ITS MANUFACTURE AND FIGUREING APPARATUS |
| JP5140235B2 (ja) * | 2003-03-19 | 2013-02-06 | 富士通セミコンダクター株式会社 | 半導体装置 |
| WO2004084305A1 (ja) * | 2003-03-19 | 2004-09-30 | Fujitsu Limited | 半導体装置及びその製造方法、並びに撮像装置 |
| CN100446255C (zh) * | 2003-03-19 | 2008-12-24 | 富士通微电子株式会社 | 半导体装置 |
| US7075340B2 (en) | 2003-05-15 | 2006-07-11 | Matsushita Electric Industrial Co., Ltd. | Solid-state imaging device |
| WO2008011064A3 (en) * | 2006-07-19 | 2008-05-08 | Eastman Kodak Co | Ccd with improved substrate voltage setting circuit |
| US7508432B2 (en) | 2006-07-19 | 2009-03-24 | Eastman Kodak Company | CCD with improved substrate voltage setting circuit |
| WO2008011064A2 (en) * | 2006-07-19 | 2008-01-24 | Eastman Kodak Company | Ccd with improved substrate voltage setting circuit |
| JP2009183126A (ja) * | 2008-02-01 | 2009-08-13 | Ricoh Co Ltd | 二次電池保護用半導体装置および該二次電池保護用半導体装置を用いた電池パック、ならびに該電池パックを用いた電子機器 |
| WO2010044341A1 (en) * | 2008-10-16 | 2010-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8409890B2 (en) | 2008-10-16 | 2013-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041102 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050131 |