JPS58177086A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPS58177086A JPS58177086A JP57060097A JP6009782A JPS58177086A JP S58177086 A JPS58177086 A JP S58177086A JP 57060097 A JP57060097 A JP 57060097A JP 6009782 A JP6009782 A JP 6009782A JP S58177086 A JPS58177086 A JP S58177086A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、夫々光電変換部と第一のスイッチング素子と
の組合せで構成される多数の撮像画素が行列配置を形成
してλ次元的に配列された撮像面を有し、この撮像面の
各撮像画素に得られる信号電荷にもとすく信号が複数の
第二のスイッチング素子を介して導出されて、撮像出力
信号が得られるようにされた固体撮像素子に関し、特に
、撮像面の各撮像画素に得られる信号電荷にもとずく信
シ（を、各行を形成する撮像画素毎に導出する複数の第
二のスイッチング素子が、デイブリーショ／形の絶縁ゲ
ート電界効果トランジスタ（以下、ＭＯＳ −Ｆ Ｅ
Ｔという）で構成されることにより、スイッチング駆動
を行う走査回路系の負担を軽減せしめることができ、さ
らに、緒特性の改善を（はかることができるようにされ
た固体撮像素子を提案するものである１、 ｙｌ：電変換部とスイッチング素子との組合せで形１ｒ
Ｖ−σれる撮像画素が、多数所定のパターン、例えば、
行列配置をもってΩ次元的に配列された撮像面と、撮像
面で得られる信号電荷にもとず〈信号を所定の態様で順
次導出するため各撮像画素外に配きれたスイッチング素
子とを有する固体撮像素子と、斯かる固体撮像素子の各
スイッチング素子を選択的に開状態として、各撮像画素
の光電変換部で得られる信号電荷にもとずぐ撮像出力信
号を発生せしめる走査回路とを、主要構成要素とする固
体撮像装置が提案されている。この種の固体撮像装置に
用いられる固体撮像素子に於いて、各スイッチング素子
は、例えば、ＭＯＳ −ＦＥＴで構成され、丑た、光電
変換部は、各撮像素子を構成するスイッチング素子の個
々に対応して形成された多数の受光ダイオードで、ある
いは、各撮像素子を構成するスイッチング素子の２次元
的配列−トに形成された光電変換薄膜層で構成される。
の組合せで構成される多数の撮像画素が行列配置を形成
してλ次元的に配列された撮像面を有し、この撮像面の
各撮像画素に得られる信号電荷にもとすく信号が複数の
第二のスイッチング素子を介して導出されて、撮像出力
信号が得られるようにされた固体撮像素子に関し、特に
、撮像面の各撮像画素に得られる信号電荷にもとずく信
シ（を、各行を形成する撮像画素毎に導出する複数の第
二のスイッチング素子が、デイブリーショ／形の絶縁ゲ
ート電界効果トランジスタ（以下、ＭＯＳ −Ｆ Ｅ
Ｔという）で構成されることにより、スイッチング駆動
を行う走査回路系の負担を軽減せしめることができ、さ
らに、緒特性の改善を（はかることができるようにされ
た固体撮像素子を提案するものである１、 ｙｌ：電変換部とスイッチング素子との組合せで形１ｒ
Ｖ−σれる撮像画素が、多数所定のパターン、例えば、
行列配置をもってΩ次元的に配列された撮像面と、撮像
面で得られる信号電荷にもとず〈信号を所定の態様で順
次導出するため各撮像画素外に配きれたスイッチング素
子とを有する固体撮像素子と、斯かる固体撮像素子の各
スイッチング素子を選択的に開状態として、各撮像画素
の光電変換部で得られる信号電荷にもとずぐ撮像出力信
号を発生せしめる走査回路とを、主要構成要素とする固
体撮像装置が提案されている。この種の固体撮像装置に
用いられる固体撮像素子に於いて、各スイッチング素子
は、例えば、ＭＯＳ −ＦＥＴで構成され、丑た、光電
変換部は、各撮像素子を構成するスイッチング素子の個
々に対応して形成された多数の受光ダイオードで、ある
いは、各撮像素子を構成するスイッチング素子の２次元
的配列−トに形成された光電変換薄膜層で構成される。
従来提案されている斯かる固体撮像素子を、これを動作
きせるに必要となる走査回路及び出力１川路と共に等両
回路で表わすと、第１図に示される如くとなる１、この
等節回路に於いて、／は固体撮像素子全体を示し、この
固体撮像素子／には水平方向（矢印Ｈ方向）及び垂直方
向（矢印Ｖ方向）（こ行列配置されたスイッチング素子
としてのエンハンスメント形のＭＯＳ”ＦＥＴ Ｓ／
／〜Ｓｍｎが配され、これらＭＯＳ−ＦＥＴ Ｓ／／〜
Ｓｍｎの一端、例えば、ソースに光電変換部Ｄ／／”Ｄ
ｍｎが夫々接続されており、これらＭＯＳ−ＦＥＴ Ｓ
ｌｌ〜Ｓｍｎと光電変換部Ｄ／／”Ｄｍｎにより撮像面
が構成されている。ここで、各ＭＯ８・ＦＥＴ Ｓ／
／〜Ｓｍｎのひとつと、光電変換部Ｄ／／〜Ｉ）ｍｎの
ひとつとの組合せが撮像画素Ｅ／／’＝Ｅｍｎの夫々を
形成している、そして、これら各撮像画素Ｅ／ ／ ”
”” Ｅｍｎを形成するＭＯＳ−ＦＥＴ Ｓ／ｌ−８ｍ
ｎのうちの行水平方向の行を構成するもののゲートは共
通接続されて、垂直走査回路ユからの垂直走査信号が供
給されるｍ個の制御端子Ｖ／〜ｖｍに夫々接続される。
きせるに必要となる走査回路及び出力１川路と共に等両
回路で表わすと、第１図に示される如くとなる１、この
等節回路に於いて、／は固体撮像素子全体を示し、この
固体撮像素子／には水平方向（矢印Ｈ方向）及び垂直方
向（矢印Ｖ方向）（こ行列配置されたスイッチング素子
としてのエンハンスメント形のＭＯＳ”ＦＥＴ Ｓ／
／〜Ｓｍｎが配され、これらＭＯＳ−ＦＥＴ Ｓ／／〜
Ｓｍｎの一端、例えば、ソースに光電変換部Ｄ／／”Ｄ
ｍｎが夫々接続されており、これらＭＯＳ−ＦＥＴ Ｓ
ｌｌ〜Ｓｍｎと光電変換部Ｄ／／”Ｄｍｎにより撮像面
が構成されている。ここで、各ＭＯ８・ＦＥＴ Ｓ／
／〜Ｓｍｎのひとつと、光電変換部Ｄ／／〜Ｉ）ｍｎの
ひとつとの組合せが撮像画素Ｅ／／’＝Ｅｍｎの夫々を
形成している、そして、これら各撮像画素Ｅ／ ／ ”
”” Ｅｍｎを形成するＭＯＳ−ＦＥＴ Ｓ／ｌ−８ｍ
ｎのうちの行水平方向の行を構成するもののゲートは共
通接続されて、垂直走査回路ユからの垂直走査信号が供
給されるｍ個の制御端子Ｖ／〜ｖｍに夫々接続される。
また、ＭＯＳ−ＦＥＴ Ｓｌ／〜Ｓｍｏのうちの各垂直
方向の列を構成するもののドレインが共通接続されて、
スイッチング素子としてのエンハンスメント形のＭＯＳ
−ＦＥＴ Ｔ／〜Ｔｎの各ノーヌヘ夫々接続される。こ
れらのエンノ・ンスメノト形のＭＯＳ−ＦＥＴ Ｔｌ〜
Ｔｎの各ゲートは水平走査回路３からの水平走査信号が
供給されるｎ個の制御端子ｈ／〜ｈｎに夫々接続され、
また、各トンインは共通接続されて、出力抵抗素子グを
介して動作電圧Ｖｖを供給する電源りに接続される。そ
して、ＭＯＳ−ＦＥＴ Ｔ／〜Ｔｎのトンインの共通接
続点と出力抵抗素子ｑの間から、出力端＋６が導出され
る。なお、垂直走査回路ノは、例えば、シフトレジスタ
を含んで構成きれ、垂直走査信号を発生して、ｍ個の側
脚端子ｖ／〜ｖｍの夫々を介してＭＯＳ−ＦＥＴ Ｓ／
／〜Ｓｍｎのゲートに供給し、ＭＯ８’ＦＥＴ Ｓ／
／〜Ｓｍｎを、行を構成するもの毎に順次開状態とする
制御を行う。また、水平走査回路３は、例えば、ンフ）
レジスタを含んで構成され、垂直走査回路−からの垂直
走査信号より充分高い周波数の水平走査信号を発生して
、ｎ個の制御端子ｈ／〜ｈｎの夫々を介してＭＯＳ−Ｆ
ＥＴ Ｔ／〜Ｔｎのゲートに供給し、ＭＯＳ−ＦＥＴ
’ｒｌ−Ｔｎを順次間′＃、態とする制御を行う。
方向の列を構成するもののドレインが共通接続されて、
スイッチング素子としてのエンハンスメント形のＭＯＳ
−ＦＥＴ Ｔ／〜Ｔｎの各ノーヌヘ夫々接続される。こ
れらのエンノ・ンスメノト形のＭＯＳ−ＦＥＴ Ｔｌ〜
Ｔｎの各ゲートは水平走査回路３からの水平走査信号が
供給されるｎ個の制御端子ｈ／〜ｈｎに夫々接続され、
また、各トンインは共通接続されて、出力抵抗素子グを
介して動作電圧Ｖｖを供給する電源りに接続される。そ
して、ＭＯＳ−ＦＥＴ Ｔ／〜Ｔｎのトンインの共通接
続点と出力抵抗素子ｑの間から、出力端＋６が導出され
る。なお、垂直走査回路ノは、例えば、シフトレジスタ
を含んで構成きれ、垂直走査信号を発生して、ｍ個の側
脚端子ｖ／〜ｖｍの夫々を介してＭＯＳ−ＦＥＴ Ｓ／
／〜Ｓｍｎのゲートに供給し、ＭＯ８’ＦＥＴ Ｓ／
／〜Ｓｍｎを、行を構成するもの毎に順次開状態とする
制御を行う。また、水平走査回路３は、例えば、ンフ）
レジスタを含んで構成され、垂直走査回路−からの垂直
走査信号より充分高い周波数の水平走査信号を発生して
、ｎ個の制御端子ｈ／〜ｈｎの夫々を介してＭＯＳ−Ｆ
ＥＴ Ｔ／〜Ｔｎのゲートに供給し、ＭＯＳ−ＦＥＴ
’ｒｌ−Ｔｎを順次間′＃、態とする制御を行う。
また、光電変換部Ｄ／／〜Ｄｍｎの夫々の、ＭＯＳ・Ｆ
ＥＴ Ｓ／／〜Ｓｍｎの夫々のノースに接続された側
とは反対側の端部は、共通接続されて端子７が導出され
ており、この端子７には所定の電位が与えられる、し１
１えば、光電変換部Ｄ／ｌ−Ｄｍｎが、受光ダイオード
で形成されている場合には、端子７には接地電位が与え
られ、また、光電変換薄膜層で形成される場合には、端
子７には所定の電圧（ターゲット電圧）ＶＴに対応する
電位が与えられる、 斯かる固体撮像素子／の撮像画素Ｅｌ／〜Ｅｍｎのうち
の任意の１つＥの、これに対応するＭＯＳ・ＦＥＴＴ／
〜Ｔｎのうちの７つＴ等との接続関係は、第Ω図に示さ
れる如くになる。この例は、光電変換部が受光ダイオー
ドで構成された場合で、撮像画素Ｅを形成する光電変換
部りとエン・・ンヌメント形のＭＯＳ・ＦＥＴ Ｓと
に於いて、ＭＯＳ−ＦＥＴ Ｓのソースに光電変換部
りの一端が接続される。そして、ＭＯ８＠ＦＥＴ Ｓ
のドレイ／にエンハンスメント形のＭＯＳ−ＦＥＴ
Ｔのノースが接続され、このＭＯＳ−ＦＥＴ Ｔのド
レインに出力抵抗素子グを介して電源りが接続されると
ともに、出力端＋６が接続される。！、た、光電変換部
りの他端は接地される。さらに、ＭＯＳ−ＦＥＴ Ｓ
のゲートは制御端子Ｖ／〜ｖｍのうちの１つＶに接続さ
れ、ＭＯＳ−ＦＥＴ Ｔ（７）ゲートは制御端子ｈ／
〜ｈｎのうちの１つｈに接続される。
ＥＴ Ｓ／／〜Ｓｍｎの夫々のノースに接続された側
とは反対側の端部は、共通接続されて端子７が導出され
ており、この端子７には所定の電位が与えられる、し１
１えば、光電変換部Ｄ／ｌ−Ｄｍｎが、受光ダイオード
で形成されている場合には、端子７には接地電位が与え
られ、また、光電変換薄膜層で形成される場合には、端
子７には所定の電圧（ターゲット電圧）ＶＴに対応する
電位が与えられる、 斯かる固体撮像素子／の撮像画素Ｅｌ／〜Ｅｍｎのうち
の任意の１つＥの、これに対応するＭＯＳ・ＦＥＴＴ／
〜Ｔｎのうちの７つＴ等との接続関係は、第Ω図に示さ
れる如くになる。この例は、光電変換部が受光ダイオー
ドで構成された場合で、撮像画素Ｅを形成する光電変換
部りとエン・・ンヌメント形のＭＯＳ・ＦＥＴ Ｓと
に於いて、ＭＯＳ−ＦＥＴ Ｓのソースに光電変換部
りの一端が接続される。そして、ＭＯ８＠ＦＥＴ Ｓ
のドレイ／にエンハンスメント形のＭＯＳ−ＦＥＴ
Ｔのノースが接続され、このＭＯＳ−ＦＥＴ Ｔのド
レインに出力抵抗素子グを介して電源りが接続されると
ともに、出力端＋６が接続される。！、た、光電変換部
りの他端は接地される。さらに、ＭＯＳ−ＦＥＴ Ｓ
のゲートは制御端子Ｖ／〜ｖｍのうちの１つＶに接続さ
れ、ＭＯＳ−ＦＥＴ Ｔ（７）ゲートは制御端子ｈ／
〜ｈｎのうちの１つｈに接続される。
上述の如くに構成された固体撮像素子／の撮像面の各撮
像画素Ｅ／／〜Ｅｍｎに被写体からの光が入射すると、
光電変換部Ｄ／／〜Ｉ）ｍｎで光電変換が行われて、各
撮像画素Ｅ／、〜Ｅｍｎへの入射光量に応じた電荷（電
子）が発生し、この電荷がＭＯＳ・ＦＥＴ Ｓ／／〜
Ｓｍｎの夫々のソースに蓄積されて信号電耐が得られる
ことになる。そして、蓄積された信号電荷にもとすく信
号が、垂直走査回路Ωからの垂直走査信号によりＭＯＳ
−ＦＥＴ Ｓ／／〜Ｓｍｎが各行毎に選択的に開状態と
され、かつ、水平走査回路３からの水平走査信号により
ＭＯＳ・ＦＥＴ Ｔ／〜Ｔｎが選択的に開状態とされ
ることにより、出力端＋６に導かれて撮像出力信号とさ
れる。
像画素Ｅ／／〜Ｅｍｎに被写体からの光が入射すると、
光電変換部Ｄ／／〜Ｉ）ｍｎで光電変換が行われて、各
撮像画素Ｅ／、〜Ｅｍｎへの入射光量に応じた電荷（電
子）が発生し、この電荷がＭＯＳ・ＦＥＴ Ｓ／／〜
Ｓｍｎの夫々のソースに蓄積されて信号電耐が得られる
ことになる。そして、蓄積された信号電荷にもとすく信
号が、垂直走査回路Ωからの垂直走査信号によりＭＯＳ
−ＦＥＴ Ｓ／／〜Ｓｍｎが各行毎に選択的に開状態と
され、かつ、水平走査回路３からの水平走査信号により
ＭＯＳ・ＦＥＴ Ｔ／〜Ｔｎが選択的に開状態とされ
ることにより、出力端＋６に導かれて撮像出力信号とさ
れる。
このため、垂直走査回路ノはｍ個の制御端子ｖ７〜ｖｍ
に、夫々、第３図Ａに示される如くの垂直走査信号φＶ
／〜φｖｍを供給し、また、水平走査回路３はｎ個の制
御端子ｈ／、〜ｈ０に、夫々、第３図Ｂに示される如く
の水平走査信号φｈ／〜φｈｎを供給するものとされて
いる１、即ち、垂直走査信号φＶ／〜φｖｒｎは、映像
信号の／水平期間に対応する期間ｔｈに高レベルをとる
パルスψＶ／〜ψｖｍが、／垂直期間内にｍ個の割合で
順次発生していくものとされ、また、水平走査信号φｈ
／〜φｈｎは、短期間高ノベルをとるパルスψｈｌ〜ψ
ｈｎが、垂直走査信号φＶ／〜φｖｍの各パルスψＶ／
〜ψｖｍの夫々の期間内でｎ個順次発生していくものと
σれる。、Ｍ ＯＳ””・Ｆ Ｅ Ｔ Ｓ／ ｌ−８
ｍｎ及びＴ／〜Ｔ、は、それらのゲートに、垂直走査信
号φＶ／〜φｖｍのパルスψＶ／〜ψｖｍ及び水平走査
信号φｈ／〜φｈｎのパルスψｈ／〜ψｈｎが供給でれ
るとき開状態とされる、 従って、先ず、垂直走査回路２からの垂直走査信号φ曹
のパルスψＶ／が最初の行を形成するＭＯＳ−ＦＥＴ
Ｓ／／〜Ｓｌｎのゲートに供給されて、これらのＭＯ
Ｓ−ＦＥＴ Ｓ／ｌ〜Ｓｌｎが開状態とされ、夫々のソ
ースに蓄積された信号電荷にもとすく信号がＭＯＳ”Ｆ
ＥＴ Ｔ／〜Ｔｎのノースに伝達される１、そしてこ
の・くルスψＶ／の期間に、水平走査回路３からの水平
走査信号φｈ／〜φｈｎのパルスψｈ／〜ψｈｎがＭＯ
Ｓ−ＦＥＴ Ｔｌ−Ｔｌのゲートに順次供給されて、
ＭＯＳ−ＦＥＴＴ／〜Ｔｎが順次開状態とされ、これに
よりそれらのノースに伝達されてきていた信号にもとず
くる撮像画素Ｅ／／〜Ｅｍｎによる撮像出力信号が得ら
れる、次に、垂直走査信号φｖ２のパルスバーが次の有
金形成するＭＯＳ−ＦＥＴ ５２ｚ−８ｕｎのゲート
に供給されて、これらのＭＯＳ−ＦＥＴＳ２／〜Ｓ２ｎ
が開状態とされるとともに、水平走査１．１号φｈ／〜
φｈｎのパルスψｈｌ〜ψｈｎによりＭＯＳ・ＦＥＴ
Ｔ／〜Ｔｎが順次開状態とされ、同様にして、出力端
＋６にＭＯＳ−ＦＥＴ Ｓ２１〜Ｓ２ｏに対応する撮像
画素Ｅ２ｔ〜Ｅ、２ｎによる撮像出力信号号が得られる
、以下、同様にして、ＭＯＳ・Ｊｉ’ Ｅ Ｔ Ｓｍ
１−５ＨＢ１に対応する撮像画素Ｅｍ／〜Ｅｍｎによる
撮像出力信号までが、／垂直期間に対し１５する期間内
に於いて１＠次、出力端＋６に得られ、これが繰返され
る。
に、夫々、第３図Ａに示される如くの垂直走査信号φＶ
／〜φｖｍを供給し、また、水平走査回路３はｎ個の制
御端子ｈ／、〜ｈ０に、夫々、第３図Ｂに示される如く
の水平走査信号φｈ／〜φｈｎを供給するものとされて
いる１、即ち、垂直走査信号φＶ／〜φｖｒｎは、映像
信号の／水平期間に対応する期間ｔｈに高レベルをとる
パルスψＶ／〜ψｖｍが、／垂直期間内にｍ個の割合で
順次発生していくものとされ、また、水平走査信号φｈ
／〜φｈｎは、短期間高ノベルをとるパルスψｈｌ〜ψ
ｈｎが、垂直走査信号φＶ／〜φｖｍの各パルスψＶ／
〜ψｖｍの夫々の期間内でｎ個順次発生していくものと
σれる。、Ｍ ＯＳ””・Ｆ Ｅ Ｔ Ｓ／ ｌ−８
ｍｎ及びＴ／〜Ｔ、は、それらのゲートに、垂直走査信
号φＶ／〜φｖｍのパルスψＶ／〜ψｖｍ及び水平走査
信号φｈ／〜φｈｎのパルスψｈ／〜ψｈｎが供給でれ
るとき開状態とされる、 従って、先ず、垂直走査回路２からの垂直走査信号φ曹
のパルスψＶ／が最初の行を形成するＭＯＳ−ＦＥＴ
Ｓ／／〜Ｓｌｎのゲートに供給されて、これらのＭＯ
Ｓ−ＦＥＴ Ｓ／ｌ〜Ｓｌｎが開状態とされ、夫々のソ
ースに蓄積された信号電荷にもとすく信号がＭＯＳ”Ｆ
ＥＴ Ｔ／〜Ｔｎのノースに伝達される１、そしてこ
の・くルスψＶ／の期間に、水平走査回路３からの水平
走査信号φｈ／〜φｈｎのパルスψｈ／〜ψｈｎがＭＯ
Ｓ−ＦＥＴ Ｔｌ−Ｔｌのゲートに順次供給されて、
ＭＯＳ−ＦＥＴＴ／〜Ｔｎが順次開状態とされ、これに
よりそれらのノースに伝達されてきていた信号にもとず
くる撮像画素Ｅ／／〜Ｅｍｎによる撮像出力信号が得ら
れる、次に、垂直走査信号φｖ２のパルスバーが次の有
金形成するＭＯＳ−ＦＥＴ ５２ｚ−８ｕｎのゲート
に供給されて、これらのＭＯＳ−ＦＥＴＳ２／〜Ｓ２ｎ
が開状態とされるとともに、水平走査１．１号φｈ／〜
φｈｎのパルスψｈｌ〜ψｈｎによりＭＯＳ・ＦＥＴ
Ｔ／〜Ｔｎが順次開状態とされ、同様にして、出力端
＋６にＭＯＳ−ＦＥＴ Ｓ２１〜Ｓ２ｏに対応する撮像
画素Ｅ２ｔ〜Ｅ、２ｎによる撮像出力信号号が得られる
、以下、同様にして、ＭＯＳ・Ｊｉ’ Ｅ Ｔ Ｓｍ
１−５ＨＢ１に対応する撮像画素Ｅｍ／〜Ｅｍｎによる
撮像出力信号までが、／垂直期間に対し１５する期間内
に於いて１＠次、出力端＋６に得られ、これが繰返され
る。
斯かる動作を行う従来の固体撮像素子／に於ける撮像面
の任意の１つの撮像画素Ｅからの撮像出力信号の導出に
ついて、第２図を参照して考察する。先ず、撮像画素Ｅ
を形成するＭＯＳ−ＦＥＴ８及びこれに対応するＭＯＳ
−ＦＥＴ Ｔが閉状幀とされて撮像画素Ｅによる撮像
出力信号が導出σれた後、再びＭＯＳ−ＦＥＴ Ｓ及
びＭＯＳ・ＦＣＴ Ｔが閉状態とされたとする７、こ
のとき、ＭＯＳ−ＦＥＴ Ｓのソースに接続された光
電変１力部（受光ダイオード）Ｄを形成するＰ−Ｎ接合
部の、第２図に於いて破線で示される、接合容址Ｃ３及
びＭＯＳ−ＦＥＴ Ｓのトンインに付随する、第２図に
於いて破線で示される、浮遊容量Ｃｄは、電源Ｓの動作
電圧Ｖｖで充電されており、ＭＯＳ−ＦＥＴ Ｓのソ
ース及びドレインの電位はＶＶとなっている。この状態
で光重変換部りに光が入射すると、入射光量に応じた信
号電荷（電子）が発生して接合容量Ｃｊに蓄積される。
の任意の１つの撮像画素Ｅからの撮像出力信号の導出に
ついて、第２図を参照して考察する。先ず、撮像画素Ｅ
を形成するＭＯＳ−ＦＥＴ８及びこれに対応するＭＯＳ
−ＦＥＴ Ｔが閉状幀とされて撮像画素Ｅによる撮像
出力信号が導出σれた後、再びＭＯＳ−ＦＥＴ Ｓ及
びＭＯＳ・ＦＣＴ Ｔが閉状態とされたとする７、こ
のとき、ＭＯＳ−ＦＥＴ Ｓのソースに接続された光
電変１力部（受光ダイオード）Ｄを形成するＰ−Ｎ接合
部の、第２図に於いて破線で示される、接合容址Ｃ３及
びＭＯＳ−ＦＥＴ Ｓのトンインに付随する、第２図に
於いて破線で示される、浮遊容量Ｃｄは、電源Ｓの動作
電圧Ｖｖで充電されており、ＭＯＳ−ＦＥＴ Ｓのソ
ース及びドレインの電位はＶＶとなっている。この状態
で光重変換部りに光が入射すると、入射光量に応じた信
号電荷（電子）が発生して接合容量Ｃｊに蓄積される。
これにより、ＭＯＳ−ＦＥＴ Ｓのノース電位はＶｖ
から低下する４、この場合、ソース電位は接地電位まで
低下し得るのであるが、このソース電位の低下分をΔｖ
８とする、その後、ＭＯＳ−ＦＥＴ Ｓのゲートに制
御端子Ｖから垂直走査信号φＶ／〜φｖｍのうちの１つ
φ７のパルスψ７が供給されてＭＯＳ−ＦＥＴ Ｓが開
状態とされると、ＭＯＳ・ＦＥＴ Ｓのノースに蓄積
された信号電荷にもとすく信号がＭＯＳ−ＦＥＴ Ｓ
のドレインに伝達される これにより、ＭＯＳ−ＦＥＴ
Ｓのトンインの電位は ここで、ＣｄはＣｊに比して極めて犬、即ち、Ｃｄ＞Ｃ
ｊであるので、ＭＯＳ−ＦＥＴ Ｓのトンイン電位の
低下分ΔＶｄは略零とみなせる程度に小となる。従って
、ＭＯＳ−ＦＥＴ Ｓのトンインの電位は、信号伝達
時にも略ｖｖとなるのである、次に、ＭＯＳ−ＦＥＴ
Ｔのゲートに制御端ｆ−ｈから水平走査信号φｈ／〜
φｈｎのうちの１つφｈのパルスψｈが供給されてＭＯ
Ｓ−ＦＥＴＴが開状態とされると、ＭＯＳ−ＦＥＴ
Ｓのゲート、即ち、ＭＯＳ−ＦＥＴ Ｔのノースに伝
達ハれた信号がＭＯＳ−ＦＥＴ Ｔのトンインに法律
され、これによる信号電流が出力抵抗素子グを匪れ、出
力端＋６に撮像出力信号が得られる３、ここで、ＭＯＳ
−ＦＥＴ Ｓのノース電位はＶｖから接地電位まで変
化し得ることになり、このエンハンスメント形のＭＯ８
ΦＦＥＴ Ｓのスレノ／ヨールド電圧をＶｔｈ （Ｖ
ｔｈ＞０）とすると、ＭＯＳ−ＦＥＴ Ｓを開状態に
するため必要となる垂直走査信号φ７のパルスψ７のレ
ベルは、Ｖｖ＋Ｖｔｈ以、上となり、また、ＭＯＳ−Ｆ
ＥＴＳを閉状態に保つため必要となる垂直走査信号φヮ
の低レベル部は、ｖｔｈ以下となる。従って、ＭＯＳ−
ＦＥＴ Ｓを確実に開・閉するに必要とσれる垂直走
査信号φ７は、低レベル部をＶｔｈ −Ｖ′とし、パル
スψ７のレベルをｖ ｖ ＋Ｖｔｈ＋Ｖ’（世し、Ｖ′
は余裕電圧）とするものとなる５、一方、ＭＯＳ−ＦＥ
Ｔ Ｔのソース電位はＶｖからＶｖ−Δｖｄまで変化
するので、このエンハンスメント形のＭＯＳ−ＦＥＴ
Ｔのスレッショールド′市圧も′：Ｖｔｈとすると、
ＭＯＳ−ＦＥＴ Ｔを開状態にするために必要となる
水平走査信号φｈのパルスψｈのレベルは、 Ｖ ｖ
＋Ｖｔｈ 以Ｊ二トナリ、ｉ！た ＭＯＳ・ＦＥＴ
Ｔを閉状態に保つため必要となる水平走査信号φｈの低
レベル部は、Ｖｖ−Δｖｄ＋Ｖｔｈ以■となる、従って
、ＭＯＳ −ＦＥ’ｒ ’ｒを確実に開・閉するに必
要とされる水平走査信号φｈは、低レベル部をｖｖ−Δ
Ｖｄ十Ｖｔｈ−Ｖ′トシ、パルスψｈのノベルヲＶ ｖ
＋ Ｖｔ ｈ ＋Ｖ’ トするものとなる。、 上述よりして、垂直走査信号φＶのパルスψＶのレベル
と水平走査信号φｈの・Ｚルスψｈのレベルは同一であ
ることが要求きれることになり、走査回路の便宜のため
、水平走査信号φｈの低レベル部を垂直走査信号φＶの
低ンベ／Ｌ、部に合わせようとすると、水平走査信号φ
ｈのノ；ルスψ１１も垂ＩＤ−走査信号φヮのパルスψ
７と同じ振幅（Ｖｖ−ＩＶｔｈ＋Ｖ’） −（Ｖｔｈ−
Ｖ’） −Ｖ ｖ 十、２Ｖ’を有すことになり、水平
走査回路の負担が増大し、また、ＭＯＳ−ＦＥＴ Ｔ
の耐圧特性の点で不利になってし捷う、 さらに、水平走査信号φｈの低ンベル部のレベルを接地
レベルにすると、・（ルスψｈの振幅がさらに増大する
ことになって、水モ走査回路を構成する７７トンジスタ
等の設計が回器になり、また、そこで水モ走査信号φｈ
の低Ｖベル部のレベルを接地レベルより高くしようとす
れば、水平走査回（、、ｒ、の外部端子数の増加をまね
くことになり、特に東稍回路素子として構成する場合に
は、できるだけ・ν数としたい外部ビン数の増加の原因
になるという不都合がある４、 ｔＧＩｉかる点に鑑み本発明は、撮像面に於ける各撮像
画素に得られる信号電荷にもとすく信号を導出するため
、各撮像画素外に設けられる複数のスイッチング素子の
夫々を、ディプリーション形のＭＯＳ−ＦＥＴで構成す
るようにして、走査信号のピーク電圧値を小とでき、捷
た、これに伴って、走査回路の負担が軽減きれて、設計
の自由度が拡大されることになる等の利点が得られる固
体撮像素子を提供するものである。以下、本発明の実施
例について説明する。
から低下する４、この場合、ソース電位は接地電位まで
低下し得るのであるが、このソース電位の低下分をΔｖ
８とする、その後、ＭＯＳ−ＦＥＴ Ｓのゲートに制
御端子Ｖから垂直走査信号φＶ／〜φｖｍのうちの１つ
φ７のパルスψ７が供給されてＭＯＳ−ＦＥＴ Ｓが開
状態とされると、ＭＯＳ・ＦＥＴ Ｓのノースに蓄積
された信号電荷にもとすく信号がＭＯＳ−ＦＥＴ Ｓ
のドレインに伝達される これにより、ＭＯＳ−ＦＥＴ
Ｓのトンインの電位は ここで、ＣｄはＣｊに比して極めて犬、即ち、Ｃｄ＞Ｃ
ｊであるので、ＭＯＳ−ＦＥＴ Ｓのトンイン電位の
低下分ΔＶｄは略零とみなせる程度に小となる。従って
、ＭＯＳ−ＦＥＴ Ｓのトンインの電位は、信号伝達
時にも略ｖｖとなるのである、次に、ＭＯＳ−ＦＥＴ
Ｔのゲートに制御端ｆ−ｈから水平走査信号φｈ／〜
φｈｎのうちの１つφｈのパルスψｈが供給されてＭＯ
Ｓ−ＦＥＴＴが開状態とされると、ＭＯＳ−ＦＥＴ
Ｓのゲート、即ち、ＭＯＳ−ＦＥＴ Ｔのノースに伝
達ハれた信号がＭＯＳ−ＦＥＴ Ｔのトンインに法律
され、これによる信号電流が出力抵抗素子グを匪れ、出
力端＋６に撮像出力信号が得られる３、ここで、ＭＯＳ
−ＦＥＴ Ｓのノース電位はＶｖから接地電位まで変
化し得ることになり、このエンハンスメント形のＭＯ８
ΦＦＥＴ Ｓのスレノ／ヨールド電圧をＶｔｈ （Ｖ
ｔｈ＞０）とすると、ＭＯＳ−ＦＥＴ Ｓを開状態に
するため必要となる垂直走査信号φ７のパルスψ７のレ
ベルは、Ｖｖ＋Ｖｔｈ以、上となり、また、ＭＯＳ−Ｆ
ＥＴＳを閉状態に保つため必要となる垂直走査信号φヮ
の低レベル部は、ｖｔｈ以下となる。従って、ＭＯＳ−
ＦＥＴ Ｓを確実に開・閉するに必要とσれる垂直走
査信号φ７は、低レベル部をＶｔｈ −Ｖ′とし、パル
スψ７のレベルをｖ ｖ ＋Ｖｔｈ＋Ｖ’（世し、Ｖ′
は余裕電圧）とするものとなる５、一方、ＭＯＳ−ＦＥ
Ｔ Ｔのソース電位はＶｖからＶｖ−Δｖｄまで変化
するので、このエンハンスメント形のＭＯＳ−ＦＥＴ
Ｔのスレッショールド′市圧も′：Ｖｔｈとすると、
ＭＯＳ−ＦＥＴ Ｔを開状態にするために必要となる
水平走査信号φｈのパルスψｈのレベルは、 Ｖ ｖ
＋Ｖｔｈ 以Ｊ二トナリ、ｉ！た ＭＯＳ・ＦＥＴ
Ｔを閉状態に保つため必要となる水平走査信号φｈの低
レベル部は、Ｖｖ−Δｖｄ＋Ｖｔｈ以■となる、従って
、ＭＯＳ −ＦＥ’ｒ ’ｒを確実に開・閉するに必
要とされる水平走査信号φｈは、低レベル部をｖｖ−Δ
Ｖｄ十Ｖｔｈ−Ｖ′トシ、パルスψｈのノベルヲＶ ｖ
＋ Ｖｔ ｈ ＋Ｖ’ トするものとなる。、 上述よりして、垂直走査信号φＶのパルスψＶのレベル
と水平走査信号φｈの・Ｚルスψｈのレベルは同一であ
ることが要求きれることになり、走査回路の便宜のため
、水平走査信号φｈの低レベル部を垂直走査信号φＶの
低ンベ／Ｌ、部に合わせようとすると、水平走査信号φ
ｈのノ；ルスψ１１も垂ＩＤ−走査信号φヮのパルスψ
７と同じ振幅（Ｖｖ−ＩＶｔｈ＋Ｖ’） −（Ｖｔｈ−
Ｖ’） −Ｖ ｖ 十、２Ｖ’を有すことになり、水平
走査回路の負担が増大し、また、ＭＯＳ−ＦＥＴ Ｔ
の耐圧特性の点で不利になってし捷う、 さらに、水平走査信号φｈの低ンベル部のレベルを接地
レベルにすると、・（ルスψｈの振幅がさらに増大する
ことになって、水モ走査回路を構成する７７トンジスタ
等の設計が回器になり、また、そこで水モ走査信号φｈ
の低Ｖベル部のレベルを接地レベルより高くしようとす
れば、水平走査回（、、ｒ、の外部端子数の増加をまね
くことになり、特に東稍回路素子として構成する場合に
は、できるだけ・ν数としたい外部ビン数の増加の原因
になるという不都合がある４、 ｔＧＩｉかる点に鑑み本発明は、撮像面に於ける各撮像
画素に得られる信号電荷にもとすく信号を導出するため
、各撮像画素外に設けられる複数のスイッチング素子の
夫々を、ディプリーション形のＭＯＳ−ＦＥＴで構成す
るようにして、走査信号のピーク電圧値を小とでき、捷
た、これに伴って、走査回路の負担が軽減きれて、設計
の自由度が拡大されることになる等の利点が得られる固
体撮像素子を提供するものである。以下、本発明の実施
例について説明する。
第９図は本発明に係る固体撮像素子の−し１１を、これ
を動作てせるに必委となる走査回路及び出力回路と共に
、等価回路で示すものである１、この第ｑ図ＶＣ於いて
、第１図に示される各部に対応する部分には、第１図と
共通の符号を付して示し、重複説明を省略する３、ここ
で、１０が本発明に係る固体撮像素子を全体的に示し、
この固体撮像素子１０は、第１図に示てれる固体撮像素
子／と同様の、行列配置された撮像画素Ｅ／／〜Ｅｍｎ
により構［戊された撮像面を有している。そして、各撮
像画素Ｅ／／〜Ｅｍｎを構成するＭＯＳ−ＦＥＴ Ｓ／
／〜Ｓｍｎのうちの、垂直方向の列の夫々を形成する撮
像画素に於けるもののノースが共通接続されて、スイッ
チング素子としてのディプリーション形のＭＯＳ−ＦＥ
Ｔ Ｔ′／〜Ｔ１０の各々のソースに接続される、これ
らのデイプリーンコン形のＭ ＯＳ・Ｆ’ＥＴ Ｔ’
／〜Ｔ１０のドレインは共通接続されて、出力抵抗素子
グを介して電源汐に接続され、呼た、トンインの共通接
続点と出力抵抗素子ｑとの間から出力端＋６が導出され
る。さらに、ＭＯＳ−ＦＥＴ Ｔ′ｌ〜Ｔ′ｏの各ゲー
トは水平走査信号が供給されるｎ個の制御端子り、−ｈ
ｎに夫々接続される１、他の構成は、第１図（（示され
る固体１１→像素子／と同様である。
を動作てせるに必委となる走査回路及び出力回路と共に
、等価回路で示すものである１、この第ｑ図ＶＣ於いて
、第１図に示される各部に対応する部分には、第１図と
共通の符号を付して示し、重複説明を省略する３、ここ
で、１０が本発明に係る固体撮像素子を全体的に示し、
この固体撮像素子１０は、第１図に示てれる固体撮像素
子／と同様の、行列配置された撮像画素Ｅ／／〜Ｅｍｎ
により構［戊された撮像面を有している。そして、各撮
像画素Ｅ／／〜Ｅｍｎを構成するＭＯＳ−ＦＥＴ Ｓ／
／〜Ｓｍｎのうちの、垂直方向の列の夫々を形成する撮
像画素に於けるもののノースが共通接続されて、スイッ
チング素子としてのディプリーション形のＭＯＳ−ＦＥ
Ｔ Ｔ′／〜Ｔ１０の各々のソースに接続される、これ
らのデイプリーンコン形のＭ ＯＳ・Ｆ’ＥＴ Ｔ’
／〜Ｔ１０のドレインは共通接続されて、出力抵抗素子
グを介して電源汐に接続され、呼た、トンインの共通接
続点と出力抵抗素子ｑとの間から出力端＋６が導出され
る。さらに、ＭＯＳ−ＦＥＴ Ｔ′ｌ〜Ｔ′ｏの各ゲー
トは水平走査信号が供給されるｎ個の制御端子り、−ｈ
ｎに夫々接続される１、他の構成は、第１図（（示され
る固体１１→像素子／と同様である。
第Ｓ図は、−に述の固体撮像素子１０の具体的構ｌＪｋ
の一例に於ける、撮像画素Ｅ／ ｉ −Ｅｒｎｎの／っ
及びその撮像画素外に設けられたスイッチング素子であ
るＭＯＳ−ＦＥＴ Ｔ′／〜Ｔ′ｏの／っが形成される
部分の断面を示す。この列では、Ｐ形の半導体基体／／
にＮ影領域／２．／、３．／’Ｉ及び／Ｓが形成されて
いる。そして、領域／Ω及び／３に跨って絶縁層／乙を
介してゲート電極／７が設けられ、領域／２をソースと
して領域／３をドＶイ／とする、エンハンスメント形の
ＭＯＳ・ＦＥＴ Ｓ／／〜Ｓｍｎの１つであるＳが構
成されている。−また、領域／グ及び／Ｓに跨って絶縁
層／乙を介してゲート電極／ｇが設けられ、領域／グを
ソースとして領域／左をトンインとする、デイプリーン
コン形のＭＯＳ−ＦＥＴ Ｔ′／〜“Ｔ／ｎの７つＴ′
が構成されている。ここで、このＭＯＳ−ＦＥＴ、Ｔ’
のチャンネル部は、イオン打込み法、あるいは、拡散法
等によって、あらかじめＮ形に反転させたものとなって
いる、そして、ＭＯＳ−ＦＥＴ Ｓのトノインを形成
する領域／３とＭＯＳ−Ｆ’ＥＴ Ｔ’のソースを形
成する領域とが共通電極／９で接続され、＝！た、領域
／Ｓ上にはＭＯＳ−ＦＥＴ Ｔ’（ＤドＶイアＮ極、
２０ カ設けられて、出力抵抗素子グ及び出：カ端子乙
に接続されている３、さらに、半導体基体／／と領域／
２との間のＰ−Ｎ接合部で、光電変換部Ｄ／／〜Ｉ）ｍ
ｎの７つであるＤを形成する受光ダイオードが構成され
ており、領域／２に入射される光の光電変換がなされる
、この場合、半導体基体／／は接地されて用いられる。
の一例に於ける、撮像画素Ｅ／ ｉ −Ｅｒｎｎの／っ
及びその撮像画素外に設けられたスイッチング素子であ
るＭＯＳ−ＦＥＴ Ｔ′／〜Ｔ′ｏの／っが形成される
部分の断面を示す。この列では、Ｐ形の半導体基体／／
にＮ影領域／２．／、３．／’Ｉ及び／Ｓが形成されて
いる。そして、領域／Ω及び／３に跨って絶縁層／乙を
介してゲート電極／７が設けられ、領域／２をソースと
して領域／３をドＶイ／とする、エンハンスメント形の
ＭＯＳ・ＦＥＴ Ｓ／／〜Ｓｍｎの１つであるＳが構
成されている。−また、領域／グ及び／Ｓに跨って絶縁
層／乙を介してゲート電極／ｇが設けられ、領域／グを
ソースとして領域／左をトンインとする、デイプリーン
コン形のＭＯＳ−ＦＥＴ Ｔ′／〜“Ｔ／ｎの７つＴ′
が構成されている。ここで、このＭＯＳ−ＦＥＴ、Ｔ’
のチャンネル部は、イオン打込み法、あるいは、拡散法
等によって、あらかじめＮ形に反転させたものとなって
いる、そして、ＭＯＳ−ＦＥＴ Ｓのトノインを形成
する領域／３とＭＯＳ−Ｆ’ＥＴ Ｔ’のソースを形
成する領域とが共通電極／９で接続され、＝！た、領域
／Ｓ上にはＭＯＳ−ＦＥＴ Ｔ’（ＤドＶイアＮ極、
２０ カ設けられて、出力抵抗素子グ及び出：カ端子乙
に接続されている３、さらに、半導体基体／／と領域／
２との間のＰ−Ｎ接合部で、光電変換部Ｄ／／〜Ｉ）ｍ
ｎの７つであるＤを形成する受光ダイオードが構成され
ており、領域／２に入射される光の光電変換がなされる
、この場合、半導体基体／／は接地されて用いられる。
従って、斯かる光電変換部りが受光ダイオードで形成さ
れた第Ｓ図の例は、等価回路的には、第６図に示される
如くのものとなる１、即ち、光電変換部りの一端が接地
されて、その他端がエン・・／スメント形のＭＯＳ−Ｆ
ＥＴ Ｓのノースに接続されている。そして、ＭＯＳ
−ＦＥＴＳのトンインにディプリーション形のＭＯＳ・
ＦＥＴＴ’のソースが接続され、このＭＯＳ・ＦＥＴＴ
’のトノインに出力抵抗素子グを介して霜源Ｓが接続さ
れるとともに、出力端＋６が接続されている。さらに、
ＭＯＳ−ＦＥＴ Ｓのゲートは制御端子Ｖ／〜Ｖｍの
うちの１つＶに接続され、Ｍ’０８−ＦＥＴ Ｔ’の
ゲートは制御端子り。
れた第Ｓ図の例は、等価回路的には、第６図に示される
如くのものとなる１、即ち、光電変換部りの一端が接地
されて、その他端がエン・・／スメント形のＭＯＳ−Ｆ
ＥＴ Ｓのノースに接続されている。そして、ＭＯＳ
−ＦＥＴＳのトンインにディプリーション形のＭＯＳ・
ＦＥＴＴ’のソースが接続され、このＭＯＳ・ＦＥＴＴ
’のトノインに出力抵抗素子グを介して霜源Ｓが接続さ
れるとともに、出力端＋６が接続されている。さらに、
ＭＯＳ−ＦＥＴ Ｓのゲートは制御端子Ｖ／〜Ｖｍの
うちの１つＶに接続され、Ｍ’０８−ＦＥＴ Ｔ’の
ゲートは制御端子り。
〜ｈｎのうちの１つｈに接続されるのである。
上述の如くに構成された本発明に係る固体撮像メ・子１
０に於いても、第１図に示される固体撮像素子Ｆ／の場
合と同様の撮像動作が行われる 即ち、詳細説明は省略
するも、その撮像面の各撮像画素Ｅ／／〜Ｅｍｎに被写
体からの光が入射すると、入射光量に応じた信号電荷（
電子）が各撮像画素Ｅ／ｌ〜Ｅｍｎに於けるＭＯＳ−Ｆ
ＥＴ Ｓｌ／〜Ｓｍｎの夫々のソースに蓄積される。そ
して、垂直走査信号記からの第３図Ａに示される如くの
垂直走査信号φＶ／〜φｖｍが制御端子Ｖ／〜ｖｍを介
してエンノ・ンスメント形のＭＯＳ−ＦＥＴ Ｓ／／〜
Ｓｍｎのゲートに供給されて、これらＭＯＳ”ＦＥＴ
Ｓ／／〜Ｓｍｎが各行毎に選択的に開状態とされ、か
つ、水平走査回路３からの第３図Ｂに示される如くの水
平走査信号φｈｌ〜φｈｎが制御端子ｈ／〜ｈｎを介し
てディプリーション形のＭＯＳ−ＦＥＴＴ’／〜Ｔ１０
のゲートに供給されて、これらＭＯＳ・ＦＥＴ Ｔ’
／〜Ｔ１０が選択的に開状態とされることにより、ＭＯ
Ｓ−ＦＥＴ Ｓ／／〜Ｓｍｎの夫々のソースに蓄積され
た信号電荷にもとすく信号が、出力端モ乙に導かれて、
撮像出力信号が得られるのである１、 さらに、斯かる本発明に係る固体撮像素子１０に於ける
撮像面の任意の７つの撮像画素Ｅからの撮像出力信号の
導出について、第Ｓ図及び第４図を参照して考察すると
、ＭＯＳ−ＦＥＴ Ｓのソースに接続された光電変換
部りを形成するＰ−Ｎ接合部の接合容量Ｃｊに信号電荷
（電子）が蓄積されて、ＭＯＳ−ＦＥＴ Ｓのソース
電位が電源Ｓの動作電圧ｖｖに対応した電位■ｖからΔ
ｖｓだけ低下し、また、ＭＯＳ−ＦＥＴ Ｓのドレイ
ンに浮遊容量ｃｄ （ｃｄ＞ｃＪ）が付随し、ＭＯＳ・
ＦＥＴ Ｓが開状態とされるとき、そのドレイン電位
がｖＶから 第１図に示される固体撮像素子／の場合と同様で、ら
る３゜ ここで、ＭＯＳ−ＦＥＴ Ｓのソース電位はＶｖから
接地・電位まで変化し得ることになり、このエンハンス
メント形のＭＯＳ−ＦＥＴ Ｓのスノツンヨールド電
圧をＶｔｈ （Ｖｔｈ＞０）として、ＭＯＳ−ＦＥＴ
Ｓを開状態にするため必要となルＦｆ＝直走査信号φ
７のパルスψ７のンペルは、ｖ 、 ＋ＶＢ、以−ヒと
なり、また、ＭＯＳ−ＦＥＴＳを閉状態に保つため必要
となる垂直走査信号φッの低レベル部は、Ｖｔｈ以下と
なる。従って、この場合も、ＭＯＳ−ＦＥＴ Ｓを確
実に開・閉するに必要とされる垂直走査信号φ７は、低
ノベル部ヲ■ｔｈ−ｖ′トし、パルスψ７のノベルヲｖ
ｖ＋ｖｔｈ＋ｖ′（但し、Ｖ′は余裕電圧）とするもの
となる。
０に於いても、第１図に示される固体撮像素子Ｆ／の場
合と同様の撮像動作が行われる 即ち、詳細説明は省略
するも、その撮像面の各撮像画素Ｅ／／〜Ｅｍｎに被写
体からの光が入射すると、入射光量に応じた信号電荷（
電子）が各撮像画素Ｅ／ｌ〜Ｅｍｎに於けるＭＯＳ−Ｆ
ＥＴ Ｓｌ／〜Ｓｍｎの夫々のソースに蓄積される。そ
して、垂直走査信号記からの第３図Ａに示される如くの
垂直走査信号φＶ／〜φｖｍが制御端子Ｖ／〜ｖｍを介
してエンノ・ンスメント形のＭＯＳ−ＦＥＴ Ｓ／／〜
Ｓｍｎのゲートに供給されて、これらＭＯＳ”ＦＥＴ
Ｓ／／〜Ｓｍｎが各行毎に選択的に開状態とされ、か
つ、水平走査回路３からの第３図Ｂに示される如くの水
平走査信号φｈｌ〜φｈｎが制御端子ｈ／〜ｈｎを介し
てディプリーション形のＭＯＳ−ＦＥＴＴ’／〜Ｔ１０
のゲートに供給されて、これらＭＯＳ・ＦＥＴ Ｔ’
／〜Ｔ１０が選択的に開状態とされることにより、ＭＯ
Ｓ−ＦＥＴ Ｓ／／〜Ｓｍｎの夫々のソースに蓄積され
た信号電荷にもとすく信号が、出力端モ乙に導かれて、
撮像出力信号が得られるのである１、 さらに、斯かる本発明に係る固体撮像素子１０に於ける
撮像面の任意の７つの撮像画素Ｅからの撮像出力信号の
導出について、第Ｓ図及び第４図を参照して考察すると
、ＭＯＳ−ＦＥＴ Ｓのソースに接続された光電変換
部りを形成するＰ−Ｎ接合部の接合容量Ｃｊに信号電荷
（電子）が蓄積されて、ＭＯＳ−ＦＥＴ Ｓのソース
電位が電源Ｓの動作電圧ｖｖに対応した電位■ｖからΔ
ｖｓだけ低下し、また、ＭＯＳ−ＦＥＴ Ｓのドレイ
ンに浮遊容量ｃｄ （ｃｄ＞ｃＪ）が付随し、ＭＯＳ・
ＦＥＴ Ｓが開状態とされるとき、そのドレイン電位
がｖＶから 第１図に示される固体撮像素子／の場合と同様で、ら
る３゜ ここで、ＭＯＳ−ＦＥＴ Ｓのソース電位はＶｖから
接地・電位まで変化し得ることになり、このエンハンス
メント形のＭＯＳ−ＦＥＴ Ｓのスノツンヨールド電
圧をＶｔｈ （Ｖｔｈ＞０）として、ＭＯＳ−ＦＥＴ
Ｓを開状態にするため必要となルＦｆ＝直走査信号φ
７のパルスψ７のンペルは、ｖ 、 ＋ＶＢ、以−ヒと
なり、また、ＭＯＳ−ＦＥＴＳを閉状態に保つため必要
となる垂直走査信号φッの低レベル部は、Ｖｔｈ以下と
なる。従って、この場合も、ＭＯＳ−ＦＥＴ Ｓを確
実に開・閉するに必要とされる垂直走査信号φ７は、低
ノベル部ヲ■ｔｈ−ｖ′トし、パルスψ７のノベルヲｖ
ｖ＋ｖｔｈ＋ｖ′（但し、Ｖ′は余裕電圧）とするもの
となる。
一方、ＭＯＳ−ＦＥＴ Ｔ’のソース電位は、ＭＯＳ
−ＦＥＴ Ｓのドレイン電位に等しく、ＶｖからＶｖ
−ΔＶｄｔで変化するので、このディプリーション形の
ＭＯＳ−ＦＥＴ Ｔ’のスンッショールド電圧を−ｖ
’ ｔｈ （Ｖ’ｔｈ＞ ０ ） とすると、ＭＯＳ
・ＦＥＴＴ’を開状態にするために必要となる水平走査
信号φｈのパルスψｈのノベルは、Ｖｖ−Ｖ’ｔｈ以上
となり、また、ＭＯＳ−ＦＥＴ Ｔ’を閉状態に保つ
ため必要となる水平走査信号φｈの低レベル部（１、■
７−Δｖｄ−Ｖ’ｔｈ以下となる。３従って、ＭＯＳ−
ＦＥＴ Ｔ’を確実に開・閉するに必要とされる水平
走査信号φｈば、低レベル部を■ヮーΔＶｄ −Ｖ’ｊ
）１−Ｖ’とし、パルスψｈのンペルをＶｖ−Ｖ′ｔｈ
＋Ｖ′とするものとなる１、上述よりして、本発明に係
る固体撮像素子の場合、垂直走査信号φ７に関しては従
来と同等であるが、水平走査信号φｈについては、従来
の場合に比して、その低レベル部及びパルスψｈのノベ
ルを、夫々、ｖｔｈ −（−Ｖ’ｔｈ） −ｖｔｈ＋ｖ
’ｔｈだけ低減することができることになる。従って、
走′査回路の便宜のため、水平走査信号φｈの低レベル
部を垂直走査信号φ７の低レベル部に合わせるように１
７でも、水平走査信号φｈのパルスψｈのノベルが低く
てよいので、パルスψｈの振幅は垂直走査信号φ７のパ
ルスψ７の振幅Ｖ ｖ ＋ ２Ｖ ’よりｖｔｈ＋ｖ’
ｔｈだけ小となり、水平走査回路の負担をさほど増加さ
せず、また、ＭＯＳ−ＦＥＴ Ｔ’の耐圧特性の点で
も従来に比して有利となる。
−ＦＥＴ Ｓのドレイン電位に等しく、ＶｖからＶｖ
−ΔＶｄｔで変化するので、このディプリーション形の
ＭＯＳ−ＦＥＴ Ｔ’のスンッショールド電圧を−ｖ
’ ｔｈ （Ｖ’ｔｈ＞ ０ ） とすると、ＭＯＳ
・ＦＥＴＴ’を開状態にするために必要となる水平走査
信号φｈのパルスψｈのノベルは、Ｖｖ−Ｖ’ｔｈ以上
となり、また、ＭＯＳ−ＦＥＴ Ｔ’を閉状態に保つ
ため必要となる水平走査信号φｈの低レベル部（１、■
７−Δｖｄ−Ｖ’ｔｈ以下となる。３従って、ＭＯＳ−
ＦＥＴ Ｔ’を確実に開・閉するに必要とされる水平
走査信号φｈば、低レベル部を■ヮーΔＶｄ −Ｖ’ｊ
）１−Ｖ’とし、パルスψｈのンペルをＶｖ−Ｖ′ｔｈ
＋Ｖ′とするものとなる１、上述よりして、本発明に係
る固体撮像素子の場合、垂直走査信号φ７に関しては従
来と同等であるが、水平走査信号φｈについては、従来
の場合に比して、その低レベル部及びパルスψｈのノベ
ルを、夫々、ｖｔｈ −（−Ｖ’ｔｈ） −ｖｔｈ＋ｖ
’ｔｈだけ低減することができることになる。従って、
走′査回路の便宜のため、水平走査信号φｈの低レベル
部を垂直走査信号φ７の低レベル部に合わせるように１
７でも、水平走査信号φｈのパルスψｈのノベルが低く
てよいので、パルスψｈの振幅は垂直走査信号φ７のパ
ルスψ７の振幅Ｖ ｖ ＋ ２Ｖ ’よりｖｔｈ＋ｖ’
ｔｈだけ小となり、水平走査回路の負担をさほど増加さ
せず、また、ＭＯＳ−ＦＥＴ Ｔ’の耐圧特性の点で
も従来に比して有利となる。
さらに、水平走査信号φｈの低レベル部のノベルを接地
ノベルにしても、パルスψｈの振幅を従来に比してＶｔ
ｈ＋Ｖ’ｔｈだけ小にすることができ、水平走査回路を
構成するシフトレジスタ等の設計上極めて有利となる。
ノベルにしても、パルスψｈの振幅を従来に比してＶｔ
ｈ＋Ｖ’ｔｈだけ小にすることができ、水平走査回路を
構成するシフトレジスタ等の設計上極めて有利となる。
そして、水平走査信号φｈの低レベル部のレベルを接地
レベルにすることにより、水平走査回路に於いて、水平
走査信号φｈの低レベル部のレベルを接地レベルより高
くするための電圧供給用端子を不要とでき、水平走査回
路を集積回路素子として構成する場合に、外部ビン数を
減らすことができることになる利点もある、。
レベルにすることにより、水平走査回路に於いて、水平
走査信号φｈの低レベル部のレベルを接地レベルより高
くするための電圧供給用端子を不要とでき、水平走査回
路を集積回路素子として構成する場合に、外部ビン数を
減らすことができることになる利点もある、。
第７図は第Ｓ図に示される本発明に係る固体撮像素子１
０の具体的構成の他の例に於ける、撮像画素Ｅ／／〜Ｅ
ｍｎの１つＥ及びスイッチング素子であるディブリーン
ヨン形のＭＯＳ−ＦＥＴ Ｔ′／〜Ｔ／ｎの１つＴ′が
形成される部分の断面を示す。
０の具体的構成の他の例に於ける、撮像画素Ｅ／／〜Ｅ
ｍｎの１つＥ及びスイッチング素子であるディブリーン
ヨン形のＭＯＳ−ＦＥＴ Ｔ′／〜Ｔ／ｎの１つＴ′が
形成される部分の断面を示す。
この列に於いても、Ｐ形の半導体基体／／にＮｍ領域／
、２．／３．／’ｌ及び／りが形成され、ゲート電極／
７を有し、領域／、ｌ！をソースとして領域／３をトン
インとする、エンハンスメント形のＭＯＳ−ＦＥＴ Ｓ
／／〜Ｓｍｎの／っであるＳが構成され、！ｆ、た、ゲ
ート電極／ｇを有し、領域／ｌｌをノースとして領域／
古をドレインとする、ディプリーション形のＭＯＳ−Ｆ
ＥＴ Ｔ′／〜Ｔ′ｏの７つＴ′が構成されており、Ｍ
ＯＳ−ＦＥＴ ＳのトンインとＭＯＳ−ＦＥＴ Ｔ
’のソースとが共通電極／９で接続されている。そして
、領域／Ｓに設６すられたＭＯＳ−ＦＥＴ Ｔ’のド
レイン電極２０の他に、領域／２にＭＯＳ−ＦＥＴ
Ｓのソース電極２／が設けられている。斯かるＭＯＳ−
ＦＥＴＳが構成される部分上に、ソース電極２／上を除
いて、絶縁層、！コが配され、その上に、例えば、アル
ミニウム層で形成された電極２３が配され、この電極、
２３はソース電極λ／に接続されている。そして、電極
λ３上に、列えげ、アモルファス・シリコン薄膜層で形
成された光電変換層、２１１が配され、さらに、光電変
換層、２１１Ｏ上には透明電極（ターゲット電極）２Ｓ
が配されている１、このＭＯＳ−ＦＥＴ Ｓが構成さ
れる部分上に拡がる光電変換層、２グの一部分が、光電
変換部Ｄ／／〜Ｉ）ｍｎのひとつであるＤを形成してい
るのである−１即ち、この例に於いては、光電変換部Ｄ
／／〜ＤｌｌＩｎの夫々は独立した受光ダイオード等の
受光素子で形成されているのではなく、受光面に拡がる
光電変換層２グの一部分で形成されているのである。
、２．／３．／’ｌ及び／りが形成され、ゲート電極／
７を有し、領域／、ｌ！をソースとして領域／３をトン
インとする、エンハンスメント形のＭＯＳ−ＦＥＴ Ｓ
／／〜Ｓｍｎの／っであるＳが構成され、！ｆ、た、ゲ
ート電極／ｇを有し、領域／ｌｌをノースとして領域／
古をドレインとする、ディプリーション形のＭＯＳ−Ｆ
ＥＴ Ｔ′／〜Ｔ′ｏの７つＴ′が構成されており、Ｍ
ＯＳ−ＦＥＴ ＳのトンインとＭＯＳ−ＦＥＴ Ｔ
’のソースとが共通電極／９で接続されている。そして
、領域／Ｓに設６すられたＭＯＳ−ＦＥＴ Ｔ’のド
レイン電極２０の他に、領域／２にＭＯＳ−ＦＥＴ
Ｓのソース電極２／が設けられている。斯かるＭＯＳ−
ＦＥＴＳが構成される部分上に、ソース電極２／上を除
いて、絶縁層、！コが配され、その上に、例えば、アル
ミニウム層で形成された電極２３が配され、この電極、
２３はソース電極λ／に接続されている。そして、電極
λ３上に、列えげ、アモルファス・シリコン薄膜層で形
成された光電変換層、２１１が配され、さらに、光電変
換層、２１１Ｏ上には透明電極（ターゲット電極）２Ｓ
が配されている１、このＭＯＳ−ＦＥＴ Ｓが構成さ
れる部分上に拡がる光電変換層、２グの一部分が、光電
変換部Ｄ／／〜Ｉ）ｍｎのひとつであるＤを形成してい
るのである−１即ち、この例に於いては、光電変換部Ｄ
／／〜ＤｌｌＩｎの夫々は独立した受光ダイオード等の
受光素子で形成されているのではなく、受光面に拡がる
光電変換層２グの一部分で形成されているのである。
なお、撮像面への光はターゲット電極２Ｓを透過して入
射せしめられる。この場合、半導体基体／／は接地され
、また、ターゲット電極２Ｎには端子７から所定の直流
電圧であるターゲット電圧ＶＴが供給されて用いられる
。
射せしめられる。この場合、半導体基体／／は接地され
、また、ターゲット電極２Ｎには端子７から所定の直流
電圧であるターゲット電圧ＶＴが供給されて用いられる
。
斯かる光電変換部ＤＩｌ−Ｄｍｎが光電変換層で形成さ
れた例に於いても、水平走査信号φｈｌ〜φｈｎ士開・
閉制御されるスイッチング素子がディプリーション形の
ＭＯＳ−ＦＥＴ Ｔ′／〜Ｔ′ｎで構成されることによ
る効果は、上述の光電変換部Ｄ／／〜Ｉ）ｍｎが受光ダ
イオードで形成され′ｆｃ例の場合と同様である。
れた例に於いても、水平走査信号φｈｌ〜φｈｎ士開・
閉制御されるスイッチング素子がディプリーション形の
ＭＯＳ−ＦＥＴ Ｔ′／〜Ｔ′ｎで構成されることによ
る効果は、上述の光電変換部Ｄ／／〜Ｉ）ｍｎが受光ダ
イオードで形成され′ｆｃ例の場合と同様である。
以上説明した如く、本発明に係る固体撮像素子は、各撮
像画素に得られる信号電荷にもとすく信号を導出するた
め、各撮像画素外に設けられて、選択的に開状態とされ
る複数のスイッチング素子の耐圧特注に於ける要求を緩
和することができるものであり、また、これらのスイッ
チング素子を：１１４・閉制御するための走査信号を発
生する回路系の負担を軽減できて、その設計の自由度を
拡大することができ、特に、斯かる回路が集積回路素子
として構成される場合には、外部ピン数を減らすことが
できるという利点を有するものである。従って、映像信
号を発生させる撮像装置を構成するにあたり、耐圧対策
及び周辺回路系の設計を容易にすることができる。
像画素に得られる信号電荷にもとすく信号を導出するた
め、各撮像画素外に設けられて、選択的に開状態とされ
る複数のスイッチング素子の耐圧特注に於ける要求を緩
和することができるものであり、また、これらのスイッ
チング素子を：１１４・閉制御するための走査信号を発
生する回路系の負担を軽減できて、その設計の自由度を
拡大することができ、特に、斯かる回路が集積回路素子
として構成される場合には、外部ピン数を減らすことが
できるという利点を有するものである。従って、映像信
号を発生させる撮像装置を構成するにあたり、耐圧対策
及び周辺回路系の設計を容易にすることができる。
第７図及び第Ω図は従来の固体撮像素子及びその周辺回
路部の概要を示す等価回路図、第３図は従来の、もしく
は、本発明に係る固体撮像素子及びその周辺回路部の動
作説明に供される波形図、第９図は本発明に係る固体撮
像素子の一例にその周辺回路部が接続された例の概要を
示す等価回路図、第Ｓ図及び第４図は第９図に示される
本発明＋Ｃ係る固体撮像素子の一列の一部分の具体的構
成の−［ＺＩＪ ＝＆示す断面図及びその等価回路図、
第７図は第１図（（示される本発明に係る固体撮像素子
の一例の一部分の具体的構成の他の例を示す断面図であ
る、 図中１．２は垂直走査回路、３は水平走査回路、乙は出
力端子、１０は固体撮像素子、／／は半導体基体、／７
及び７ｇはゲート電極、Ｅ／／〜Ｅｍｎ及びＥは撮像画
素、Ｄ／／〜ｌ）ｍｎ及びＤは光電変換部、Ｓ／／〜Ｓ
ｍｎ及びＳはエンハンスメント形のＭＯＳ−ＦＥＴ、Ｔ
’／〜Ｔ′□及びＴ′はディプリーション形のＭＯＳ−
ＦＥＴである。 第１図 ■ 第４図 拉
路部の概要を示す等価回路図、第３図は従来の、もしく
は、本発明に係る固体撮像素子及びその周辺回路部の動
作説明に供される波形図、第９図は本発明に係る固体撮
像素子の一例にその周辺回路部が接続された例の概要を
示す等価回路図、第Ｓ図及び第４図は第９図に示される
本発明＋Ｃ係る固体撮像素子の一列の一部分の具体的構
成の−［ＺＩＪ ＝＆示す断面図及びその等価回路図、
第７図は第１図（（示される本発明に係る固体撮像素子
の一例の一部分の具体的構成の他の例を示す断面図であ
る、 図中１．２は垂直走査回路、３は水平走査回路、乙は出
力端子、１０は固体撮像素子、／／は半導体基体、／７
及び７ｇはゲート電極、Ｅ／／〜Ｅｍｎ及びＥは撮像画
素、Ｄ／／〜ｌ）ｍｎ及びＤは光電変換部、Ｓ／／〜Ｓ
ｍｎ及びＳはエンハンスメント形のＭＯＳ−ＦＥＴ、Ｔ
’／〜Ｔ′□及びＴ′はディプリーション形のＭＯＳ−
ＦＥＴである。 第１図 ■ 第４図 拉
Claims (1)
- 第一のスイッチング素子と該第−のスイッチング素子と
の電気的接続がされた光電変換部とを含んで構成された
撮像画素が、複数個、行列配置を形成して配され、さら
に、各々が各列を形成する上記撮像画素に於ける上記第
一のスイッチング素ｆの夫々に対して共通に接続された
、上記撮像画素の列の数に対応した数の、ディプリーシ
ョン形絶縁ゲート電界効果トランジスタで構成された第
二のスイッチング素子が配されて成り、上記第一のスイ
ッチング素子が各行を形成する上記撮像画素に於けるも
の毎（Ｃ順次選択的に開状態とされるとともに、上記第
二のスイッチング素子が順次選択的シて閉状（４）とさ
れるようになされて、−ト記光電変換部で得られる信号
電荷にもとすく信号が上記第−及び第二のスイッチング
素子を介して導出され、撮像出力信号が得られるよう−
された固体撮像素子、
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060097A JPS58177086A (ja) | 1982-04-10 | 1982-04-10 | 固体撮像素子 |
| PCT/JP1983/000108 WO1983003729A1 (en) | 1982-04-10 | 1983-04-09 | Solid-state image pickup element |
| US06/562,588 US4584608A (en) | 1982-04-10 | 1983-04-09 | Solid state image pickup device |
| EP19830901105 EP0105383A4 (en) | 1982-04-10 | 1983-04-09 | SEMICONDUCTOR SHOOTING ELEMENT. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060097A JPS58177086A (ja) | 1982-04-10 | 1982-04-10 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58177086A true JPS58177086A (ja) | 1983-10-17 |
Family
ID=13132245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060097A Pending JPS58177086A (ja) | 1982-04-10 | 1982-04-10 | 固体撮像素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4584608A (ja) |
| EP (1) | EP0105383A4 (ja) |
| JP (1) | JPS58177086A (ja) |
| WO (1) | WO1983003729A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4734589A (en) * | 1986-12-11 | 1988-03-29 | Honeywell Inc. | A/D photodiode signal conversion apparatus |
| US5355013A (en) * | 1988-05-25 | 1994-10-11 | University Of Hawaii | Integrated radiation pixel detector with PIN diode array |
| JP2653550B2 (ja) * | 1990-11-14 | 1997-09-17 | 三菱電機株式会社 | 固体撮像素子 |
| US5225696A (en) * | 1992-01-29 | 1993-07-06 | Northrop Corporation | Focal plane array with charge transfer gate |
| JP3553576B2 (ja) * | 1996-03-22 | 2004-08-11 | 株式会社ニコン | 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法 |
| US6040592A (en) * | 1997-06-12 | 2000-03-21 | Intel Corporation | Well to substrate photodiode for use in a CMOS sensor on a salicide process |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3435138A (en) * | 1965-12-30 | 1969-03-25 | Rca Corp | Solid state image pickup device utilizing insulated gate field effect transistors |
| JPS5926154B2 (ja) * | 1974-07-05 | 1984-06-25 | 株式会社日立製作所 | 固体撮像装置 |
| JPS605108B2 (ja) * | 1977-08-01 | 1985-02-08 | 株式会社日立製作所 | 固体擦像装置 |
| JPS5630773A (en) * | 1979-08-20 | 1981-03-27 | Matsushita Electronics Corp | Semiconductor integrated circuit device |
-
1982
- 1982-04-10 JP JP57060097A patent/JPS58177086A/ja active Pending
-
1983
- 1983-04-09 WO PCT/JP1983/000108 patent/WO1983003729A1/ja not_active Application Discontinuation
- 1983-04-09 EP EP19830901105 patent/EP0105383A4/en not_active Withdrawn
- 1983-04-09 US US06/562,588 patent/US4584608A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0105383A4 (en) | 1987-01-22 |
| EP0105383A1 (en) | 1984-04-18 |
| WO1983003729A1 (en) | 1983-10-27 |
| US4584608A (en) | 1986-04-22 |
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