JPS60232788A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、光電変換作用およびスイッチング作用を併せ
持つ静電誘導トランジスタを撮像素子として用いる固体
撮像装置に関するものである。

（従来技術） 静電誘導トランジスタ（５ｔａｔｉｃ　Ｉｎｃ？ｕ＋ｃ
ｔｉｏｎ　Ｔｒａ−ｎｓｉｓｔｏｒ　；以下Ｓ工Ｔと略
称する）を撮像素子として用いる固体撮像装置は、従来
種々提案されておリ、例えばＳＩＴとして零ゲートバイ
アス下でオフ状態にあるノーマリオフ形のものを用いる
ものがある。このノーマリオフ形のＳＥＴを用いる固体
撮像装置においては、電荷注入域で信号を読出すため、
振幅の大きなスパイク状倍号が得られるという特長を有
するが、他方では読出し時のＳＩＴゲート電位の実行的
使用範囲が、ＳＩＴがオン状態になり始める正のピンチ
オフ電圧から、ゲートからソースへの電荷注入が起こる
ゲート電圧までと狭いため、扱える入射光量範囲が狭く
、シたがって飽和露光量が小さいという問題がある。

このような問題を解決するものとして、ＳＩＴとして零
ゲートバイアス下でオン状態にあるノーマリオン形のも
のを用いる固体撮像装置が開発されている。第１図Ａは
本願人が既に開発したノーマリオン形のＳＩＴを用いる
一例の固体撮像装置の一画素を構成するＳＩＴの断面構
造を示し、第１図Ｂは全体の回路構成を示すものである
。

第１図Ａに示す５ＩＴＩはドレインとなるｎ＋またはｎ
形基板ｚ上にチャネルを形成するｎ−エピタキシャル層
８を成長させ、このエピタキシャル層８の表面に熱拡散
性等によりｎ＋ソース領域４．１）＋ゲート領域すを形
成すると共に、ソース領域４にはソース１ｉｆｉｌｉｉ
６を接合して設け、ゲート領域５にはＳｉＯ２等の絶縁
膜７を介してゲート電極８を被着してゲート領域す上に
ゲートキャ／＜シタ９を形成したものである。この５Ｉ
ＴＩを、埋込絶縁物等より成る分離領域１０により隣接
する画素と分離して同一基板上にマ）　ＩＪラックス状
形成する。

第１図Ｂにおいて、マトリックス状に形成された各画素
を構成する５ＩＴＩ−１１〜１−　ｍｎのドレイン（基
板）にはビデオ電圧ＶＤを印加し、Ｘ方向に配列された
各行のＳＩＴ＃１−１１〜１−１ｎ；・・・；１−ｍ１
〜１−ｍｎのゲート電極には各行ライン１１−１　、・
・・、１１−ｍを接続して垂直走査回路１２により行選
択信号０゜０．・・・。

ＯＧｍを印加する。また、Ｙ方向に配列された各列のＳ
ＩＴ＃ｔ−ｔｔ　〜ｔ−ｍ１；・　Ｈｌ−１ｎ　〜１−
ｍｎのソース電極にけ各列ライン１３−１゜・・・、１
８−ｎを接続し、これらの列ラインの一端を各列Ａ択ト
ランジスタ１４−１．・・・、　１４−　ｎ。

共通のビデオライン１５および負荷抵抗１６を経て接地
して、各列選択トランジスタ１４−１．・・・。

１４−ｎのゲートに水平走査回路１７から列選択信号０
６１．・・・、０８ｎを印加し、各列ライン１８−１、
・・・１８−ｎの他端を各リセットトランジスタ１８−
１　、・・・、１８−ｎを経て接地して、これら各リセ
ットトランジスタ１８−１〜１８−ｎのゲートにリセッ
ト信号軸を印加する。

第１図Ｃは行ライ：／　１１−１〜１１−　ｍ　％列選
択トランジスタ１４−１〜１４−ｎ＄ｒよびリセットト
ランジスタ１８−１〜１Ｂ−ｎに印加する各信号の波形
を示すものである。第１図０から明らかなように、この
固体撮像装置においては、行ライン１１−１〜１１−ｍ
を順次選択すると井に、各行ラインの選択下において列
ライン１８−１〜１８−ｎを順次選択して画素信号を読
出し、各行ラインにおいて信号読出し期間ｔＨが完了し
てから次の行ラインの選択に移る水平ブランキング期間
ｔＢＬにその行ラインの全ての画素を同時にリセットす
るものであるが、各画素がノーマリオン形のＳＩＴで構
成されているため、そのゲートに印加する行選択信号Ｏ
Ｇ□〜グ。、は８値レベルとして負のピンチオフ電圧で
の読出しを行なうようにしている。

第１図Ｃにおいて、水平ブランキング期間ｔＢＬには、
リセットトランジスタ１８−１〜１８−ｎに印加するリ
セット信号ＯＲによって、全ての画素のソースに接続す
れた列ライン１．３−１〜１８−ｎの電位が強制的に零
電位に設定されると同時に、ある行うイ虻ン例えば行ラ
イン１１−１に印加される行選択信号グＧ０が最大の振
幅値〜Ｒとなるために、行ライン１１−１に接続された
全ての画素１−１１〜１−１ｎの７０−ティングゲート
、すなわちゲート領域とゲートキャパシタとの間は、零
電位となった列ライン１８−１〜１８−ｎに接続された
ソースに対して順方向にバイアスされ、これによりそれ
まで光入射によってゲート領域に蓄積されていた光電荷
（正孔）はソース領域にはき出され、最終的にソースに
対するフローティングゲートの電位はゲート−ソース間
のビルトイン電圧Ｖｂｉに落着く。これが、１ラインの
画素のゲート電位のリセットすなわち光蓄積電荷のリセ
ット動作である。

各行ラインにおいて、電圧ＶｐＩＨの印加が切れると、
同時にそのラインの画素のゲート電位は、容量結合によ
ってビルトイン電圧ｖｂｉに対しほぼ””＄Ｔ１だけ、
より詳しくはゲートキャパシタ９の容量をＣＧ１７０−
ティングゲートのソースおよびチャネル部に対する寄生
接合容量をＣＪとすると、 たけ逆バイアスされるから、 となる。

信号読出し時には、選択された行ラインに電圧ｖＸＧが
印加されるから、これによりそのラインの画素の７０−
ティングゲートの電位は、やはり同じ容量結合によって
ほぼ％Ｇだけ上昇するが、そのゲート領域にはこのライ
ンの前のゲートリセット時以来入射光によってエピタキ
シャル層内に発生した電子−正孔対のうちの正孔が蓄積
されつづけるから、その電荷の読出し時までの積分値を
Ｑｐとすれば、その光蓄積電荷によるゲート電位の上昇
分は、Ｑｐ／Ｃｏ（ミΔｖＧｐ）となるｏしたがって、
読出し時のゲー）ｔｔＥ位は、はぼ（Ｖｂｉ　−ＶグＲ
）＋ＶＩＧ”ＱＩ）”Ｇとなる。ここで、各画素のビン
ｆ　ｔ　７　［圧ＶＧＯｔｔ　（Ｖｂｌ　−ＶｐＨ＋　
ＶｐＧ）となるように設定すれば、信号読出し時におい
てゲート電位ＶＧのピンチオフ電圧ｖＧｏを越える分は
光電荷流入によるゲート電位上昇分のみとなり、相対入
射光ｔｐに対する相対出力Ｖ。ｕｔおよびゲート電位Ｖ
。に対する信号電流Ｉ、はそれぞれ第２図ＡおよびＢに
示すようになる。

しかし、上述した固体撮像装置＋、：おいては、ゲート
電位リセット後画素信号読出し時までの光電荷の蓄積期
間内において、強い入射光によりその光電荷蓄積による
ゲート電位上昇分ΔＶＧｐが、Δｖｃａｐ　＞　ｖｓａ
となると、その７０−ティングゲートの電位ｖｏが、 ｖＧ　−ｖｂｉ　−ｖＪＩＩＲ”　ΔｖＧｐ＞　ｖＧ。

となり、その画素が非選択時であるにも拘らずゲート電
位ｖＧがピンチオフ電圧ｖＧＯを越えてＳＩＴがオン状
態となる。このため、この画素の列ラインが選択された
ときに、その非選択画素の電流が実際に選択された画素
の信号電流に重畳され、これが負荷抵抗１６を経て画素
信号として続出されるために、正常な撮像ができなくな
る不都合がある。

このような不都合を解決する対策として、ピンチオフ電
圧ｖＧｏを一定のまま行選択信号の電圧Ｖ□およびＶｐ
Ｃを大きくすることにより、上記の不都合が発生する光
電荷の積分値（Δｖｏｐ）を大きくすることが考えられ
るが、これは飽和露光量を変えること全意味するため、
撮像装置設計上の自由度を狭めることになると共に、ま
たこのようにしでもより強い入射光があると同様な不都
合が生じるため根本的な解決策とはならない。

以上のように、ノー了りオン形のＳＩＴを用いる固体撮
像装置においては、ノーマリオフ形のものに比べ読出し
時のＳＩＴゲー）ｉ位の実効的使用範囲を広くでき、し
たがって扱える入射光量範囲を広く、すなわち飽和露光
量を大きくできるが、他方ではピンチオフ電圧ｖＧｏが
負であるために、入射光が強い場合においてゲー）ｉ位
ｖＧがピンチオフ電圧ｖＧｏを越えて上昇することＯこ
より、ゲート非選択時にも拘らず信号電流が流れるいわ
ゆ＋　ＶｓＧ（Ｖｂｉ　−％Ｒ＋ΔＶＧｐ−ＶＧｏの場
合）であったときの信号出力電圧が飽和出力電圧となる
場合には、これまでの撮像装置で問題にされているブル
ーミング現象と、現象としては等しくなるが、Ｖｃ　＞
　Ｖｃｏ　＋　Ｖ列の条件下では信号出方電圧が飽和出
力電圧に達することが一般的であるため、この場合には
ブルーミング現象の起こるより暗い入射光置載で上記の
半選択信号の問題が発生することになる。

（発明の目的） 本発明の目的は、特に上述したノーマリ−オン形のＳＩ
Ｔを用いる場合の半選択信号現象の発生を有効に防止し
得るよう適切に構成した固体撮像装置を提供しようとす
るものである。

（発明の概要） 本発明の固体撮像装置は、複数の行ラインおよび複数の
列ライン間にマトリック状に配列される各画素を、撮像
素子としての静電誘導トランジスタと、この静電誘導ト
ランジスタのゲートに接続したソース−ドレイン通路を
有する制御トランジスタとをもって構成し、この制御ト
ランジスタを選択的に導通させることにより、非選択画
素の静電誘導トランジスタのピンチオフ電圧を越える分
の光蓄積電荷をその制御トランジスタのソース−ドレイ
ン通路を経て放出させるよう構成したことを特徴とする
ものである。

（実施例） 第８図Ａ〜Ｄは本発明の第１実施例を示すもので、第８
図Ａは全体の回路構成を表わす。画素２１−１１〜２１
−ｍｎは同一基板にマトリックス状に形成し、その各々
の画素は撮像素子としてのｎチャネル・ノーマリ−オン
形の５ＩＴ２２と、そのフローティングゲート２８に設
けたゲートキャパシタ２４と、７０−ティングゲート２
３に接続したソース−ドレイン通路を有するｐチャネル
エンハンスメント形の制御トランジスタ２５とをもって
構成する。各画素を構成するＳＩＴのドレイン（基板）
にはビデオ電圧ＶＤを印加し、Ｘ方向に配列された各行
の画素群２１−１１〜２１−１　ｎ　；・・・；　２１
−ｍ　１〜２１−　ｍｎ０）Ｓ　ＩＴＯ，）ゲートキャ
パシタには各行ライン２６−１．・・・。

２６−ｍを接続して垂直走査回路２７により行選択信号
ＯＧよ、・・・、ＸＧｍを印加する。また、Ｙ方向に配
列された各列の画素群２１−１１〜２１−ｍ　１　；−
；　２１−１　ｎ　〜２１−ｍｎ（７）ＳＩ　Ｔ（１）
ソースには各列ライン２８−１．・・・、２８−ｎを接
続し、これらの列ラインを各列選択トランジスタ２９−
１．・・・、２９−ｎ１共通のビデオライン８０および
負荷抵抗８１を経て接地して、各列選択トランジスタ２
９−１．・・・、２９−Ｈのゲートに水平走査回路３２
から列選択信号０８□、・・・ｌ　ｌＥｎを印加する。

さらに、各画素を構成する制御トランジスタ２５のゲー
トおよびドレインには、それぞれ制御ゲートライン８８
およびオーバーフロードレインライン８４を接続して制
御ゲート信号グ。

および制御ドレイン電圧Ｖ。を印加する。

第８図Ｂは互いに隣接する４画素の構成を示す平面図で
あり、第８図ＣはそのＡ　−Ａ’線断面図である。本例
では基板４０に形成する画素の面積効率を上げるため、
互いに隣接する４画素を図において上下および左右対称
に形成する。基板４０はＳＩＴのドレインを構成するも
ので、ｎ＋またはｎ形半導体を用い、この基板４０上に
ｎ−エピタキシャル層４１を成長させると共に、このエ
ピタキシャル層４１に埋込絶縁物等より成る分離領域４
２を形成して隣接する画素間を電気的および光学的に分
離する。各回！素において、ＳＩＴのゲートおよびソー
スはそれぞれエピタキシャル層４１の表面に形成したｐ
＋拡散層４８およびｎ＋拡散層４４をもって描成し、ｎ
＋拡散層４４は例えばポリシリコンより収る配線層４５
を経て対応する列ライン２８−ｉ、２８−（ｉ＋ｘ　）
に接続し、ｐ＋拡散層４δ上にはゲート酸化膜を介して
行ライン２６−ｉ、２６−（土＋１）を形成する例えば
ポリシリコンより成る行ライン電極４６−ｉ。

４６−（ｉ＋１）を破着して、行ライン電極がｐ＋拡散
層４８と対向する部分にゲートキャパシタを形成する。

各画素のｐ＋拡散層４３は、互いに隣接する４画素の中
央部まで延在して形成して、その部分を各画素の制御ト
ランジスタのソースとして作用させルト共に、その４画
素の中央部のエピタキシャル層４１の表面には、各画素
のＳＩＴのゲートおよび制御トランジスタのソースを構
成するｐ　拡散層４８と分離して、４画素の制御トラン
ジスタのドレインを構成するｐ＋拡散磨４７を共通に形
成し、このｐ＋拡散層４７に配線用電極４８を経てオー
バー７０−ドレインライン８４を接続する。

また、ｐ＋拡散層４７とｐ＋拡散層４８との間のエピタ
キシャル層４１の表面には、ゲート酸化膜を介して制御
ゲートライン８８を形成する４画素の制御トランジスタ
の制御ゲート電極４９を共通に設ける。

以下、本実施例の動作を第８図りに示す信号波形図を参
照しながら説明する。本実施例においても、上述したと
同様、行ライン２６−１〜２６−ｍを順次選択すると共
に、各行ラインの選択下において列ライン２８−１〜２
８−ｎを順次選択するＸＹアドレス方式により画素信号
を順次読出し、各行ラインにおいて信号読出し期間ｔａ
が完了してから次の行ラインの選択に移る水平ブランキ
ング期間ｔＢＬにその行ラインの全ての画素を同時にリ
セットするものであるが、特に画素２１−２２に注目し
、その７０−ティンゲートの電位ＶＧ（２゜２）の変化
を第８図りに示してその動作を説明する。なお、第８図
りに示す画素２１−２２のフローティングゲートの電位
ＶＧ（２，２）において、破線は撮像中光入射が無い場
合の電位を表わす。

タイミングｔ□において、行ライン２６−２に印加され
る行選択信号０ＣＴ２が電圧ｖＯＧになると、この行ラ
インに接続された各ＳＩＴの７０−ティングゲートの電
位はほぼｖＯＧｌより詳しくはゲートキャパシタ２４の
容量をＣＧＳｐ＋拡散層４８の寄生拡散容量をＯｏとす
ると、 たけ上昇する。

タイミングｔ２において、列選択信号ｙＩ６□が高レベ
ルとなって列ライン２８−２すなわち画素２１−２２１
が選択されると、そのときの画素２１−２２のゲート電
位ＶＧ（２，２）に依存した信号電流力列ライン２８−
２、列選択トランジスタ２９−２およびビデオライン８
ｏを経て負荷抵抗８１に流れ、その負荷抵抗８１の電圧
降下から出方信号電圧Ｖ。ｕｔとして読出される。この
信号読出しにおいては、通常フローティングゲートに蓄
積されている光電荷がそのまま保持されるから、非破壊
読出しとなる。

次に、最終列ライン２８−ｎの選択が終了し、行ライン
２６−２に接続された全ての画素２１−２１〜２ｌ−２
Ｈの信号読出しが完了したタイミングｔ８、すなわち水
平ブランキング期間ｔＢＬの開始において、制御ゲート
ライン８８に印加する制御ゲート信号グ。を制御トラン
ジスタｚ５が導通（オン）する電圧−Ｖｊｃとする。こ
のとき、制御ゲート電極４９下の表面電位〆８ハｙＩ８
（０）→ｄＢ　（−ｖＯ６）と変化し、ケート電位ｖＧ
（ｇ、ｇ）　６１位０８Ｃ−Ｖ、ｔ。）に強制的にクラ
ンプされ、これによりゲー）！位がリセットされて読出
し以後の光入射によってゲートに蓄積された光電荷（が
はき出される。ここで、制御ゲート信号札の電圧−■り
。

は、これが印加されたときの制御ゲート電極４９下の表
面電位５ｓＣ−Ｖ＄。）がＳＩＴのピンチオフ電圧■Ｇ
ｏにほぼ等しく、かつ制御ドレイン電圧Ｖ。

に対して０．（−Ｖ、。）　＞　Ｖｏとなるように設定
する。

タイミングｔ４：すなわち水平ブランキング期間ｔＢＬ
の終了時点において、行選択信号〆。２を低レベルにす
ると共に、制御ゲート信号グ。を零ボルトとする。この
ようにすると、ゲート電位ＶＧ（２ｒ　２　）はＶ。Ｃ
２，２）　−０ｓ（−Ｖ、。）−Ｖｇ。に下がり、以後
は次回の読出しまでの撮像期間中に入射光量に応じた光
電荷の積分が行なわれて例えばＱｐ／。０（ミΔＶｃｐ
　）だけ上昇する。

本実施例において、制御ゲート信号グ。は選択された行
ラインに接続された画素の制御ゲート電極のみに印加さ
れるのではなく、他の非選択状態にある全ての画素の制
御ゲート電極にも印加される。したがって、制御ゲート
信号０゜が電圧−ｖＯ６となると、非選択画素の制御ゲ
ー）［極下の表面電位も、選択画素と同様にｆ’Ｂ　（
−ｖｙｆＣ）　、すなわちＳＩＴのピンチオフ電圧ｖＧ
ｏとほぼ等しくなるから、一部の非選択画素において光
電荷の蓄積が著しく、それによるゲート電位の上昇分Δ
ｖＧｐが、０６（−Ｖ、ｃ）−Ｖ、Ｇ＋’ΔｖＧ、　＞
　５ｓ（−Ｖ、、。）、すなわちΔＶＧｐ＞　Ｖｇ　、
！ｌ：　’ｌｘツテモ、ｔｆｆｌｙＩ６（−Ｖ、。）’
ｆ７１２ｔ）チＳ工Ｔのピンチオフ１１圧ｖＧｏを越え
るゲート電位分に相当する光電荷は制御ゲート電極下の
チャネルを通してオーバフロードレインライン３４へと
はき出される。しかも、この過剰電荷のオー／＜−７０
−動作は、行ラインが切替わる毎に全ての非竜択画素に
対して行なわれるから、強い入射光があってもそれＯこ
よって７０−ティングゲートの電位がピンチオフ電圧ｖ
Ｇｏを越えることはなく、シたがって半選択信号現象の
発生を有効に防止することができる。また、このことは
等側内にブルーミング制御を行なっていると見ることも
できる。ざらに、各画素のリセットを、制御ゲート信号
量。

によりＳＩＴのフローティングゲートの電位を０、（−
Ｖ、ｏ）　Ｃクランプすることによって行なうようにし
たから、リセット時の残留光電荷を完全に無くすことが
できる。したがって、ＳＩＴのゲート−ソース間のｐｎ
接合を順方向にバイアスしてリセットする場合に数チ見
られる残像現象も、本実施例によれば完全に抑制するこ
とができる。

上述した第１実施例においては、各行ラインに印加する
行選択信号を２値信号として、水平ブランキング期間ｔ
ＢＬにおいても読出し期間における電圧ｖ、ＩＧを印加
するようにしたが、本発明の第２実施例においては、第
４図Ａに示すように、行選択信号を８値信号として、水
平ブランキング期間ｔＢＬにおいては読出し期間ｔａに
おける電圧ｖＯＧよりも低い電圧ｖＯ６、を印加する。

以下、この第２実施例の動作を、第８図Ａに示す画素２
１−２２のＳＩＴの７０−ティングゲートの電位ｖＧ（
２１２）の変化に従って説明する。

タイミング上８ニおいて、制御トランジスタがオンとな
り、ゲート電位ＶＣ（２，２）は制御ゲート信号量。に
よってグ。（−ｖＧ８）にクランプされ、これによりゲ
ート電位がリセットされる。次にタイミングｔ４におい
て、行選択信号ＯＧ２が低レベルとなって、その振幅が
ｖＪＩＧＲ低下するのに伴ない、ゲート電位ＶＧ（２、
２）もｖｆＧＲ低下Ｌ　テ０．（−Ｖ、。）　−ｖ、Ｇ
Ｒとなる。その後、撮像期間が終了し、次に行ライン２
６−２が選択されたタイミングｔ□において、行選択信
号グＧ２が読出し電圧ｖＯＧになるのに伴なって、ゲー
ト電位Ｖ。（２，２）もＶ〆。たけ上昇シ、’Ｓ　（−
Ｖｙｆｃ　）−ＶｆｌＩＧＨ＋Ｖｓａとなる。ここで、
稲（−Ｖ〆。）は第１実施例と同様にＳＩＴのピンチオ
フ電圧Ｖ。０とほぼ等しくとり、 ’Ｓ（−ＶｊＧ）＋（ＶｊＧ−Ｖ、ＩＧＨ）　−ＶａＯ
＋（ｖＯＧ−ｖＯＣＲ）＝　ｖＧｌ　＞　ｖＧ。

とする。次に、タイミングｔ２において、列選択信号６
．が高レベルとなることにより、そのときのゲート雷９
位Ｖ。（ｇ、ｇ）に依存した出力信号電圧ｖｏｕｔが得
られる。この場合撮像期間内に入射光が全く無くても続
出し時のゲート電位が第４図Ｂに示すようにピンチオフ
電圧ｖＧｏを越えてｖＧ□となるため信号出力電流より
（ｖＧｌ）が流れる。そこで、本実施例では、このオフ
セラ）［圧を入射光の無いダミー画素の出力電圧を用い
る等して信号出力電圧から差し引いて、実際の画素信号
を得る。

このようにすれば、第２図Ａにおけるような低入射光量
域における非線形な光電変換特性を、第４図０に示すよ
うに線形に大幅に改善することができ、入射光量に正確
に対応した画像信号を得ることができる。

第５図ＡおよびＢは本発明の第８実施例を示すもので、
第５図Ａは全体の回路構成を、第５図Ｂはその動作を説
明するための信号波形を表わし、第１実施例において説
明したものと同一のものには同一の符号を付してその説
明を省略する。本実施例テハ、各列の画素群２１−１１
〜２１−ｍ１；・・・ｊ２１−Ｉｎ−２１−ｍｎの制御
トランジスタ２５の制御ゲート電極を、６第２の列ライ
ン５１−１．・・・、５１−ｎに接続して、これらの第
２の列ラインにリセット用水平走査回路５２から制御ゲ
ート信号量　、・・・＋　ｌｏＨを印加する。これら制
Ｏ制 御ゲート信号グ。、〜グ。ｎ＆こよる第２の列ラインの
選択は、水平走査回路８２による対応する列ラインの選
択に対して、任意の列ライン周期分、本実施例では１周
期分遅らせる。

以下、本実施例の動作を、上述したと同様に、画素２ｌ
−ｊＢ２のＳＩＴの７０−ティングゲートの電位Ｖ。（
ｓｒｓ）の変化に従って説明する。本実施例においては
、制御ゲート信号量。□〜グ。。のパルスのタイミング
が列毎に異なる点を除けば、基本動作は第１実施例と同
じである。すなわち、画素２１−２２＋７）ケート’ｆ
ｌｉ、位ＶＧ（２，２）　ハ、タイミングｔ□でＶ、Ｉ
Ｇに上昇し、タイミングｔ２で画素２１−２２の信号読
出しが行なわれる。次に、タイミングｔ８で画素２１−
２２の制御トランジスタの制御ゲート電極に振幅−■り
。の制御ゲート信号グ。２が印加されることによって、
制御トランジスタが導通して制御ゲート電極下の表面電
位がｙＩｓ（−Ｖ。。）となり、それに伴ないＳＩＴの
７０一テイングゲートノ電位ｖＧ（２，２）　カＪ２ｒ
ｓ（−Ｖｊｃ　）　ｔ−Ｔ−り５　ン７”ａ　ｈ、これ
によりゲート電位がリセツ）２れる。制御ゲ−）ｆｆ１
号０゜２が零ボルトになると、入射光による光電荷の蓄
積が行なわれるが、タイミングｔ４において、行選択信
号”Ｇｇが低レベルとなってその振幅がｖり。低下する
のに伴ない、ゲート電位ｖＧ（２１Ｂ）もＶｊ。低下し
、以後状、の続出し期間まで光電荷の蓄積が行なわれる
。

本実施例によれば、第１実施例と同様の効果が得られる
他、読出しタイミングの異なる各列ラインの画素に対し
て、リセットタイミングを各列毎に読出しタイミングと
平行移動して遅らせるようにしたから、第１実施例でみ
られた行ラインに沿った列の異なる画素間においてリセ
ットタイミングは同時でありながら、読出しタイミング
がそれぞれ異なることに基く入射光の光電荷積分時間の
違いを完全に是正することができ、入射光に応じたより
正確な画像信号を得ることができる。

第６図は本発明の第４実施例を説明するための信号波形
図である。本実施例では、第８図Ａに示した回路構成に
おいて、撮像時間を通常の企画素読出し周期よりも短縮
させて、いわゆる電子的シャッタ機能を持たせたもので
ある。以下、本実施例の動作を第８図Ａを参照しながら
説明する。

本実施例では、最終列ラインの選択終了後、水平ブラン
キング期間ｔＢＬが開始するタイミングｔ０において、
行選択信号φＧよとして行ライン２６−１に、パルス幅
がｔＢＬに等しく、振幅がＶφＧのリセットパルスを印
加すると共に、同じｔＢＬ期間に全ての画素の制御トラ
ンジスタの制御ゲート電極にこれがオンとなる電圧−Ｖ
φＣの制御ゲート信号φＣを印加して、行ライン２６−
１に接続された画素のリセットを行なう。したがって、
期間Ｔ０が行ライン２６−１のリセット周期となり、同
様に期間Ｔ２が行ライン２６−２のりセット周期となる
。この行ライン２６−１に接続された画素のリセット期
間ｔＢＬには、それ以外の行ラインに接続された全ての
画素に対して、その７シーナイングゲートの電位がφ５
（−ｖφＣ）を越える分の光電荷のオーバーフロー動作
が行なわれ、同様に行ライン２６−２におけるリセット
期間ｔＢＬにモ他の行ラインについての光電荷のオーバ
ーフルー動作が行なわれて、半選択信号現象の発生が防
止される。

行ライン２６−１に接続された画素は、タイミングｔ、
でリセット動作が解除され、その後タイミングｔ８にお
いて行選択信号φ。、がＶφＧとなる信号読出し期間Ｔ
８の開始までの期間Ｔ０□において入射光による光電荷
の積分動作が行なわれ、同様に行ライン２６−２に接続
された画素は、タイミングｔ４でリセット動作が解除さ
れ、その後タイミングｔ、においで行選択信号φＧ、が
ＶφＧとなる信号読出し期間Ｔ、の開始までの期間Ｔ２
□において入射光による光電荷の積分動作−が行なわれ
る。

このように、各行ラインにおいて、積分時間すなわち撮
像時間がそれぞれ等しく（Ｔ０□−Ｔ！２）、かつそれ
が行ライン選択周期の任意の整数倍となるように、垂直
走査回路２７を制御して、各行うインの信号読出し期間
Ｔ８１　Ｔ４内において、順次の画素の読出しを行なう
。なお、本実施例においてはある行ラインの信号読出し
期間、例えば期間Ｔ８内における水平ブランキング期間
ｔＢＬに、他の行ラインにおいて期間Ｔ□におけると同
様の画素のリセット動作が行なわれることになる。

本実施例によれば、行ラインの選択周期単位で、撮像時
間を任意に設定できる電子的シャッタ機能を有するから
、第１実施例の効果に加え、特に動きの速い被写体の場
合にも画面ぶれのない良好な画像信号を得ることができ
る。なお、本実施例において、厳密には１ラインの先端
の画素、と最後の画素、例えば画素２１−１１と画素２
ｌ−Ｉｎとでは撮像時間に差が生じることになるが、例
えばシャッタ速度（Ｔ□□−Ｔ、２）を約号。。ｏｓｅ
ｃ　−１０００ｍ８ｅｏとすると、標準テレビ信号の水
平走査時間が約５２μｓｅｃであるから、その撮像時０
−６ 間の差は、５２Ｘ　／□。−８φ５％となり、それ程問
題にならないし、また必要に応じて処理回路で補正する
こともできる。

また、リセット周期Ｔ□、Ｔ２における各行選択信号の
パルス幅ｔＢＬのリセットパルスの振幅を、第７図のφ
Ｇ２に破線で示すように■φＧＲとして、第４図Ａ−０
において説明したように、■φＧ−Ｖφ。、−■。１　
’ＧＯとすると共に、読出し時のゲート電位をＶＧｏか
らｖＧ工とするのに基くオフセット電圧を差し引くこと
により、第４図Ａ−０において説明した第２実施例と同
様の効果を得ることができる。

第７図ＡおよびＢは本発明の第５実施例を示すもので、
第７図Ａは全体の回路構成を、第７図Ｂはその動作を説
明するための信号波形図を表わし、第１実施例において
説明したものと同一作用を成すものには同一の符号を付
してその説明を省略する。本実施例では、各行の画素群
２　’１−１１〜２１−１　ｎ　＋　−−−＋　２１−
　ｍ　１〜２１−　ｍ　ｎの制御トランジスタ２５の制
御ゲート電極を、６第２の行ライン６１−１．−−−．
６１−ｍに接続して、これらの第２の行ラインにリセッ
ト用垂直走査回路６２から制御ゲート信号φ。□＋　”
’−”−＋φ釦を印加する。各制御ゲート信号φｃ１〜
φ（Ｅｍは、−Ｖφ。□Ｖφ０１　（通常、Ｖφｏ２〉
０）および−Ｖφｏ８の電圧の８値信号とし、垂直走査
回路２７によるある行ラインの選択に先立って対応する
第２の行ラインへの制御ゲート信号を電圧−８に、その
後この選択された行ラインの最終列の画素の読出しが終
了した時点から、次の行ラインが選択される直前までの
期間は電圧−Ｖφ。８に、その他の期間は電圧−Ｖφ。

□とする。

以下、本実施例の動作を、上述したと同様に、画素２１
−２２のＳＩＴの７０−ティングゲートの電位■。（２
，２）の変化に従って説明する。タイミングｔ□におい
て、制御ゲート信号φｃ２は電圧−Ｖφｃ０から■φＣ
３となり、その直後のタイミングｔ２において行選択信
号φＧ２が電圧ＶφＧとなることにより、ゲート電位Ｖ
Ｇ、（−ｚ　、、　２　）は撮像期間中の入射光による
ゲート電位上昇分ΔｖＧＰに行選択信号φ。２の電圧Ｖ
φ。が上のせられ、次にタイミングｔ８において列選択
信号φＳ、が高レベルとなることにより画素２１−２２
の信号読出しが行な、ねれる。ここで、制御ゲート信号
φ　な電圧ｖ、１）ｃ２２ とするタイミングｔ０を、行選択信号φ。が電圧ｖ、ｌ
）Ｇとなるタイミングｔ２よりも速くしているのは、タ
イミングｔ、で行ライン２６−２に接続されている画素
２１−２１〜２ｌ−２ｎのＳＩＴのゲート電位が上昇し
た際、それまでゲート領域に蓄積されてきた光電荷が制
御トランジスタのチャネル部を通して制御ドレイン電圧
ｖｃへと流れ去るのを防止するためである。

次に、行ライン２６−２の最終画素２ｌ−２ｎの読出し
が終了したタイミングｔ、において、制御ゲート信号φ
ｃ２が電圧−Ｖφ。８となる。ここで、Ｗ圧−Ｖφ。８
は、制御トランジスタがオンする電圧で、かつこの電圧
の印加による制御トランジスタの制御ゲート電極下の表
面電位φ５（−４φ。８）が、φ５（−Ｖφａａ　）　
＜　ＶＣとなるように設定する。

したがって、タイミングｔ４において、行ライン２６−
２に接続されている画素２１−２！１〜２ｌ−２ｎのＳ
ＩＴのゲート電位はφＳ（’φＯａ）ではなく制御ドレ
イン電圧ｖｃにクランプされ、こ、れによりゲート電位
がリセットされる。

その後、タイミングｔ５において、行選択信号φＧ２が
低レベルになるのに伴ない、ＳＥＴのゲート電位はＶφ
Ｇだけ低下して（Ｖｏ　−ＶφＧ）になると共に、その
直後のタイミングｔ６から次に行ライン２６−２が選択
される直前まで制御ゲート信号φＣ３は電圧−■φ。、
に保持される。ここで、電ＩＥ−Ｖφｏ０はその印加に
よる制御トランジスタの制御ゲート電極下の表面電位φ
８（−ｖφＣ１）がＳＩＴのピンチオフ電圧Ｖ。０とな
るように設定する０ 本実施例によれば、第１実施例と同様に半選択信号現象
の発生を有効に阻止することができる他、画素のリセッ
トをＳＥＴのゲート電位を制御ドレイン電圧Ｖ。にクラ
ンプすることにより行なうようにしたから、上述した実
施例におけるように、制御トランジスタの制御ゲート電
極下の表面電位でリセットする場合に比べ、制御ゲート
電極下の酸化膜厚や界面準位密度等に依存するリセット
電位のばらつきを無くすことができる。また、本実、施
例においては、制御ドレイン電圧Ｖｃを、第４図Ａ−０
において説明した電圧Ｖ、□とする等の方法により、低
入射光量域での非線形な光電変換特性を容易に線形に改
善することができると共に、制御ゲート信号φ０１　’
φｃ２を第７図Ｂにφ０□、φδ２で示すようにするこ
とにより、リセット用垂直走査回路６２の回路構成を簡
単にできる。ただし、制御ゲート信号をφ′Ｇよ、φ′
ｃ２とする場合には、有効撮像時間が行選択周期分だけ
短くなる。

なお、本発明は一上述した実施例にのみ限定されるもの
ではなく、幾多の変形または変更が可能である。例えば
、上述した各実施例においては、各画素゛をｎチャネル
のＳＩＴと、Ｐチャネルの制御トランジスタとをもって
構成したが、ＰチャネルのＳＩＴと、ｎチャネルの制御
トランジスタとをもって構成することもできる。また、
画素信号はＳＩＴのドレインに正電圧を印加し、ソース
を負荷抵抗を経て接地するソースフォロワ読出し方式に
限らず、ドレインを接地し、ソースに負荷抵抗を経て正
電圧を印加するドレイン接地読出し方式、を採用するこ
ともできる。更に、各画素を構成するＳＩＴおよび制御
トランジスタは、ＳＩＴのゲートに制御トランジスタの
ソース−ドレイン通路を電気的に接続すればよいから、
これらを異なる基板に、あるいは同一基板に分離して形
成することもできる。

（発明の効果） 以上述べたように、本発明によれば、各画素を撮像素子
としてのＳＩＴと、そのＳＩＴのゲートに接続したソー
ス−ドレイン通路を有する制御トランジスタとをもって
構成したから、強い光入射時に非選択画素からの電流が
選択画素の信号電流に重畳される、いわゆる半選択信号
現象の発生を有効に防止できる。

【図面の簡単な説明】

第１図Ａ〜０は本願人が開発したノーマリオン形のＳＩ
Ｔを用いる固体撮像装置を説明するための図、＃！２図
ＡおよびＢはノーマリオン形のＳＩＴの特性を示す図、 第８図Ａ−Ｄは本発明の第１実施例を示す図、第４図Ａ
−０は同じく第２実施例を示す図、第５図ＡおよびＢは
同じく第８実施例を示す図、第６図は同じく第４実施例
を示す図、 第７図ＡおよびＢは同じく第５実施例を示す図である。 ２１−１１〜２１−　ｍｎ・・・画素 ２２・・・Ｓ　Ｉ　Ｔ　２３・・・フローティングゲー
ト２４・・・ゲートキャパシタ ２５・・・制御トランジスタ ２６−１〜２６−ｍ・・・行ライン ２７・・・垂直走査回路 ２８−１〜２８−ｎ・・・列ライン ２９−１〜２９−ｎ・・・列選択トランジスタａＯ・・
・ビデオライン　８１・・・負荷抵抗３２・・・水平走
査回路　ａ３・・・制御ゲートライン８４・・・オーバ
ーフロードレインライン４０・・・基板４１・・・エピ
タキシャル層４２・・・分離領域　４ａ・・・ｐ拡散層
４８・・・配線用を極　４９・・・制御ゲート電極、５
１−１〜５１−ｎ・・・第２の列ライン５２・・・リセ
ット用水平走査回路 ６１−１〜６１−ｍ・・・第２の行ライン６２・・・リ
セット用垂直走査回路。 特許出願人　オリンパス光学工業株式会代理人弁理士　
杉　村　暁　秀 同　弁理士　杉　村　興　作 第１図 第１図 第２図 Ａ　Ｂ 第３図 ”Ｉ 第３図 Ｂ 第３図 ４た　ｔｓ４ 第４図 ４ム　ｔｓｔ４ 第５図 ９り 第７図 Ｂ 船　□８ヒーー二−；ゝ 手続補正書 昭和５９年１２　月２４日 １、事件の表示 昭和５９年　特許　願第８！１９０３号２発明の名称 固体撮像装置 ３、補正をする者 事件との関係　特許出願人 （０３７）　オリンパス光学工業株式会社５゜ ６補正の対象　明細書の「発明の詳細な説明」の欄１、
明細書第１Ｏ頁第１２行〜第１１頁第２行を次のとおり
に訂正する。 「る半選択信号現象が起る。」 ２、同第１１頁第１９行の「特徴」を「特徴」に訂正す
る。 ８、同第２１頁第１１行の「第４図Ｂ」を「第４図Ｃ」
に訂正し、 同頁第１９行の「４図Ｏ」を「４図Ｂ」に訂正する。 手　続　補　正　書 昭和６０年６月１０日 特許庁長官　志　賀　学　殿 ■、事件の表示 昭和５９年特許願第８５９０３号 ２、発明の名称 固体撮像装置 ３、補正をする者 事件との関係　特許出願人 （０３７）　オリンパス光学工業株式会社４、代理人 ■、明細書第３頁第７行の「実行的使用範囲」を「実効
的使用範囲」に訂正する。 ２同ｉ２７頁第１２行の「画素、と」を「画素と」に訂
正し、 同頁第１６行のｒ　１００　ｏ　ｍ５ｅｃ　Ｊを「１　
ｍ５ｅＯＪに訂正し、 同頁第１８行を次のとおりに訂正する。 　０−８Ｊ ３同第３０頁第８行の「よりも速くして」を「よりも早
くして」に訂正する。 鉦図面中第４図Ａおよび第７図Ａを別紙のとおりに訂正
する。 第４図　（訂正図） ４ｉ２”３ｔ４

Claims (1)

1. 【特許請求の範囲】 Ｌ　複数の行ラインおよび複数の列ライン間にマトリッ
   ク状に配列される各画素を、撮像素子としての静電誘導
   トランジスタと、この静電誘導トランジスタのゲートに
   接続したソース−ドレイン通路を有する制御トランジス
   タトラもって構成し、この制御トランジスタを選択的に
   導通させることにより、非選択画素の静電誘導トランジ
   スタのピンチオフ電圧を越える分の光蓄積電荷をその制
   御トランジスタのソース−ドレイン通路を経て放出させ
   るよう構成したことを特徴とする固体撮像装置。 ２　前記各画素の制御トランジスタの制御ゲート電極を
   共通に接続して、これらの制御トランジスタを画素信号
   読出しの水平ブランキング期間に導通させるよう構成し
   たことを特徴とする特許請求の範囲第１項記載の固体撮
   像装置。 ＆　前記各画素の制御トランジスタの制御ゲート電極を
   列毎に接続して、これらの列毎の制御トランジスタを前
   記列ラインの選択に同期して導通させるよう構成したこ
   とを特徴とする特許請求の範囲第１項記載の固体撮像装
   置。 表　前記各画素の制御トランジスタの制御ゲート電極を
   行毎に接続して、これらの行毎の制御トランジスタを画
   素信号読出しの水平ブランキング期間に同期して導通さ
   せるよう構成したことを特徴とする特許請求の範囲第１
   項記載の固体撮像装置。