KR100690880B1 - 픽셀별 광감도가 균일한 이미지 센서 및 그 제조 방법 - Google Patents

픽셀별 광감도가 균일한 이미지 센서 및 그 제조 방법 Download PDF

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Abstract

픽셀별 광감도가 균일한 이미지 센서가 제공된다. 이미지 센서는 기판 상에 형성된 복수의 출력 소자 공유 픽셀 유니트들을 포함하는 픽셀 어레이로, 각 출력 소자 공유 픽셀 유니트는 복수의 광전자 변환 소자들 및 복수의 독출 소자들을 포함하는 픽셀 어레이와 각 출력 소자 공유 픽셀 유니트별로 미러 이미지 패턴 형태로 형성되어, 출력 소자 공유 픽셀 유니트의 복수의 광전자 변환소자들의 광감도가 실질적으로 동일하도록 하고, 일부가 각 출력 소자 공유 픽셀 유니트내의 복수의 독출 소자들을 전기적으로 연결하는 배선인 제1 불투명 도전 패턴을 포함한다.
CMOS 이미지 센서, 광감도, 배선, 레이아웃

Description

픽셀별 광감도가 균일한 이미지 센서 및 그 제조 방법{Image sensor with pixels having uniform light sensitivity respectively and fabrication method thereof}
도 1은 본 발명의 실시예에 따른 CMOS 이미지 센서를 나타낸 블록도이다.
도 2는 도 1의 액티브 픽셀 센서 어레이를 구성하는 출력 소자 공유 픽셀 유니트의 등가회로도이다.
도 3a은 도 2에서 출력 소자 공유 픽셀 유니트를 행 방향으로 인접한 2개의 상, 하픽셀들로 구성한 CMOS 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
도 3b는 도 2에서 출력 소자 공유 픽셀 유니트를 행 방향으로 인접한 4개의 픽셀들로 구성한 CMOS 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
도 3c는 도 2에서 출력 소자 공유 픽셀 유니트를 행 방향으로 인접한 2개의 상, 하픽셀들과 열 방향으로 인접한 2개의 좌, 우 픽셀들로 구성한 CMOS 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
도 4a는 도 3a의 액티브 픽셀 센서 어레이의 액티브 영역 패턴을 나타내는 레이아웃도이고, 도 4b 및 도 4c는 도 4a의 B-B' 선 및 C-C' 선을 따라 자른 단면도들이다.
도 5a는 도 3a의 액티브 픽셀 센서 어레이의 게이트 패턴을 나타내는 레이아웃도이고, 도 5b 및 도 5c는 도 5a의 B-B' 선 및 C-C' 선을 따라 자른 단면도들이다.
도 6a는 도 3a의 액티브 픽셀 센서 어레이의 제1 불투명 도전 패턴 및 콘택을 나타내는 레이아웃도이고, 도 6b 및 도 6c는 도 6a의 B-B' 선 및 C-C' 선을 따라 자른 단면도들이다.
도 7a는 도 3a의 액티브 픽셀 센서 어레이의 제2 불투명 도전 패턴 및 비아를 나타내는 레이아웃도이고, 도 7b 및 도 7c는 도 7a의 B-B' 선 및 C-C' 선을 따라 자른 단면도들이다.
도 8은 도 3의 액티브 픽셀 센서 어레이의 제3 불투명 도전 패턴을 나타내는 레이아웃도이다.
도 9는 도 5a, 도 6a 및 도 7a의 레이아웃도를 함께 도시한 레이아웃도이다.
도 10 내지 도 14는 출력 소자 비공유 픽셀 유니트로 이루어진 액티브 픽셀 센서 어레이의 레이아웃도들이다.
(도면의 주요부분에 대한 부호의 설명)
P_unit: 출력 공유 픽셀 유니트 10 : 액티브 픽셀 센서 어레이
11 : 광전자 변환소자, 13 : 전하전압 변환소자
15 : 전하 전송 소자 17 : 출력 소자
18 : 리셋 소자 19 : 선택 소자
21 : 타이밍 발생기 23 : 행 디코더
24 : 상관 이중 표본화부 25 : 비교기
26 : 아날로그 디지털 변환부 27 : 디지털 신호 프로세서
28 : 인터페이스
141, 142, 143, 144, 145, 146, 147, 148, 149, 241, 243, 244, 248: 제1불투명 도전패턴
175, 176, 179, 275, 279 : 제2불투명 도전패턴
190 : 제3 불투명 도전패턴
본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 각 픽셀별 광감도가 균일한 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
MOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, MOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라 서, MOS 이미지 센서는 기술 개발과 함께 SVGA급(50만 픽셀), MEGA급(100만 픽셀) 해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
종래의 MOS 이미지 센서는 MOS 이미지 센서의 액티브 픽셀 센서 어레이를 구성하는 구성요소들을 전기적으로 연결하거나 이들에 바이어스를 인가하기 위한 다층 배선을 형성하고, 최상부 배선층 상에 광전자 변환 소자 이외의 영역을 완전히 차광하는 차광막을 형성한다.
그런데, MOS 이미지 센서의 액티브 픽셀 센서 어레이의 픽셀 집적도가 증가함에 따라 픽셀 크기가 점차 작아지고, 이 경우 종래와 같이 최상부 배선층 상에 차광막을 형성할 경우 수광부인 광전자 변환 소자의 개구 면적 대 광전자 변환 소자 주변의 수직 구조 두께의 비가 커져서, 빛이 광전자 변환 소자에 수직하지 않고 경사도를 이루는 사입사광에 대한 광감도가 급격히 저하된다.
본 발명이 이루고자 하는 기술적 과제는, 광감도가 향상될 뿐만 아니라 각 픽셀간 광감도가 균일한 이미지 센서를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 광감도가 향상될 뿐만 아니라 각 픽셀간 광감도가 균일한 이미지 센서의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 기판 상에 형성된 복수의 출력 소자 공유 픽셀 유니트들을 포함하는 픽셀 어레이로, 각 출력 소자 공유 픽셀 유니트는 복수의 광전자 변환 소자들 및 복수의 독출 소자들을 포함하는 픽셀 어레이, 및 상기 각 출력 소자 공유 픽셀 유니트별로 미러 이미지 패턴 형태로 형성되어, 상기 출력 소자 공유 픽셀 유니트의 복수의 광전자 변환소자들의 광감도가 실질적으로 동일하도록 하고, 일부가 상기 각 출력 소자 공유 픽셀 유니트내의 상기 복수의 독출 소자들을 전기적으로 연결하는 배선인 제1 불투명 도전 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 이미지 센서는 기판에 형성된 복수의 출력 소자 공유 픽셀 유니트들을 포함하는 픽셀 어레이로, 상기 각 출력 소자 공유 픽셀 유니트는 액티브 영역에 형성된 복수의 광전자 변환 소자들 및 복수의 독출 소자들을 포함하는 픽셀 어레이, 및 상기 각 출력 소자 공유 픽셀 유니트별로 미러 이미지 패턴 형태로 형성되어, 상기 각 광전자 변환소자들을 둘러싸는 각 감광 영역 상부를 동일하게 커버하고, 일부가 상기 각 출력 소자 공유 픽셀 유니트내의 상기 복수의 독출 소자들을 전기적으로 연결하는 배선인 제1 불투명 도전 패턴을 포함한다.
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상기 다른 기술적 과제를 달성하기 위하여 상기 실시예들에 따른 이미지 센서의 제조에 적합한 방법 또한 제공된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 나아가, n형 또는 p형은 예시적인 것이며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 본 발명의 실시예들에서는 이미지 센서의 일예로 CMOS 이미지 센서를 예시할 것이다. 그러나, 본 발명에 따른 이미지 센서는 NMOS 또는 PMOS 공정만을 적용하거나 NMOS와 PMOS 공정을 모두 사용하는 CMOS 공정을 적용하여 형성한 이미지 센서를 모두 포함할 수 있다.
도 1은 본 발명의 실시예들에 따른 CMOS 이미지 센서의 블록도이다. 도 1을 참고하면, 본 발명의 실시예들에 따른 CMOS 이미지 센서는 광전 변환 소자로 구성된 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(APS) 어레이(10), 픽셀로부터 신호를 독출하기 위해 필요한 타이밍 신호를 발생하는 타이밍 발생기(21), 픽셀을 선택하기 위한 행 디코더(23), 선택된 픽셀로부터 출력된 신호를 상관 이중 표본화(CDS: correlated double sampling)하는 CDS부(24), 비교기(25), 비교기(25)로부터 출력된 아날로그 신호를 디지털 신호로 변환하기 위한 변환기(ADC)(26)로 구성된다. 이외에도 디지털화된 신호를 디지털 이미지 신호로 전환하기 위한 DSP(27) 및 디지털 이미지 신호를 외부로 출력하고 외부로부터 명령 데이터를 수신하기 위한 인터페이스(I/F)(28)를 포함한다. 경우에 따라서는 DSP(27)는 이미지 센서와 별개의 칩으로 구성될 수도 있다.
도 1에 도시되어 있는 CMOS 이미지 센서의 APS 어레이(10)는 출력 소자 공유 픽셀 유니트 또는 출력 소자 비공유 픽셀 유니트를 매트릭스 형태로 배열함으로써 구현할 수 있다.
도 2 내지 도 9는 광 신호를 전기적인 신호로 변환하는 APS 어레이(10)가 출 력 소자 공유 픽셀 유니트로 구성된 CMOS 이미지 센서를 설명하기 위한 도면들이다. 출력 소자를 공유할 경우 픽셀 내의 회로부분 면적을 줄이고 광전자 변환 소자의 면적을 늘려 광감도, 포화 신호량 등을 향상시킬 수 있다.
도 2는 APS 어레이(10)를 구성하는 i(i=1)행, j(j=1)열의 출력 소자 공유 픽셀 유니트(P_unit(i,j))를 나타내는 등가회로도이다. 도 2를 참고하면, 출력 소자 공유 픽셀 유니트(P_unit(i, j))를 구성하는 복수의 픽셀들 각각은 광전자 변환 소자(photoelectric conversion element)(11), 전하전압 변환부(charge to voltage conversion region)(13) 및 전하 전송 소자(charge transfer element)(15)를 개별적으로 포함하고, 출력 소자 공유 픽셀 유니트(P_unit(i, j))를 구성하는 복수의 픽셀들이 하나의 출력 소자(17), 하나의 리셋 소자(18) 및 하나의 선택 소자(19)를 공유한다. 전하 전송 소자(15), 출력 소자(17), 리셋 소자(18) 및 선택 소자(19)는 광전자 변환소자(photoelectric conversion element)(11)에 입사된 광 신호를 독출하기 위한 독출 소자(readout element)들이다.
출력 소자 공유 픽셀 유니트(P_unit(i, j))는 행 방향으로 인접한 2개 이상 및/또는 열 방향으로 인접한 2개 이상의 광전자 변환 소자(11)들을 포함할 수 있다. 즉, 열 방향으로는 1 내지 n(n=1)개를 행 방향으로는 1 내지 m(n=1)개의 광전자 변환소자(11)를 포함할 수 있다. 도 2에서는 광전자 변환 소자(11)로 포토 다이오드가 도시되어 있으나, 광전자 변환소자(11)로는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 또는 이들의 조합이 적용될 수 있다.
전하전압 변환부(13)는 광전자 변환소자(11)에 축적된 전하를 전송받는다. 전하전압 변환부(13)로는 플로팅 확산 영역(Floating Diffusion region)(FD)이 주로 사용되며, 플로팅 확산 영역(FD)은 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다.
전하 전송 소자(15)는 광전자 변환소자(11)에 축적된 전하를 전하전압 변환부(13)로 전달한다. 전하 전송 소자(15)는 소정의 바이어스를 인가하는 전송 라인(TG(i, 11), … , TG(i,nm))에 의해 구동되는 1개의 MOS 트랜지스터인 전송 트랜지스터(TTr)로 이루어질 수 있다.
출력 소자(17)는 광전자 변환 소자(11)에 축적된 전하를 전달받는 전하전압 변환부(13)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다. 따라서, 출력 소자(17)는 전하전압 변환부(13)의 전기적 포텐셜의 변화에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다. MOS 트랜지스터는 정전류원(미도시)과 조합하여 소오스 팔로워 버퍼 증폭기 역할을 하는 소오스 팔로워 트랜지스터(SFTr)일 수 있다. 소오스 팔로워 트랜지스터(SFTr)의 게이트(SFG)는 전하전압 변환부(13)에 연결된다. 따라서, 전하전압 변환부(13)의 전기적 포텐셜의 변화에 응답하여 변하는 전압이 출력 라인(Vout)으로 출력된다. 소오스 팔로워 트랜지스터의 드레인은 선택 소자(19)의 소오스에 연결되고, 소오스는 출력 라인(Vout)에 연결된다.
리셋 소자(18)는 전하전압 변환부(13)를 주기적으로 리셋시킨다. 리셋 소자(18)는 소정의 바이어스를 인가하는 리셋 라인(RS(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터인 리셋 트랜지스터(RTr)로 이루어질 수 있다. 리셋 라인(RS(i))에 의해 제공되는 바이어스에 의해 리셋 트랜지스터(RTr)가 턴 온되면 리셋 트랜지스터(RTr)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 전하전압 변환부(13)로 전달된다.
선택 소자(19)는 행 단위로 읽어낼 출력 소자 공유 픽셀 유니트(P_unit(i, j))를 선택하는 역할을 한다. 선택 소자(19)는 행 선택 라인(Row SEL(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터인 행 선택 트랜지스터(RSTr)로 이루어질 수 있다. 행 선택 라인(Row SEL(i))에 의해 제공되는 바이어스에 의해 행 선택 트랜지스터(RSTr)이 턴 온되면 행 선택 트랜지스터(RSTr)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 출력 소자(17)의 드레인 영역으로 전달된다.
출력 소자 공유 픽셀 유니트(P_unit(i, j))는 리셋 소자(18)의 드레인과 선택 소자(19)의 드레인에 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 공급되도록 구성되는 것이 배선 레이아웃에 효과적일 수 있다. 이에 대해서는 도 3a 내지 도 9를 참고하여 설명하도록 한다.
행 디코더(23)는 타이밍 발생기(21)등을 포함하는 제어부(미도시)로부터 타이밍(timing) 신호 및 제어 신호를 수신하여, 단위 픽셀들의 읽기 동작 등을 구동하기 위한 다수 개의 구동 신호를 APS 어레이(10)에 제공한다. 일반적으로 매트릭스 형태로 출력 소자 공유 픽셀 유니트(P_unit(i, j))가 배열된 경우에는 행(row)별로 구동 신호를 제공한다.
CDS부(24)는 APS 어레이(10)에 형성된 전기적 신호를 출력 라인(Vout)을 통 해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, ‘잡음 레벨(noise level)’)과 형성된 전기적 신호에 의한 전압 레벨(이하, ‘신호 레벨’)을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다. 단위 픽셀 및 출력 라인(Vout)의 특성 분산으로 인한 고정적인 잡음 레벨을 억제하는 역할을 한다.
비교기(25)는 CDS부(24)로부터 차이 레벨을 제공받아, 프로그램 가능한 이득을 통해 적정한 이득을 갖는 아날로그 신호로 출력한다.
ADC(26)는 비교기(25)로부터 아날로그 신호를 수신하여, 오프셋(offset) 보정을 위한 디지털 신호를 출력한다. 디지털 신호는 래치부(미도시)에 의해 래치(latch)되고, 데이터 선택 소자(미도시)는 래치된 신호를 다중화부(MUX; 미도시)에 제공한다. 다중화부는 제공된 신호를 모두 직렬로 배치하고, 직렬화된 신호를 DSP(27)에 제공한다.
도 3a는 도 2에서 출력 소자 공유 픽셀 유니트(P-unit(i, j))를 동일 열의 인접한 두 개의 행에 배열된 2개의 픽셀들로 구성한 APS 어레이의 등가회로도이고, 도 3b는 도 2에서 출력 소자 공유 픽셀 유니트를 행 방향으로 인접한 4개의 픽셀들로 구성한 CMOS 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이고, 도 3c는 도 2에서 출력 소자 공유 픽셀 유니트를 행 방향으로 인접한 2개의 상, 하픽셀들과 열 방향으로 인접한 2개의 좌, 우 픽셀들로 구성한 CMOS 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
이하에서는 도 3a에 도시된 APS 어레이와 이를 구현하기 위한 레이아웃도에 대해서 설명한다.
도 3a를 참고하면, 본 발명의 실시예들에 따른 CMOS 이미지 센서의 APS 어레이에서는 전하 전송소자(15)에 바이어스를 인가하는 전송 라인(TG(i,1), TG(i,2)), 리셋 소자(18)에 바이어스를 인가하는 리셋 라인(RS(i)), 선택 소자(19)에 바이어스를 인가하는 행 선택 라인(Row SEL(i))은 행 방향으로 실질적으로 서로 평행하게 연장되어 배열될 수 있다.
또, 출력 소자(17) 공유 픽셀 유니트(P_unit(i, j))는 리셋 소자(18)의 드레인과 선택 소자(19)의 드레인에 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 공급되도록 하면, 도 3a에 도시되어 있는 바와 같이, i행 출력 소자 공유 픽셀 유니트(P_unit(i, j))와 i+1행 출력 소자 공유 픽셀 유니트(P_unit(i+1, j))중 i행 출력 소자 공유 픽셀 유니트(P_unit(i, j))의 선택 소자(19)에 바이어스를 인가하기 위한 행 선택 라인(Row SEL(i))과 i+1행 출력 소자 공유 픽셀 유니트(P_unit(i+1, j))의 리셋 소자(18)에 바이어스를 인가하기 위한 리셋 라인(RS(i+1))이 행 방향으로 서로 평행하게 인접하여 배열할 수 있다.
이와 같은 출력 소자 공유 픽셀 유니트의 각 픽셀별 유효 감광 영역 상부마다 불투명 도전 패턴을 동일하게 배열하여 각 픽셀간 광감도가 균일하도록 할 수 있다. 불투명 도전 패턴의 일부는 배선으로 기능한다. 이에 대해서는 도 3a의 등가회로도를 구현하기 위한 레이아웃들 및 단면도들이 도시되어 있는 도 4a 내지 도 9를 참고하여 설명한다.
도 4a는 도 3의 APS 어레이의 액티브 영역 패턴을 나타내는 레이아웃도이고, 도 4b 및 도 4c는 도 4a의 B-B' 선 및 C-C' 선을 따라 자른 단면도들이다.
도 4a를 참고하면, 광전자 변환 소자(도 3의 11)가 형성되는 제1 액티브 영역(A1)은 실질적인 사각형 형상이고, 전하전압 변환부(도 3의 13)가 형성되는 제2 액티브 영역(A2)은 제1 액티브 영역(A1)의 일단부에서 돌출되어 형성되어 전체 액티브 영역(A1+A2)이 실질적으로 L자 형상이 된다. 또, 각 픽셀 유니트(P_unit(i, j)) 내의 각 픽셀의 전하전압 변환부(도 3의 13)가 형성될 제2 액티브 영역(A2)들은 서로 인접하여 평행하게 배열된다.
또, 리셋 소자(도 3의 18)가 형성될 제3 액티브 영역(A3)과 출력 소자(도 3의 17) 및 선택 소자(도 3의 19)가 형성될 제4 액티브 영역(A4)은 상기 L자 형상의 액티브 영역(A1+A2)을 제외한 공간을 채우도록 배열된 직선형의 액티브 영역으로 이루어진다. 따라서, 제1 내지 제4 액티브 영역(A1, A2, A3, A4)의 최외주면을 연결하면 실질적으로 직사각형 형태를 나타내게된다.
도 4b 및 도 4c에 도시되어 있는 바와 같이, p형 반도체 기판(100) 내에 형성된 얕은 트렌치 소자 분리 영역(STI)(103)에 의해 제1 내지 제4 액티브 영역들(A1, A2, A3, A4)이 정의된다. 소자 분리 영역(103)은 얕은 트렌치 소자 분리 영역 이외에도 종래의 LOCOS에 의해 형성된 산화막으로 이루어질수도 있다. p형 반도체 기판(100)에 p형 에피택셜 층(102)이 형성되어 있을 수 있으며, p형 에피택셜층(102)내에 소자 분리 영역(103)이 형성되어 제1 내지 제4 액티브 영역들(A1, A2, A3, A4)을 정의할 수 있다.
p형 에피택셜층(102)의 불순물 농도는 1×1016 - 1×1018 cm3 정도일 수 있다. 이 때, 최종 구조물에서 p형 에피택셜층(102)의 두께는 2 내지 10㎛일 수 있다. 2 내지 10㎛는 실리콘 내에서 적외선 또는 근적외선의 흡수 파장의 길이(absorption length of red or와 near infrared region light)와 실질적으로 동일하다.
도 5a는 도 3의 APS 어레이의 게이트 패턴을 나타내는 레이아웃도이고, 도 5b 및 도 5c는 도 5a의 B-B' 선 및 C-C' 선을 따라 자른 단면도들이다.
도 5a를 참고하면, 소자 분리 영역(103)에 의해 정의되는 제1 내지 제4 액티브 영역(A1, A2, A3, A4)의 적당한 영역상에 전하 전송 소자(도 3의 15)를 구성하는 전하 전송 트랜지스터 게이트들(TG1, TG2), 출력 소자(도 3의 17)를 구성하는 소오스 팔로워 트랜지스터 게이트(SFG), 리셋 소자(도 3의 18)를 구성하는 리셋 트랜지스터 게이트(RG) 및 선택 소자(도 3의 19)를 구성하는 행 선택 트랜지스터 게이트(RSG)들이 배치된다.
도 5b 및 도 5c에는 절단선이 게이트들(TG1, TG2, SFG, RG, RSG) 부위를 지나지 않기 때문에 게이트들(TG1, TG2, SFG, RG, RSG)이 도시되어 있지 않다. 게이트들(TG1, TG2, SFG, RG, RSG)은 불순물이 도우프된 다결정 실리콘막 또는 폴리사이드등으로 이루어질 수 있다. 한편, 광전자 변환 소자(도 3의 11)가 형성되는 제1 액티브 영역(A1)내에 n형 불순물로 이루어진 n형 포토 다이오드(108) 및 p형 불순물로 이루어진 p형 포토다이오드(109)가 제공되어 광전자 변환 소자(110)가 완성된 다. n형 포토다이오드(108)는 p형 깊은 웰(105)과 소정 거리 이격되어 형성된다. n-형 포토 다이오드(108)의 불순물 농도는 1×1018 - 1×1022 cm3일 수 있다. 또, 제2 액티브 영역(A2) 내에 n형 불순물로 이루어진 플로팅 확산 영역(미도시)이 각 게이트들(SFG, RG, RSG) 사이의 제3 및 제4 액티브 영역(A3, A4)내에 n형 불순물로 이루어진 소오스/드레인 영역(111)이 형성된다.
도 6a는 도 3의 APS 어레이의 제1 불투명 도전 패턴 및 콘택을 나타내는 레이아웃도이고, 도 6b 및 도 6c는 도 6a의 B-B' 선 및 C-C' 선을 따라 자른 단면도들이다.
도 6a를 참고하면, 제1 불투명 도전 패턴은 독출 소자들을 전기적으로 연결하며 제1 액티브 영역(A1) 내에 형성된 각 광전자 변환 소자(도 3의 11, 도 4b의 110) 주변의 각 유효 감광 영역 상부를 동일하게 커버한다. 독출 소자들은 복수의 전하 전송 소자들(도 3의 15), 하나의 출력 소자(도 3의 17), 하나의 리셋 소자(도 3의 18) 및 하나의 선택 소자(도 3의 19)들을 포함한다. 즉, 유효 감광 영역은 각 픽셀이 형성되는 제1 내지 제4 액티브 영역들(A1, A2, A3, A4)을 제외한 소자 분리 영역 표면으로 이 영역에 입사된 광이 광전자 변환 소자(도 3의 11)의 광감도에 영향을 미치는 영역을 지칭한다. 앞서도 설명한 바와 같이 출력 소자(도 3의 17), 선택 소자(도 3의 19) 및/또는 리셋 소자(도 3의 18)를 공유하기 때문에 상부 픽셀은 제1, 제2 및 제3 액티브 영역(A1, A2, A3)을 하부 픽셀은 제1, 제2 및 제4 액티브 영역(A1, A2, A4)을 포함하여 각 픽셀별 유효 감광 영역의 모양과 크기가 다르고 그 위에 형성되는 트랜지스터의 모양도 다르다. 따라서, 본 발명에서는 각 픽셀별 유효 감광 영역 상부에 형성되어 배선 기능과 함께 광차광막 기능을 동시에 할 수 있는 제1 불투명 도전 패턴을 각 픽셀별 유효 감광 영역 상부에 동일한 패턴으로 형성하여 각 픽셀별 광전자 변환 소자(도 3의 11, 도 4b의 110)에 입사되는 광감도가 실질적으로 동일해지도록 한다. 따라서, 제1 불투명 도전 패턴은 각 픽셀 유니트별로 미러 이미지 패턴 형태로 형성된다.
구체적으로, 제1 불투명 도전 패턴은 바이어스 인가 배선, 전기적 신호의 전달을 위한 연결 배선, 소정의 전기적 포텐셜을 공급하기 위한 공급 배선등의 배선, 배선 목적이 아니라 CMOS 이미지 센서가 형성되는 반도체 기판(102) 표면의 유효 감광 영역에 입사하는 광이 균일해지도록 하거나 입사광을 효과적으로 차광하여 각 픽셀별 광전자 변환 소자(도 3의 11, 도 4b의 110)에 입사되는 입사광의 광감도 향상을 위해 형성하는 더미 패턴, 하부 게이트를 통과하는 광을 차단하여 광감도의 균일도를 향상시키기 위한 더미 패턴 등을 포함한다.
배선은 전하 전송 트랜지스터 게이트들(TG1, TG2)과 메탈 콘택(MC_TG1, MC_TG2)(131, 132)을 통해 접속하여 전하 전송 소자(도 3의 15)에 바이어스를 인가하는 바이어스 인가 배선(TG1L, TG2L)(141,142), 리셋 트랜지스터 게이트(RG)와 접속하는 메탈 콘택(MC_RG)(133)을 통해 접속하여 리셋 소자(도 3의 18)에 바이어스를 인가하는 바이어스 인가 배선(RGL)(143), 선택트랜지스터 게이트(RSG)와 접속하는 메탈 콘택(MC_RSG)(134)을 통해 접속하여 선택 소자(도 3의 19)에 바이어스를 인가하는 바이어스 인가 배선(RSGL)(144), 소오스 팔로워 트랜지스터의 소오스 (SFTr/S)와 접속하는 메탈 콘택(MC_SFTr/S)(135)을 통해 출력 소자(도 3의 13)와 출력 배선(도 3의 Vout)을 연결하기 연결 배선(145b), 리셋 트랜지스터의 소오스(RTr/S)와 접속하는 메탈 콘택(MC_RTr/S)(136)과 플로팅 확산층(FD1)과 접속하는 메탈 콘택(MC_FD1)(137)을 통해 리셋 소자(도 3의 18)와 전하전압 변환부(도 3의 13)를 전기적으로 연결하기 위한 연결 배선(146), 플로팅 확산층(FD2)과 접속하는 메탈 콘택(MC_FD1)(137)과 소오스 팔로워 트랜지스터 게이트(SFG)와 접속하는 메탈 콘택(MC_SFG)(138)을 통해 전하전압 변환부(도 3의 13)와 출력 소자(도 3의 17)를 전기적으로 연결하기 위한 연결 배선(148), 리셋 트랜지스터의 드레인(RTr/D)과 선택 트랜지스터의 드레인(RSTr/D)과 접속하는 메탈 콘택(MC_RTr/D&RSTr/D)(139)을 통해 리셋 소자 및 선택 소자(도 3의 18, 19)에 소정의 전기적 포텐셜(VDD) 을 공급하기 위한 중간 경유 배선(149)을 포함한다. 이 때, 바이어스 인가 배선들(141, 142, 143, 144)은 행 방향으로 평행하게 배열된다. 또, 상부 전하 전송 트랜지스터에 바이어스를 인가하는 배선(141)과 리셋 트랜지스터에 바이어스를 인가하는 배선(143)간의 행간 간격과 하부 전하 전송 트랜지스터에 바이어스를 인가하는 배선(142)과 선택 트랜지스터에 바이어스를 인가하는 배선(144)간의 행간 간격은 동일하게 배열된다.
더미 패턴은 배선과 독립적으로 형성된 독립 더미 패턴(D1), 배선으로부터 연장되어 형성된 연장 더미 패턴(D2, D3, D4)을 포함한다.
독립 더미 패턴(D1)(145a)은 하부 픽셀에 제공되는 소오스 팔로워 트랜지스터의 소오스(SFTr/S)와 접속하는 메탈 콘택(MC_SFTr/S)을 통해 출력 소자(도 3의 13)와 출력 배선(도 3의 Vout)을 연결하기 연결 배선(145b)과 동일하게 상부 픽셀에 형성되어 상, 하부 픽셀의 광감도가 동일해지도록 하기 위한 것이다.
연장 더미 패턴(D2)는 하부 픽셀에 요구되는 제2 플로팅 확산 영역(FD2)와 접속하는 메탈 콘택(MC_FD1)(137)과 소오스 팔로워 트랜지스터의 게이트(SFG)와 접속하는 메탈 콘택(MC_SFG)(138)을 통해 전하전압 변환부(도 3의 13)와 출력 소자(도 3의 17)를 전기적으로 연결하기 위한 연결 배선(148)과 상부 픽셀에 요구되는 리셋 트랜지스터의 소오스(RTr/S)와 접속하는 메탈 콘택(MC_RTr/S)(136)과 제1 플로팅 확산 영역(FD1)과 접속하는 메탈 콘택(MC_FD1)(137)을 통해 리셋 소자(도 3의 18)와 전하전압 변환부(도 3의 13)을 전기적으로 연결하기 위한 연결 배선(146)이 실질적으로 동일해지도록 하기 위해 형성하는 더미 패턴이다.
연장 더미 패턴(D3)은 더미 패턴 하부에 형성되는 전하 전송 게이트(TG)에 장파장의 광이 입사되어 광전자 변환 소자(도 3의 11)로 입사되는 것을 원천적으로 차단하기 위해 형성하는 패턴이다.
연장 더미 패턴(D4)는 광전자 변환 소자(도 3의 11) 주변의 유효 감광 영역을 효과적으로 차광하기 위해서 형성하는 패턴이다.
더미 패턴들(D1, D2, D3, D4)는 유효 감광 영역을 구성하는 소자 분리 영역상에 형성되어 각 픽셀별 광감도가 동일해지도록 한다.
도 6b 및 도 6c를 참고하면, 도 6a의 다수의 메탈 콘택들(131, 132, 133, 134, 135, 136, 137, 138, 139)이 제1 층간 절연막(ILD1)(120)을 관통하여 형성되어 있다. 제1 층간 절연막(ILD1)(120)은 입사광에 대하여 투명한 절연물질로 구성 된다. 제1 절연막(122)은 USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BPSG(BoroPhospho Silicate Glass), HSQ(Hydrogen SilsesQuioxane), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), HDP(High Density Plasma) 산화막 또는 P-SiH4 산화막등으로 이루어질 수 있다.
메탈 콘택들(131, 132, 133, 134, 135, 136, 137, 138, 139)은 콘택홀의 단차를 따라 Ti, TiN 또는 이들의 조합으로 이루어진 장벽금속막과 콘택홀내를 매립하는 텅스텐막으로 이루어질 수 있다. 제1 불투명 도전 패턴(141, 142, 143, 144, 145a, 145b, 146, 148, 149)은 장벽 금속막과 금속막의 두층으로 구성될 수 있다. 장벽금속막은 스파이킹(spiking)과 일렉트로마이그레이션(electro migration)의 발생을 방지하기 위한 것으로 주로 Ti, TiN 또는 이들의 적층막으로 형성되며, 금속막은 알루미늄 또는 알루미늄 합금 등으로 형성된다. 경우에 따라서는 금속막 상면에 따라 Ti, TiN 또는 이들의 적층막을 더 구비할 수도 있다.
도 7a는 도 3의 APS 어레이의 제2 불투명 도전 패턴 및 비아를 나타내는 레이아웃도이고, 도 7b 및 도 7c는 도 7a의 B-B' 선 및 C-C' 선을 따라 자른 단면도들이다.
도 7a를 참고하면, 제2 불투명 도전 패턴은 도 6a의 제1 불투명 도전 패턴과 마찬가지로 각 광전자 변환 소자 주변의 각 유효 감광 영역 상부마다 동일한 패턴으로 형성되어 각 픽셀별 광전자 변환소자들의 광감도가 실질적으로 동일해지도록 한다.
제2 불투명 도전 패턴은 출력 소자의 전기적 포텐셜의 변화를 출력하는 출력 배선, 전기적 신호의 전달을 위한 연결 배선, 소정의 전기적 포텐셜을 공급하기 위한 공급 배선, 배선 목적이 아니라 각 픽셀별 유효 감광 영역에 입사하는 광이 동일하도록 하여 각 픽셀별 광전자 변환 소자에 입사하는 광감도의 균일성 향상을 위해 형성하는 더미 패턴 등을 포함한다.
구체적으로, 도 7a를 참고하면, 배선은 소오스 팔로워 트랜지스터의 소오스(SFTr/S)와 접속하는 비아(Via_SFT/S)(165)를 통해 출력 소자(도 3의 17)의 전기적 포텐셜의 변화를 출력하는 출력 배선(Vout)(175), 제1 및 제2 플로팅 확산층(FD1, FD2)과 접속하는 비아(Via_FD1, Via_FD2)(167a, 167b)를 통해 최종적으로 상, 하 전하 전송 소자(도 3의 15)를 각각 전하전압 변환부(도 3의 13)와 전기적으로 연결하기 위한 연결 배선(176), 및 리셋 트랜지스터의 드레인 및 행 선택 트랜지스터의 드레인(RTr/D & RSTr/D)과 접속하는 비아(Via_RTr/D & RSTr/D)(169)를 통해 리셋 소자(도 3의 18)와 선택 소자(도 3의 19)에 소정의 전기적 포텐셜(예., VDD)을 공급하는 공급 배선(VDD)(179)을 포함한다. 출력 배선(175)과 공급 배선(179)는 열 방향으로 평행하게 배열되어, 열 방향과 수직한 행 방향으로 평행하게 배열된 바이어스 인가 배선(도 6a 141, 142, 143, 144)와 수직 교차하여 각 픽셀별 광전자 변환 소자(도 3의 11, 도 4b의 110) 주변의 유효 감광 영역에 입사되는 입사광의 양이 동일하도록 하는 기능과 함께 입사광이 입사되는 것을 효과적으로 차단하는 차광막 기능을 동시에 수행한다.
출력 배선(Vout)(175)으로부터 연장된 더미 패턴(D5)은 하부 픽셀에 형성된 비아(Via_SFTr/S)(165)가 형성되는 영역과 동일하게 상부 픽셀에 형성되어 각 픽셀 별 유효 감광 영역에 입사되는 입사광의 양이 동일하도록 하기 위한 더미 패턴이다.
전기적 포텐셜 공급 배선(VDD)(179)으로부터 연장된 차광 더미 패턴(VDD _shield)(D6) 또한 각 유효 감광 영역을 동일하게 차광하여 각 광전자 변환 소자(도 3의 11, 도 4b의 110)에 입사되는 입사광의 양이 동일해지도록 하기 위한 더미 패턴이다.
도 7b 및 도 7c를 참고하면, 다수의 비아(165, 167a, 167b, 169)들이 제1 불투명 도전 패턴(141, 142, 143, 144, 145a, 145b, 148, 149) 상에 형성된 제2 층간 절연막(ILD2)(150)을 관통하여 형성되어 있고, 제2 층간절연막(150) 상부에 제2 불투명 도전 패턴들(175, 176, 179)이 제공된다. 제2 층간 절연막(150), 비아들(165, 167a, 167b, 169) 및 제2 불투명 도전 패턴들(175, 176, 179)은 제1 층간 절연막(120), 메탈 콘택들(131, 132, 133, 134, 135, 136, 137, 138, 139) 및 제1 불투명 도전 패턴들(141, 142, 143, 144, 145a, 145b, 148, 149) 형성시 사용한 물질들을 각각 사용하여 형성한다.
도 8은 도 3의 APS 어레이의 제3 불투명 도전 패턴(190)을 나타내는 레이아웃도이다.
제3 불투명 도전 패턴(190)은 제1 불투명 도전 패턴으로 이루어진 바이어스 인가 배선들(도 6a의 141, 142, 143, 144)과 제2 불투명 도전 패턴으로 이루어진 출력 배선(175) 및 전기적 포텐셜 공급 배선(179)이 교차하는 영역 상부에 형성된 독립적인 더미 패턴이다.
제3 불투명 도전 패턴(190)은 제1 및 제2 배선만으로도 배선이 완료되는 APS 어레이와 달리 주변 회로부를 구성하는 로직 회로등을 구성하는 배선이 3층 이상의 배선으로 구성되는 경우 주변회로부와의 단차로 인하여 주변 회로의 배선 형성에 결함이 발생하는 것을 방지하기 위하여 형성하는 더미 패턴이다. 특히, 주변 회로의 배선을 화학기계적폴리싱 방법을 사용한 다마신 배선으로 형성할 경우에 단차를 보상하는데 효과적으로 적용될 수 있다.
도 9는 도 5a, 도 6a 및 도 7a의 레이아웃도를 함께 도시한 레이아웃도이다.
도 10 내지 도 14는 출력 소자 비공유 픽셀 유니트(P_unit)가 매트릭스 형태로 배열되어 구성된 APS 어레이를 구비하는 출력 소자 비공유 CMOS 이미지 센서의 레이아웃도들이다.
각 출력 소자 비공유 픽셀 유니트(P_unit)는 하나의 광전자 변환 소자와 하나의 전하전압 변환부를 포함하고 독출 소자들을 포함한다. 독출 소자들은 전하 전송 소자, 출력 소자, 리셋 소자 및 선택 소자를 포함한다.
도 10은 광전자 변환 소자와 전하 전압 변환부 및 독출 소자들이 형성될 액티브 영역(A)을 나타내는 레이아웃도이다. 각 출력 소자 비공유 픽셀 유니트(P_unit) 별로 동일한 패턴의 액티브 영역(A)이 배열된다.
도 11은 게이트 패턴을 나타내는 레이아웃도이다.
도 11을 참고하면, 각 픽셀 유니트(P_unit) 별로 액티브 영역(A) 상에 전하 전송 소자 게이트(TG), 리셋 소자 게이트(RG), 출력 소자 게이트(SFG), 및 선택 소자 게이트(RSG)가 배치된다.
도 12는 제1 불투명 도전 패턴 및 콘택을 나타내는 레이아웃도이다.
도 12를 참고하면, 제1 불투명 도전 패턴은 독출 소자들(전하전송소자, 리셋 소자, 출력 소자, 선택 소자)과 전하전압변화부를 라우팅하며 각 픽셀 유니트(P_unit)의 광전자 변환 소자 주변의 유효 감광 영역 상부를 동일하게 커버한다.
제1 불투명 도전 패턴은 전하 전송 트랜지스터 게이트(TG)와 메탈 콘택(MC_TG)(231)을 통해 접속하여 전하 전송 소자에 바이어스를 인가하는 바이어스 인가 배선(TG)(241), 리셋 트랜지스터 게이트(RG)와 접속하는 메탈 콘택(MC_RG)(233)을 통해 접속하여 리셋 소자에 바이어스를 인가하는 바이어스 인가 배선(RGL)(243), 선택트랜지스터 게이트(RSG)와 접속하는 메탈 콘택(MC_RSG)(234)을 통해 접속하여 선택 소자에 바이어스를 인가하는 바이어스 인가 배선(RSGL)(244), 소오스 팔로워 트랜지스터의 게이트(SFG)와 접속하는 메탈 콘택(MC_SFG)(238)과 플로팅 확산층과 접속하는 메탈 콘택(MC_FD)(237)을 통해 플로팅 확산층과 소오스 팔로워 트랜지스터의 게이트를 전기적으로 연결하기 위한 연결 배선(248)을 포함한다.
더미 패턴은 배선과 독립적으로 형성된 독립 더미 패턴(D1), 배선으로부터 연장되어 형성된 연장 더미 패턴(D2)을 포함한다.
배선과 더미 패턴(D1, D2)은 각 픽셀 유니트(P_unit) 별로 동일하게 배열된다. 특히, 더미 패턴(D1, D2)은 소자 분리 영역상에 형성되어 각 광전자 변환 소자들의 광감도가 실질적으로 동일하도록 한다.
도 13은 제2 불투명 도전 패턴 및 비아를 나타내는 레이아웃도이다.
도 13을 참고하면, 제2 불투명 도전 패턴은 도 12의 제1 불투명 도전 패턴과 마찬가지로 각 광전자 변환 소자 주변의 각 유효 감광 영역 상부마다 동일한 패턴으로 형성되어 각 픽셀별 광감도가 균일해지도록 한다.
제2 불투명 도전 패턴은 출력 소자의 전기적 포텐셜의 변화를 출력하는 출력 배선과 소정의 전기적 포텐셜을 공급하기 위한 공급 배선과 각 픽셀 유니트별로 광전자 변환 소자에 입사하는 광감도의 균일성 향상을 위해 형성하는 더미 패턴 등을 포함한다.
구체적으로, 도 13를 참고하면, 배선은 선택 트랜지스터의 소오스(RSTr/S)와 접속하는 비아(Via_RSTr/S)(265)를 통해 출력 소자의 전기적 포텐셜의 변화를 출력하는 출력 배선(Vout)(275), 리셋 트랜지스터의 드레인 및 행 선택 트랜지스터의 드레인(RTr/D & RSTr/D)과 접속하는 비아(Via_RTr/D & RSTr/D)(269)를 통해 리셋 소자와 선택 소자에 소정의 전기적 포텐셜(예., VDD)을 공급하는 공급 배선(VDD)(279)을 포함한다. 출력 배선(275)과 공급 배선(279)는 열 방향으로 평행하게 배열되어, 열 방향과 수직한 행 방향으로 평행하게 배열된 바이어스 인가 배선(도 12의 241, 243, 244)와 수직 교차하여 각 광전자 변환 소자를 둘러싸는 유효 감광 영역에 입사되는 입사광의 양이 동일하도록 하는 기능과 함께 입사광이 입사되는 것을 효과적으로 차단하는 차광막 기능을 동시에 수행한다.
배선(275, 279)으로부터 연장된 더미 패턴(D5, D6)는 각 픽셀별 유효 감광 영역에 입사되는 입사광의 양이 동일하도록 하기 위한 더미 패턴이다. 더미 패턴(D5, D6)는 광전자 변환 소자를 둘러싸는 소자 분리 영역 상에 형성된다.
도 14는 도 10 내지 도 13의 레이아웃도를 동시에 나타낸 레이아웃도이다.
도면에는 도시하지 않았으나, 출력 소자 비공유 CMOS 이미지 센서의 경우에도 도 8에 도시되어 있는 바와 같은 제3 불투명 도전 패턴을 더 포함할 수도 있다.
도 10 내지 도 14에 도시되어 있는 출력 소자 비공유 CMOS 이미지 센서의 경우에도 제1 및/또는 제2 불투명 도전 패턴이 각 광전자 변환 소자를 둘러싸는 각 유효 감광 영역 상부에 동일하게 형성되어 각 광전자 변환 소자들의 광감도가 실질적으로 동일하도록 한다. 따라서, 별도의 차광막을 형성할 필요가 없기 때문에 광전자 변환부 주변의 수직 구조 두께의 비를 낮출 수 있다. 따라서, 종래의 차광막이 형성되던 이미지 센서에 비해서 사입사광에 대한 광감도가 현저히 향상된다.
이상 실시예들에서는 광전자 변환 소자 주변의 수직 구조가 게이트 패턴, 제1 배선을 포함하는 제1 불투명 도전 패턴 및 제2 배선을 포함하는 제2 불투명 도전 패턴을 기본으로 하는 구조에 대하여 설명하였다. 그러나, 본 발명의 불투명 도전 패턴을 레이아웃하는 기술적 사상은 제1 배선이 게이트 패턴과 같은 층에 형성되어 게이트 패턴과 같이 불순물이 도우프된 다결정 실리콘층 또는 폴리사이드층으로 이루어지고, 그 위에 하나의 배선층을 포함하여 수직 구조가 더 낮아지도록 하는 APS 어레이에도 그대로 적용할 수 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 CMOS 이미지 센서에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 각 광전자 변환 소자 주변의 유효감광영역 상부에 동일 패턴으로 형성되고 일부가 배선인 1층 이상의 불투명 도전 패턴을 구비하기 때문에 각 광전자 변환 소자 별로 광감도가 실질적으로 동일해지도록 하여 CMOS 이미지 센서의 성능을 향상시킬 수 있다.
둘째, 광차광막을 사용하지 않고도 광감도가 실질적으로 동일해지도록 할 수 있기 때문에 광전자 변환 소자 주변의 수직 구조의 두께를 낮출 수 있다. 따라서, 사입사광에 대해서도 높은 광감도를 유지할 수 있다.

Claims (30)

  1. 기판 상에 형성된 복수의 출력 소자 공유 픽셀 유니트들을 포함하는 픽셀 어레이로, 각 출력 소자 공유 픽셀 유니트는 복수의 광전자 변환 소자들 및 복수의 독출 소자들을 포함하는 픽셀 어레이; 및
    상기 각 출력 소자 공유 픽셀 유니트별로 미러 이미지 패턴 형태로 형성되어, 상기 출력 소자 공유 픽셀 유니트의 복수의 광전자 변환소자들의 광감도가 실질적으로 동일하도록 하고, 일부가 상기 각 출력 소자 공유 픽셀 유니트내의 상기 복수의 독출 소자들을 전기적으로 연결하는 배선인 제1 불투명 도전 패턴을 포함하는 이미지 센서.
  2. 기판에 형성된 복수의 출력 소자 공유 픽셀 유니트들을 포함하는 픽셀 어레이로, 상기 각 출력 소자 공유 픽셀 유니트는 액티브 영역에 형성된 복수의 광전자 변환 소자들 및 복수의 독출 소자들을 포함하는 픽셀 어레이; 및
    상기 각 출력 소자 공유 픽셀 유니트별로 미러 이미지 패턴 형태로 형성되어, 상기 각 광전자 변환소자들을 둘러싸는 각 감광 영역 상부를 동일하게 커버하고, 일부가 상기 각 출력 소자 공유 픽셀 유니트내의 상기 복수의 독출 소자들을 전기적으로 연결하는 배선인 제1 불투명 도전 패턴을 포함하는 이미지 센서.
  3. 제1 항 또는 제2 항에 있어서, 상기 제1 불투명 도전 패턴은 상기 각 픽셀 유니트 별로 동일하게 형성된 이미지 센서.
  4. 제1 항 또는 제2 항에 있어서, 상기 제1 불투명 도전 패턴은 하나 이상의 더미 패턴을 더 포함하는 이미지 센서.
  5. 제4 항에 있어서, 상기 더미 패턴은 상기 픽셀 유니트별로 동일한 패턴인 이미지 센서.
  6. 제4 항에 있어서, 상기 더미 패턴은 상기 배선과 연결된 더미 패턴 또는 상기 배선과 전기적으로 분리된 더미 패턴 또는 이들의 조합을 포함하는 이미지 센서.
  7. 제4 항에 있어서, 상기 더미 패턴은 상기 픽셀 어레이의 소자 분리 영역 상에 형성된 이미지 센서.
  8. 제1 항 또는 제2 항에 있어서, 상기 각 유니트 픽셀은 열 방향으로 인접한 두 개의 상기 광전자 변환 소자들을 포함하는 이미지 센서.
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  11. 제1 항 또는 제2 항에 있어서, 상기 제1 불투명 도전 패턴상에 상기 제1 불투명 도전 패턴과 절연되어 형성되고, 상기 제1 불투명 도전 패턴에 의해 커버되지 않는 상기 각 광전자 변환 소자를 둘러싸는 감광 영역 상부를 동일하게 커버하는 제2 불투명 도전 패턴을 더 포함하는 이미지 센서.
  12. 제11 항에 있어서, 상기 제2 불투명 도전 패턴의 일부는 상기 독출 소자들에 소정의 전기적 포텐셜을 공급하는 배선 또는 출력 배선인 이미지 센서.
  13. 제11 항에 있어서, 상기 제2 불투명 도전 패턴은 하나 이상의 더미 패턴을 포함하는 이미지 센서.
  14. 제13 항에 있어서, 상기 제2 불투명 도전 패턴의 더미 패턴은 상기 각 픽셀 유니트별로 동일한 패턴인 이미지 센서.
  15. 제1 항 또는 제2 항에 있어서, 상기 이미지 센서는 CMOS 이미지 센서인 이미지 센서.
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  27. 복수의 출력 소자 공유 픽셀 유니트들을 포함하는 픽셀 어레이로, 상기 각 출력 소자 공유 픽셀 유니트는 복수의 광전자 변환 소자들 및 복수의 독출 소자들을 포함하는 픽셀 어레이가 정의된 기판을 준비하는 단계; 및
    상기 각 출력 소자 공유 픽셀 유니트별로 미러 이미지 패턴 형태로 형성되어 상기 각 출력 소자 공유 픽셀 유니트의 복수의 광전자 변환소자들의 광감도가 실질적으로 동일하도록 하고, 일부가 상기 각 출력 소자 공유 픽셀 유니트내의 상기 복수의 독출 소자들을 전기적으로 연결하는 배선인 제1 불투명 도전 패턴을 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
  28. 복수의 출력 소자 공유 픽셀 유니트들을 포함하는 픽셀 어레이로, 상기 각 출력 소자 공유 픽셀 유니트는 복수의 광전자 변환 소자들 및 복수의 독출 소자들을 포함하는 픽셀 어레이가 정의된 기판을 준비하는 단계; 및
    상기 각 출력 소자 공유 픽셀 유니트별로 미러 이미지 패턴 형태로 형성되어, 상기 출력 소자 공유 픽셀 유니트의 복수의 광전자 변화소자들을 각각 둘러싸는 각 감광 영역 상부를 동일하게 커버하고, 일부가 상기 각 출력 소자 공유 픽셀 유니트내의 상기 복수의 독출 소자들을 전기적으로 연결하는 배선인 제1 불투명 도전 패턴을 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
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