JP2006173634A - ピクセルアレイを備えるｃｍｏｓイメージセンサー - Google Patents

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Abstract

【課題】ピクセルアレイを備えるＣＭＯＳイメージセンサーを提供する。
【解決手段】追加的な光遮蔽層の必要なしでピクセルアレイにかけてピクセル−ピクセルの間感度の均一度を向上させることができるように構造化された単位ピクセルを含む固体撮像ＣＭＯＳアクティブピクセルセンサー素子が提供される。例えば、対称的なレイアウトパターンの単位ピクセルが形成される。一つ以上の下部レベルＢＥＯＬ金属配線層が対称的にパターンされ配列されて感光領域に到達する入射光の量の均衡を合わせる光遮蔽層に動作するようにデザインされる。これにより、感光領域の露出面積を最大化してピクセル感度を増加させるだけではなく、ピクセル内の各フォトダイオードの感度を均一に維持できる。
【選択図】図７Ａ

Description

本発明は、向上された反応均一度を有するＣＭＯＳアクティブピクセルセンサー素子に係り、特にピクセルアレイにかけてピクセル−ピクセルの間の感度が向上された均一度を提供できるＣＭＯＳアクティブピクセルセンサー素子の製造方法に関する。
多様な形態の固体撮像素子が発展してきた。一般に固体撮像素子は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサー素子だけではなく、ＣＣＤとＣＭＯＳイメージセンサーデザイン組合に基づいたハイブリッドイメージセンサーとを含む。一般に、ＣＣＤ及びＣＭＯＳ固体撮像素子は、シリコンが光に露出されたとき発生する“光電効果（ｐｈｏｔｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）”に基づいて動作する。特に、ＣＣＤ及びＣＭＯＳイメージセンサーは、各単位ピクセルのアクティブシリコン領域に形成された一つ以上の光感知素子（例、フォトダイオード）を備えるピクセルアレイを含む。可視光及び近赤外線（ＩＲ）光スペクトル内の光子は、シリコン内の共有結合を切ることができる十分なエネルギーを有するので、受光領域が光に露出されれば、電子を原子が電子帯から伝導帯へ放出する。放出される電子量は光感度に比例する。光子によって放出された電荷は、ピクセルアレイ内の光感知素子によって蓄積された後、感知され処理されてディジタルイメージを生成する。
図１は、４−トランジスタアクティブピクセルセンサー枠組（ｆｒａｍｅｗｏｒｋ）を備える従来のＣＭＯＳイメージセンサー素子の単位ピクセルを例示する概略的な回路図である。一般に、例示的な単位ピクセル１０は、光感知（ＰＤ）素子（又は受光素子）と、トランスファートランジスタＴＸと、フローティング拡散（ＦＤ）領域（又はセンシングノード）と、リセットトランジスタＲＸと、増幅器ＤＸ（又はソースフォロワー増幅器）及び選択トランジスタＳＸと、を含む。例えば、ＰＤ素子は、ピクセル１０の受光領域（又は光感知領域）に形成されたフォトダイオード又はピン型フォトダイオードでありうる。ＰＤ素子は、トランスファートランジスタＴＸの動作によってＦＤ領域にカップリングされるか、或いはＦＤ領域からデカップリングされる。リセットトランジスタＲＸは、ＲＳ調節信号ラインに連結される。トランスファートランジスタＴＸは、ＴＧ調節信号ラインに連結されたゲート電極を含む。選択トランジスタＳＸは、ＳＥＬ調節信号ラインに連結されたゲート電極と出力（カラム）ラインＯＵＴに連結されたソース電極を含む。トランジスタＲＸ，ＴＸ，ＤＸ及びＳＸは、ピクセルをリセットし、ＰＤ素子からＦＤ領域に蓄積された電荷をトランスファーし、ＦＤ領域内に蓄積された電荷を増幅によって測定可能な電圧に変換し、出力ラインＯＵＴにトランスファーする機能を遂行する。
より詳しく、例示的な単位ピクセル１０は次の通り動作する。先ず、蓄積期間（又は電荷収集期間）中、ピクセル１０が入射光に照射され、光−発生電荷がＰＤ素子のポテンシャルウェル（又は電荷蓄積領域）に蓄積される。蓄積期間が終わった後、ＲＳ調節信号ラインを通じて印加されたリセット調節信号によってリセットトランジスタＲＸが活性化されてＦＤ領域から電荷が排出されてＦＤ領域が基準ポテンシャルにリセットされる。（例、ＦＤ領域はソース電圧ＶＤＤよりリセットトランジスタＲＸのスレッショルド電圧ほど低い電圧にリセットされる。）リセット動作後、ＴＧ調節信号ラインを通じて印加された調節信号によってトランスファートランジスタＴＸが活性化されてＰＤ素子からＦＤ領域に蓄積された光−発生電荷がトランスファーされる。増幅トランジスタＤＸを通じてカラム出力ライン２６にカップリングされる。
歴史的に、アナログＣＣＤイメージセンサーは、卓越した作動範囲、低いＦＰＮ（Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ）及び高い光感度などの特性によって固体撮像イメージ応用分野で周到的であった。しかしながら、ＣＭＯＳ技術の発展に伴って向上されたＣＭＯＳイメージセンサーデザインの開発が可能となり、その結果、多様な固体撮像イメージ応用分野でＣＭＯＳイメージ素子がＣＣＤを代替し始めた。ＣＭＯＳイメージセンサーは、低コスト、単一電源電圧供給が可能な低電力消耗、ＳＯＣ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）集積可能性、高速動作（例、高速フレーム率に順次的なイメージキャプチャーが可能）、ピクセルアレイの高集積化、オン−チップイメージプロセッシングシステム、単位ピクセルについてのランダムアクセスが可能な点など多様な長所を提供できる。これに対して、ＣＣＤイメージセンサー素子は、コストが高く、一般に相異なるクロックスピードを要求する２個若しくは３個以上の電源電圧を要求し、単位ピクセルについてのランダムアクセスが不可能である。
しかしながら、従来のＣＭＯＳアクティブピクセルセンサーは、ＣＣＤと比較して見るとき低い“フィルファクター”を有するので、性能（例、入射光についての低感度、低い量子効率、良好でない信号−ノイズ比率及び制限された作動範囲）が低下される。一般に、ピクセルの“フィルファクター”（又は開口効率）はピクセルの全面積についてのピクセルの受光領域（又は光感知領域）面積比を指称する。ＣＭＯＳアクティブピクセルセンサーは、アクティブ回路及びこれと連関された光感知領域を取り囲む配線によって低い“フィルファクター”を有する。単位ピクセル２０の例示的なレイアウトパターンが概略的に示されている図２を参照してＣＭＯＳアクティブピクセルセンサーの“フィルファクター”をより詳しく説明する。
図２に示されたように、単位ピクセル２０の全面積は、限定された光感知領域２１と光感知領域２１を取り囲むトランジスタ領域２２とを含む。光感知領域２１は、ピクセル２０に入射する光をキャプチャーするようにデザインされた領域である。受光素子（例、フォトダイオードＰＤ）は、光感知領域２１のアクティブシリコンに形成される。トランジスタ領域２２は、アクティブ回路の構成要素（例、増幅器、リセット、行選択トランジスタ）及びＢＥＯＬ（Ｂａｃｋ−Ｅｎｄ−Ｏｆ−Ｌｉｎｅ）配線構造が形成される領域である。大部分の場合、トランジスタ領域２２は、大部分の入射光がトランジスタ領域２２内のアクティブ回路構成要素及び配線によって吸収されるか、或いは反射されるので、“光学的に死ぬ”領域である。結論的に、電荷を生成できる光子を吸収できる、ピクセル２０の光感知領域２１は、トランジスタ領域２２に要求される面積によって制限され、その結果低いフィルファクターを示す。ピクセルデザインは、Ｌ−型フォトダイオード、長方形フォトダイオード、正方形フォトダイオードなどの多様な形態を含んで相異なるフィルファクターを提供できる。
たとえ、大部分の場合、トランジスタ領域２２がピクセル２０の“光学的に死ぬ”領域であるが、若干の入射光がトランジスタ領域２２の基板によって吸収されて光−発生電荷を生成できる。このような光−発生電荷がＰＤ素子のポテンシャルウェルに収集できる。従って、ピクセルのトランジスタ領域２２がＰＤ素子によって収集される電荷に寄与できるので、アクティブピクセルの“デザインされた（ｄｅｓｉｇｎｅｄ）”フィルファクター（光感知領域２１の実際露出された領域（開口）に基づく）と“実際の（ｅｆｆｅｃｔｉｖｅ）”フィルファクターは異なることができる。それに、トランジスタ領域２２内の光−発生電荷の一部は、トランジスタ領域２２内のアクティブ構成要素のジャンクション（例、ＦＤ領域）又はポテンシャルウェルによってキャプチャー（捕捉）されるか、或いは隣接ピクセルのＰＤ素子に拡散されて収集できる。結果的に、トランジスタ領域２２内の光電荷の発生は、ノイズを生成でき、ピクセルアレイにかけて不均一なピクセル応答を誘発し得る。
従来の幾つアクティブピクセルデザインで、ピクセルトランジスタ領域に光が入射されることを遮断し、光感知領域に整列された開口部を含む入射光は、ピクセルが光感知領域に到達させることができる別個の光遮蔽金属層をピクセルアレイ上部に形成することによって緩和させうる。本質的に、光遮蔽層は、限定された光感知領域とトランジスタ領域の光感知領域とを分離するように動作してピクセルアレイにかけてより均一なピクセル応答が得られることができるようにする。しかしながら、追加的な光遮蔽層の使用は、ピクセルフィルファクターを減少させ、量子効率性能を低め、アクティブピクセルセンサー構造のデザインについての制約要素として作用する。これについては図３を参照して説明する。
図３は、別個の光遮蔽層を備える従来のＣＭＯＳアクティブピクセルセンサーの単位ピクセルを示す概略的な断面図である。特に、図３は素子分離領域３１によって限定された半導体基板３０のアクティブ領域に形成された単位ピクセル領域を例示する。フォトダイオード素子ＰＤ及び拡散領域３２，２２がピクセルのアクティブシリコン領域に形成される。積層構造３４が基板３０上に形成される。積層構造３４は、複数のゲート電極（例、トランスファートランジスタＴＸ及びリセットトランジスタＲＸ）及びＢＥＯＬ金属配線を構成する透明な絶縁層と不透明な金属層が交代に積層された層を含む。上部金属層は、基板３０内のＰＤ素子に整列され、所定幅ｗの開口部３４ｂが限定された光遮蔽物３４ａに動作する。ピクセル表面に入射された一部光は、金属遮蔽物３４ａによって反射／遮断され、光の一部は、開口部３４ｂを通じて入り、積層構造３４のトンネル領域３４ｃ（ＢＥＯＬ構造の金属ラインがない）を通過してＰＤ素子によって吸収される。たとえ光遮蔽物３４ａのピクセル−ピクセルの間応答の均一性を向上させることができるが、別個の光遮蔽物３４ａの使用はピクセル感度を低めることができる。実際、追加的な光遮蔽物３４ａの使用によって積層構造３４の高さｈが増加されて、開口部の幅についてのトンネル高さの比（例、ｈ／ｗ）であるアスペクト比が増加する。アスペクト比が増加することによって、入射光の入射角が制限されるので、開口部３４ｂを通過してＰＤ素子に到達する入射光の量が減少して、ピクセル感度を低め、ＱＥを低める。ＣＭＯＳ技術がより小さいフィーチャーサイズに縮小されることによって、集積度を増加させるためピクセルサイズ及び光遮蔽層の開口部のサイズも縮小される。しかしながら、実際には、有効なな動作のためには一定サイズのピクセル感度が要求されるので、小さいデザインルールが使用可能なことにもかかわらずアクティブピクセルセンサーのサイズは制限される。実際、別個の光遮蔽物を備えるピクセルをよりさらに小さいデザインルールに具現することによって、開口部の幅ｗとトンネル高さｈの比であるアスペクト比が増加して、ピクセル感度が減少される。従って、ピクセルアレイにかけて、ピクセル−ピクセルの間の感度の変動を最小化する効果的な遮蔽構造を使用しながらもよりさらに小さいデザインルールを適用するためには基板３０上のスタック層３４の高さｈを制限することが好ましい
米国特許第６，１60，28１号明細書
本発明の技術的課題は、追加的な光遮蔽層の必要なしでピクセルアレイにかけてピクセル−ピクセルの間の感度の変動を最小化できるイメージセンシング素子を提供するところにある。
本発明の他の技術的課題は、追加的な光遮蔽層の必要なしでピクセルアレイにかけてピクセル−ピクセルの間の感度の変動を最小化できるイメージセンシング素子の製造方法を提供するところにある。
本発明の技術的課題は、以上で言及した技術的課題に制限されなく、言及されないさらに他の技術的課題は下の記載から当業者に明確に理解できることである。
本発明の実施形態は、改善された応答均一度を有するイメージセンシング素子を含む。また、本発明の実施形態は、追加的な光遮蔽層の必要なしでピクセルアレイにかけてピクセル−ピクセルの間の感度の変動を最小化できるイメージセンシング素子の製造方法を含む。本発明の実施形態で、イメージセンシング素子は、一つ以上の下部金属配線層がピクセル−ピクセルの間の感度の均一性を増加させることができる光遮蔽層として機能するだけではなくＢＥＯＬ配線及びＩ／Ｏ及び調節ラインを提供するようにデザインされた単位ピクセル枠組を含む。一つ以上の下部金属配線層は、受光素子周辺に対称的にパターンされ配列されて感光領域に到達する入射光の量の均衡を合わせる。
前述した技術的課題を達成するための本発明の一実施形態によるイメージセンシング素子は、半導体基板に形成された複数の単位ピクセルを含むピクセルアレイであって、各単位ピクセルは、複数の読み出し素子及び少なくとも一つの受光素子を含むピクセルアレイと、ピクセルアレイ上に形成され、単位ピクセル内の読み出し素子を電気的に連結する第１の配線パターンを形成する第１の配線層と、を含み、第１の配線層は、各単位ピクセルに入射される光を遮断する光学的ブロッキング層であってピクセルアレイの各受光素子の感度を実質的に同一に維持する。
本発明の他の実施形態によれば、第１の配線層上に形成され、電源電圧ラインを含む第２の配線パターンを含む第２の配線層をさらに含み、第２の配線層は、各単位ピクセルに入射される光を遮断する光学的ブロッキング層であってピクセルアレイの各受光素子の感度を実質的に同一に維持する。
本発明のさらに他の実施形態によれば、第１の配線パターンは、ダミー突出パターンを備えるピクセル調節ラインを含み、第２の配線パターンは、ダミー突出パターンを備えるピクセルＩ／Ｏラインを含む。電源電圧ラインは、ダミー突出パターンを含む。
本発明のさらに他の実施形態によれば、第１の配線パターンは、各単位ピクセル毎に反復される第１の単位パターンを含み、第２の配線パターンは、各単位ピクセル毎に反復される第２の単位パターンを含む。各単位ピクセル別第１及び第２の単位パターンは、各単位ピクセル内に同一なサイズ及び形態の開口部を限定するように配列されて各単位ピクセルの受光領域を露出させ、各単位ピクセルの受光領域は、単位ピクセルの受光素子を含むアクティブ領域を含む。各ピクセルの受光領域は、受光素子を含むアクティブ領域に隣接した非アクティブ領域の少なくとも一部を含む。
本発明のさらに他の実施形態によるイメージセンシング素子で、各単位ピクセルは、第１のサブピクセルユニット及び第２のサブピクセルユニットを含む共有単位ピクセルであり、第１の配線パターンは、ピクセルアレイの各単位ピクセル毎に反復される第１の単位パターンを含み、第１の単位パターンはピクセルアレイ内の各単位ピクセルのサブピクセルユニット毎に反復され、パッドパターンを含むサブユニットパターンを含み、パッドパターンは、第１のサブピクセルユニット毎に分離されたパッドパターンであり、パッドパターンは第２のサブピクセルユニット毎に第２のサブピクセルユニットの読み出し素子に連結された電気的なコンタクトパッドである。本発明のさらに他の実施形態で、第１及び第２のサブピクセルユニットのサブユニットパターンは鏡像イメージパターンである。
一つ以上の下部金属配線層を対称的にパターニングして入射光遮蔽物に動作させることによって、感光領域の露出面積を最大化してピクセル感度を増加させるだけではなく、ピクセル内の各フォトダイオードの感度を均一に維持できる。
以下、添付した図面を参照して改善された応答均一度を備えるＣＭＯＳアクティブピクセルセンサー素子の例示的な実施形態を詳細に説明する。図面は各構成要素、層及び領域の厚さ及び寸法が実際サイズではなく、説明の明瞭性のため誇張されて例示されたことである。本明細書で、ある層が他の層又は基板“上（ｏｎ又はｏｖｅｒ）にあると記述される場合、その層は他の層又は基板直ちに上にあるか、或いは中間層が介在されていることができる。本明細書で同一参照符号は、同一又は類似した部材であるか、或いは同一又は類似した機能を有する部材を示すものとする。
一般に、後述される本発明の例示的な実施形態は、追加的な遮蔽層なしでピクセルアレイにかけてピクセル間感度の均一度が増加できるようにデザインされたピクセル構造より成ったピクセルアレイを含むＣＭＯＳアクティブピクセルセンサーを製造する方法を含む。図２に示されている例示的なピクセル構造が本発明の発明思想を説明することに使用できる。図２は、光感知領域２１とトランジスタ領域２２とを備える単位ピクセル２０を示す。以下では光感知領域２１（又は“ＰＤ領域”）は、“デザインされた”フィルファクターによってフォトダイオードが形成されたアクティブシリコン領域を示す。ＰＤ領域２１０を取り囲む周辺領域２３は、光−発生電荷が大部分ＰＤ素子によって収集されるか、或いは光−発生電荷がピクセルの他の領域にも拡散されてピクセルアレイにかけてピクセル感度の不均一を誘発するトランジスタ領域２２の一部を示す。以下では説明の便宜のためにＰＤ領域２１と周辺領域２３の組合を有効光感知（Ｅｆｆｅｃｔｉｖｅ Ｐｈｏｔｏ Ｓｅｎｓｉｔｉｖｅ；ＥＰＳ）領域と称する。アクティブピクセルセンサーのＥＰＳ領域はＰＤ素子の実際サイズ及び構造、ピクセル内の隣接する構成要素とＰＤ素子の空間的電気的相関関係のような多様な因子に基づいて変化し得るので、図２に示されているＥＰＳ領域は例示に過ぎない。
本発明の一実施形態で、ＣＭＯＳアクティブピクセルセンサーは、一つ以上の下部レベル配線層がピクセル−ピクセルの間感度の均一度を増加させる光遮蔽層に動作するだけではなく、ＢＥＯＬ配線を構成するようにデザインされた単位ピクセル枠組を含む。一つ以上の下部レベル配線層が各ピクセルのＰＤ領域２１の周辺に対称的にパターニングされ、配列されて光感知領域に到達する入射光の量が均衡を成すようにする光遮蔽（ブロッキング）層に動作する。
配線層をパターニングしてアレイ内の各ピクセルのＥＰＳ領域を同一な量及び／又は同一な部分を露出する対称的な開口部を限定させる。露出されたＥＰＳ領域は、全ての（又は実質的に全体）光感知領域２１及び周辺領域２３の少なくとも一部を含むことができる。このような方式に、配線パターンは実質的に同一な遮蔽領域を提供して、入射光受光効率の均一な分布が可能なようにする。追加的な遮光層を不要にするのでＢＥＯＬ金属配線が減少されるようにして、フィルファクター及び感度を増加させうる。
図２を参照して上述したピクセル構造及び金属配線パターンに関連された本発明の思想は、共有及び非共有ＣＭＯＳアクティブピクセルセンサー構造だけではなく、３−Ｔ、４−Ｔ、５−Ｔアクティブピクセルセンサーを含む多様な種類のＣＭＯＳアクティブピクセルイメージセンサーに実現できる。以下、図４〜図１０に示されたような共有単位ピクセル枠組を参照して本発明の例示的な実施形態を詳細に説明する。図４は、本発明が適用できる共有ピクセル枠組を備えるピクセルアレイの概略的な回路図である。図５〜図１０は、図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を製造する方法を示す。しかしながら、本発明は共有ピクセル構造にのみ制限されることではなく、本発明の属する技術分野の当業者であれば、本発明の思想の具現を、本明細書の開示に基づいて、多様なピクセル枠組に適用できることは言うまでもない。
図４を参照すれば、ピクセルアレイ４０が多数の単位ピクセル４１を含む。各単位ピクセル４１は、二つのフォトダイオード４２ａ，４２ｂ及びＦＤ領域（センシングノード）に共通的に連結された二つのトランスファートランジスタ４３ａ，４３ｂを含む。また、各単位ピクセル４１は、リセットトランジスタ４４と、増幅トランジスタ４５及び選択トランジスタ４６と、を含む。電源電圧ＶＤＤは、リセットトランジスタ４４と選択トランジスタ４６に連結される。共有ピクセル構造は、所定のチップサイズでより高密度デザインが可能なようにする。ピクセル４１は、図１を参照して説明した４−Ｔアクティブピクセルセンサーと同一に動作する。蓄積期間中、二つのフォトダイオード４２ａ，４２ｂを含む単位ピクセル４１の光感知領域に入射された光は二つのフォトダイオード４２ａ，４２ｂのポテンシャルウェル（又は収集ジャンクション）によって収集される光−発生電荷を生成する。電荷トランスファー期間中、収集された電荷は各トランスファーゲート４３ａ，４３ｂの活性化によって二つのフォトダイオード４２ａ，４２ｂからＦＤ領域にトランスファーされる。
本発明の例示的な実施形態によれば、単位ピクセル４１は、別個の追加的な遮光層なしでアレイ４０にかけてピクセル−ピクセルの間感度の均一性を提供する対称的な構造から構成できる。図５〜図１０は、図４に示されている共有ピクセル構造を備えるイメージセンサー素子の製造方法を示す。以下、図５〜図１０を参照した説明でより詳しく説明されるが、ピクセルのアクティブ構成要素とＩ／Ｏ信号ラインとの間の配線である単位ピクセルの金属配線層は、ピクセルのフォトダイオード領域の周辺に対称的にパターンされ配列されてピクセルアレイにかけて各単位ピクセル毎に対称的であり、同一な受光領域を限定する遮光遮蔽物として作用する。
図５Ａ〜図５Ｃは、イメージセンサー素子の初期製造段階を示す。図５Ａは、共有アクティブピクセルセンサー枠組を備える単位ピクセル５１のアクティブレイアウトパターンを示すピクセルアレイ５０の概略的な平面図である。図５Ｂは、図５Ａの５Ｂ−５Ｂ線に沿って切った断面図であり、図５Ｃは図５Ａの５Ｃ−５Ｃ線に沿って切った断面図である。図５Ａに示されたように、アレイ５０内の各単位ピクセル５１は、
Figure 2006173634
 に示される同一ピクセル面積
Figure 2006173634
 を占める。図５Ａに点線に示されたように、
Figure 2006173634
 は、単位セル５１の幅（行方向）を、
Figure 2006173634
 は単位ピクセル５１の長さ（カラム方向）を示す。各単位ピクセル５１は、サブピクセルユニット５１ａ，５１ｂを含む。図５Ａで、サブピクセルユニット５１ａは、中心線Ｃ上を占め、サブピクセルユニット５１ｂは中心線Ｃの下を占める。サブピクセルユニット５１ａ，５１ｂはそれぞれ中心線Ｃの上と下で同一な面積
Figure 2006173634
 を占める。図５Ａ〜図５Ｃに示されたように、各単位ピクセル５１は、半導体基板１００上のエピタキシャル基板層１０２に形成された素子分離領域１０３によって限定された複数のアクティブ領域Ａ１，Ａ２，Ａ３及びＡ４を含む。本発明の一実施形態で、基板層１０２は、従来の方法を使用して形成したｐ型ドーピング層でありうる。本発明の他の実施形態では、基板層１０２はｎ型ドーピング層でありうる。基板１００は、ｎ型又はｐ型でありうる。素子分離領域１０３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法のような方法を使用してシリコン酸化膜のような適切な絶縁物質で形成できる。本発明の一実施形態で、各単位ピクセル５１は、二つのアクティブ領域Ａ１を含む。アクティブ領域Ａ１は、受光素子（例、フォトダイオード）が形成される光感知領域である。各単位ピクセル５１のアクティブ領域Ａ２，Ａ３及びＡ４はピクセルトランジスタのアクティブ領域である。アクティブ領域Ａ２は、アクティブ領域Ａ１から延長され、トランスファートランジスタとＦＤ領域のアクティブ領域を限定する。アクティブ領域Ａ３，Ａ４は、リセットトランジスタと増幅器とトランジスタのアクティブ領域を限定する。図５Ａに示されたように、サブピクセルユニット５１ａのアクティブ領域Ａ１，Ａ２によって形成される形とサブピクセルユニット５１ｂのアクティブ領域Ａ１，Ａ２によって形成される形は、単位ピクセル５１の中心線Ｃを基準に鏡像イメージである。単位ピクセル５１のアクティブ領域Ａ３とアクティブ領域Ａ４は、それぞれ上下に隣接した単位ピクセル５１のアクティブ領域Ａ４は、アクティブ領域Ａ３と一体に連結される。より詳しく、一つの単位ピクセル５１のサブピクセルユニット５１ｂのアクティブ領域Ａ４は、隣接した単位ピクセル５１のサブピクセルユニット５１ａのアクティブ領域Ａ３に延長される。図５Ａの例示的な実施形態に示されたように、アクティブ領域Ａ１，Ａ２，Ａ３及びＡ４は、アレイ５０の各ピクセル５１に対称的に形成される。言い換えれば、アクティブ領域Ａ１，Ａ２，Ａ３及びＡ４は、ピクセルアレイ５０にかけて各単位ピクセル５１別に反復されるアクティブ領域の単位パターンを限定する。アクティブ領域Ａ１，Ａ２，Ａ３は、アレイ５０にかけて各サブピクセルユニット５１ａのサブ単位パターンを限定し、アクティブ領域Ａ１，Ａ２，Ａ４は、アレイ５０にかけて各サブピクセルユニット５１ｂのサブ単位パターンを限定する。図６Ａ、図６Ｂ及び図６Ｃは、アクティブトランジスタのゲート電極及び受光素子（例、フォトダイオード）の形成後の例示的なピクセルセンサーアレイ５０を示す。図６Ａは、単位ピクセル５１のゲート電極レイアウトパターンを示す例示的な平面図である。図６Ｂ及び図６Ｃは、それぞれ図６Ａの６Ｂ−６Ｂと６Ｃ−６Ｃ線に沿って切った概略的な断面図であって、アクティブ領域Ａ１に形成された受光素子１１０ａ，１１０ｂとアクティブ領域Ａ４の一部に形成されたｎ＋拡散領域１１１を示す。
図６Ａに示されたように、各単位ピクセル５１は、トランジスタアクティブ領域Ａ２，Ａ３及びＡ４に形成され、トランスファートランジスタＴＸのトランスファーゲート電極ＴＧ１，ＴＧ２（又はトランスファーゲート）、リセットトランジスタＲＸのリセットゲート電極ＲＧ（又はリセットゲート）、増幅トランジスタＤＸのソースフォロワーゲート電極ＳＦＧ及び選択トランジスタＳＸの選択ゲート電極ＲＳＧを含む多様なゲート電極を含む。ゲート電極はトランジスタアクティブ領域の一部とこれと隣接した素子分離領域１０３の一部とオーバーラップされるように形成される。
図６Ｂ及び図６Ｃに示されたように、受光素子１１０は、単位ピクセル５１のアクティブ領域Ａ１に形成される。受光素子１１０は、ｐ＋層１０８（又はＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）層）及びｐ＋層１０８下に形成された埋没ｎ−ウェル１０９を含む。よく知られたように、ｐ＋／ｎ−／ｐ積層構造１０８，１０９，１０２はピン型フォトダイオード素子を構成する。ピン型フォトダイオードは、多様な長所なのでアクティブピクセルセンサーデザインに一般に実現される。例えば、ピン型フォトダイオード素子は、ＰＤ領域からＦＤ領域に電荷が完全にトランスファーされることができるようにする。それに、ｐ＋層１０８は、シリコン表面を埋没ｎ−ウェル１０９と分離して暗電流を（従来のフォトダイオードに比べて）減少させ、ＰＤ領域内の光−発生電荷が埋没ｎ−ウェル１０８に限定されて蓄積されるようにする。従って、ｐ＋層１０８はアクティブシリコン表面で熱的に生成された電荷からｎ−ウェル１０９を効果的に遮蔽して、暗電流及びこれによるノイズを減少させる。それに、ｐ＋層とｎ−ウェルの間のジャンクションが短波長可視光（青色光）をキャプチャーし、よりさらに深いｐ／ｎ−ウェルジャンクションが長波長（赤色光及び近赤外線光）をキャプチャーするので、ｐ＋層１０８はピクセルのスペクトル応答を増大させるように動作する。
たとえ図面には、詳細に示されていないが、アクティブ領域Ａ２，Ａ３及びＡ４にアクティブピクセルトランジスタのドレーン／ソース領域を形成するための工程段階が遂行される。例えば、ＦＤ拡散領域は、トランスファーゲート電極ＴＧ１，ＴＧ２に隣接したアクティブ領域Ａ２に形成される。それに、図６Ｃに示されたように、ビアが接触されるアクティブ領域にＮ＋ドーピング領域が形成される。例えば、図６Ｃに示されたように、ソースフォロワーゲートＳＦＧに隣接したアクティブ領域Ａ４の末端部にドーピング領域１１１が形成される。ドーピング領域１１１は、ピクセルアレイ５０の出力ライン（カラムライン）を駆動する増幅（バッファ）トランジスタのソース／ドレーン領域を形成し、ビア接触位置に配置する。
図６Ａに示されているゲート電極は、従来の方法に形成できる。例えば、ゲート電極は基板上に絶縁膜と導電膜を順次通り形成することによって形成できる。絶縁膜は、熱酸化によって形成された酸化膜（又はシリコン酸化膜）でありうる。本発明の他の実施形態では、絶縁膜はシリコン窒化膜、ＯＮＯなどをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）のような方法を使用して蒸着することによって形成できる。導電膜は、ＣＶＤによって蒸着されたポリシリコン膜でありうる。ゲート電極はタングステン、銅又は他の適切な物質で形成されることもできる。適切なマスクパターンを使用してエッチング工程を遂行して単位ピクセル５１のゲート電極を形成する。本発明の一実施形態で、ゲート絶縁膜はエッチング工程間シリコン基板表面を保護するため残留できる。本発明の他の実施形態で、ゲート絶縁膜は、ゲート電極を形成するためのエッチングマスクをそのまま使用してエッチングされる。
フォトダイオード１１０ａ，１１０ｂも従来の方法を使用して形成できる。例えば、本発明の一実施形態で、アクティブ領域Ａ１を露出させる開口部を備えるフォトレジストパターンを形成する。次いで、別個のイオン注入方法を遂行して露出されたアクティブ領域Ａ１にドーパントをイオン注入してフォトダイオード１１０を形成する。例えば、ｐ型不純物、例えばボロンイオンを露出されたアクティブ領域Ａ１に第１のイオン注入エネルギーに注入する第１のイオン注入工程を遂行して正孔蓄積領域１０８を形成する。注入されたボロンイオンは活性化されてｐ＋層１０８を形成する。Ｎ型不純物（例、燐又は砒素イオン）をアクティブ領域Ａ１に第２のイオン注入エネルギーに注入する第２のイオン注入工程を遂行して埋没ｎ−ウェル１０９を形成する。図７Ａ、図７Ｂ及び図７Ｃは本発明の一実施形態によって第１のレベルの金属配線パターンを形成した後のピクセルセンサーアレイ５０を示す図面である。図７Ａは、ピクセルセンサーアレイ５０の例示的な第１のレベルの金属配線パターンＬ１を示す概略的な平面図であり、図７Ｂ及び図７Ｃはそれぞれ図７Ａの７Ｂ−７Ｂ及び７Ｃ−７Ｃ線に沿って切った概略的な断面図である。本発明の例示的な実施形態によれば、第１のレベルの金属配線パターンＬ１は多様な目的を達成するためデザインされる。例えば、第１のレベルの金属配線パターンＬ１はピクセル構成要素とピクセルＩ／Ｏ間の電気的な連結を提供するための配線を含む。また、第１のレベルの金属配線パターンＬ１は、アレイ５０にかけて各ピクセル５１毎にフォトダイオード１１０ａ及び１１０ｂの感度を同一にするようにデザインされた反復的であり、対称的なパターンを備える遮光層に動作する。第１のレベルの金属配線パターンＬ１は各ピクセル毎に受光領域が対称的に効果的に形状化され、限定できるように形成される。図５Ａを参照して説明したように、アレイ５０内の各単位ピクセル５１は、同一なピクセル面積
Figure 2006173634
 を占める。図７Ａの例示的な実施形態に示されたように、各ピクセル５１のＥＰＳ領域は、
Figure 2006173634
 に限定される面積を占める。
Figure 2006173634
 はＥＰＳ領域の行方向幅（
Figure 2006173634
 より小さい）を示し、
Figure 2006173634
 はＥＰＳ領域のカラム方向長さ（単位ピクセル５１のカラム方向長さと同一な）を示す。図７Ａに示されたように、各単位ピクセル５１の例示的なＥＰＳ領域はフォトダイオード１１０ａ及び１１０ｂが占める面積だけではなく、フォトダイオード１１０ａ及び１１０ｂを取り囲む周辺面積を含む。
図７Ａを参照すれば、第１のレベルの金属配線パターンＬ１はＲＧ（リセットゲート）調節ライン１４３、ＴＧ（トランスファーゲート）調節ライン（１４１，１４２及びＲＳＧ（行選択ゲート）調節ライン１４４を含む多様な調節信号ラインを含む。ＲＧ調節ライン１４３は、ビア１３３によってアレイ５０の同一行方向に配列された全ての単位ピクセル５１のＲＧ電極に連結される。ＲＳＧ調節ライン１４４は、ビア１３４によってアレイ５０の同一行方向に配列された全ての単位ピクセル５１のＳＧ電極に連結される。ＴＧ調節ライン１４１，１４２はビア１３１，１３２によってアレイ５０の同一行方向に配列された全ての単位ピクセル５１のＴＧａ及びＴＧｂ（トランスファーゲート）電極に連結される。
また、第１のレベル金属配線パターンＬ１は、金属パッド１４５ａ，１４５ｂ及び１４９及び配線１４６ａ，１４６ｂを含む。パッド１４５ｂは、ビア１３５によってドーピング領域１１１に連結される。パッド１４９は、連続的な単位ピクセル（カラム方向）によって共有され、ビア１３９によって行選択トランジスタ及び増幅トランジスタの共有ドーピング領域（ソース／ドレーン領域）に連結される。配線１４６ａは、リセットトランジスタと上部ＦＤ領域を電気的に連結する。配線１４６ａの一端は、ビア１３６によってリセットトランジスタのソース領域に連結され、ビア１３７ａによって上部フローティング拡散領域に連結される。配線１４６ｂはソースフォロワートランジスタゲート電極ＳＦＧと下部ＦＤ領域を電気的に連結する。配線１４６ｂの一端は、ビア１３８によってソースフォロワートランジスタのゲート電極に連結され、他端は、ビア１３７ｂによって下部ＦＤ領域に連結される。
図７Ａの例示的な実施形態に示されたように、アレイ５０の各ピクセル５１毎に反復された単位パターンより成った第１のレベルの金属配線パターンＬ１は遮光層に動作する。特に、第１のレベルの金属配線パターンＬ１はアレイ５０の各単位ピクセル５１毎に反復される対称的な単位パターン（単位Ｌ１パターンに指称される）に形成される。単位Ｌ１パターンは、各単位ピクセル５１毎に対称的であり、同一な受光領域を限定する遮光層にデザインされて、各単位ピクセル５１内のフォトダイオードを取り囲む感光領域に入射する光を均一であり、対称的に遮蔽してアレイ５０の各単位ピクセル５１のフォトダイオード１１０ａ，１１０ｂの感度を均一にする。単位Ｌ１パターンは、フォトダイオード１１０ａ，１１０ｂを取り囲む周辺領域を均一にカバーすることができるように対称的にパターニングされ配列される。
本発明の他の例示的な実施形態では、各ピクセル単位５１の単位Ｌ１パターンは、各サブピクセルユニット５１ａ，５１ｂ別サブ単位パターン（又はサブ単位Ｌ１パターン）で形成され、サブピクセルユニット５１ａ，５１ｂのサブ単位Ｌ１パターンは単位ピクセル５１の中心線Ｃについて鏡像イメージパターンを形成する。
特に、トランスファーゲートライン１４１，１４２は、ピクセル５１のフォトダイオード１１０ａ，１１０ｂの間の感光領域に行方向に延長される。トランスファーゲートライン１４１，１４２は対称的にパターンされ配列されて均一な遮光領域を提供し、フォトダイオード１１０ａ，１１０ｂを取り囲む感光領域に配列されて均一な遮光領域を提供し、ダイオードの感度を均一にする。また、トランスファーゲートライン１４１，１４２は、対称的な突出部Ｄ３，Ｄ４を含む。突出部Ｄ３，Ｄ４は、ＥＰＳ領域内の感光領域をカバーしてピクセルの感光領域を限定して、ダイオードの感度を均一にするためのダミー要素である。図７Ａの例示的な実施形態で、トランスファーゲートライン１４１，１４２は、サブピクセルユニット５１ａ，５１ｂの間の中心線について鏡像イメージパターンである。
同様に、ＲＧ及びＲＳＧ調節ライン１４３，１４４がカラム方向に隣接したピクセル５１のフォトダイオード１１０ａ，１１０ｂの間の感光領域に行方向に延長される。調節ライン１４３，１４４は、各単位ピクセル５１内に対称的にパターンされ配列されてフォトダイオード１１０ａ，１１０ｂの間の感光領域を均一に遮断する遮光領域を提供し、ダイオードの感度を均一にする。図７Ａを参照すれば、ＲＧ及びＲＳＧ調節ライン１４３，１４４は、サブピクセルユニット５１ａ，５１ｂの間の中心線Ｃについて鏡像イメージパターンである。
各サブピクセルユニット５１ｂ内のパッド要素１４５ｂは、ビアを通じた電気的な連結を提供し、フォトダイオード１１０ｂに隣接した感光領域を遮光する延長された部分を備える。各サブピクセルユニット５１ａ内のパッド要素１４５ａは、対称的にパターンされ配列されて対応するサブピクセルユニット５１ｂのパッド要素１４５ｂと相補的に配列される。言い換えれば、パッド要素１４５ａは、電気的な機能はなく、単に入射光を遮蔽してダイオード１１０ａと１１０ｂの間の感度を均一化するためのダミー要素Ｄ１である。図７Ａを参照すれば、パッド要素１４５ａ，１４５ｂは、サブピクセルユニット５１ａ，５１ｂの間の中心線Ｃを基準に鏡像イメージパターンである。
配線１４６ａ，１４６ｂは、対称的にパターンされ配列されて光を遮蔽し、フォトダイオードの感度を均一にする。配線１４６ａは下部配線１４６ｂのビア１３８の接触部を補償するための突出部Ｄ２を含むように形成される。また、単位ピクセルの配線１４６ａ，１４６ｂは隣接単位ピクセル５１のフォトダイオードの感光領域をカバーするため延長配列された部分を含む。図７Ａを参照すれば、配線１４６ａ，１４６ｂは、サブピクセルユニット５１ａ，５１ｂの間の中心線Ｃを基準に鏡像イメージパターンである。
図７Ｂ及び図７Ｃは、それぞれ図７Ａの７Ｂ−７Ｂと７Ｃ−７Ｃ線に沿って切った概略的な断面図である。従来の方法を使用して基板上に絶縁層１２０が形成される。例えば、絶縁層１２０はＣＶＤによって蒸着されたシリコン酸化膜でありうる。従来の方法を使用してビア１３５（及びその他図７Ａに示されているビア）（又はプラグ）が形成される。例えば、ビア（例、プラグ１３５）は絶縁層１２０をエッチングしてビアホールを形成し、銅又はタングステンなどの導電物質を蒸着してビアホールを充填し、エッチング工程又はＣＭＰ工程を遂行して絶縁層１２０の表面の導電物質を除去し平坦化することによって形成できる。第１のレベルの金属配線層Ｌ１は銅又はアルミニウムを形成した後写真エッチング工程にパターニングすることによって形成できる。
図８Ａ、図８Ｂ及び図８Ｃは、第２のレベルの金属配線パターンＬ２を形成した後のピクセルセンサーアレイ５０を示す例示的な図面である。図８Ａは、ピクセルセンサーアレイ５０の例示的なレイアウトを示す概略的な上面図であり、図８Ｂ及び図８Ｃは、それぞれ図８Ａの８Ｂ−８Ｂ及び８Ｃ−８Ｃ線に沿って切った概略的な断面図である。
本発明の例示的な実施形態によれば、第２のレベル金属配線パターンＬ２は、各単位ピクセル５１のＰＤ１１０ａ及び１１０ｂの周辺に対称的にパターンされ配列されて各単位ピクセル５１の受光領域を限定する遮光層として作用し、ひいてピクセルアレイ５０にかけて各ピクセルユニット５１内のフォトダイオード１１０ａ及び１１０ｂの感度を均一にする。図８Ａを参照すれば、第２のレベル金属配線パターンＬ２はアレイにかけて各単位ピクセル５１に反復された単位金属配線パターン（単位Ｌ２パターンに指称される）を含むように形成される。反復単位Ｌ２パターンは、反復単位Ｌ１パターンと共に遮光層にデザインされて各単位ピクセル５１内で対称的に同一な受光領域を限定し、各単位ピクセル５１内のフォトダイオードを取り囲む感光領域に入射する光を均一で対称的に遮蔽するように動作してピクセル感度を均一にする。また、図８Ａを参照すれば、各ピクセルユニット５１の単位Ｌ２パターンは、各サブピクセルユニット５１ａ及び５１ｂ別にサブユニット配線パターン（又はサブユニットＬ２パターン）を含み、各サブピクセルユニット５１ａ及び５１ｂ別サブユニットＬ２パターンは、ピクセル単位５１の中心線Ｃを基準に鏡像イメージである。
図８Ａ〜図８Ｃを参照すれば、第２の金属配線層Ｌ２はカラム出力ライン１７５、電源電圧ＶＤＤライン１７９及び配線１７６を含むようにパターンされる。カラム出力ライン１７５は、ビア１６５によって第１の金属配線層Ｌ１のパッド１４５ｂに連結される。カラム出力ライン１７５は、フォトダイオード１１０ａ，１１０ｂの縁部に沿ってカラム方向に延長され、第１の金属配線パターンＬ１によってカバーされないフォトダイオード１１０ａ，１１０ｂの隣接感光領域の一部を遮蔽する。カラム出力ライン１７５は、コンタクト１６５のため突出した部分を補償するための突出ダミー部分Ｄ５を含んで感度を均一にする。図８Ａを参照すれば、カラム出力ライン１７５は、サブピクセルユニット５１ａ及び５１ｂの間の中心線Ｃを基準に鏡像イメージパターンである。
図８Ｂを参照すれば、より良い均一化のために、出力ライン１７５の突出ダミーパターンＤ５と第１の金属配線パターンＬ１のダミーパッドパターンＤ１との間にビアプラグ（図示せず）が形成されてコンタクトプラグ１６５を補償する。配線１７６は、単位ピクセル５１の第１及び第２のＦＤ領域を電気的に連結する。コンタクトプラグ１６７ａは、配線１６７の一端をコンタクトプラグ（図７Ａの１３７ａ）と整列された第１の金属配線パターンＬ１の配線１４６ａの一端と連結するように形成される。また、コンタクトプラグ１６７ｂは、配線１６７の他端をコンタクトプラグ（図７Ａの１３７ｂ）と整列された第１の金属配線パターンＬ１の配線１４６ｂの一端と連結するように形成される。図８Ａを参照すれば、配線１７６はサブピクセルユニット５１ａ及び５１ｂの間の中心線Ｃを基準に鏡像イメージパターンである。
電源電圧ライン１７９は、フォトダイオード１１０ａ，１１０ｂの縁部に沿ってカラム方向に延長されて第１の金属配線パターンＬ１によってカバーされないフォトダイオード１１０ａ，１１０ｂに隣接した感光領域の一部を遮蔽する。電源電圧ライン１７９は、第１の金属配線パターンＬ１のコンタクトパッド１４９と連結されるコンタクトプラグ１６９より成った突出部を含む。電源電圧ライン１７９は、フォトダイオード１１０ａ及び１１０ｂの間の感光領域に延長されて第１の金属配線パターンＬ１の調節ライン１４１〜１４４によってカバーされない感光領域を遮蔽して受光領域を限定する突出ダミーパターンＤ６を含む。図８Ａを参照すれば、電源電圧ライン１７９は、サブピクセルユニット５１ａ及び５１ｂの間の中心線Ｃを基準に鏡像イメージパターンである。
図８Ｂ及び図８Ｃを参照すれば、従来の方法を使用して第１の金属配線パターンＬ１を含む基板上に層間絶縁膜１５０が形成される。例えば、層間絶縁膜１５０は、ＣＶＤ法を使用して蒸着されたシリコン酸化膜で形成できる。例えば、前述した従来の方法を使用してプラグ１３５（及び図８Ａで示されている基板の他のプラグ）を銅又はタングステンに形成する。第２の金属配線パターンＬ２は、銅又はアルミニウムのような導電物質を蒸着した後写真エッチング工程にパターニングして形成できる。
図９は、ゲート電極と第１及び第２の金属配線パターンＬ１，Ｌ２を共に示す概略的な平面図である。図９を参照すれば、各ピクセル５１内の第１及び第２の金属配線パターンＬ１及びＬ２はフォトダイオード領域１１０ａ，１１０ｂの周辺に対称的にパターンされ配列されて第１及び第２の金属配線パターンがＥＰＳ領域内の開口部を効果的に限定するので受光領域がサイズ及び面積において対称的になる。
図９を参照すれば、受光領域はアクティブ領域Ａ１の大部分とアクティブ領域Ａ１を取り囲む感光領域の一部を含む。一つ以上の下部金属配線層を対称的にパターニングして入射光遮蔽物に動作するようにすることによって、感光領域の露出面積を最大化してピクセル感度を増加させるだけではなく、ピクセル内の各フォトダイオードの感度を均一に維持できる。図９を参照すれば、各単位ピクセル毎に単位パターンが反復されるようにし、各単位ピクセル内のサブピクセルユニット毎にサブユニットパターンが反復されるようにゲートと第１及び第２の金属配線パターンＬ１，Ｌ２を形成することによって、単位ピクセル５１内のフォトダイオード１１０ａ，１１０ｂの間の均一な感度が得られる。均一な感度が得られることができれば、本発明の他の実施形態では、各単位ピクセル毎にサブ単位パターンを鏡像イメージパターンに形成する必要がないことは勿論である。
図１０は、ピクセルセンサーアレイ５０上に形成できる第３の金属配線パターンＬ３のレイアウトを示す概略的な平面図である。第３の金属配線パターンＬ３は、電気的な機能は有しないが、アクティブピクセルアレイ５０とＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒｓ）、ＩＳＰ（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒｓ）のような回路を備える周辺論理回路領域に形成される導電層の数が異なって生成される基板上のグローバルな段差を減少させるための分離されたパッド１９０（アルミニウム又は銅）を含む。図１０を参照すれば、第３の導電パターン１９０は、アクティブ領域Ａ２とアクティブ領域Ａ２に隣接したＡ１領域に、第１及び第２の金属配線パターンによってカバーされない感光領域を遮光し、キャプチャーされることができる入射光の角度を制限しない方式に対称的にパターンされ配列できる。
本発明の実施形態によるピクセルから構成されたピクセルアレイを備えるＣＭＯＳイメージセンサー素子は、多様な形態のプロセッサ基盤システムに適用できる。例えば、図１１は、本発明の一実施形態によるイメージセンサー素子を備えるシステム２００のブロック図である。例えば、システム２００は、コンピュータシステム、カメラシステム、スキャナー、機械化された時計システム、ナビゲーションシステム、ビデオホン、監督システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システムなどを例示できるが、これに制限されることではない。
一般に、システム２００は、システムバス２７０にカップリングされてコミュニケーションできるＣＭＯＳイメージ素子２１０、一つ以上のＣＰＵｓ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔｓ）又はマイクロプロセッサ２２０、一つ以上のＩ／Ｏ素子２３０、フロッピー（登録商標）ディスクドライブ２４０（又はその他他のメモリカードスロット）、ＲＡＭ２５０及びＣＤ ＲＯＭドライブ２６０を含む。システム構成要素の形態は、システムの種類に応じて変形できる。例えば、フロッピー（登録商標）ディスクドライブ２４０及びＣＤ ＲＯＭドライブ２６０は、個人用コンピュータ又は携帯用個人用コンピュータでありうる。
ＣＭＯＳイメージ素子２１０は、以上で言及したピクセル構造のうちいずれか一つを使用して構造化されたピクセルアレイを含む。ＣＭＯＳイメージ素子２１０は、ピクセルアレイから供給された信号から出力イメージを生成する。ＣＭＯＳイメージ素子２１０は、バス２７０又はその他他のコミュニケーションリンクを通じてシステム構成要素とコミュニケーションする。他の例示的な実施形態で、プロセッサ２２０、ＣＭＯＳイメージ素子２１０及びメモリ２５０は、単一ＩＣチップに一体化されて形成できる。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明は、固体撮像素子、特にＣＭＯＳイメージセンサー素子を含む固体撮像素子の製造方法に適用されうる。
４−トランジスタアクティブピクセルセンサー枠組を備える従来のＣＭＯＳイメージセンサー素子の単位ピクセルを例示する概略的な回路図である。 ピクセルフィルファクターの概念を例示するための例示的な単位ピクセルレイアウトでる。 光遮蔽層を備える従来の単位ピクセルの概略的な断面図である。 本発明が適用される共有ピクセル枠組を備えるアクティブピクセルセンサーアレイの概略的な回路図である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 図４のピクセルアレイ回路構造に基づき、対称的な構造の単位ピクセルを備えて均一な感度を提供する半導体ＣＭＯＳアクティブピクセルイメージセンサー素子を提供する方法を説明するための図面である。 本発明の例示的な実施形態によるイメージセンサー素子を備えるシステムのブロック図である。
符号の説明
５０：ピクセルセンサーアレイ
５１：ピクセル
５１ａ，５１ｂ：ピクセルユニット
１１０ａ，１１ｂ：フォトダイオード
１１１：ドーピング領域
１３１，１３２，１３３，１３４，１３５，１３６，１３７ａ，１３７ｂ，１３８，１３９：ビア
１４１，１４２：トランスファーゲート調節ライン
１４３:リセットゲート調節ライン
１４４：行選択ゲート調節ライン
１４５ａ，１４５ｂ，１４９：金属パッド
１４６ａ，１４６ｂ：配線
Ｃ：中心線
Ｄ１：ダミー
Ｄ３，Ｄ４：突出部
Ｌ１：第１のレベル金属配線パターン

Claims (62)

  1. 半導体基板に形成された複数の単位ピクセルを含むピクセルアレイであって、前記各単位ピクセルは、複数の読み出し素子及び少なくとも一つの受光素子を含むピクセルアレイ；および
    前記ピクセルアレイ上に形成され、前記単位ピクセル内の読み出し素子を電気的に連結する第１の配線パターンを形成する第１の配線層；
    を含み、
    前記第１の配線層は、前記各単位ピクセルに入射される光を遮断する光学的ブロッキングであって前記ピクセルアレイの各受光素子の感度を実質的に同一に維持することを特徴とするイメージセンシング素子。
  2. 前記第１の配線層上に形成され、電源電圧ラインを含む第２の配線パターンを含む第２の配線層をさらに含み、
    前記第２の配線層は、前記各単位ピクセルに入射される光を遮断する光学的ブロッキングであって前記ピクセルアレイの各受光素子の感度を実質的に同一に維持することを特徴とする請求項１に記載のイメージセンシング素子。
  3. 前記第１の配線パターンは、前記各単位ピクセル毎に反復される第１の単位パターンを含み、
    前記第２の配線パターンは、前記各単位ピクセル毎に反復される第２の単位パターンを含むことを特徴とする請求項２に記載のイメージセンシング素子。
  4. 前記各単位ピクセル別前記第１及び第２の単位パターンは、前記各単位ピクセル内に同一なサイズ及び形態の開口部を限定するように配列されて前記各単位ピクセルの受光領域を露出させ、
    前記各単位ピクセルの受光領域は、前記単位ピクセルの受光素子を含むこと
    を特徴とする請求項３に記載のイメージセンシング素子。
  5. 前記各ピクセルの受光領域は、前記受光素子を含むアクティブ領域に隣接した非アクティブ領域の少なくとも一部を含むことを特徴とする請求項４に記載のイメージセンシング素子。
  6. 前記第１の配線パターンは、ダミー突出パターンを備えるピクセル調節ラインを含むことを特徴とする請求項１に記載のイメージセンシング素子。
  7. 前記第２の配線パターンは、ダミー突出パターンを備えるピクセルＩ／Ｏラインを含むことを特徴とする請求項２に記載のイメージセンシング素子。
  8. 前記電源電圧ラインは、ダミー突出パターンを含むこと
    を特徴とする請求項２に記載のイメージセンシング素子。
  9. 前記単位ピクセルは、共有受光素子枠組を含むことを特徴とする請求項１に記載のイメージセンシング素子。
  10. 前記各単位ピクセルは、第１のサブピクセルユニット及び第２のサブピクセルユニットを含む共有単位ピクセルであり、
    前記第１の配線パターンは、前記ピクセルアレイの各単位ピクセル毎に反復される第１の単位パターンを含み、
    前記第１の単位パターンは、前記ピクセルアレイ内の各単位ピクセルのサブピクセルユニット毎に反復され、パッドパターンを含むサブユニットパターンを含み、前記パッドパターンは、前記第１のサブピクセルユニット毎に分離されたパッドパターンであり、前記パッドパターンは、前記第２のサブピクセルユニット毎に前記第２のサブピクセルユニットの読み出し素子に連結された電気的なコンタクトパッドであることを特徴とする請求項１に記載のイメージセンシング素子。
  11. 前記第１及び第２のサブピクセルユニットのサブユニットパターンは、鏡像イメージパターンであること
    を特徴とする請求項１に記載のイメージセンシング素子。
  12. 半導体基板に形成された複数の単位ピクセルを含むピクセルアレイであって、前記各単位ピクセルは、複数の読み出し素子及び少なくとも一つの受光素子を含むピクセルアレイ；および
    前記ピクセルアレイ上に形成されて前記ピクセルアレイの各受光素子の感度を同一にし、読み出し素子を連結するための配線パターン及びダミーパターンを含む第１の光学的ブロッキング層；を含むことを特徴とするイメージセンシング素子。
  13. 前記配線及びダミーパターンは、前記各単位ピクセル毎に反復される単位パターンを含むことを特徴とする請求項１２に記載のイメージセンシング素子。
  14. 前記ダミーパターンは、電気的に分離されたダミーパターンを含むことを特徴とする請求項１２に記載のイメージセンシング素子。
  15. 前記ダミーパターンは、前記配線パターンに連結されたダミーパターンを含むことを特徴とする請求項１２に記載のイメージセンシング素子。
  16. 前記ダミーパターンは、電気的に分離されたダミーパターンと前記配線パターンに連結されたダミーパターンとを含むことを特徴とする請求項１２に記載のイメージセンシング素子。
  17. 前記ダミーパターンは、前記ピクセルアレイの素子分離領域上に整列されたことを特徴とする請求項１２に記載のイメージセンシング素子。
  18. 前記第１の光学的ブロッキング層上に形成されて前記ピクセルアレイの各受光素子の感度を実質的に同一に維持する第２の光学的ブロッキング層をさらに含み、前記第２の光学的ブロッキング層は、電源電圧ラインを含む配線パターンを含むことを特徴とする請求項１２に記載のイメージセンシング素子。
  19. 前記第１の光学的ブロッキング層は、前記ピクセルアレイ内の各単位ピクセル毎に反復される第１の単位パターンを含み、前記第２の光学的ブロッキング層は、前記ピクセルアレイ内の各単位ピクセル毎に反復される第２の単位パターンを含むことを特徴とする請求項１８に記載のイメージセンシング素子。
  20. 前記各単位ピクセル別前記第１及び第２の単位パターンは、前記各単位ピクセル別前記第１及び第２の単位パターンは、前記各単位ピクセル内に同一なサイズ及び形態の開口部を限定するように配列されて前記各単位ピクセルの受光領域を露出させ、
    前記各単位ピクセルの受光領域は、前記単位ピクセルの受光素子を含むアクティブ領域を含むことを特徴とする請求項１９に記載のイメージセンシング素子。
  21. 前記各ピクセルの受光領域は、前記受光素子を含むアクティブ領域に隣接した非アクティブ領域の少なくとも一部を含むことを特徴とする請求項２０に記載のイメージセンシング素子。
  22. 前記各単位ピクセルは、第１のサブピクセルユニット及び第２のサブピクセルユニットを含む共有単位ピクセルであり、
    前記第１の光学的ブロッキング層は、前記ピクセルアレイの各単位ピクセル毎に反復される第１の単位パターンを含み、
    前記第１の単位パターンは、前記ピクセルアレイ内の各単位ピクセルのサブピクセルユニット毎に反復され、パッドパターンを含むサブユニットパターンを含み、前記パッドパターンは、前記第１のサブピクセルユニット毎に分離されたパッドパターンであり、前記パッドパターンは、前記第２のサブピクセルユニット毎に前記第２のサブピクセルユニットの読み出し素子に連結された電気的なコンタクトパッドであることを特徴とする請求項１２に記載のイメージセンシング素子。
  23. 前記第１及び第２のサブピクセルユニットのサブユニットパターンは、鏡像イメージパターンであることを特徴とする請求項２２に記載のイメージセンシング素子。
  24. 半導体基板に形成された複数の単位ピクセルを含むピクセルアレイであって、前記各単位ピクセルは、同一レイアウトパターンを備え、前記レイアウトパターンは、受光素子領域、複数の読み出し素子領域及び前記受光素子領域及び読み出し素子領域を取り囲む素子分離領域を含むピクセルアレイ；および
    前記ピクセルアレイ上に形成された第１の金属層であって、前記第１の金属層は前記ピクセルアレイ内の読み出し素子の間を連結する配線を構成する金属ラインを含む第１の金属層を含み、前記第１の金属層は前記ピクセルアレイ内の各単位ピクセル毎に反復される第１の単位パターンを含み、前記第１の単位パターンは前記各単位ピクセル毎に受光素子領域を取り囲む素子分離領域の同一な面積に配列された各単位ピクセルの光学的ブロッキング層であることを特徴とするイメージセンシング素子。
  25. 前記第１の単位パターンは、ダミー金属ラインであることを特徴とする請求項２４に記載のイメージセンシング素子。
  26. 前記受光素子領域は、互いに隣接して配列された第１及び第２のフォトダイオード領域を含むことを特徴とする請求項２４に記載のイメージセンシング素子。
  27. 前記第１の単位パターンは、鏡像イメージパターンであることを特徴とする請求項２６に記載のイメージセンシング素子。
  28. 前記第１の金属層上に形成された第２の金属層をさらに含み、
    前記第２の金属層は、単位ピクセルのＩ／Ｏラインを形成する金属ラインを含み、
    前記第２の金属層は、前記ピクセルアレイ内の各単位ピクセル毎に反復される第２の単位パターンを含み、前記第２の単位パターンは、前記各単位ピクセルの受光素子を取り囲む素子分離領域の同一な面積に配列されたことを特徴とする請求項２４に記載のイメージセンシング素子。
  29. 前記第２の単位パターンは、ダミー金属ラインを含むことを特徴とする請求項２８に記載のイメージセンシング素子。
  30. 第２のユニットパターンは、鏡像イメージパターンを含むことを特徴とする請求項２８に記載のイメージセンシング素子。
  31. 前記各単位ピクセルは、共有受光素子枠組を含むことを特徴とする請求項２４に記載のイメージセンシング素子。
  32. 前記各単位ピクセルの第１及び第２のユニットパターンは、各ユニットピクセルに同一なサイズ及び形態の開口部を限定するように配列されて前記各単位ピクセルの受光領域を露出させ、
    前記各単位ピクセルの受光領域は、前記単位ピクセルの受光素子を含むアクティブ領域を含むことを特徴とするイメージセンシング素子。
  33. 前記各ピクセルの受光領域は、前記受光素子領域を取り囲む素子分離領域の少なくとも一部を含むことを特徴とする請求項３２に記載のイメージセンシング素子。
  34. 前記各単位ピクセルは、第１のサブピクセルユニット及び第２のサブピクセルユニットを含む共有単位ピクセルであり、
    前記第１の配線パターンは、前記ピクセルアレイの各単位ピクセル毎に反復される第１の単位パターンを含み、
    前記第１の単位パターンは、前記ピクセルアレイ内の各単位ピクセルのサブピクセルユニット毎に反復され、パッドパターンを含むサブユニットパターンを含み、前記パッドパターンは、前記第１のサブピクセルユニット毎に分離されたパッドパターンであり、前記パッドパターンは、前記第２のサブピクセルユニット毎に前記第２のサブピクセルユニットの読み出し素子に連結された電気的なコンタクトパッドであることを特徴とする請求項２４に記載のイメージセンシング素子。
  35. 前記第１及び第２のサブユニットパターンは、鏡像イメージパターンであることを特徴とする請求項３４に記載のイメージセンシング素子。
  36. 前記各第１のサブピクセルユニットは、前記分離されたダミーパッドパターンに連結されたダミーコンタクトプラグを含み、前記ダミーコンタクトプラグは、前記第２のサブピクセルユニットの読み出し素子を前記パッドパターンに連結するコンタクトプラグに対応することを特徴とする請求項３４に記載のイメージセンシング素子。
  37. 半導体基板に形成された複数の単位ピクセルを含むピクセルアレイであって、前記各単位ピクセルは、複数の読み出し素子及び少なくとも一つの受光素子を含むピクセルアレイを形成し、
    前記ピクセルアレイ上に前記単位ピクセル内の読み出し素子を電気的に連結する第１の配線パターンを形成する第１の配線層であって、前記第１の配線層は、前記各単位ピクセルに入射される光を遮断する光学的ブロッキングであって前記ピクセルアレイの各受光素子の感度を実質的に同一に維持する前記第１の配線層を形成することを含むことを特徴とするイメージセンシング素子の製造方法。
  38. 前記第１の配線層上に電源電圧ラインを含む第２の配線パターンを含む第２の配線層を形成することをさらに含み、前記第２の配線層は、前記各単位ピクセルに入射される光を遮断する光学的ブロッキングであって前記ピクセルアレイの各受光素子の感度を実質的に同一に維持することを特徴とする請求項３７に記載のイメージセンシング素子の製造方法。
  39. 前記第１の配線パターンは、前記各単位ピクセル毎に反復される第１の単位パターンを含み、
    前記第２の配線パターンは、前記各単位ピクセル毎に反復される第２の単位パターンを含むことを特徴とする請求項３８に記載のイメージセンシング素子の製造方法。
  40. 前記各単位ピクセル別前記第１及び第２の単位パターンは、前記各単位ピクセル内に同一なサイズ及び形態の開口部を限定するように配列されて前記各単位ピクセルの受光領域を露出させ、
    前記各単位ピクセルの受光領域は、前記単位ピクセルの受光素子を含むアクティブ領域を含むことを特徴とする請求項３９に記載のイメージセンシング素子の製造方法。
  41. 前記各ピクセルの受光領域は、前記受光素子を含むアクティブ領域に隣接した非アクティブ領域の少なくとも一部を含むことを特徴とする請求項４０に記載のイメージセンシング素子の製造方法。
  42. 前記第１の配線パターンは、ダミー突出パターンを備えるピクセル調節ラインを含むことを特徴とする請求項３７に記載のイメージセンシング素子の製造方法。
  43. 前記第２の配線パターンは、ダミー突出パターンを備えるピクセルＩ／Ｏラインを含むことを特徴とする請求項３８に記載のイメージセンシング素子の製造方法。
  44. 前記電源電圧ラインは、ダミー突出パターンを備えることを特徴とする請求項３８に記載のイメージセンシング素子の製造方法。
  45. 前記単位ピクセルは、共有受光素子枠組を含むことを特徴とする請求項３７に記載のイメージセンシング素子の製造方法。
  46. 前記各単位ピクセルを形成することは、第１のサブピクセルユニット及び第２のサブピクセルユニットを含む共有単位ピクセルを形成することであり、
    前記第１の配線パターンは、前記ピクセルアレイの各単位ピクセル毎に反復される第１の単位パターンを含み、
    前記第１の単位パターンは、前記ピクセルアレイ内の各単位ピクセルのサブピクセルユニット毎に反復され、パッドパターンを含むサブユニットパターンを含み、前記パッドパターンは、前記第１のサブピクセルユニット毎に分離されたパッドパターンであり、前記パッドパターンは、前記第２のサブピクセルユニット毎に前記第２のサブピクセルユニットの読み出し素子に連結された電気的なコンタクトパッドであることを特徴とする請求項３７に記載のイメージセンシング素子の製造方法。
  47. 前記第１及び第２のサブピクセルユニットのサブユニットパターンは、鏡像イメージパターンであることを特徴とする請求項４６に記載のイメージセンシング素子の製造方法。
  48. 半導体基板に形成された複数の単位ピクセルを含むピクセルアレイであって、前記各単位ピクセルは、複数の読み出し素子及び少なくとも一つの受光素子を含むピクセルアレイを形成し、
    前記ピクセルアレイ上に前記ピクセルアレイの各受光素子の感度を同一にし、読み出し素子を連結するための配線パターン及びダミーパターンを含む第１の光学的ブロッキング層を形成することを特徴とするイメージセンシング素子の製造方法。
  49. 前記配線及びダミーパターンは、前記各単位ピクセル毎に反復される単位パターンを含むことを特徴とする請求項４８に記載のイメージセンシング素子の製造方法。
  50. 前記ダミーパターンは、電気的に分離されたダミーパターンを含むことを特徴とする請求項４８に記載のイメージセンシング素子の製造方法。
  51. 前記ダミーパターンは、前記配線パターンに連結されたダミーパターンを含むことを特徴とする請求項４８に記載のイメージセンシング素子の製造方法。
  52. 前記ダミーパターンは、電気的に分離されたダミーパターンと前記配線パターンに連結されたダミーパターンとを含むことを特徴とする請求項４８に記載のイメージセンシング素子の製造方法。
  53. 前記ダミーパターンは、前記ピクセルアレイの素子分離領域上に整列されたことを特徴とする請求項４８に記載のイメージセンシング素子の製造方法。
  54. 前記第１の光学的ブロッキング層上に前記ピクセルアレイの各受光素子の感度を実質的に同一に維持する第２の光学的ブロッキング層をさらに形成し、前記第２の光学的ブロッキング層は、電源電圧ラインを含む配線パターンを含むことを特徴とする請求項４８に記載のイメージセンシング素子の製造方法。
  55. 前記第１の光学的ブロッキング層は、前記ピクセルアレイ内の各単位ピクセル毎に反復される第１の単位パターンを含み、前記第２の光学的ブロッキング層は、前記ピクセルアレイ内の各単位ピクセル毎に反復される第２の単位パターンを含むことを特徴とする請求項５４に記載のイメージセンシング素子の製造方法。
  56. 前記各単位ピクセル別前記第１及び第２の単位パターンは、前記各単位ピクセル別前記第１及び第２の単位パターンが前記各単位ピクセル内に同一なサイズ及び形態の開口部を限定するように配列して、前記各単位ピクセルの受光領域を露出させ、前記各単位ピクセルの受光領域は、前記単位ピクセルの受光素子を含むアクティブ領域を含むことを特徴とする請求項５５に記載のイメージセンシング素子の製造方法。
  57. 前記各単位ピクセルを形成することは、第１のサブピクセルユニット及び第２のサブピクセルユニットを含む共有単位ピクセルを形成することであり、
    前記第１の光学的ブロッキング層は、前記ピクセルアレイの各単位ピクセル毎に反復される第１の単位パターンを含み、
    前記第１の単位パターンは、前記ピクセルアレイ内の各単位ピクセルのサブピクセルユニット毎に反復され、パッドパターンを含むサブユニットパターンを含み、前記パッドパターンは、前記第１のサブピクセルユニット毎に分離されたパッドパターンであり、前記パッドパターンは、前記第２のサブピクセルユニット毎に前記第２のサブピクセルユニットの読み出し素子に連結された電気的なコンタクトパッドであることを特徴とする請求項４８に記載のイメージセンシング素子の製造方法。
  58. 前記第１及び第２のサブピクセルユニットのサブユニットパターンは、鏡像イメージパターンであることを特徴とする請求項５７に記載のイメージセンシング素子の製造方法。
  59. 半導体基板に複数の単位ピクセルを含むピクセルアレイを形成し、前記各単位ピクセルは、同一レイアウトパターンを備え、前記レイアウトパターンは、受光素子領域、複数の読み出し素子領域及び前記受光素子領域及び読み出し素子領域を取り囲む素子分離領域を含むピクセルアレイを形成し、
    前記ピクセルアレイ上に前記ピクセルアレイ内の読み出し素子の間を連結する配線を構成する金属ラインを含む第１の金属層を形成することを含み、
    前記第１の金属層は前記ピクセルアレイ内の各単位ピクセル毎に反復される第１の単位パターンを含み、前記第１の単位パターンは前記各単位ピクセル毎に受光素子領域を取り囲む素子分離領域の同一な面積に配列された各単位ピクセルの光学的ブロッキング層であることを特徴とするイメージセンシング素子の製造方法。
  60. 前記各単位ピクセルを形成することは、第１のサブピクセルユニット及び第２のサブピクセルユニットを含む共有単位ピクセルを形成することであり、
    前記第１の配線パターンは、前記ピクセルアレイの各単位ピクセル毎に反復される第１の単位パターンを含み、
    前記第１の単位パターンは、前記ピクセルアレイ内の各単位ピクセルのサブピクセルユニット毎に反復され、パッドパターンを含むサブユニットパターンを含み、前記パッドパターンは、前記第１のサブピクセルユニット毎に分離されたパッドパターンであり、前記パッドパターンは、前記第２のサブピクセルユニット毎に前記第２のサブピクセルユニットの読み出し素子に連結された電気的なコンタクトパッドであることを特徴とする請求項５９に記載のイメージセンシング素子の製造方法。
  61. 前記第１及び第２のサブユニットパターンは、鏡像イメージパターンであることを特徴とする請求項６０に記載のイメージセンシング素子の製造方法。
  62. 前記各第１のサブピクセルユニットは、前記分離されたダミーパッドパターンに連結されたダミーコンタクトプラグを含み、前記ダミーコンタクトプラグは、前記第２のサブピクセルユニットの読み出し素子を前記パッドパターンに連結するコンタクトプラグに対応することを特徴とする請求項６０に記載のイメージセンシング素子の製造方法。
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