JP2012199583A - 光干渉を減少させたイメージセンサ - Google Patents
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Abstract
【解決手段】画素領域及びロジック領域を備えるイメージセンサにおいて、前記画素領域の基板に設けられるフォトダイオードPDと、前記画素領域の基板上に設けられる第1のメタルラインないし第Mのメタルライン(Mは、1より大きい自然数)と、前記ロジック領域の基板上に設けられる第1のメタルラインないし第Nのメタルライン(Nは、Mより大きい自然数)と、前記画素領域の前記第Mのメタルライン上において、前記フォトダイオードとオーバーラップされないように配置された少なくとも1つのダミーメタルラインDM1,DM2と、前記フォトダイオードとオーバーラップされるように、前記ダミーメタルライン上に配置されたマイクロレンズMLとを含むイメージセンサを提供する。
【選択図】図3
Description
光感度を向上させたイメージセンサの構造に関する。
l Computer)用カメラ及び電子機器などで広範囲に使用されているデバイスである。CM
OSイメージセンサは、既存にイメージセンサとして使用されていたCCD(Charge Cou
pled Device)に比べて駆動方式が簡便で、信号処理回路(Signal Processing Circuit)
を1つのチップに集積することができ、SOC(System On Chip)が可能なため、モジュ
ールの小型化を可能とする。
ら、製造単価を下げることができるなど、多くの長所がある。
2×2の形態で配列されている。
ージセンサを示した断面図である。
た構造を有する基板SUBに、局部的にフィールド酸化膜Foxが形成されており、基板
SUB上には、トランスファーゲート(図示せず)を含む複数のゲート電極が形成されて
おり、例えば、トランスファーゲートの一側にアラインメントされた基板SUBの表面の
下部に、深いイオン注入によるN型領域(図示せず)と、基板SUBの表面と接する領域
に位置したP型領域(図示せず)とからなるフォトダイオードPDが形成されている。図
面に図示されてはいないが、この場合、トランスファーゲートの他側にアラインメントさ
れた基板SUBの表面の下部に、イオン注入による高濃度N型N+のフローティング拡散
領域が形成される。「X」は、単位画素が形成される画素配列部を示し、「Y」は、その
周辺領域であるロジック領域を示す。ロジック領域Yには、複数のトランジスタTRが形
成される。
絶縁膜(Pre-Metal Dielectric;以下、PMDとする)が形成されており、PMD上に第
1のメタルラインM1が形成されている。
ic-1;以下、IMD1とする)が形成されており、IMD1上には、第2のメタルライ
ンM2が形成されている。第2のメタルラインM2上には、第2のメタルライン間絶縁膜
(Inter-Metal Dielectric-2;以下、IMD2とする)が形成されており、IMD2上
には、第3のメタルラインM3が形成されている。第3のメタルラインM3上には、第3
のメタルライン間絶縁膜(Inter-Metal Dielectric-3;以下、IMD3とする)が形成
されており、IMD3上には、第4のメタルラインM4が形成されている。
と、単位画素及びロジック回路とを接続させるためのものであって、フォトダイオードP
D以外の領域に光が入射することを防止するためのシールドの役割を同時に果たす。
が、第5のメタルラインまたは第6のメタルラインなどのメタルラインを含む場合も存在
する。
;以下、PLとする)が形成されており、PL上には、カラーフィルタアレイを形成する
とき、工程マージン確保のための第1のオーバーコーティングレイヤー(Over Coating L
ayer-1;以下、OCL1とする)が形成されており、OCL1上には、各単位画素別に
RGB色相の具現のためのカラーフィルタアレイ(Color Filter Array;以下、CFAと
する)が形成されている。
が、この他にも補色であるイエロー(Y;Yellow)、マゼンタ(Mg;Magenta)、シア
ン(Cy;Cyan)を使用することができる。
バーコーティングレイヤー(以下、OCL2とする)が形成されており、OCL2上には
、マイクロレンズ(Micro-Lens;以下、MLとする)が形成されている。
、PSLとする)が形成されている。入射された光は、マイクロレンズMLによりフォー
カシングされてフォトダイオードPDに入射する。
2のメタルラインだけが存在し、その上に位置するロジック領域Yには、第3のメタルラ
インメタル及び第4のメタルラインだけが存在する。
クロレンズを通過した「B」のような光がフォトダイオードPDに入射することにより光
干渉を引き起こす。
引き起こす。
目的は、隣接画素間の光干渉によるイメージ特性の劣化を防止できるイメージセンサを提
供することにある。
イメージセンサにおいて、前記画素領域の基板に設けられるフォトダイオードと、前記画
素領域の基板上に設けられる第1のメタルラインないし第Mのメタルライン(Mは、1よ
り大きい自然数)と、前記ロジック領域の基板上に設けられる第1のメタルラインないし
第Nのメタルライン(Nは、Mより大きい自然数)と、前記画素領域の前記第Mのメタル
ラインの上において、前記フォトダイオードとオーバーラップされないように配置された
少なくとも1つのダミーメタルラインと、前記フォトダイオードとオーバーラップされる
ように、前記ダミーメタルライン上に配置されたマイクロレンズとを含むイメージセンサ
を提供する。
メージセンサにおいて、前記画素領域の基板に設けられるフォトダイオードと、前記画素
領域の基板上に設けられる第1のメタルラインないし第Mのメタルライン(Mは、1より
大きい自然数)と、前記ロジック領域の基板上に設けられる第1のメタルラインないし第
Nのメタルライン(Nは、Mより大きい自然数)と、前記画素領域の前記第Mのメタルラ
イン上において、前記フォトダイオードとオーバーラップされない全ての領域を覆うよう
に配置された少なくとも1つのダミーメタルラインと、前記フォトダイオードとオーバー
ラップされるように、前記ダミーメタルライン上に配置されたマイクロレンズとを含むイ
メージセンサを提供する。
メタルラインを配置することにより、隣接画素間の光干渉を防止する。
きに可能であり、各単位画素でフォトダイオードが占める領域以外の領域に様々な形態で
配置が可能である。
ジセンサの歩留まりを高める効果を奏する。
図3は、本発明の実施形態にしたがって、単位画素及びロジック領域の一部が全て現れ
るように配列されたCMOSイメージセンサを示した断面図である。
た構造を有する基板SUBに局部的に、フィールド酸化膜Foxが形成されている。基板
SUB上には、トランスファーゲート(図示せず)を含む複数のゲート電極が形成されて
いる。例えば、トランスファーゲートの一側にアラインメントされた基板SUBの表面下
部に、深いイオン注入によるN型領域(図示せず)と、基板SUBの表面と接する領域に
位置したP型領域(図示せず)とからなるフォトダイオードPDが形成されている。図面
に図示されてはいないが、この場合、トランスファーゲートの他側にアラインメントされ
た基板SUBの表面下部に、イオン注入による高濃度N型N+のフローティング拡散領域
が形成される。「X」は、単位画素が形成される画素配列部を示し、「Y」は、その周辺
領域であるロジック領域を示す。ロジック領域Yには複数のトランジスタTRが形成され
る。
おり、PMD上に第1のメタルラインM1が形成されている。
メタルラインM2が形成されている。第2のメタルラインM2上には、IMD2が形成さ
れている。IMD2上には、第3のメタルラインM3が形成されている。第3のメタルラ
インM3上には、IMD3が形成されており、IMD3上には、第4のメタルラインM4
が形成されている。
と、単位画素及びロジック回路とを接続させるためのものであって、フォトダイオードP
D以外の領域に光が入射することを防止するためのシールドの役割を同時に果たす。
が、第5のメタルラインまたは第6のメタルラインなどのメタルラインを含む場合も存在
する。
上には、カラーフィルタアレイを形成するとき、工程マージン確保のためのOCL1が形
成されている。OCL1上には、各単位画素別にRGB色相の具現のためのCFAが形成
されている。
が、この他にも補色であるイエロー(Y;Yellow)、マゼンタ(Mg;Magenta)、シア
ン(Cy;Cyan)を使用することができる。
形成されている。OCL2上には、MLが形成されている。
されている。入射された光は、MLによりフォーカシングされてフォトダイオードPDに
入射する。
メタル及び第2のメタルラインだけが存在し、その上に位置するロジック領域Yには、第
3のメタルラインメタル第4のメタルラインだけが存在する。本発明では、図3に示すよ
うに、画素配列部XにもダミーメタルラインであるDM1とDM2をフォトダイオードと
オーバーラップされないように配置することにより、隣接画素から入射する光を遮断させ
るようにする。
M2を全て形成することもでき、1つだけを形成することもできる。また、M3とM4を
形成するときに形成せず、別の工程を介して形成することもできる。
た断面図である。
オードPDにフォーカシングされるのに対して、「B」のように、隣接画素を介して入射
された光は、ダミーメタルラインDMにより遮断されることが確認できる。
な形態のダミーメタルライン構造を説明する。
うに、各単位画素UPは、その中央部にフォトダイオードPDを備え、各単位画素UPの
隣接単位画素と隣接する4つの角を、その中心として位置する四角形のダミーメタルライ
ンDMが配置されている。
ように、各単位画素UPは、その中央部にフォトダイオードPDを備え、各単位画素UP
の隣接単位画素と隣接する4個の角を、その中心として位置する十字架形のダミーメタル
ラインDMが配置されている。
に、各単位画素UPは、その中央部にフォトダイオードPDを備え、各単位画素UPの隣
接単位画素と隣接する4つの角を、その中心として位置する菱形のダミーメタルラインD
Mが配置されている。
タルラインを有する構造を示している。同図に示すように、各単位画素UPは、その中央
部にフォトダイオードPDを備え、各単位画素UPからフォトダイオードPDを除いた全
ての領域にかけてダミーメタルラインDMが配置されている。
ように、各単位画素UPは、その中央部にフォトダイオードPDを備え、各単位画素UP
の隣接単位画素と隣接する4つの角の付近には、四角形のダミーメタルラインDMが配置
されている。
に示すように、各単位画素UPは、その中央部にフォトダイオードPDを備え、各単位画
素UPの隣接単位画素と隣接する4つの角の付近には、特殊な形態のダミーメタルライン
DMが配置されている。
配列部に結合された形態など、多様な形態のダミーメタルライン構造を含むことができる
であろう。
メタルラインに対応するダミーメタルラインを少なくとも1つ以上配置することにより、
光干渉を抑制でき、メタルラインエッチングの際、工程マージンを向上させることができ
ることを実施形態を介して知ることができる。
図11は、本発明の第1の実施形態に係るCMOSイメージセンサの単位画素を示した
断面図である。
た構造を有する基板SUBに、局部的にフィールド酸化膜Foxが形成されている。基板
SUB上には、トランスファーゲート(図示せず)を含む複数のゲート電極が形成されて
いる。例えば、トランスファーゲートの一側にアラインメントされた基板SUBの表面下
部に、深いイオン注入によるN型領域(図示せず)と、基板SUBの表面と接する領域に
位置したP型領域(図示せず)とからなるフォトダイオードPDが形成されている。図面
に図示されてはいないが、この場合、トランスファーゲートの他側にアラインメントされ
た基板SUBの表面下部に、イオン注入による高濃度N型N+のフローティング拡散領域
が形成される。
おり、PMD上に第1のメタルラインM1が形成されている。
メタルラインM2が形成されている。第2のメタルラインM2上には、IMD2が形成さ
れている。
第3のメタルライン上には、IMD3が形成されており、IMD3上には、ロジック領域
に第4のメタルライン(図示せず)が形成されている。
と、単位画素及びロジック回路とを接続させるためのものであって、フォトダイオードP
D以外の領域に光が入射することを防止するためのシールドの役割を同時に果たす。
のメタルラインまたは第6のメタルラインなどのメタルラインを含む場合も存在する。
は、カラーフィルタアレイを形成するとき、工程マージン確保のためのOCL1が形成さ
れており、OCL1上には、各単位画素別にRGB色相の具現のためのCFAが形成され
ている。
が、この他にも補色であるイエロー(Y;Yellow)、マゼンタ(Mg;Magenta)、シア
ン(Cy;Cyan)を使用することができる。
形成されており、OCL2上には、MLが形成されている。
されている。入射された光は、MLによりフォーカシングされてフォトダイオードPDに
入射する。
その上に位置するロジック領域Yには、第3のメタルラインメタル第4のメタルラインだ
けが存在する。本発明では図11に示すように、画素配列部にもフォトダイオードとオー
バーラップされないようにダミーパターンであるDMが、絶縁膜ILDを媒介として第2
のメタルラインM2と直接接触するように配置することにより、隣接画素から入射される
光を遮断させるようにする。
縁膜ILDと、ダミーパターンDMとから構成されたキャパシタを形成するとき、同時に
形成することが可能である。
の積層構造がキャパシタとして使用されるが、画素配列部では、絶縁膜ILDが、第2の
メタルラインM2とダミーパターンDMとの間の絶縁のために使用される。
光は、フォトダイオードPDにフォーカシングされる一方、「B」のように、隣接画素を
介して入射された光は、ダミーパターンDMにより遮断されることが確認できる。
0Åの酸化膜である場合、2つが積層された高さは、約2100Åとなる。
断面図である。
バーラップされないように、ダミーパターンであるDMを第2のメタルラインM2と直接
接触するように配置することにより、隣接画素から入射される光を遮断するようにする。
ルラインとを接続させるためのビアコンタクトに該当し、ロジック領域において、ビアコ
ンタクトを形成するとき、同時に形成が可能である。
列部では、第3のメタルラインと接続せず、第2のメタルラインM2を上部に拡張させた
形態でシールドの役割を果たす。
は、フォトダイオードPDにフォーカシングされる一方、「B」のように、隣接画素を介
して入射された光は、ダミーパターンDMにより遮断されることが確認できる。
図13は、本発明の第3の実施形態に係るCMOSイメージセンサの単位画素を示した
断面図である。
する。
ーラップされないように、ダミーパターンであるDM1とDM2を第2のメタルラインM
2の上に配置することにより、隣接画素から入射される光を遮断するようにする。
2は、第3のメタルラインと第4のメタルラインとを接続させるためのビアコンタクトに
該当し、これは、ロジック領域において、第3のメタルライン及びビアコンタクトを形成
するとき、同時に形成が可能である。
で使用されるが、画素配列部では、DM1とDM2は第2のメタルライン及び第4のメタ
ルラインと接続されず、第2のメタルライン上でシールドの役割を果たす。
オードPDにフォーカシングされる一方、「B」のように隣接画素を介して入射された光
は、ダミーパターンDM1とDM2により遮断されることが確認できる。
形態の他に、これらが相互に結合した形態でも実現が可能である。
メタルラインに該当するダミーパターンが配置された形態と、このとき、第3のメタルラ
インに該当するダミーパターンにビアコンタクトに該当するダミーパターンがさらに配置
された形態など、様々な形態に変形が可能である。
タルライン、ビアコンタクト、キャパシタに対応するダミーパターンを少なくとも1つ以
上配置することにより、光干渉を抑制できることを実施形態を介して理解することができ
る。
脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
その他にも受光部とマイクロレンズとを有する全てのイメージセンサにも適用が可能であ
る。
Fox フィールド酸化膜
PMD メタルライン形成前絶縁膜
M1〜M4 メタルライン
IMD1〜IMD3 メタルライン間絶縁膜
PL 保護膜
OCL1、OCL2 オーバーコーティングレイヤー
CFA カラーフィルタアレイ
ML マイクロレンズ
PSL 保護膜
DM1、DM2 ダミーメタルライン
TR トランジスタ
Claims (23)
- CMOSイメージセンサであって、
複数の画素を備え、各画素は、
フォトダイオードと、
ダミーメタルラインと、
を有し、
前記複数の画素のうちの隣接する画素におけるダミーメタルラインは、結合されて遮光体を形成する、CMOSイメージセンサ。 - 各ダミーメタルラインは、対応する画素の角部に配置される、請求項1に記載のCMOSイメージセンサ。
- 前記遮光体が、その対角軸に関して対象であり、かつ、その水平軸または垂直軸の少なくとも一方に関して対象である、請求項2に記載のCMOSイメージセンサ。
- 前記遮光体が、その対角軸に関して対象であり、かつ、その水平軸または垂直軸の少なくとも一方に関して非対象である、請求項2に記載のCMOSイメージセンサ。
- 前記遮光体が、その対角軸に関して非対象であり、かつ、その水平軸または垂直軸の少なくとも一方に関して対象である、請求項2に記載のCMOSイメージセンサ。
- 前記遮光体が、その対角軸に関して非対象であり、かつ、その水平軸または垂直軸の少なくとも一方に関して非対象である、請求項2に記載のCMOSイメージセンサ。
- 前記遮光体が、不定形な部分および幾何学的な部分を含む、請求項2に記載のCMOSイメージセンサ。
- 前記遮光体が、幾何学的形状を形成する、請求項1に記載のCMOSイメージセンサ。
- 前記遮光体が、正方形、長方形、十字架形、菱形、または、少なくとも1つの曲線を含む形状、のうちの少なくとも1つを形成する、請求項8に記載のCMOSイメージセンサ。
- 前記ダミーメタルラインのうちの少なくとも1つが、正方形、長方形、L字形、三角形、または、少なくとも1つの曲線を含む形状、のうちの少なくとも1つを形成する、請求項2に記載のCMOSイメージセンサ。
- 前記少なくとも1つの画素内の前記ダミーメタルラインのうちの少なくとも1つが、前記少なくとも1つの画素の少なくとも1つの側に沿って配置される、請求項1に記載のCMOSイメージセンサ。
- 前記少なくとも1つの画素内の前記ダミーメタルラインのうちの少なくとも2つが、前記少なくとも1つの画素の少なくとも2つの側に沿って配置される、請求項11に記載のCMOSイメージセンサ。
- 前記少なくとも1つの画素内の前記ダミーメタルラインのうちの少なくとも2つが、異なる幅を有している、請求項12に記載のCMOSイメージセンサ。
- 前記少なくとも1つの画素が4つの側を有し、前記ダミーメタルラインが、前記4つの側の各々に沿って配置される、請求項1に記載のCMOSイメージセンサ。
- 前記画素のうちの少なくとも1つが、4つの角部を有し、ダミーメタルラインが、前記4つの角部の各々に配置される、請求項2に記載のCMOSイメージセンサ。
- 前記4つの角部の各々に配置された前記ダミーメタルラインが、同様の形状および同様の向きを有している、請求項15に記載のCMOSイメージセンサ。
- 前記4つの角部の各々に配置された前記ダミーメタルラインが同様の形状を有し、前記角部のうちの少なくとも1つに配置された前記ダミーメタルラインのうちの少なくとも1つが、異なる向きを有している、請求項15に記載のCMOSイメージセンサ。
- 前記角部のうちの少なくとも1つに配置された前記ダミーメタルラインのうちの少なくとも1つが、異なる形状を有している、請求項15に記載のCMOSイメージセンサ。
- 前記4つの角部に配置された前記ダミーメタルラインの各々が、異なる形状を有している、請求項15に記載のCMOSイメージセンサ。
- 前記複数の画素のうちの少なくとも1つの画素を、ロジック回路または電源ラインのうちの一方に接続するように構成されたメタルラインと、
前記メタルラインと、前記複数の画素のうちの少なくとも1つの画素のダミーメタルラインとの間に配置された誘電体であって、前記メタルライン、前記ダミーメタルライン、および前記誘電体はキャパシタを形成する、誘電体と、
をさらに備える、請求項1に記載のCMOSイメージセンサ。 - 前記キャパシタが、前記少なくとも1つの画素の周辺領域に素子を有する回路を形成する、請求項20に記載のCMOSイメージセンサ。
- 前記ダミーメタルラインが、上部表面および底部表面を有するビアコンタクトを含む、請求項20に記載のCMOSイメージセンサ。
- 前記ダミーメタルラインの上に配置された第2のダミーメタルラインをさらに備え、該第2のダミーメタルラインは、前記ダミーメタルラインに隣接する底部表面を有するビアコンタクトを備えている、請求項22に記載のCMOSイメージセンサ。
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